JP3200821B2 - 半導体集積回路システム - Google Patents
半導体集積回路システムInfo
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- JP3200821B2 JP3200821B2 JP16678491A JP16678491A JP3200821B2 JP 3200821 B2 JP3200821 B2 JP 3200821B2 JP 16678491 A JP16678491 A JP 16678491A JP 16678491 A JP16678491 A JP 16678491A JP 3200821 B2 JP3200821 B2 JP 3200821B2
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Description
【0001】
【産業上の利用分野】本発明は、アドレス信号をアドレ
スバスに出力する複数の半導体集積回路の機能ブロック
と前記アドレス信号が入力されるメモリコントローラと
を備える半導体集積回路システムであって、前記機能ブ
ロックが、ある特定の時点においてそのシステムのバス
を専有していることを示すバスマスター信号を発生し、
そのバスマスター信号を前記メモリコントローラに送っ
てバス動作を制御するようになっている半導体集積回路
システム、特に、そのシステムの1つのバスに複数のバ
スマスターが存在する場合に、信号線の数を減らせるコ
ンピュータシステムに関する。
スバスに出力する複数の半導体集積回路の機能ブロック
と前記アドレス信号が入力されるメモリコントローラと
を備える半導体集積回路システムであって、前記機能ブ
ロックが、ある特定の時点においてそのシステムのバス
を専有していることを示すバスマスター信号を発生し、
そのバスマスター信号を前記メモリコントローラに送っ
てバス動作を制御するようになっている半導体集積回路
システム、特に、そのシステムの1つのバスに複数のバ
スマスターが存在する場合に、信号線の数を減らせるコ
ンピュータシステムに関する。
【0002】
【従来の技術】従来の技術によれば、例えば「Micropro
cessorand Peripheral Hand book 」intel corp. Volum
e 1-Microprocessor Page 2-7〜2-10 に記載されてい
るように、米国のインテル社の8086CPUでは、ア
ドレス信号にデータ、又はバスの状態信号が時分割多重
化されていた。LSIの端子数はパッケージとコストの
制約からなるべく少ない方が良く、それには上述の方法
は良い方法であった。
cessorand Peripheral Hand book 」intel corp. Volum
e 1-Microprocessor Page 2-7〜2-10 に記載されてい
るように、米国のインテル社の8086CPUでは、ア
ドレス信号にデータ、又はバスの状態信号が時分割多重
化されていた。LSIの端子数はパッケージとコストの
制約からなるべく少ない方が良く、それには上述の方法
は良い方法であった。
【0003】ところでコンピュータシステムにおいて
は、バスマスター、即ち、ある時点でバスを専有して使
用する機能ブロック、はCPUだけでなく、例えばDM
Aコントローラや他のプロセッサなどが存在するのが普
通である。バスに接続される周辺装置がバスマスターの
種類に応じて異なった動作を要求される場合、どのバス
マスターがバスを専有しているのかを周辺装置に知らせ
る信号が必要であるが、従来技術ではこれは単独で供給
されていた。
は、バスマスター、即ち、ある時点でバスを専有して使
用する機能ブロック、はCPUだけでなく、例えばDM
Aコントローラや他のプロセッサなどが存在するのが普
通である。バスに接続される周辺装置がバスマスターの
種類に応じて異なった動作を要求される場合、どのバス
マスターがバスを専有しているのかを周辺装置に知らせ
る信号が必要であるが、従来技術ではこれは単独で供給
されていた。
【0004】このような従来技術による構成例を図1に
示す。バスマスターとしては、本来のCPU1と、別の
目的で使われる補助のCPU2、Ethernetコントローラ
3、及びDMAコントローラ4の4種の機能ブロックが
存在する。これらはメモリコントローラ5を介してメモ
リ6に接続されている。メモリコントローラ5と4種の
機能ブロック1、2、3及び4の各々の間は、アドレス
とデータを多重化した信号を伝送する多重化信号バス7
と、アドレス信号を伝送するアドレスバス8と、バスマ
スター信号M1、M2、M3およびM0を伝送するバス
マスター信号線9により接続されている。これらの4種
の機能ブロックは、それぞれ異なった方法でメモリ6に
アクセスを行うので、現在どのバスマスターがバスを使
っているかを示すバスマスター信号M1、M2、M3及
びM0がバスマスター信号線9を通してメモリコントロ
ーラ5にそれぞれ供給されている。この例ではバスマス
ターが4種いるので、4本のバスマスター信号M1、M
2、M3およびM0がメモリコントローラ5に入力され
ることになる。
示す。バスマスターとしては、本来のCPU1と、別の
目的で使われる補助のCPU2、Ethernetコントローラ
3、及びDMAコントローラ4の4種の機能ブロックが
存在する。これらはメモリコントローラ5を介してメモ
リ6に接続されている。メモリコントローラ5と4種の
機能ブロック1、2、3及び4の各々の間は、アドレス
とデータを多重化した信号を伝送する多重化信号バス7
と、アドレス信号を伝送するアドレスバス8と、バスマ
スター信号M1、M2、M3およびM0を伝送するバス
マスター信号線9により接続されている。これらの4種
の機能ブロックは、それぞれ異なった方法でメモリ6に
アクセスを行うので、現在どのバスマスターがバスを使
っているかを示すバスマスター信号M1、M2、M3及
びM0がバスマスター信号線9を通してメモリコントロ
ーラ5にそれぞれ供給されている。この例ではバスマス
ターが4種いるので、4本のバスマスター信号M1、M
2、M3およびM0がメモリコントローラ5に入力され
ることになる。
【0005】バスマスター毎に必要とされるアドレス線
は異なっており、例えば、CPU1、CPU2及びEthe
rnetコントローラ3はアドレス信号の上位ビットがA16
−19の4ビットであるのに対し、DMAコントローラ4
だけはA16−24の9ビット必要としている。メモリコン
トローラ11には、このアドレス信号の最大ビットまで
入力される必要がある。この為に従来技術では、アドレ
ス線として9端子、バスマスター識別用のバスマスター
信号線として4端子必要であった。
は異なっており、例えば、CPU1、CPU2及びEthe
rnetコントローラ3はアドレス信号の上位ビットがA16
−19の4ビットであるのに対し、DMAコントローラ4
だけはA16−24の9ビット必要としている。メモリコン
トローラ11には、このアドレス信号の最大ビットまで
入力される必要がある。この為に従来技術では、アドレ
ス線として9端子、バスマスター識別用のバスマスター
信号線として4端子必要であった。
【0006】
【発明が解決しようとする課題】ところで、メモリコン
トローラ5を1つのLSIで実現する場合、4つの信号
もそのまま入れるということは、端子を4つ使うことに
なり、端子数の制限が厳しいLSIとしては、いかにも
無駄であるばかりでなく、コスト増の要因にもなりう
る。本発明はこの端子数の増加を最小限に抑えることを
目的としている。
トローラ5を1つのLSIで実現する場合、4つの信号
もそのまま入れるということは、端子を4つ使うことに
なり、端子数の制限が厳しいLSIとしては、いかにも
無駄であるばかりでなく、コスト増の要因にもなりう
る。本発明はこの端子数の増加を最小限に抑えることを
目的としている。
【0007】
【課題を解決するための手段】本発明によれば、アドレ
ス信号をアドレスバスに出力する複数の半導体集積回路
の機能ブロックと前記アドレス信号が入力されるメモリ
コントローラとを備える半導体集積回路システムであっ
て、前記機能ブロックが、ある特定の時点においてその
システムのバスを専有していることを示すバスマスター
信号を発生し、そのバスマスター信号を前記メモリコン
トローラに送ってバス動作を制御するようになっている
半導体集積回路システムにおいて、前記複数の機能ブロ
ックが、前記アドレス信号の全てのビットを必要とする
第1の機能ブロックと、前記アドレス信号の上位ビット
を必要としない少なくとも1つの第2の機能ブロックか
ら成り、前記メモリコントローラの入力と各機能ブロッ
クの出力との間に、前記第2の機能ブロックのバスマス
ター信号と前記第1の機能ブロックのアドレス信号の上
位ビットとを多重化するマルチプレクサが接続され、こ
のマルチプレクサが前記第1の機能ブロックからのバス
マスター信号を受けて、前記第2の機能ブロックのバス
マスター信号と前記第1の機能ブロックのアドレス信号
の上位ビットとの切替えを行うことを特徴とする半導体
集積回路システムが提供される。
ス信号をアドレスバスに出力する複数の半導体集積回路
の機能ブロックと前記アドレス信号が入力されるメモリ
コントローラとを備える半導体集積回路システムであっ
て、前記機能ブロックが、ある特定の時点においてその
システムのバスを専有していることを示すバスマスター
信号を発生し、そのバスマスター信号を前記メモリコン
トローラに送ってバス動作を制御するようになっている
半導体集積回路システムにおいて、前記複数の機能ブロ
ックが、前記アドレス信号の全てのビットを必要とする
第1の機能ブロックと、前記アドレス信号の上位ビット
を必要としない少なくとも1つの第2の機能ブロックか
ら成り、前記メモリコントローラの入力と各機能ブロッ
クの出力との間に、前記第2の機能ブロックのバスマス
ター信号と前記第1の機能ブロックのアドレス信号の上
位ビットとを多重化するマルチプレクサが接続され、こ
のマルチプレクサが前記第1の機能ブロックからのバス
マスター信号を受けて、前記第2の機能ブロックのバス
マスター信号と前記第1の機能ブロックのアドレス信号
の上位ビットとの切替えを行うことを特徴とする半導体
集積回路システムが提供される。
【0008】すなわち、本発明によれば、コンピュータ
システムのような半導体集積回路システムにおいて、1
つのバスに複数のバスマスターが存在する場合に、バス
マスター信号をアドレス信号に重畳することにより、信
号線の数を減らせることを特徴としている。
システムのような半導体集積回路システムにおいて、1
つのバスに複数のバスマスターが存在する場合に、バス
マスター信号をアドレス信号に重畳することにより、信
号線の数を減らせることを特徴としている。
【0009】
【実施例】図2に本発明の1実施例の構成例を示す。な
お、図1に示した回路と同じものには同じ参照符号を使
用している。DMAコントローラ4は本発明におけるア
ドレス信号の全てのビットを必要とする第1の機能ブロ
ックを構成し、CPU1、2とEthernetコントローラ3
とは、アドレス信号の上位ビットを必要としない少なく
とも1つの第2の機能ブロックを構成する。
お、図1に示した回路と同じものには同じ参照符号を使
用している。DMAコントローラ4は本発明におけるア
ドレス信号の全てのビットを必要とする第1の機能ブロ
ックを構成し、CPU1、2とEthernetコントローラ3
とは、アドレス信号の上位ビットを必要としない少なく
とも1つの第2の機能ブロックを構成する。
【0010】メモリコントローラ11の入力とCPU
1、2、Ethernetコントローラ3及びDMAコントロー
ラ4の出力との間に、マルチプレクサ10が接続されて
いる。このマルチプレクサ10は、CPU1、2、Ethe
rnetコントローラ3のバスマスター信号MとDMAコン
トローラ4が発生するアドレス信号の上位ビットA22−
24とを多重化するものである。このマルチプレクサ10
には、DMAコントローラ4のS端子にはバスマスター
信号M0が入力され、このバスマスター信号を受けて、
後述するように前記バスマスター信号M1、M2及びM
3とアドレス信号の上位ビットA22−24との切替えを行
うようになっている。すなわち、マルチプレクサ10か
らは、バスマスター信号M1、M2及びM3とアドレス
信号の上位ビットA22−24のいずれかが出力され、メモ
リコントローラのA/M端子に入力される。この実施例
では、これによりメモリコントローラ11の端子数を3
端子減らすことができる。
1、2、Ethernetコントローラ3及びDMAコントロー
ラ4の出力との間に、マルチプレクサ10が接続されて
いる。このマルチプレクサ10は、CPU1、2、Ethe
rnetコントローラ3のバスマスター信号MとDMAコン
トローラ4が発生するアドレス信号の上位ビットA22−
24とを多重化するものである。このマルチプレクサ10
には、DMAコントローラ4のS端子にはバスマスター
信号M0が入力され、このバスマスター信号を受けて、
後述するように前記バスマスター信号M1、M2及びM
3とアドレス信号の上位ビットA22−24との切替えを行
うようになっている。すなわち、マルチプレクサ10か
らは、バスマスター信号M1、M2及びM3とアドレス
信号の上位ビットA22−24のいずれかが出力され、メモ
リコントローラのA/M端子に入力される。この実施例
では、これによりメモリコントローラ11の端子数を3
端子減らすことができる。
【0011】ところで、バスマスターがDMAコントロ
ーラ4以外の時にはアドレス信号の上位ビットA20−24
は不要である。従ってこの時にはここがバスマスターを
表す信号になるようにすることができる。この様子を図
3及び図4に示す。バスマスター信号M0がアクティブ
(H)の時にはバスマスターがDMAコントローラ11
であることを示している。このとき、マルチプレクサ1
0では、入力端子B0〜B2とZ0〜Z2とがそれぞれ
接続され、メモリコントローラ11のM1/A24〜M3
/A22入力端子にはアドレス信号のビットA22〜A24が
供給される。すなわち、図4に示すように、M1−3/
A24−22は切り替えられて、アドレス信号のビットA24
−22となる。
ーラ4以外の時にはアドレス信号の上位ビットA20−24
は不要である。従ってこの時にはここがバスマスターを
表す信号になるようにすることができる。この様子を図
3及び図4に示す。バスマスター信号M0がアクティブ
(H)の時にはバスマスターがDMAコントローラ11
であることを示している。このとき、マルチプレクサ1
0では、入力端子B0〜B2とZ0〜Z2とがそれぞれ
接続され、メモリコントローラ11のM1/A24〜M3
/A22入力端子にはアドレス信号のビットA22〜A24が
供給される。すなわち、図4に示すように、M1−3/
A24−22は切り替えられて、アドレス信号のビットA24
−22となる。
【0012】一方バスマスター信号がノンアクティブ
(L)の時は、マルチプレクサ10では、入力端子A0
〜A2とZ0〜Z2とがそれぞれ接続され、メモリコン
トローラ11のM1/A24〜M3/A22入力端子にはバ
スマスター信号M1〜M3が供給される。この構成で
は、メモリコントローラは、従来のものに比べて3端子
少なくても、どのバスマスターがアクティブであるかを
識別できる。
(L)の時は、マルチプレクサ10では、入力端子A0
〜A2とZ0〜Z2とがそれぞれ接続され、メモリコン
トローラ11のM1/A24〜M3/A22入力端子にはバ
スマスター信号M1〜M3が供給される。この構成で
は、メモリコントローラは、従来のものに比べて3端子
少なくても、どのバスマスターがアクティブであるかを
識別できる。
【0013】本発明の実施例では、バスマスターが4つ
の場合を示し、メモリコントローラ11の端子数が3個
減ることを示したが、バスマスターがもっと多い場合に
は、それに応じて、端子数の削減効果はより大きくなる
ことは容易に推測できる。但し、本発明の例で示したよ
うな必要とされるアドレス線の本数の差が5の場合は最
大5である。
の場合を示し、メモリコントローラ11の端子数が3個
減ることを示したが、バスマスターがもっと多い場合に
は、それに応じて、端子数の削減効果はより大きくなる
ことは容易に推測できる。但し、本発明の例で示したよ
うな必要とされるアドレス線の本数の差が5の場合は最
大5である。
【0014】例えば、アドレス線を最多数NA 本必要と
するバスマスターをA、2番目に多くNB 本必要とする
バスマスターをB、3番目に多くNc 本必要とするバス
マスターをC、及び、4番目に多くND 本必要とするバ
スマスターをDとすると、 NA −NB ≧1 NA −Nc ≧2 NA −ND ≧3 となるシステムに適用できる。例として、NA =24、
NB =23、Nc =22、ND =21の場合を図5に示
す。
するバスマスターをA、2番目に多くNB 本必要とする
バスマスターをB、3番目に多くNc 本必要とするバス
マスターをC、及び、4番目に多くND 本必要とするバ
スマスターをDとすると、 NA −NB ≧1 NA −Nc ≧2 NA −ND ≧3 となるシステムに適用できる。例として、NA =24、
NB =23、Nc =22、ND =21の場合を図5に示
す。
【0015】
【発明の効果】以上説明したように本発明の半導体集積
回路システムでは、前記メモリコントローラの入力と各
機能ブロックの出力との間に、前記第2の機能ブロック
のバスマスター信号と前記第1の機能ブロックのアドレ
ス信号の上位ビットとを多重化するマルチプレクサが接
続されているので、各機能ブロックのバスマスター信号
とアドレス信号を別々にLSIに供給する場合に比べ、
多重化した分だけLSIの端子数を減らすことができ
る。
回路システムでは、前記メモリコントローラの入力と各
機能ブロックの出力との間に、前記第2の機能ブロック
のバスマスター信号と前記第1の機能ブロックのアドレ
ス信号の上位ビットとを多重化するマルチプレクサが接
続されているので、各機能ブロックのバスマスター信号
とアドレス信号を別々にLSIに供給する場合に比べ、
多重化した分だけLSIの端子数を減らすことができ
る。
【図1】従来技術によるコンピュータシステムの構成例
を示すブロック図である。
を示すブロック図である。
【図2】本発明の一実施例によるコンピュータシステム
の構成例を示すブロック図である。
の構成例を示すブロック図である。
【図3】図2のコンピュータシステムの要部を示すブロ
ック図である。
ック図である。
【図4】図3に示す本発明の実施例において、バスマス
ター信号とアドレス信号の上位ビットを多重化するタイ
ミングを示す信号波形図である。
ター信号とアドレス信号の上位ビットを多重化するタイ
ミングを示す信号波形図である。
【図5】本発明の別の実施例において、バスマスター信
号とアドレス信号の上位ビットを多重化するタイミング
を示す信号波形図である。
号とアドレス信号の上位ビットを多重化するタイミング
を示す信号波形図である。
1、2 CPU 3 Ethernetコントローラ 4 DMAコントローラ 5、11 メモリコントローラ 6 メモリ 7 多重化信号バス 8 アドレスバス 9 バスマスター信号線 10 マルチプレクサ
Claims (1)
- 【請求項1】 アドレス信号をアドレスバスに出力する
複数の半導体集積回路の機能ブロックと前記アドレス信
号が入力されるメモリコントローラとを備える半導体集
積回路システムであって、前記機能ブロックが、ある特
定の時点においてそのシステムのバスを専有しているこ
とを示すバスマスター信号を発生し、そのバスマスター
信号を前記メモリコントローラに送ってバス動作を制御
するようになっている半導体集積回路システムにおい
て、前記複数の 機能ブロックが、前記アドレス信号の全ての
ビットを必要とする第1の機能ブロックと、前記アドレ
ス信号の上位ビットを必要としない少なくとも1つの第
2の機能ブロックから成り、前記メモリコントローラの
入力と各機能ブロックの出力との間に、前記第2の機能
ブロックのバスマスター信号と前記第1の機能ブロック
のアドレス信号の上位ビットとを多重化するマルチプレ
クサが接続され、このマルチプレクサが前記第1の機能
ブロックからのバスマスター信号を受けて、前記第2の
機能ブロックのバスマスター信号と前記第1の機能ブロ
ックのアドレス信号の上位ビットとの切替えを行うこと
を特徴とする半導体集積回路システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16678491A JP3200821B2 (ja) | 1991-07-08 | 1991-07-08 | 半導体集積回路システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16678491A JP3200821B2 (ja) | 1991-07-08 | 1991-07-08 | 半導体集積回路システム |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0512187A JPH0512187A (ja) | 1993-01-22 |
JP3200821B2 true JP3200821B2 (ja) | 2001-08-20 |
Family
ID=15837615
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16678491A Expired - Fee Related JP3200821B2 (ja) | 1991-07-08 | 1991-07-08 | 半導体集積回路システム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3200821B2 (ja) |
-
1991
- 1991-07-08 JP JP16678491A patent/JP3200821B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0512187A (ja) | 1993-01-22 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |