JP4015986B2 - 半導体集積回路装置 - Google Patents
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Description
図1は、本実施の形態に係る半導体集積回路装置10の概略構成図である。
第1の実施の形態では、半導体集積回路装置10に、切換信号を伝送する配線40を設け、外部から入力された切換信号により第1のメモリコントローラ15及び第2のメモリコントローラ16の状態を有効及び無効のいずれか一方の状態に排他的に切換える例について説明したが、本実施の形態では、配線40に代えて、ハードマクロ12内部にレジスタを設け、レジスタの値によって第1のメモリコントローラ15及び第2のメモリコントローラ16の状態を切換える例について説明する。なお、本実施の形態において、第1の実施の形態と同様の構成については同一の符号を付して説明を省略する。
上述した第1及び第2の実施の形態では、第1のメモリコントローラ15及び第2のメモリコントローラ16の状態を有効及び無効のいずれか一方の状態に排他的に切換える例について説明したが、本実施の形態では、第1のメモリコントローラ15及び第2のメモリコントローラ16の設定を切換えることにより複数種類のメモリを制御する例について説明する。なお、本実施の形態において、第1の実施の形態と同様の構成については同一の符号を付して説明を省略する。
図4(A)は、切換信号とアクセスできるアドレス空間との対応関係を示した図であり、Disable(アクセス不可能)Low、High、及びFull(Low及びHigh)の4区分が定義される。図4(B)は、第1のメモリコントローラ15を設定するための2つのコントロールレジスタ(コントロールレジスタA及びコントロールレジスタB)における設定値の具体例であり、これらコントロールレジスタの値によって制御対象のメモリ(高速メモリ、中速メモリ、及び低速メモリ、のいずれか)を設定できる。ここでは、アクセス可能なアドレス空間がLowまたはFullの場合にはコントロールレジスタAにより第1のメモリコントローラ15を設定し、アクセス可能なアドレス空間がHighの場合にはコントロールレジスタBにより第1のメモリコントローラ15を設定する。本実施の形態では、コントロールレジスタAには「1(中速メモリ)」が、コントロールレジスタBには「0(低速メモリ)」が制御対象のメモリとして設定されるものとする。なお、第1のメモリコントローラ15を設定するための上記コントロールレジスタは、第1メモリコントローラ15に設けられている。
第3の実施の形態では、半導体集積回路装置10bに、切換信号を伝送する配線60、62を設け、外部から入力された切換信号により第1のメモリコントローラ15及び第2のメモリコントローラ16の設定を切換える例について説明したが、本実施の形態では、配線60、62に代えて、ハードマクロ12内部にレジスタを設け、レジスタの値によって第1のメモリコントローラ15及び第2のメモリコントローラ16の設定を切換える例について説明する。なお、本実施の形態において、第3の実施の形態と同様の構成については同一の符号を付して説明を省略する。
11 メモリ
12 ハードマクロ
13 IOパッド部
15 第1のメモリコントローラ
16 第2のメモリコントローラ
40 配線
50 レジスタ
52 配線
60、62 配線
72 第1メモリ
74 第2メモリ
80、82 レジスタ
84、86 配線
Claims (8)
- 外部メモリに対する入出力の制御を行う第1のメモリコントローラを含むハードマクロと、
前記ハードマクロ外部に設けられ、前記外部メモリに対する入出力の制御を行う第2のメモリコントローラと、
外部との間の電気的なインタフェースとして前記ハードマクロ外部に設けられたIOパッド部と、
前記第1のメモリコントローラと前記IOパッド部とを接続する第1の配線と、
前記第2のメモリコントローラと前記IOパッド部とを接続し、かつその長さが前記第1の配線の長さより短い第2の配線と、
を含む半導体集積回路装置。 - 前記ハードマクロは、CPUを更に含む請求項1記載の半導体集積回路装置。
- 外部から入力される、前記第1のメモリコントローラ及び前記第2のメモリコントローラの状態を有効及び無効のいずれか一方の状態に排他的に切換えるための信号を、前記第1のメモリコントローラ及び前記第2のメモリコントローラに伝送する第3の配線を更に設けた請求項1または請求項2記載の半導体集積回路装置。
- 前記ハードマクロ内部に設けられ、前記第1のメモリコントローラ及び前記第2のメモリコントローラの状態を有効及び無効のいずれか一方の状態に排他的に切換えるためのコードを格納したレジスタと、
前記レジスタに格納されたコードを、前記第1のメモリコントローラ及び前記第2のメモリコントローラに伝送する第3の配線と、
を更に含む請求項1または請求項2記載の半導体集積回路装置。 - 前記第1のメモリコントローラ及び前記第2のメモリコントローラの設定を切換えるための信号を前記第1のメモリコントローラ及び前記第2のメモリコントローラに伝送する第3の配線を更に設けた請求項1または請求項2記載の半導体集積回路装置。
- 前記ハードマクロ内部に設けられ、前記第1のメモリコントローラ及び前記第2のメモリコントローラの設定を切換えるためのコードを格納したレジスタと、
前記レジスタに格納されたコードを、前記第1のメモリコントローラ及び前記第2のメモリコントローラに伝送する第3の配線と、
を更に含む請求項1または請求項2記載の半導体集積回路装置。 - 前記外部メモリは複数存在し、前記設定は、該複数の外部メモリのうち制御対象とする外部メモリを定める設定である請求項5または請求項6記載の半導体集積回路装置。
- 前記設定は、前記制御対象として定められた外部メモリのアドレス空間に関する設定を更に含む請求項7記載の半導体集積回路装置。
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