JP2001084173A - メモリ装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＣＰＵ２２によるメモリやＩ／Ｏ装置に対す
るバスラインを介したデータアクセス動作とは独立して
メモリ間のデータ転送動作が行え、ＣＰＵ２２の負荷お
よび使用効率の向上が図れるとともに、単位量のデータ
転送が１メモリサイクルで終了し、高速にデータ転送動
作が行える。 【解決手段】 直接的なデータ転送をすべき期間に対応
して、データ転送の対象となる記憶手段１ａ・１ｂ間の
データバスライン４６をＣＰＵ２２側から切り離し可能
とするとともに、両記憶手段１ａ・１ｂに対し、同時に
アドレス信号とコントロール信号を供給する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、プログラム式表
示装置の様なコンピュータ応用装置におけるメモリ装置
であって、特にメモリ間で直接的なデータ転送を可能と
するものに関する。

【０００２】

【従来の技術】従来この種コンピュータ応用装置におけ
るメモリ間のデータ転送は、ＣＰＵがメモリの転送元か
らデータを読み出し、転送先にデータを書き込む動作を
繰り返すことにより行われるのが一般的であった。更
に、ＣＰＵの負荷を軽減するためにＤＭＡコントローラ
を備え、ＣＰＵを介することなくメモリ間で直接的にデ
ータ転送することも行われている。

【０００３】

【発明が解決しようとする課題】しかしながら、上記し
たＤＭＡコントローラによるデータ転送時にあっては、
ＤＭＡコントローラがＣＰＵに対してバスラインの開放
要求を出し、ＣＰＵがバスラインを開放している期間に
対応しバスを独占した状態でデータの転送作業をするも
のであるため、ＣＰＵによるバスラインを介したデータ
アクセスが制限される結果、ＣＰＵの負荷が軽減される
反面、ＣＰＵの使用効率が低下する不都合があった。

【０００４】本発明は上記不都合に基づいてなされたも
のであって、直接的なデータ転送をすべき記憶手段間の
バスラインをＣＰＵから切り離し可能とすることによ
り、ＣＰＵによるデータアクセス動作とは独立してデー
タ転送動作が行え、ＣＰＵの負荷および使用効率の向上
が図れるメモリ装置を提供することを目的とする。

【０００５】本発明は更に、データ転送すべき各記憶手
段に対して同時にアドレス信号とコントロール信号を供
給可能とすることにより、単位量のデータ転送が１メモ
リサイクルで終了し、高速のデータ処理動作が行えるメ
モリ装置を提供することを目的とする。

【０００６】

【課題を解決するための手段】本発明にかかるメモリ装
置は、図１にその構成を概略的に示す如く、ＣＰＵ２２
から伸びるデータバスを介して接続された特定の記憶手
段１ａ・１ｂ間で直接的なデータ転送を可能とするもの
である。

【０００７】更に上記したデータバスを、上記した特定
の記憶手段１ａ・１ｂ間を限定的に接続する副データバ
ス４６と、それ以外の主データバス２４とから構成し、
直接的なデータ転送が必要な時期に対応して、副データ
バス４６をＣＰＵ２２から電気的に切り離すとともに、
上記した特定の記憶手段１ａ・１ｂに対して個別にアド
レス信号とコントロール信号とからなるアクセス信号５
６を供給することを特徴とする。

【０００８】上記した特定の記憶手段１ａ・１ｂは、図
３に例示する如く、ビデオＲＡＭ４０用の記憶素子とデ
ータメモリ３８用の記憶素子であって、上記した主デー
タバス２４と副データバス４６間は、例えば双方向バッ
ファの様なバッファ手段２を介して接続され、ＣＰＵ２
２から送られるアドレス信号とコントロール信号は、メ
モリコントロール手段３を介して両記憶素子に個別に供
給される。

【０００９】そして常時は、バッファ手段２を通して主
データバス２４と副データバス４６を接続するとともに
書き込みか読み出しかによって方向を定め、メモリコン
トロール手段３がＣＰＵ２２から送られるアドレス信号
とコントロール信号を両記憶素子に送り、各記憶素子対
するＣＰＵ２２による直接的なデータアクセスを許可す
る。

【００１０】一方、記憶素子間の直接的なデータ転送時
に対応して、バッファ手段２を停止して副データバス４
６を主データバス２４から切り離すとともに、ＣＰＵ２
２からメモリコントロール手段３に対して記憶素子間の
データ転送用情報を送り、そのデータ転送用情報に対応
したアドレス信号とコントロール信号とを両記憶素子に
対して同時に送る。

【００１１】上記したデータ転送用情報は、図６に例示
する如く、転送元の記憶素子における読出開始アドレス
Ａと、転送先の記憶素子における書込開始アドレスＢ
と、転送メモリバイト数Ｃとから構成され、メモリコン
トロール手段３は、所定単位の情報が転送される毎にＣ
ＰＵ２２から記憶素子に対する直接的なメモリアクセス
要求があるか否かを判定し、ＣＰＵ２２による記憶素子
に対するアクセス要求を、記憶素子間のデータ転送要求
よりも優先してデータ処理することが好ましい。

【００１２】

【発明の効果】本発明は上記の如く、直接的なデータ転
送をすべき記憶手段１ａ・１ｂ間のバスライン４６をＣ
ＰＵ２２から切り離し可能とすることにより、ＣＰＵ２
２によるデータアクセス動作とは独立してデータ転送動
作が行え、ＣＰＵ２２の負荷および使用効率の向上が図
れる。

【００１３】本発明は更に、データ転送すべき各記憶手
段１ａ・１ｂに対して同時にアドレス信号とコントロー
ル信号を供給可能とすることにより、単位量のデータ転
送が１メモリサイクルで終了し、高速のデータ処理動作
が行える。

【００１４】

【発明の実施の形態】以下本発明にかかるメモリ装置
を、図２に例示するごとく、ターゲットシステム１０の
シーケンス制御専用に特化して構成されたＰＬＣ１２を
接続し、そこで取り扱われる状態データに対応した表示
および制御を行うプログラム式の表示装置１４に実施し
た一例に基づいて具体的に説明する。しかしながら、汎
用あるいは専用のコンピュータあるいはその他の制御装
置を使用したもの、あるいは家庭内における各種電気製
品の動作を制御する装置にあっても、略同様に実施でき
ることは勿論である。

【００１５】プログラム式表示装置１４は、ＰＬＣ１２
とともにターゲットシステム１０の操作卓などに一体に
組み込み、あるいはそれ自身が独立して配備され、ター
ゲットシステム１０に対する操作および表示盤として使
用される。

【００１６】ターゲットシステム１０を制御するＰＬＣ
１２は、ＣＰＵユニットやメモリユニットなどの必要と
する個別の機能毎に回路がユニット化され、各ユニット
を必要に応じて適宜増減可能に並列接続することによ
り、ＰＬＣ１２における全体として達成される機能を変
更可能とする従来と略同様な構成のものである。

【００１７】また、ターゲットシステム１０に対して入
出力される各種情報の格納場所が、制御あるいは表示す
べきターゲットシステム１０上に備えた各種センサ、レ
ベル計やリミットスイッチの様な受動部品あるいはリレ
ーやモータの様な能動部品毎にメモリユニット上に確保
され、入出力されるデータが数値の様なワードデータに
対してはワードデバイスが、オンオフ情報の様なビット
データに対してはビットデバイスが指定される。更に、
各デバイスに対して例えば「Ｄ１００」の様な機種固有
のデバイスアドレスを予め設定することにより、デバイ
スアドレスの指定で格納場所を特定可能に必要な状態デ
ータがメモリユニット内に格納されている。

【００１８】一方プログラム式表示装置１４は、略矩形
状の本体ケースにおける正面側に例えば液晶表示デバイ
スをディスプレイ１６として使用して表示画面を配置す
るとともに、その表示画面に密着させてタッチパネル１
８を配設する一方、本体ケースの内部に表示制御回路２
０を収納することにより、表示画面上にＰＬＣ１２にお
ける制御状態に対応した表示を行うと同時に、タッチパ
ネル１８を介した指先によるデータ入力およびＰＬＣ１
２側の制御を可能とする。

【００１９】表示制御回路２０はパソコン装置と基本的
に略同一であって、図２および図３に示す如く、ＣＰＵ
２２を制御の中心として備えるとともに、主データバス
２４、アドレスバス２６あるいはコントロールバス２８
からなるバスライン３０を介してＲＯＭ３２やＲＡＭ回
路３４などの各種のメモリあるいはグラフィックコント
ローラ３６を接続し、ＲＡＭ回路３４内のデータメモリ
３８を使用したＣＰＵ２２によるデータ処理結果はＲＡ
Ｍ回路３４内のビデオＲＡＭ４０上に展開されるととも
に、適宜時期にビデオＲＡＭ４０から表示データがグラ
フィックコントローラ３６により読み出され、ディスプ
レイ１６の表示画面上にドットの集合として表示され
る。

【００２０】本発明は上記した構成にあって、図３およ
び図４にその具体的な構成を示すＲＡＭ回路３４にその
特徴を有するものであって、メモリコントロール部４２
と、メモリ部４４とから構成される。

【００２１】メモリ部４４は、ビデオＲＡＭ４０および
データメモリ３８を各々１チップの記憶素子で構成する
とともに、両記憶素子のデータ入出力端子間を並列に繋
ぐことにより、両メモリ素子間に副データバス４６を形
成する。

【００２２】更に、副データバス４６と上記した主デー
タバス２４間はバッファ回路４８を介して並列に接続す
るとともに、メモリコントロール部４２から出力される
出力制御信号５０および方向制御信号５１の入力に対応
させてバッファ回路４８の動作制御をさせる。

【００２３】ここでバッファ回路４８は、例えば出力制
御信号５０の入力でオンまたはオフするとともに、方向
制御信号５１で特定されるデータの書き込みか読み出し
かによって方向を定める双方向バッファが使用される。
そして常時は出力制御信号５０が入力許可状態となって
おり、バッファ回路４８を通して副データバス４６は主
データバス２４を介してＣＰＵ２２と並列に接続される
結果、ＣＰＵ２２からＶＲＡＭおよびデータメモリ３８
に対する直接的なデータアクセスを可能とする。

【００２４】一方、出力制御信号５０が入力不許可状態
に変更された場合には、バッファ回路４８は上記したバ
ッファ動作を停止して副データバス４６をＣＰＵ２２側
から電気的に隔離し、主データバス２４上におけるデー
タの如何に拘らず、ビデオＲＡＭ４０とデータメモリ３
８間における専用のバスラインが構成される。

【００２５】メモリコントロール部４２は、上記したメ
モリ部４４に対してアドレス信号５２とコントロール信
号５４とからなるアクセス信号５６を供給するためのも
のであって、アドレスバス２６およびコントロールバス
２８を介してＣＰＵ２２側から送られるアクセス信号５
６ａと、データ転送コントローラ５８から出力されるア
クセス信号５６ｂとを、調停回路６０から出力される切
替信号６２の入力と連動して切替回路６４で択一的に切
り替えたあと、ＶＲＡＭコントローラ６６あるいはメモ
リコントローラ６８でＤＲＡＭに対するアクセスに適応
したアドレス信号５２およびコントロール信号５４に変
換して出力する。

【００２６】ここでデータ転送コントローラ５８は、デ
ータメモリ３８用の記憶素子とビデオＲＡＭ４０用の記
憶素子間で直接的なデータ転送を必要とする場合、図６
に例示する如く、転送元（本実施例にあってはデータメ
モリ３８）におけるデータの読出開始アドレスＡと、転
送先（本実施例にあってはビデオＲＡＭ４０）における
書込開始アドレスＢと、転送すべきデータのバイト数Ｃ
とからなるデータ転送用情報がＣＰＵ２２から送られ
る。

【００２７】するとデータ転送コントローラ５８は、調
停回路６０に対してデータの転送要求信号７０を出し、
その転送要求に対して転送許可信号７２が調停回路６０
から送られると、データメモリ３８側にはデータの読出
開始アドレスＡとデータの読み出しに必要なアクセス信
号５６が、ビデオＲＡＭ４０側にはデータの書込開始ア
ドレスＢとデータの書き込みに必要なアクセス信号５６
が同時に出力される。

【００２８】その結果、データメモリ３８から読み出さ
れたデータが副データバス４６に出力されるのと同時
に、その読み出されたデータはビデオＲＡＭ４０に対す
る入力データとなり、１メモリサイクルでデータの転送
動作が完了する。

【００２９】調停回路６０は、データ転送コントローラ
５８からデータ転送要求信号７０が送られると、ＣＰＵ
２２からビデオＲＡＭ４０あるいはデータメモリ３８の
少なくとも何れか一方に対するアクセス要求があるか否
かを判定する。そしてアクセス要求がない場合は、デー
タ転送コントローラ５８に対してアクセス許可信号７２
を送るとともに、切替信号６２を出力してアクセス信号
５６の入力源をＣＰＵ２２側からデータ転送コントロー
ラ５８側に切り替える。それと同時に、バッファ回路４
８に対して出力不許可状態の出力制御信号５０を送り、
副データバス４６をＣＰＵ２２から切り離す。

【００３０】上記したＣＰＵ２２から記憶素子に対して
アクセス要求があるか否かの判定は、アドレスバスの上
位数ビットをデコーダ７４でデコードし、ＶＲＡＭセレ
クト信号７６あるいはデータメモリセレクト信号７８の
出力を判定することにより行われる。

【００３１】次に図５の流れ図および図６のアドレス配
置図を参照して、データ転送コントローラ５８と調停回
路６０の動作および両者間の信号の流れを更に詳細に説
明する。

【００３２】データ転送コントローラ５８は、ステップ
ＳＴ１で内部レジスタをリセットするなどの所定の初期
設定を行ったのち、ステップＳＴ２に移り、データメモ
リ３８とビデオＲＡＭ４０間における未送データの有無
を判定する。かかる判定で、転送すべきデータがない場
合はそのまま待機するが、ＣＰＵ２２からデータ転送用
情報が送られると、ステップＳＴ３に移って調停回路６
０に対して転送要求信号７０を送る。

【００３３】一方調停回路６０にあっては、ステップＳ
Ｔ１１で全ての出力信号をオフするなどの初期設定を行
ったあと、ステップＳＴ１２に移り、データ転送コント
ローラ５８から調停回路６０に向けて出力される転送要
求信号７０がオンされるのを待つ。

【００３４】そしてステップＳＴ１２において転送要求
信号７０が判定されると、ステップＳＴ１３に移ってデ
コーダ７４からセレクト信号７６・７８の有無を判定す
ることにより、ＣＰＵ２２がビデオＲＡＭ４０またはデ
ータメモリ３８に対してアクセス要求を出しているか否
かを判定し、アクセス要求がある場合はその処理が終了
するまで待機する。

【００３５】そして、ステップＳＴ１３における判定に
よりＣＰＵ２２からのアクセスが確認されない場合には
更に、ステップＳＴ１４で切替信号６２を２つの切替回
路６４・６４に対して同時に送り、その切替回路６４か
ら出力されるアクセス信号５６の入力源を、ＣＰＵ２２
側からデータ転送コントローラ５８側に切り替える。更
に、ステップＳＴ１５で出力不許可状態の出力制御信号
５０をバッファ回路４８に送って副データバス４６を主
データバス２４から切り離すと共に、ステップＳＴ１６
でデータの転送許可信号７２をデータ転送コントローラ
５８に向けて出力する。

【００３６】ステップＳＴ４でデータの転送許可信号７
２を調停回路６０側から受けたデータ転送コントローラ
５８は、ステップＳＴ５において２つの切替回路６４・
６４に対して、データ転送用情報に基づき異なった値の
アドレス信号およびコントロール信号からなるアクセス
信号５６ｂを同時に送る。すると次の１メモリサイクル
で、記憶素子のデータ幅である例えば１ワード分のデー
タがデータメモリ３８からビデオＲＡＭ４０に対して送
られる。

【００３７】更に次のステップＳＴ６において、上記し
た転送要求信号７０をオフすることにより転送要求を撤
回すると、その撤回状態が調停回路６０のステップＳＴ
１７において判定されるので、ステップＳＴ１８に移っ
て調停回路６０から出力されている各種の信号を停止ま
たは変更してＣＰＵ２２側のデータアクセスが可能な状
態に戻す。そのあと、ステップＳＴ１２に戻って転送要
求信号７０がデータ転送コントローラ５８側から出力さ
れるのを待つ。

【００３８】一方、データ転送コントローラ５８側にあ
っては、ステップＳＴ２において上記した転送の必要な
データがまだ残っているか否かを調べ、未転送データが
残っていない場合は上記転送動作を終了するが、未転送
データが残っている場合は上記した一連の転送動作を繰
り返すのである。

【００３９】なお、データを直接的に転送する記憶手段
の数は２つに限らず、１つの記憶手段からデータを読み
出し、そのデータを複数の記憶手段における異なるアド
レス位置に同時に転送することも可能である。また記憶
手段の種類も適宜変更して実施できる。

【図面の簡単な説明】

【図１】本発明の基本的な構成を示す説明図である。

【図２】本発明をプログラム式表示装置に実施した一例
を示すブロック図である。

【図３】ＲＡＭ回路の全体的な構成を示すブロック図で
ある。

【図４】メモリコントロール部の具体的な構成を示すブ
ロック図である。

【図５】メモリコントロール部内におけるデータ転送コ
ントローラと調停回路の動作手順を示す流れ図である。

【図６】記憶素子間におけるデータの転送手順を示す説
明図である。

【符号の説明】

１０ ターゲットシステム １２ ＰＬＣ １４ プログラム式表示装置 １６ ディスプレイ １８ タッチパネル ２０ 表示制御回路 ２２ ＣＰＵ ２４ 主データバス ２６ アドレスバス ２８ コントロールバス ３０ バスライン ３２ ＲＯＭ ３４ ＲＡＭ回路 ３６ グラフィックコントローラ ３８ データメモリ ４０ ビデオＲＡＭ ４２ メモリコントロール部 ４４ メモリ部 ４６ 副データバス ４８ バッファ回路 ５０ 出力制御信号 ５１ 方向制御信号 ５２ アドレス信号 ５４ コントロール信号 ５６ アクセス信号 ５８ データ転送コントローラ ６０ 調停回路 ６２ 切替信号 ６４ 切替回路 ６６ ＶＲＡＭコントローラ ６８ メモリコントローラ ７０ 転送要求信号 ７２ 転送許可信号 ７４ デコーダ ７６ ＶＲＡＭセレクト信号 ７８ データメモリセレクト信号

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵから伸びるデータバスを介して接
   続された特定の記憶手段間で直接的なデータ転送を可能
   とするメモリ装置であって、 上記したデータバスを、上記した特定の記憶手段間を限
   定的に接続する副データバスと、それ以外の主データバ
   スとから構成し、 直接的なデータ転送が必要な時期に対応して、副データ
   バスをＣＰＵから電気的に切り離すとともに、上記した
   特定の記憶手段に対して個別にアドレス信号とコントロ
   ール信号を供給することを特徴とするメモリ装置。
2. 【請求項２】 上記した特定の記憶手段は、ビデオＲＡ
   Ｍ用の記憶素子と、データメモリ用の記憶素子であっ
   て、 上記した主アドレスバスと副アドレスバス間は、所定の
   バッファ手段を介して接続され、 ＣＰＵから送られるアドレス信号とコントロール信号
   は、メモリコントロール手段を介して両記憶素子に個別
   に供給され、更に常時は、バッファ手段を通して主デー
   タバスと副データバスを接続するとともに、メモリコン
   トロール手段がＣＰＵから送られるアドレス信号とコン
   トロール信号を両記憶素子に送り、各記憶素子対するＣ
   ＰＵによる直接的なデータアクセスを許可する一方、 記憶素子間の直接的なデータ転送時に対応して、バッフ
   ァ手段を停止して副データバスを主データバスから切り
   離すとともに、ＣＰＵからメモリコントロール手段に対
   して記憶素子間のデータ転送用情報を送り、該データ転
   送用情報に対応したアドレス信号とコントロール信号と
   を両記憶素子に対して同時に送る請求項２記載のメモリ
   装置。
3. 【請求項３】 上記したデータ転送用情報は、転送元の
   記憶素子における読出開始アドレスと、転送先の記憶素
   子における書込開始アドレスと、転送メモリ数とから構
   成され、 メモリコントロール手段は、所定単位の情報が転送され
   る毎にＣＰＵから記憶素子に対する直接的なメモリアク
   セス要求があるか否かを判定し、ＣＰＵによる記憶素子
   に対するアクセス要求を、記憶素子間のデータ転送要求
   よりも優先してデータ処理する請求項２記載のメモリ装
   置。