JPH11161595A - 汎用アドレス指定を有するマイクロプロセッサ - Google Patents

汎用アドレス指定を有するマイクロプロセッサ

Info

Publication number
JPH11161595A
JPH11161595A JP10271563A JP27156398A JPH11161595A JP H11161595 A JPH11161595 A JP H11161595A JP 10271563 A JP10271563 A JP 10271563A JP 27156398 A JP27156398 A JP 27156398A JP H11161595 A JPH11161595 A JP H11161595A
Authority
JP
Japan
Prior art keywords
address
bus
data
multiplexed
multiplexer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10271563A
Other languages
English (en)
Inventor
Bruce W Melvin
ブルース・ダブリュー・メルビン
Bharat Singh
バラト・シン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
HP Inc
Original Assignee
Hewlett Packard Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hewlett Packard Co filed Critical Hewlett Packard Co
Publication of JPH11161595A publication Critical patent/JPH11161595A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
    • G06F13/4213—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with asynchronous protocol

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)
  • Memory System (AREA)
  • Time-Division Multiplex Systems (AREA)

Abstract

(57)【要約】 【課題】 フ゜ロセッサが1つのハ゛スを多重化ハ゛ス及び非多重化ハ
゛スの両方として使用することを可能にすることにより、
多重化又は非多重化方式の外部装置との接続に大きな柔
軟性を提供すること。 【解決手段】 テ゛ータトランサ゛クションを実行するフ゜ロセッサ。非多
重化テ゛ータトランサ゛クションを用いる第1の外部装置と前記フ゜ロセッサ
との間の第1のテ゛ータトランサ゛クションに関し、(外部)アト゛レスハ゛ス上
に第1のアト゛レスを置き、及び(外部)アト゛レス/テ゛ータハ゛ス上に第1
のテ゛ータを伝送する。多重化テ゛ータトランサ゛クションを用いる第2の
外部装置と前記フ゜ロセッサとの間で第2のテ゛ータトランサ゛クションが行
われる。該第2のトランサ゛クションのアト゛レスフェース゛では、前記アト゛レ
ス／テ゛ータハ゛ス上に第2のアト゛レスが置かれ、該第2のトランサ゛クション
のテ゛ータフェース゛では、前記アト゛レス／テ゛ータハ゛ス上に第2のテ゛ータが
伝送される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、マイクロプロセッ
サバスを介したデータの伝送に関し、特に、多重化アド
レス指定及び非多重化アドレス指定の両方を使用するこ
とが可能なマイクロプロセッサに関する。
【０００２】
【従来の技術】一般に、中央演算処理装置（ＣＰＵ）及
びマイクロプロセッサは、アドレス信号、データ信号、
制御・ステータス信号、及び電源信号という４種類の入
出力信号を有している。アドレス信号は一般にアドレス
バス上に置かれる。該アドレス信号は、データアクセス
のターゲットを示すために使用する出力信号である。該
データアクセスは一般には、データ記憶装置からのデー
タの読み出し、又はデータ記憶装置へのデータの書き込
みである。
【０００３】データ信号は一般にデータバス上で伝送さ
れる。該データ信号は、ＣＰＵ又はマイクロプロセッサ
との間で命令及びデータを伝送するために使用する双方
向信号である。
【０００４】制御及びステータス信号は、例えば、バス
伝送制御信号、割込信号、制御信号、テスト信号、エミ
ュレーション制御信号、ステータス信号、クロック信号
等を含むものである。ＣＰＵ又はマイクロプロセッサに
より使用される該制御・ステータス信号の特定の組み合
せは、個々のＣＰＵ又はマイクロプロセッサに固有のも
のとなる。
【０００５】電源信号は一般に、１つ又は複数の電源信
号と１つの基準（又は復帰）信号とを含む。
【０００６】例えば、Motorola Communications and El
ectronics Inc.（801 Ames Avenue,Milpitas, Californ
ia）から入手可能な680xx系マイクロプロセッサは、そ
の680xxプロセッサと「Coldfire」プロセッサとの上で
別々のアドレスバス及びデータバス（非多重化）を使用
する。このMotorola社の680xx系プロセッサは、伝送中
に交換される制御信号に基づいてデータバス幅を各伝送
毎に動的に変更することを可能にするものである。
【０００７】集積回路及び集積回路パッケージの複雑さ
及び製造コストを低減させ、並びに基板レベルでのトレ
ース経路の複雑さを低減させるために、パッケージ化さ
れたマイクロプロセッサにより使用されるピンの数を低
減させることが望ましい。このため、多重化されたアド
レス信号及びデータバス信号を提供するマイクロプロセ
ッサを見出すことが一般的である。
【０００８】アドレス信号及びデータバス信号の多重化
は、マイクロプロセッサ用の一組の入出力（Ｉ／Ｏ）ピ
ンを使用し、該一組のＩ／Ｏピン上でアドレス及びデー
タを時分割多重化(time multiplexing)することによっ
て達成される。これらＩ／Ｏピンは、総称的に多重化ア
ドレス及びデータバスと称することができる。かかる多
重化アドレス及びデータバスを使用する場合、一般に、
アドレスがアクセスサイクルの第１フェーズ中に多重化
アドレス及びデータバスを介して伝送され、次いでデー
タが伝送の残りのフェーズ中に多重化アドレス及びデー
タバスを介して伝送される。
【０００９】
【発明が解決しようとする課題】この手法は、ＣＰＵの
コストを低減させることは可能であるが、ＣＰＵが多重
化アドレス及びデータバスをサポートしない装置とイン
タフェースした場合にはシステムのコストを増加させる
ものとなり得る。かかる場合、伝送のアドレスフェーズ
中にアドレスを抽出するために追加の回路が必要とな
る。一方、非多重化アドレス及びデータバスを備えたＣ
ＰＵをシステムが使用している場合には、該ＣＰＵが多
重化バスを備えた装置に対してインタフェースをとる場
合にシステムコストが増加する可能性がある。
【００１０】例えば、Intel Corporation（2200 Missio
n College Boulevard, Santa Clara, California 9505
0）から入手可能なIntel i960中央演算処理装置は、多
重化アドレス及びデータを使用するものである。該Inte
l i960プロセッサは、アドレス可能なメモリ空間を固定
サイズの複数の領域へと分割する。その各領域は、対応
する専用の構成レジスタを有しており、該構成レジスタ
は、ターゲット装置のバス幅及び１回の伝送を完了させ
るのに必要なサイクルの数に関する領域固有の情報を含
む。該情報は、アドレス可能なメモリ及びＩ／Ｏ空間の
全体にわたって各伝送毎に動的に使用される。該構成情
報は、必要とされるメモリ装置内の特定のメモリ領域か
ら読み出しを行うことにより、装置に電源を投入したと
きに最初にプログラミングされる。
【００１１】
【課題を解決するための手段】本発明の好ましい実施例
によれば、プロセッサがデータトランザクションを実行
する。プロセッサと非多重化データトランザクションを
使用する第１の外部装置との間の第１のデータ伝送で
は、第１のアドレスが（外部）アドレスバス上に置か
れ、第１のデータが（外部）アドレス／データバス上で
伝送される。第２のデータトランザクションは、プロセ
ッサと多重化データトランザクションを使用する第２の
外部装置との間で行われる。該第２のデータトランザク
ションのアドレスフェーズでは、第２のアドレスがアド
レス／データバス上に置かれる。該第２のトランザクシ
ョンのデータフェーズでは、第２のデータがアドレス／
データバス上で伝送される。
【００１２】本発明の好ましい実施例では、プロセッサ
は、内部アドレスバス、内部データバス、及びセレクタ
を備えている。該セレクタは、プロセッサと第１の外部
装置との間の第１のデータ伝送中に内部データバスを外
部アドレス／データバスに電気的に接続する。該セレク
タはまた、プロセッサと第２の外部装置との間の第２の
データ伝送のアドレスフェーズ中に内部アドレスバスを
外部アドレス／データバスに電気的に接続する。更に、
該セレクタは、プロセッサと第２の外部装置との間の第
２のデータ伝送のデータフェーズ中に内部データバスを
外部アドレス／データバスに電気的に接続する。
【００１３】例えば、バスコントローラは、内部アドレ
スバス、内部データバス、及びセレクタに接続される。
該バスコントローラはアドレス領域構成マップを備えて
いる。該マップは、非多重化データトランザクションを
使用する外部装置内にどのメモリ領域が位置し、多重化
データトランザクションを使用する外部装置内にどのメ
モリ領域が位置するかを示すものである。
【００１４】例えば、該セレクタはマルチプレクサを含
むものとなる。該マルチプレクサは、内部データバスに
接続された第１の選択入力を有し、及び内部アドレスバ
スに接続された第２の選択入力を有する。また、該セレ
クタは出力バッファも含む。該出力バッファの入力は、
前記マルチプレクサの出力に接続される。該出力バッフ
ァの出力は、外部アドレス／データバスに接続される。
更に、該セレクタは、入力バッファを含む。該入力バッ
ファの入力は、外部アドレス／データバスに接続され、
該入力バッファの出力は、内部データバスに接続され
る。
【００１５】好ましい実施例では、前記マルチプレクサ
はマルチプレクサ制御入力を有し、前記出力バッファは
出力バッファ制御入力を有し、前記入力バッファは入力
バッファ制御入力を有するものとなる。一実施例では、
出力バッファ制御入力または入力バッファ制御入力が反
転され、入力バッファ制御入力が出力バッファ制御入力
に接続される。前記バスコントローラは、マルチプレク
サ制御入力、出力バッファ制御入力、及び入力バッファ
制御入力上に、制御信号を置く。
【００１６】例えば、第１のデータトランザクションが
書き込みトランザクションである場合には、第１のマル
チプレクサ値がマルチプレクサ制御入力上に置かれ、第
１のバッファ制御値が出力バッファ制御入力及び入力バ
ッファ制御入力上に置かれる。また、第１のデータトラ
ンザクションが読み出しトランザクションである場合に
は、第２のバッファ制御値が出力バッファ制御入力及び
入力バッファ制御入力上に置かれる。
【００１７】そして、第２のデータトランザクションが
書き込みトランザクションである場合には、該第２のデ
ータトランザクションのデータフェーズ中に、第１のマ
ルチプレクサ値がマルチプレクサ制御入力上に置かれ、
第１のバッファ制御値が出力バッファ制御入力及び入力
バッファ制御入力上に置かれる。また、第２のデータト
ランザクションが読み出しトランザクションである場合
には、該第２のデータトランザクションのデータフェー
ズ中に、第２のバッファ制御値が出力バッファ制御入力
及び入力バッファ制御入力上に置かれる。該第２のデー
タトランザクションのアドレスフェーズ中には、第２の
マルチプレクサ値がマルチプレクサ制御入力上に置か
れ、第１のバッファ制御値が出力バッファ制御入力及び
入力バッファ制御入力上に置かれる。
【００１８】本発明は、プロセッサが１つのバスを多重
化バス及び非多重化バスの両方として使用することを可
能にするものである。これにより、多重化又は非多重化
方式の外部装置との接続に大きな柔軟性を提供するもの
となる。
【００１９】
【発明の実施の形態】図１は、プロセッサバスに接続さ
れた中央演算処理装置（ＣＰＵ）10を簡略化して示すブ
ロック図である。該プロセッサバスは、アドレスバス14
と多重化アドレス／データバス13とを備えている。多重
化装置11と通信する場合、ＣＰＵ10は、多重化アドレス
／データバス13上にアドレス信号及びデータ信号を時分
割多重化する。また、非多重化装置12と通信する場合に
は、該ＣＰＵ10は、アドレスライン14上にアドレス信号
を置き、多重化アドレス／データバス13上にデータ信号
を伝送する。非多重化装置12と通信する場合には、多重
化アドレス／データバス13がデータ信号のみに使用さ
れ、該アドレス／データバス13上にアドレス信号が多重
化されることはない。
【００２０】図２は、該ＣＰＵ10を簡略して示すブロッ
ク図である。該ＣＰＵ10はバスコントローラ22を備えて
いる。該バスコントローラ22はアドレス領域構成マップ
25を備えているが、これについては以下に詳述すること
とする。また、ＣＰＵ10は、ブロック21によって示すＡ
ＬＵその他のＣＰＵの構成要素も備えている。
【００２１】該バスコントローラ22は、内部データバス
23と内部アドレスバス24とを有している。マルチプレク
サ26は、内部データバス23又は内部アドレスバス24上の
何れかの信号を出力として選択する。マルチプレクサ26
は、マルチプレクサ制御ライン29上の多重制御信号によ
って制御される。
【００２２】ＣＰＵ10から他の装置へデータ書き込みを
行う場合には、トライステートゲート（出力バッファ）
27がオンになり、マルチプレクサ26の出力が多重化アド
レス／データバス13に接続される。また、他の装置から
ＣＰＵ10へデータ読み出しを行う場合には、トライステ
ートゲート（入力バッファ）28がオンになり、多重化ア
ドレス／データバス13が内部データバス23に接続され
る。トライステートゲート27及びトライステートゲート
28は、バスコントローラ22によって駆動されるバッファ
制御ライン30上のバッファ制御信号によって制御され
る。
【００２３】図２は、ＣＰＵ10に多重化と非多重化の両
方のアドレス及びデータバスを設けるために必要な内部
な選択を例証するものである。マルチプレクサ制御ライ
ン29上の多重制御信号は、アドレス／データバッファと
して機能するトライステートゲート27に内部アドレスバ
ス24又は内部データバス23を経路指定するか否かを判定
する。トライステートゲート28は、内部データバス23上
への読み出し、フェッチ、又はロード伝送の際にアドレ
ス／データバス13のゲート処理を行う入力バッファとし
て動作する。
【００２４】アドレス領域構成マップ25は、多重化又は
非多重化の何れかとしてプログラム可能なアドレス領域
を実施するために使用する。例えば、ＣＰＵ10のメモリ
空間を有限数のメモリ領域へと分割することができる。
その各メモリ領域へのアクセスは、多重化アドレス／デ
ータバス13上にアドレス信号及びデータ信号を多重化す
るか、又は、アドレスバス14上にアドレス信号を置き、
及び多重化アドレス／データバス13上にデータを置くこ
とによって行われる。
【００２５】例えば、図３は、ＣＰＵ10のアドレスメモ
リ空間40の一部を示したものである。多重化領域41への
アクセスは、多重化アドレス／データバス13上にアドレ
ス信号及びデータ信号を多重化することによって行われ
る。また、非多重化領域42へのアクセスは、アドレスバ
ス14上にアドレス信号を置き、多重化アドレス／データ
バス13上にデータを伝送することによって行われる。多
重化領域43へのアクセスは、多重化アドレス／データバ
ス13上にアドレス信号及びデータ信号を多重化すること
によって行われる。非多重化領域44へのアクセスは、ア
ドレスバス14上にアドレス信号を置き、多重化アドレス
／データバス13上にデータを伝送することによって行わ
れる。
【００２６】本発明の好適実施例では、ＣＰＵ10は、メ
モリに格納されているメモリアドレス空間40に関する構
成情報を読み出すことによって、アドレス領域構成マッ
プ25の値を生成する。各メモリ領域に関連する装置のタ
イプに応じて、各メモリ領域に適したバス形式を識別す
るために、前記構成情報を使用してアドレス領域構成マ
ップ25を準備する。多重化装置に関連するメモリ領域の
場合、該メモリ領域は、多重化領域としてアドレス領域
構成マップ25中に構成される。また、非多重化装置に関
連するメモリ領域の場合には、該メモリ領域は、非多重
化領域としてアドレス領域構成マップ25中に構成され
る。
【００２７】本発明の代替実施例では、ターゲット装置
は、該ターゲット装置とＣＰＵ10との間で交換される制
御信号を使用して、伝送毎にＣＰＵ10にバスタイプ情報
を連絡する。
【００２８】図４は、簡略的に真理値表50を示したもの
である。該真理値表50は、ＣＰＵ10内のバスコントロー
ラ22によって生成される制御信号を示している。
【００２９】列51における多重化／非多重化変数は、ア
ドレス領域構成マップ25に格納される。各メモリ領域毎
に、該変数は、メモリ領域が多重化バスをサポートする
場合には論理「1」に設定され、該メモリ領域が非多重
化バスをサポートする場合には論理「0」に設定され
る。該メモリ領域のプログラミングは、外部メモリ装置
に格納されている外部構成ブロックにアクセスすること
により、電源投入またはリセットの直後に行われる。
【００３０】バスはこの初期アクセス用に構成されてい
ないので、構成メモリ装置の特性を大まかに指定する必
要がある。例えば、構成メモリ装置は、非多重化でｎビ
ット幅を有し各ｎビットを伝送するためにｍ個のＣＰＵ
サイクルを必要とするものとして指定される。
【００３１】代替的には、ＣＰＵは、外部シリアルメモ
リ装置から１ビットずつ構成情報をＣＰＵに低速で伝送
する、別個の簡単なシリアルインタフェースを有するも
のとすることが出来る。
【００３２】例えば、図５は本発明の実施例を示すもの
であり、この場合には、別個の構成装置62に構成情報が
格納される。始動時又はリセット時に、ＣＰＵ10は、特
別なシリアルバス64を介して構成装置62にアクセスする
ことができる。代替的には、始動時又はリセット時に、
ＣＰＵ10は、アドレスバス14及びアドレス／データバス
13への接続（図示せず）を介して構成装置62にアクセス
することができる。
【００３３】図５には、伝送毎にバスタイプ情報を伝送
する、本発明の実施例のために実施することが可能な制
御信号バス63も示されている。
【００３４】前記真理値表50（図４参照）の列52におけ
るアドレス／データフェーズ変数は、多重化伝送中にア
ドレスフェーズ又はデータフェーズの何れかとして伝送
のフェーズを決定するためにバスコントローラ22により
生成されて使用されるものである。非多重化伝送中はフ
ェーズ情報は使用されない。多重化伝送中にその伝送が
アドレスフェーズにあると、アドレス／データフェーズ
変数は１になる。また、多重化伝送中にその伝送がデー
タフェーズにあると、アドレス／データフェーズ変数は
０になる。
【００３５】真理値表50の列53の読み出し／書き込み変
数は、データ伝送の方向を制御するためにバスコントロ
ーラ22により生成されて使用される。データが外部装置
から読み取られてＣＰＵ10に伝送されると、読み出し／
書き込み変数は１になる。データがＣＰＵ10から外部装
置に書き込まれると、読み出し／書き込み変数は０にな
る。
【００３６】列54の多重制御信号は、バスコントローラ
22がマルチプレクサ制御ライン29上に置く多重制御信号
である。列55のバッファ制御信号は、バスコントローラ
22がバッファ制御ライン30上に置くバッファ制御信号で
ある。
【００３７】該真理値表50から分かるように、多重化／
非多重化変数（列51）が０になり、読み出し／書き込み
変数（列53）が０になると、多重制御信号（列54）が０
になり、バッファ制御信号（列55）が０になる。また、
多重化／非多重化変数（列51）が０になり、読み出し／
書き込み変数（列53）が１になると、バッファ制御信号
（列55）が１になる。
【００３８】多重化／非多重化変数（列51）が１にな
り、アドレス／データフェーズ変数（列52）が０にな
り、及び読み出し／書き込み変数（列53）が０になる
と、多重制御信号（列54）が０になり、バッファ制御信
号（列55）が０になる。また、多重化／非多重化変数
（列51）が１になり、アドレス／データフェーズ変数
（列52）が０になり、及び読み出し／書き込み変数（列
53）が１になると、バッファ制御信号（列55）が１にな
る。また、多重化／非多重化変数（列51）が１になり、
アドレス／データフェーズ変数（列52）が１になると、
多重制御信号（列54）が１になり、バッファ制御信号
（列55）が０になる。
【００３９】非多重化装置12からＣＰＵ10への読み出し
伝送は、まず、非多重化装置12内のメモリ領域に関する
（アドレス領域構成マップ25中の）構成情報にアクセス
することにより開始される。この情報は、非多重化装置
12へのアクセスのためのバス幅、所要アクセス時間、及
びバスタイプを決定するために使用する。この場合、構
成情報は、非多重化装置12が非多重化アドレス／データ
バスを有していることを示すものとなる。次いで、ＣＰ
Ｕ10によって非多重化伝送が開始され、これは、内部ア
ドレスバス24上にターゲットメモリアドレス又はＩ／Ｏ
位置を駆動することにより行われる。内部アドレスバス
24はアドレスバス14上へと進み、該アドレスバス14を介
して非多重化装置12にアドレスが供給される。これと同
時に、アドレス／データバス13上のデータが内部データ
バス23にバッファされるように入力バッファ28がイネー
ブルにされる。構成レジスタ内に示された所要アクセス
時間が満了するか、又はターゲット装置の応答（制御信
号）を受け取ると、データがバスコントローラ22により
ラッチされ、アクセスが終了する。
【００４０】ＣＰＵ10から非多重化装置12への非多重化
書き込み伝送は、まず、非多重化装置12内のメモリ領域
に関する（アドレス領域構成マップ25中の）構成情報に
アクセスすることにより開始される。該情報は、ターゲ
ット装置のバス幅、所要アクセス時間、及びバスタイプ
を決定するために使用される。この場合、該構成情報
は、非多重化装置12が非多重化アドレス／データバスを
有していることを示すものとなる。次いで、ＣＰＵ10に
よって非多重化伝送が開始され、これは、内部アドレス
バス24上に非多重化装置12内のターゲットアドレス又は
Ｉ／Ｏ位置を駆動することにより行われる。該内部アド
レスバス24の状態は、アドレスバス14上に供給され、該
アドレスバス14を介して非多重化装置12へと送られる。
これと同時に、内部データバス23上のデータがアドレス
／データバス13にバッファされるように、出力バッファ
27がイネーブルにされる。構成レジスタ内に示された所
要アクセス時間が満了するか、又はターゲット装置の応
答（制御信号）を受け取ると、アクセスが終了する。
【００４１】多重化装置11からＣＰＵ10への多重化読み
出し伝送は、まず、多重化装置11により格納されている
メモリ領域に関する（アドレス領域構成マップ25中の）
構成情報にアクセスすることにより開始される。該情報
は、多重化装置11へのアクセスに使用されるバス幅、必
須アクセス時間、及びバスタイプを決定するために使用
される。この場合、該構成情報は、多重化装置11が多重
化アドレス及びデータバスを有していることを示すもの
となる。次いで、ＣＰＵ10によって多重化伝送が開始さ
れ、これは、内部アドレスバス24上にターゲットアドレ
ス又はＩ／Ｏ位置を駆動することにより行われる。該多
重化伝送のアドレスフェーズの場合、マルチプレクサ26
は出力バッファ27の入力に内部アドレスをゲート出力す
る。これは図４の真理値表に示されている。更に、出力
バッファ27がイネーブルになり、これによって、内部ア
ドレスバス24の状態が、アドレス／データバス13上に供
給され、該アドレス／データバス13を介して多重化装置
11へと送られる。該アドレスが供給されてアドレスフェ
ーズからデータフェーズへと移行した後、図４の真理値
表に示すように、出力バッファ27がディセーブルにさ
れ、入力バッファ28がイネーブルにされる。次いで、ア
ドレス／データバス13の状態が内部データバス23上に駆
動される。単一又は複数の伝送を行った後、アクセスが
終了する。
【００４２】ＣＰＵ10から多重化装置11への多重化書き
込み伝送は、まず、多重化装置11により格納されている
メモリ領域に関する（アドレス領域構成マップ25中の）
構成情報にアクセスすることにより開始される。該情報
は、多重化装置11のためのバス幅、所要アクセス時間、
及びバスタイプを決定するために使用する。この場合、
該構成情報は、多重化装置11が多重化アドレス及びデー
タバスを有していることを示すものとなる。次いで、Ｃ
ＰＵ10によって多重化伝送が開始され、これは、内部ア
ドレスバス24上にターゲットアドレス又はＩ／Ｏ位置を
駆動することにより行われる。多重化伝送のアドレスフ
ェーズ中に、マルチプレクサ26が出力バッファ27の入力
に内部アドレスをゲート出力する。これは図４の真理値
表に示されている。更に、出力バッファ27がイネーブル
にされて、内部アドレスバス24の状態が、アドレス／デ
ータバス13上に駆動され、該アドレス／データバス13を
介して多重化装置11へと供給される。該アドレスが供給
され、アドレスフェーズからデータフェーズへと移行し
た後、図４の真理値表に示すように、出力バッファ27は
引き続きイネーブルにされる。内部データバス23が出力
バッファ27の入力に接続されるようにマルチプレクサ制
御ライン29上の多重制御信号が切り替えられる。次い
で、出力バッファ27が内部データバス23の状態をアドレ
ス／データバス13上に駆動して、多重化装置11にデータ
が供給されるようにする。
【００４３】上記説明は、単に本発明の方法例及び実施
例を開示及び説明したものである。当業者には分かるよ
うに、本発明は、その思想又は本質的な特徴から逸脱す
ることなく、他の特定の形態で実施可能なものである。
したがって、本発明の開示は、特許請求の範囲に記載し
た本発明の範囲の例示を目的としたものであって、該範
囲を限定するものではない。
【００４４】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施態様を示す。
【００４５】１．プロセッサを使用してデータトランザ
クションを実行する方法であって、（a）前記プロセッ
サと第１の装置との間の第１のデータトランザクション
に関し、アドレスバス上に第１のアドレスを置き、及び
アドレス／データバス上に第１のデータを伝送するステ
ップと、（b）前記プロセッサと第２の装置との間の第
２のデータトランザクションに関し、（b.1）前記第２
のトランザクションのアドレスフェーズにおいて前記ア
ドレス／データバス上に第２のアドレスを置き、（b.
2）前記第２のトランザクションのデータフェーズにお
いて前記アドレス／データバス上に第２のデータを伝送
するステップとを含み、前記アドレスバスが前記アドレ
ス／データバスの一部ではないことを特徴とする、プロ
セッサを使用してデータトランザクションを実行する方
法。
【００４６】２．内部アドレスバスと、内部データバス
と、選択手段とを備えたプロセッサであって、前記内部
アドレスバスが外部アドレスバスに接続され、外部アド
レス／データバスが前記プロセッサに結合され、前記選
択手段が、非多重化データトランザクションを用いる第
１の外部装置と前記プロセッサとの間の第１のデータ伝
送中に前記内部データバスを前記外部アドレス／データ
バスに電気的に接続する一方、多重化データトランザク
ションを用いる第２の外部装置と前記プロセッサとの間
の第２のデータ伝送のアドレスフェーズ中に前記内部ア
ドレスバスを前記外部アドレス／データバスに電気的に
接続し、及び第２の外部装置と前記プロセッサとの間の
前記第２のデータ伝送のデータフェーズ中に前記内部デ
ータバスを前記外部アドレス／データバスに電気的に接
続するものであることを特徴とする、プロセッサ。
【００４７】３．前記選択手段が、前記内部データバス
に接続された第１の選択入力と、前記内部アドレスバス
に接続された第２の選択入力とを有するマルチプレクサ
を含む、前項２に記載のプロセッサ。
【００４８】４．前記選択手段が出力バッファを更に備
えており、該出力バッファの入力が前記マルチプレクサ
の出力に接続され、該出力バッファの出力が前記外部ア
ドレス／データバスに接続されている、前項３に記載の
プロセッサ。
【００４９】５．前記選択手段が入力バッファを更に備
えており、該入力バッファの入力が前記外部アドレス／
データバスに接続され、該入力バッファの出力が前記内
部データバスに接続されている、前項４に記載のプロセ
ッサ。
【００５０】６．前記マルチプレクサがマルチプレクサ
制御入力を有し、前記出力バッファが出力バッファ制御
入力を有し、前記入力バッファが入力バッファ制御入力
を有している、前項５に記載のプロセッサ。
【００５１】７．前記出力バッファ制御入力及び前記入
力バッファ制御入力の一方が反転し、前記入力バッファ
制御入力が前記出力バッファ制御入力に接続されてい
る、前項６に記載のプロセッサ。
【００５２】８．前記内部アドレスバス及び前記内部デ
ータバスに接続されたバスコントローラを更に備えてお
り、該バスコントローラが、前記マルチプレクサ制御入
力上にマルチプレクサ制御信号を置き、前記出力バッフ
ァ制御入力及び前記入力バッファ制御入力上にバッファ
制御信号を置く、前項７に記載のプロセッサ。
【００５３】９．前記第１のデータトランザクションが
書き込みトランザクションである場合、第１のマルチプ
レクサ値がマルチプレクサ制御入力上に置かれ、及び第
１のバッファ制御値が前記出力バッファ制御入力及び前
記入力バッファ制御入力上に置かれ、前記第１のデータ
トランザクションが読み出しトランザクションである場
合、第２のバッファ制御値が前記出力バッファ制御入力
及び前記入力バッファ制御入力上に置かれ、前記第２の
データトランザクションが書き込みトランザクションで
ある場合、該第２のデータトランザクションの前記デー
タフェーズ中に、前記第１のマルチプレクサ値がマルチ
プレクサ制御入力上に置かれ、前記第１のバッファ制御
値が前記出力バッファ制御入力及び前記入力バッファ制
御入力上に置かれ、前記第２のデータトランザクション
が読み出しトランザクションである場合、該第２のデー
タトランザクションの前記データフェーズ中に、前記第
２のバッファ制御値が前記出力バッファ制御入力及び前
記入力バッファ制御入力上に置かれ、前記第２のデータ
トランザクションの前記アドレスフェーズ中に、第２の
マルチプレクサ値がマルチプレクサ制御入力上に置か
れ、前記第１のバッファ制御値が前記出力バッファ制御
入力及び前記入力バッファ制御入力上に置かれる、前項
７に記載のプロセッサ。
【００５４】10．前記内部アドレスバスと前記内部デー
タバスと前記選択手段とに接続されたバスコントローラ
を更に備えている、前項１に記載のプロセッサ。
【００５５】11．前記バスコントローラが、どのメモリ
領域が非多重化データトランザクションを用いる外部装
置内に位置し、及びどのメモリ領域が非多重化データト
ランザクションを用いる外部装置内に位置するかを示
す、アドレス領域構成マップを備えている、前項10に記
載のプロセッサ。
【図面の簡単な説明】
【図１】多重化アドレス指定を使用する装置と多重化ア
ドレス指定を使用しない装置の両方にプロセッサを接続
する本発明の好適実施例によるプロセッサバスを簡略化
して示すブロック図である。
【図２】本発明の好適実施例による図１に示すプロセッ
サを簡略化して示すブロック図である。
【図３】本発明の好適実施例による図１に示すプロセッ
サのメモリアドレス空間の一部を示すメモリマップであ
る。
【図４】本発明の好適実施例による図１に示すプロセッ
サ内のバスコントローラにより生成される制御信号を簡
略化して示す真理値表である。
【図５】本発明の好適実施例によるプロセッサが構成メ
モリにアクセスする方法を簡略化して示すブロック図で
ある。
【符号の説明】
10 ＣＰＵ 11 多重化装置 12 非多重化装置 13 多重化アドレス／データバス 14 アドレスバス 22 バスコントローラ 23 内部データバス 24 内部アドレスバス 25 アドレス領域構成マップ 26 マルチプレクサ 27 トライステートゲート（出力バッファ） 28 トライステートゲート（入力バッファ） 29 マルチプレクサ制御ライン 30 バッファ制御ライン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 バラト・シン アメリカ合衆国カリフォルニア州95661, ローズヴィル，スプアーロック・コート・ 204

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】プロセッサを使用してデータトランザクシ
    ョンを実行する方法であって、 （a）前記プロセッサと第１の装置との間の第１のデー
    タトランザクションに関し、アドレスバス上に第１のア
    ドレスを置き、及びアドレス／データバス上に第１のデ
    ータを伝送するステップと、 （b）前記プロセッサと第２の装置との間の第２のデー
    タトランザクションに関し、 （b.1）前記第２のトランザクションのアドレスフェー
    ズにおいて前記アドレス／データバス上に第２のアドレ
    スを置き、 （b.2）前記第２のトランザクションのデータフェーズ
    において前記アドレス／データバス上に第２のデータを
    伝送するステップとを含み、 前記アドレスバスが前記アドレス／データバスの一部で
    はないことを特徴とする、プロセッサを使用してデータ
    トランザクションを実行する方法。
JP10271563A 1997-09-26 1998-09-25 汎用アドレス指定を有するマイクロプロセッサ Pending JPH11161595A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US938866 1978-09-01
US08/938,866 US5944806A (en) 1997-09-26 1997-09-26 Microprocessor with versatile addressing

Publications (1)

Publication Number Publication Date
JPH11161595A true JPH11161595A (ja) 1999-06-18

Family

ID=25472096

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10271563A Pending JPH11161595A (ja) 1997-09-26 1998-09-25 汎用アドレス指定を有するマイクロプロセッサ

Country Status (3)

Country Link
US (1) US5944806A (ja)
EP (1) EP0905631A3 (ja)
JP (1) JPH11161595A (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6315669B1 (en) 1998-05-27 2001-11-13 Nintendo Co., Ltd. Portable color display game machine and storage medium for the same
US6202140B1 (en) * 1998-07-22 2001-03-13 Philips Semiconductor Inc. Memory addressing system and method therefor
JP2001022680A (ja) * 1999-07-06 2001-01-26 Seiko Epson Corp コンピュータ周辺機器
US7284064B1 (en) 2000-03-21 2007-10-16 Intel Corporation Method and apparatus to determine broadcast content and scheduling in a broadcast system
TW592761B (en) * 2000-05-24 2004-06-21 Nintendo Co Ltd Game system, game cartridge and game machine
US6625716B2 (en) * 2001-06-28 2003-09-23 Intel Corporation Method apparatus, and system for efficient address and data protocol for a memory
US8943540B2 (en) 2001-09-28 2015-01-27 Intel Corporation Method and apparatus to provide a personalized channel
DE102005024988A1 (de) * 2005-06-01 2006-12-07 Robert Bosch Gmbh Verfahren zur Kommunikation zwischen mindestens zwei Teilnehmern eines Kommunikationssystems
US7457901B2 (en) * 2005-07-05 2008-11-25 Via Technologies, Inc. Microprocessor apparatus and method for enabling variable width data transfers
US7441064B2 (en) * 2005-07-11 2008-10-21 Via Technologies, Inc. Flexible width data protocol
US7502880B2 (en) * 2005-07-11 2009-03-10 Via Technologies, Inc. Apparatus and method for quad-pumped address bus
US7590787B2 (en) * 2005-07-19 2009-09-15 Via Technologies, Inc. Apparatus and method for ordering transaction beats in a data transfer
US7444472B2 (en) * 2005-07-19 2008-10-28 Via Technologies, Inc. Apparatus and method for writing a sparsely populated cache line to memory
WO2009055150A1 (en) * 2007-10-19 2009-04-30 Rambus Inc. Reconfigurable point-to-point memory interface
WO2009111175A1 (en) 2008-03-06 2009-09-11 Rambus Inc. Error detection and offset cancellation during multi-wire communication
WO2010011534A1 (en) * 2008-07-23 2010-01-28 Rambus Inc. Reconfigurable memory controller
US20110022769A1 (en) * 2009-07-26 2011-01-27 Cpo Technologies Corporation Translation USB Intermediate Device and Data Rate Apportionment USB Intermediate Device

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5781746A (en) * 1990-07-20 1998-07-14 Siemens Aktiengesellschaft Microprocessor with multiple bus configurations
EP0518488A1 (en) * 1991-06-12 1992-12-16 Advanced Micro Devices, Inc. Bus interface and processing system
US5262991A (en) * 1991-11-22 1993-11-16 Zilog, Inc. Device with multiplexed and non-multiplexed address and data I/O capability
KR950008661B1 (ko) * 1993-05-20 1995-08-04 현대전자산업주식회사 버스 다중화 회로
US5793990A (en) * 1993-06-11 1998-08-11 Vlsi Technology, Inc. Multiplex address/data bus with multiplex system controller and method therefor
US5483660A (en) * 1993-11-29 1996-01-09 Motorola Inc. Method and apparatus for performing multiplexed and non-multiplexed bus cycles in a data processing system
US5557757A (en) * 1994-02-02 1996-09-17 Advanced Micro Devices High performance integrated processor architecture including a sub-bus control unit for generating signals to control a secondary, non-multiplexed external bus
US5694557A (en) * 1994-08-10 1997-12-02 Ati Technologies Incorporated Time multiplexing address and data on an existing PC parallel port
EP0702306A1 (en) * 1994-09-19 1996-03-20 International Business Machines Corporation System and method for interfacing risc busses to peripheral circuits using another template of busses in a data communication adapter
US5768550A (en) * 1995-11-21 1998-06-16 International Business Machines Corporation Bus interface logic system
US5652847A (en) * 1995-12-15 1997-07-29 Padwekar; Kiran A. Circuit and system for multiplexing data and a portion of an address on a bus
US5805843A (en) * 1996-02-01 1998-09-08 Qualcomm Incorporated Microprocessor bus interface unit for interfacing an N-bit microprocessor bus to an M-bit memory device

Also Published As

Publication number Publication date
EP0905631A2 (en) 1999-03-31
EP0905631A3 (en) 2000-03-08
US5944806A (en) 1999-08-31

Similar Documents

Publication Publication Date Title
JPH11161595A (ja) 汎用アドレス指定を有するマイクロプロセッサ
US5685005A (en) Digital signal processor configured for multiprocessing
US5812858A (en) Method and apparatus for providing register and interrupt compatibility between non-identical integrated circuits
US5619720A (en) Digital signal processor having link ports for point-to-point communication
US5634076A (en) DMA controller responsive to transition of a request signal between first state and second state and maintaining of second state for controlling data transfer
US5577230A (en) Apparatus and method for computer processing using an enhanced Harvard architecture utilizing dual memory buses and the arbitration for data/instruction fetch
US6085269A (en) Configurable expansion bus controller in a microprocessor-based system
US5922062A (en) Combined IDE and SCSI disk controller interface for common hardware reference platforms
US5611075A (en) Bus architecture for digital signal processor allowing time multiplexed access to memory banks
EP1131732B1 (en) A direct memory access engine for supporting multiple virtual direct memory access channels
US7100088B2 (en) Computer system equipped with a BIOS debugging card
JPH07210537A (ja) コンピュータシステム
WO2001006378A1 (en) A master/slave communication system
EP0464848B1 (en) Structure for enabling direct memory-to-memory transfer
US6742058B2 (en) Memory controller having a multiplexer selecting either second set of input signals or converted signals from first set of input signals by a bus mode input
JPH08329001A (ja) バスインターフェース装置
JP2001117858A (ja) データ処理装置
US6954869B2 (en) Methods and apparatus for clock domain conversion in digital processing systems
US20040006664A1 (en) System and method for efficient chip select expansion
EP0691616A1 (en) RAM and ROM control unit
EP0813149A1 (en) Testing and diagnostic mechanism
US7502880B2 (en) Apparatus and method for quad-pumped address bus
JP4116805B2 (ja) 内部バス試験装置及び内部バス試験方法
US20040153810A1 (en) Computer system equipped with a BIOS debugging card
KR20060130033A (ko) 비메모리 맵핑된 디바이스 메모리에 대한 액세스를관리하는 방법 및 시스템