JP2009086830A - メモリコントローラ - Google Patents

Abstract

【課題】外部からメモリ部への直接的なアクセスが可能なメモリコントローラを提供する。
【解決手段】外部装置１０との間でコマンド及びデータの入出力処理を行う第１のＩ／Ｏセル２２１、２２２と、データを記憶するメモリ部２１との間でコマンド及びデータの入出力処理を行う第２のＩ／Ｏセル２２３、２２４と、外部装置１０から供給されるコマンド及びデータを内部で処理してメモリ部２１をアクセスするノーマルモードと、外部装置１０から供給されるコマンド及びデータをスルー状態でメモリ部２１に供給すると共にメモリ部２１から供給されるデータをスルー状態で外部に出力するパススルーモードとを有する。ノーマルモード時とパススルーモード時とで第１及び第２のＩ／Ｏセルの機能と特性を変更する。
【選択図】図２

Description

本発明は、データを記憶するメモリ部と外部装置との間に配置されて、メモリ部の読み出し／書き込み制御を行うメモリコントローラに関する。

メモリカード等においては、メモリとメモリコントローラとをパッケージ化して、外部のホストから供給されるコマンドとデータにより、メモリコントローラがメモリの読み出し／書き込みを制御することが行われる。例えば、ホストから論理アドレスとセクタ数を与えることにより、複数セクタのデータ読み出しを行うことも提案されている。

このようなメモリの動作モードとして、例えばパッケージ状態でのテストや初期不良をスクリーニングするテストモードを備えたものが知られている（特許文献１参照）。しかし、これらのメモリシステムでは、メモリを直接アクセスすることができないため、メモリチップの単独テストが行えず、これを解決するために、内部にテスト回路を内蔵しなければならないという問題があった（特許文献１参照）。
特開２００４−１５８０９８号公報

本発明は、外部からメモリ部への直接的なアクセスが可能なメモリコントローラを提供することを目的とする。

本発明の一つの態様において、メモリコントローラは、外部装置との間でコマンド及びデータの入出力処理を行う第１の入出力処理部と、データを記憶するメモリ部との間でコマンド及びデータの入出力処理を行う第２の入出力処理部と、外部装置から供給されるコマンド及びデータを内部で処理してメモリ部をアクセスするノーマルモードと、外部装置から供給されるコマンド及びデータをスルー状態でメモリ部に供給すると共にメモリ部から供給されるデータをスルー状態で前記外部装置に出力するパススルーモードとを有し、ノーマルモード時とパススルーモード時とで前記第１及び第２の入出力処理部の機能と特性を変更する制御回路とを備えたことを特徴とする。

本発明によれば、外部からメモリ部への直接的なアクセスが可能なメモリコントローラを提供することができる。

以下、図面を参照しながら、本発明に係る半導体記憶装置の実施の形態について詳細に説明する。

図１は、本発明の実施の形態に係るメモリコントローラを備えたメモリシステムを示すブロック図である。

この実施の形態のメモリシステム２０は、例えば一つあるいは複数個のＮＡＮＤフラッシュメモリ２１と、その読み出し／書き込みを制御するメモリコントローラ２２とにより一体にパッケージ化されたメモリモジュールを構成する。このメモリシステム２０は、ホストデバイス１０との間でコマンド及びデータのやり取りをしてＮＡＮＤフラッシュメモリ２１のリード／ライトを行う。

メモリコントローラ２２は、ノーマルモードとパススルーモードとを有する。図１（ａ）はノーマルモード動作を示し、図１（ｂ）はパススルーモード動作を示す。説明の都合上、ホストデバイス１０とメモリシステム２０との間の入出力をコマンドバスを介したコマンドとＩ／Ｏバスを介したデータとに分けて示す。

ノーマルモードでは、ホストデバイス１０から供給されるコマンド及びデータは、ＮＡＮＤフラッシュメモリ２１へ直接入力することはできず、必ずメモリコントローラ２２による入出力処理及び必要な論理−物理アドレス変換処理等を経た上でＮＡＮＤフラッシュメモリ２１に入力される。また、ＮＡＮＤフラッシュメモリ２１から読み出されたデータもメモリコントローラ内での入出力処理を経てホストデバイス１０側に読み出される。

これに対して、パススルーモードでは、コマンド及びデータは、メモリコントローラ２２内部の入出力処理等を介さずに、外部装置１０’とＮＡＮＤフラッシュメモリ２１との間でスルー状態で入出力される。この場合の外部装置１０’の例として、ホストデバイス、メモリテスタ、ＬＳＩテスタ、評価治具等がある。

図２は、メモリコントローラ２２の更に詳細な構成を示すブロック図である。メモリコントローラ２２には、ホストデバイス１０とＮＡＮＤフラッシュメモリ２１との間のコマンド及びデータの入出力処理を行うための、ホストデバイス側に第１のＩ／Ｏセル２２１、２２２及びメモリ側に第２のＩ／Ｏセル２２３、２２４をそれぞれ使用する。

Ｉ／Ｏセル２２１は、ホストデバイス１０からのコマンドをコマンド端子Ｔ１を介して入力する回路で、入力されたコマンドを増幅するシュミット機能を有するドライバＤ１と、このドライバＤ１の出力からノイズを除去するノイズキャンセラＮＣ１と、このノイズキャンセラＮＣ１の出力とドライバＤ１の出力とを選択して出力するセレクタＳ１とを備えて構成されている。

Ｉ／Ｏセル２２２は、ホストデバイス１０とメモリコントローラ２２との間でＩ／Ｏ端子Ｔ２を介してデータを入出力する回路で、ホストデバイス１０側から供給されたデータを入力するシュミット機能を有する入力ゲートＧ１と、この入力ゲートＧ１の出力からノイズを除去するノイズキャンセラＮＣ２と、このノイズキャンセラＮＣ２の出力と入力ゲートＧ１の出力とを選択して出力するセレクタＳ２と、ＮＡＮＤフラッシュメモリ２１側から読み出されたデータを増幅する出力ドライバＤ２とを備えて構成されている。

Ｉ／Ｏセル２２３は、コマンドをコマンド端子Ｔ３を介してＮＡＮＤフラッシュメモリ２１に出力する回路で、コマンドを増幅する出力ドライバＤ３を備えて構成されている。

Ｉ／Ｏセル２２４は、メモリコントローラ２２とＮＡＮＤフラッシュメモリ２１との間でＩ／Ｏ端子Ｔ４を介してデータを入出力する回路で、ＮＡＮＤフラッシュメモリ２１側から供給されたデータを入力するシュミット機能を有する入力ゲートＧ２と、この入力ゲートＧ２の出力からノイズを除去するノイズキャンセラＮＣ３と、このノイズキャンセラＮＣ３の出力とゲートＧ２の出力とを選択して出力するセレクタＳ３と、ホストデバイス１０側から供給されたデータを増幅する出力ドライバＤ４とを備えて構成されている。

Ｉ／Ｏセル２２１の出力端子とＩ／Ｏセル２２３の入力端子との間には、両者を直結するか、両者を他の回路に接続するかを選択するスイッチ回路ＳＷ１、ＳＷ２が接続されている。また、Ｉ／Ｏセル２２２の出力端子とＩ／Ｏセル２２４の入力端子との間には、両者を直結するか、両者を他の回路に接続するかを選択するスイッチ回路ＳＷ３、ＳＷ４が接続されている。更に、Ｉ／Ｏセル２２２の入力端子とＩ／Ｏセル２２４の出力端子との間には、両者を直結するか、両者を他の回路に接続するかを選択するスイッチ回路ＳＷ５、ＳＷ６が接続されている。

制御回路２２５は、ノーマルモード時に、スイッチ回路ＳＷ１〜ＳＷ６を他の回路側に接続し、パススルーモード時に、スイッチ回路ＳＷ１〜ＳＷ６を直結側に切り換える。制御回路２２５は、メモリコントローラ２２内部において、他の制御回路モジュール内の一部として構成されても、独立の回路として構成されてもよい。

以上のように構成されたメモリコントローラ２２では、ノーマルモード時には、ホストデバイス１０側から供給されたコマンドが、Ｉ／Ｏセル２２１内のドライバＤ１及びノイズキャンセラＮＣ１を介して入力され、Ｉ／Ｏセル２２３内の出力ドライバＤ３を介してＮＡＮＤフラッシュメモリ２１へ出力される。また、ノーマルモード時、ホストデバイス１０からメモリコントローラ２２へと供給されるデータは、Ｉ／Ｏセル２２２の入力ゲートＧ１及びノイズキャンセラＮＣ２を介して入力され、メモリコントローラ２２からホストデバイス１０へ出力されるデータは、Ｉ／Ｏセル２２２内の出力ドライバＤ２で増幅される。更に、ノーマルモード時、ＮＡＮＤフラッシュメモリ２１からメモリコントローラ２２へと供給されるデータは、Ｉ／Ｏセル２２４の入力ゲートＧ２及びノイズキャンセラＮＣ３を介して入力され、メモリコントローラ２２からＮＡＮＤフラッシュメモリ２１へ出力されるデータは、Ｉ／Ｏセル２２４内の出力ドライバＤ４で増幅される。

一方、パススルーモードで、ノーマルモードと同様のＩ／Ｏセル２２１〜２２４の機能を使用した場合、ホストデバイス１０とＮＡＮＤフラッシュメモリ２１との間で信号伝播遅延の問題が生じる。

すなわち、ホストデバイス１０のコマンド端子Ｔ１から入力されたコマンドは、Ｉ／Ｏセル２２１内部のノイズキャンセラＮＣ１及びＮＡＮＤ出力Ｉ／Ｏセル２２３内部の出力ドライバＤ３を介して、ＮＡＮＤフラッシュメモリ２１側のコマンド端子Ｔ３から出力される。このとき、ノイズキャンセラＮＣ１によるノイズ除去機能により、信号が５ｎｓｅｃ〜１０ｎｓｅｃ程度遅延する。また、出力ドライバＤ３による信号遅延もこれに加わる。

また、ホストデバイス１０からＩ／Ｏ端子Ｔ２を通じて入力されるデータは、Ｉ／Ｏセル２２２内のノイズキャンセラＮＣ２及びＩ／Ｏセル２２４内の出力ドライバＤ４を介して、ＮＡＮＤフラッシュメモリ２１側のＩ／Ｏ端子Ｔ４から出力される。このとき、ノイズキャンセラＮＣ２によるノイズ除去機能により、信号が５ｎｓｅｃ〜１０ｎｓｅｃ程度遅延する。また、出力ドライバＤ４による信号遅延もこれに加わる。

更に、ＮＡＮＤフラッシュメモリ２１からＩ／Ｏ端子Ｔ４を通じて入力されるデータは、Ｉ／Ｏセル２２４内のノイズキャンセラＮＣ３及びＩ／Ｏセル２２２内の出力ドライバＤ２を介して、ホストデバイス１０側のＩ／Ｏ端子Ｔ２から出力される。このとき、ノイズキャンセラＮＣ３によるノイズ除去機能により、信号が５ｎｓｅｃ〜１０ｎｓｅｃ程度遅延する。また、出力ドライバＤ２による信号遅延もこれに加わる。

ここで、出力ドライバＤ１〜Ｄ４は、Ｉ／ＯバスのＡＣタイミングを満たし、かつノイズ発生を抑制するようドライブ強度が比較的小さく設定されている。外部装置１０’が負荷容量の大きいメモリテスタや評価ボードである場合には、出力ドライバの強度が小さいと、外部装置１０’への信号伝播遅延が生じる。したがって、この場合には、更に大きい信号遅延が生じる。

これらの信号遅延により、外部装置１０’によるＮＡＮＤフラッシュメモリ２１の高速アクセスが妨げられる。結果として、ＮＡＮＤフラッシュメモリ２１のＡＣタイミングをチェックすることができないか、テスト時間が増大するといった問題が生じる。

これ以外にも、低電圧モードと高電圧モードの２電源をサポートするＮＡＮＤフラッシュメモリ２１のバーイン試験を実行する際に、低電圧モードで使用されるＮＡＮＤフラッシュメモリ２１を、バーイン試験の都合上、高電圧モードを行うことがあり、この場合には、ＮＡＮＤフラッシュメモリ２１のＩ／Ｏバスのドライバの強度が高すぎてノイズが発生し、バーインが適切に動作しないという問題が生じる場合もある。

そこで、本実施形態のメモリコントローラ２２では、これらの問題を次のように解決する。

制御回路２２５は、ノーマルモード時に、Ｉ／Ｏセル２２１、２２２、２２４のノイズキャンセラＮＣ１〜ＮＣ３の出力を選択し、パススルーモード時にはノイズキャンセラＮＣ１〜ＮＣ３の出力を選択しないようにセレクタＳ１〜Ｓ３を制御する。また、Ｉ／Ｏセル２２２〜２２４の出力ドライバＤ２〜Ｄ４は、そのサイズ（強度）が調整可能な構成となっており、制御回路２２５は、ノーマルモード時とパススルーモード時とでドライバＤ２〜Ｄ４のサイズを調整する。更に、Ｉ／Ｏセル２２１のドライバＤ１及びＩ／Ｏセル２２の入力ゲートＧ１は、シュミット機能をオン／オフすることができ、制御回路２２５は、ノーマルモード時とパススルーモード時とでシュミット機能のオン／オフを切り換える。

図３は、本実施形態に係るメモリコントローラ２２の制御回路２２５を使ったパススルーモード時のＩ／Ｏセル最適化動作シーケンスのタイミングチャートを示す。ここで、H_CEZ, H_CLE, H_ALE, H_REZ, H_WEZはコマンド入力端子Ｔ１に入力されるコントロール信号であり、本実施形態ではコマンドに相当する。また、H_ＩO[7:0]は、Ｉ／Ｏ端子Ｔ２に入力されるデータ（ホストのコマンドを含む）であり、H_RBZは、メモリコントローラ２２の内部で発生するレディ／ビジー信号である。

まず、工程１（Ｃ１）として、Ｉ／Ｏ端子Ｔ２を通じてパススルーエントリーコマンド“ｘｘｈ”が入力され、メモリコントローラ２２がパススルーモードにエントリーされる。図３の例では、４バイトのコマンド入力であるが、これに限定されない。

次に、工程２（Ｃ２）として、Ｉ／Ｏ端子Ｔ２を通じてノイズキャンセル機能オフコマンド“ｘｘｈ”が入力され、制御回路２２５を通じて、Ｉ／Ｏセル２２１、２２２、２２４のノイズキャンセラＮＣ１〜ＮＣ３がオフされる。

次に、工程３（Ｃ３）として、Ｉ／Ｏ端子Ｔ２を通じて出力強度設定コマンド“ｘｘｈ”が入力され、制御回路２２５を通じて、ホストデバイス１０へ出力ドライバＤ２のドライバサイズが設定変更される。

次に、工程４（Ｃ４）として、Ｉ／Ｏ端子Ｔ２を通じて出力強度設定コマンド“ｘｘｈ”が入力され、制御回路２２５を通じて、ＮＡＮＤフラッシュメモリ２１への出力ドライバＤ３、Ｄ４のドライバサイズが設定変更される。

次に、工程５（Ｃ５）として、Ｉ／Ｏ端子Ｔ２を通じてＣＥ選択コマンド“ｘｘｈ”が入力され、ＮＡＮＤフラッシュメモリ２１のチップが複数ある場合、いずれか１つのチップまたはすべてのチップがテスト対象として選択される。

尚、以上の工程は、外部装置１０’の種類等により、必要に応じて最適化して実行することができる。

例えば、工程２（Ｃ２）において、各Ｉ／Ｏセル２２１、２２２、２２４のノイズキャンセル機能をオフすることにより、ホストデバイス１０からＮＡＮＤフラッシュメモリ２１へのコマンド及びデータの速度は速くなる。しかし、一方で信号にノイズが乗る危険性もある。したがって、ノイズが大きく、誤動作するおそれがある場合には、適宜、ノイズキャンセラＮＣ１〜ＮＣ３の一部または全てをオンに切り替えることもできる。

また、工程３（Ｃ３）において、ホストデバイス１０が、メモリテスタ、ＬＳＩテスタ、評価ボード等のように外部負荷の大きいものである場合には、ドライバサイズの強度を強く設定することにより、ＮＡＮＤフラッシュメモリ２１からのリードデータをホスト側に伝播する際の信号速度を速くすることができる。しかし、一方で信号にノイズが乗る危険性もある。したがって、ドライバサイズの強度が強く、誤動作するおそれがある場合には、適宜、ドライバサイズの変更を行わないか、または程度の低い変更に留めることもできる。

すなわち、信号ノイズを誤動作が起こさない範囲内に抑えるようにＩ／Ｏセルの機能及び特性を最適化することにより、高速化と信頼性の向上を同時に達成することができる。結果として、パススルーモードでのＮＡＮＤキャッシュメモリ２１へのアクセスを高速化することができ、テスト時間を大幅に短縮することが可能となる。

制御回路がパススルーモードへのエントリー時に変更するＩ／Ｏセルの機能及び特性としては、上述した例のほか、グリッジキャンセル機能、プルアップ機能、プルダウン機能等も考えられる。

以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加、応用等が可能である。例えば、上記実施形態では、フラッシュメモリとしてＮＡＮＤ型を使用しているが、ＮＯＲ型等他の形式のメモリに対する制御を行うものでも良い。

この発明の実施の形態によるメモリシステムの構成を示すブロック図である。 同メモリシステムにおけるメモリコントローラの詳細ブロック図である。 同メモリシステムのパススルーモードへのエントリー及びＩ／Ｏセルの機能・特性変更のシーケンスの例を示すタイミングチャートである。

符号の説明

１０…ホストデバイス、１０’…外部装置、２０…メモリシステム、２１…ＮＡＮＤフラッシュメモリ、２２…メモリコントローラ、２２１〜２２４…Ｉ／Ｏセル。

Claims (5)

1. 外部装置との間でコマンド及びデータの入出力処理を行う第１の入出力処理部と、
   データを記憶するメモリ部との間でコマンド及びデータの入出力処理を行う第２の入出力処理部と、
   前記外部装置から供給されるコマンド及びデータを内部で処理して前記メモリ部をアクセスするノーマルモードと、前記外部装置から供給されるコマンド及びデータをスルー状態で前記メモリ部に供給すると共に前記メモリ部から供給されるデータをスルー状態で前記外部装置に出力するパススルーモードとを有し、前記ノーマルモード時と前記パススルーモード時とで前記第１及び第２の入出力処理部の機能と特性を変更する制御回路と
   を備えたことを特徴とするメモリコントローラ。
2. 前記制御回路は、外部装置からのコマンドによって、前記ノーマルモードから前記パススルーモードに切り替える
   ことを特徴とする請求項１に記載のメモリコントローラ。
3. 前記制御回路は、外部装置からコマンドを受信した後であって外部装置が前記メモリ部をアクセスする前に、前記第１及び第２の入出力処理部の機能と特性を変更する
   ことを特徴とする請求項２に記載のメモリコントローラ。
4. 前記制御回路は、外部装置からのコマンドによって、前記第１及び第２の入出力処理部の機能と特性を変更する
   ことを特徴とする請求項３に記載のメモリコントローラ。
5. 前記第１及び第２の入出力処理部の機能と特性の変更は、前記外部装置の種類により異なる
   ことを特徴とする請求項４に記載のメモリコントローラ。

Images