JP2019160238A - メモリインタフェース及びメモリシステム - Google Patents

Abstract

【課題】一つの実施形態は、メモリインタフェースの面積を容易に低減できるメモリインタフェース及びメモリシステムを提供することを目的とする。【解決手段】一つの実施形態によれば、第１の出力回路と第１の入力回路と第１のライト回路とリード回路と第１の遅延調整回路と第１の切換回路と第２の切換回路とを有するメモリインタフェースが提供される。第１の遅延調整回路は、第１のライト回路の出力側に配されている。第１の切換回路は、第１のライト回路と第１の遅延調整回路との間に電気的に配されている。第１の切換回路は、第１の入力回路と第１の遅延調整回路との間に電気的に配されている。第２の切換回路は、第１の遅延調整回路と第１の出力回路との間に電気的に配されている。第２の切換回路は、第１の遅延調整回路とリード回路との間に電気的に配されている。【選択図】図２

Description

本実施形態は、メモリインタフェース及びメモリシステムに関する。

メモリデバイスに接続可能であるメモリインタフェースは、信号に対して遅延量を調整してメモリデバイスへ出力したり、メモリデバイスから入力された信号に対して遅延量を調整したりする。このとき、メモリインタフェースの面積が小さいことが望まれる。

米国特許第７５８９５５７号明細書

一つの実施形態は、メモリインタフェースの面積を容易に低減できるメモリインタフェース及びメモリシステムを提供することを目的とする。

一つの実施形態によれば、第１の出力回路と第１の入力回路と第１のライト回路とリード回路と第１の遅延調整回路と第１の切換回路と第２の切換回路とを有するメモリインタフェースが提供される。第１の出力回路は、メモリデバイスに接続可能である。第１の入力回路は、メモリデバイスに接続可能である。第１のライト回路は、ライトデータを処理する。リード回路は、リードデータ及びリードストローブを処理する。第１の遅延調整回路は、第１のライト回路の出力側に配されている。第１の切換回路は、第１のライト回路と第１の遅延調整回路との間に電気的に配されている。第１の切換回路は、第１の入力回路と第１の遅延調整回路との間に電気的に配されている。第２の切換回路は、第１の遅延調整回路と第１の出力回路との間に電気的に配されている。第２の切換回路は、第１の遅延調整回路とリード回路との間に電気的に配されている。

図１は、実施形態に係るメモリインタフェースが適用されるメモリシステムの構成を示す図である。 図２は、実施形態に係るメモリインタフェースの構成を示す図である。 図３は、実施形態の第１の変形例における自己テスト動作のための構成を示す図である。 図４は、実施形態の第１の変形例における自己テスト動作を示す図である。 図５は、実施形態の第２の変形例における自己テスト動作のための構成を示す図である。 図６は、実施形態の第３の変形例に係るメモリインタフェースの構成を示す図である。 図７は、実施形態の第４の変形例に係るメモリインタフェースの構成を示す図である。 図８は、実施形態の第４の変形例に係るメモリインタフェースの動作を示すタイミング図である。 図９は、実施形態の第４の変形例における切換回路の内部構成を示す図である。 図１０は、実施形態の第４の変形例における切換動作を示す図である。 図１１は、実施形態の第５の変形例における切換回路及び遅延調整回路の構成を示す図である。 図１２は、実施形態の第５の変形例におけるメモリインタフェースの動作を示す波形図である。

以下に添付図面を参照して、実施形態にかかるメモリインタフェース及びメモリシステムを詳細に説明する。なお、この実施形態により本発明が限定されるものではない。

（実施形態）
実施形態に係るメモリインタフェース１００は、パラレル方式でメモリデバイス１２０にアクセスするインタフェースであり、例えば図１に示すメモリシステム３００に適用され得る。図１は、実施形態にかかるメモリインタフェース１００が適用されたメモリシステム３００の構成を示す図である。

メモリシステム３００は、ホスト２００に接続可能であり、ホスト２００の外部記憶媒体として機能し得る。ホスト２００は、例えば、パーソナルコンピュータであり、メモリシステム３００は、例えば、ＳＳＤである。メモリシステム３００は、コントローラ１１０及びメモリデバイス１２０を有する。コントローラ１１０は、ホストインタフェース１１１、信号処理回路１１２、及びメモリインタフェース１００を有する。メモリデバイス１２０は、揮発性の半導体メモリ（例えば、ＤＲＡＭ）でもよいし、不揮発性の半導体メモリ（例えば、ＮＡＮＤ型フラッシュメモリ）でもよい。

メモリインタフェース１００は、コントローラ１１０の内部回路（例えば、信号処理回路１１２）とメモリデバイス１２０との間に配され、内部回路とメモリデバイス１２０との間におけるインタフェース動作を行う。メモリインタフェース１００は、内部回路から供給されたライトデータをメモリデバイス１２０へ送信したり、メモリデバイス１２０から受信されたリードデータを内部回路へ転送したりする。

このとき、メモリインタフェース１００は、ストローブのエッジタイミングがライトデータのレベルが安定している期間（データ有効ウィンドウ）の中央付近になるように、ライトデータ及び／又はストローブのスキューを調整してそれぞれメモリデバイス１２０へ送信する。これにより、ライトデータのセットアップ・ホールドのタイミングマージンを確保でき、送信先のメモリデバイス１２０においてライトデータがストローブに同期して取り込まれるようにすることができる。

また、メモリインタフェース１００は、ストローブのエッジタイミングがリードデータのレベルが安定している期間（データ有効ウィンドウ）の中央付近になるように、リードデータ及び／又はストローブのスキューを調整してそれぞれ内部回路へ転送する。これにより、リードデータのセットアップ・ホールドのタイミングマージンを確保でき、転送先の内部回路においてリードデータがストローブに同期して取り込まれるようにすることができる。

メモリインタフェース１００は、例えば図２に示すように構成され得る。図２は、実施形態にかかるメモリインタフェース１００の構成の一例を示す図である。メモリインタフェース１００は、双方向バス方式を採用しており、メモリライト回路１，２及びメモリリード回路３を有する。図２では、図示の簡略化のため、各ラインを一本の線で示しているが、各ラインは、複数ビットの伝送ラインとして構成されてもよい。すなわち、メモリインタフェース１００は、１ビット又は複数ビット間でスキューを調整するように構成され得る。

メモリインタフェース１００において、メモリライト回路１，２及びメモリリード回路３は、ライトアクセスタイミング及びリードアクセスタイミングを通知するストローブ信号など一部を除き排他で動作させるのにもかかわらず、それぞれ専用の遅延調整回路が実装されていると、回路面積が増大しやすい。

そこで、実施形態では、メモリインタフェースにおいて、メモリライト回路１とメモリリード回路３とで遅延調整回路４を共有させることで、回路面積の低減化を図る。

具体的には、メモリインタフェース１００において、メモリライト回路１とメモリリード回路３で遅延調整回路４が共用されてどちらにより使用されるのかを選択できるようにする。通常時は、メモリライト回路１もしくはメモリリード回路３のいずれかを選択し、かつ適した遅延設定を行った状態にしておくことで、メモリアクセスすることができる。メモリアクセス方向を切り替えたい場合、必要であれば遅延調整回路４の入力もしくは出力をマスクした状態で、メモリライト回路１もしくはメモリリード回路３のいずれかに切り換えかつ適した遅延設定に変更したうえで、遅延調整回路４の入力もしくは出力のマスクを解除することで、切り替えに伴う誤作動なく、異なる方向のメモリアクセスすることができる。このため、メモリインタフェース１００において、遅延調整回路４に関する切換回路７，８を実装する。

より具体的には、メモリインタフェース１００は、図２に示すように、メモリライト回路（第１のライト回路）１、メモリライト回路（第２のライト回路）２、メモリリード回路３、遅延調整回路（第１の遅延調整回路）４、遅延調整回路５、遅延調整回路６、切換回路（第１の切換回路）７、切換回路（第２の切換回路）８、切換制御回路９、双方向ＩＯ回路１０、双方向ＩＯ回路２０、及び遅延段数演算回路３０を有する。また、メモリインタフェース１００は、データ端子ＴＭｄｔ、ストローブ端子ＴＭｓｔ、クロック端子ＴＭｃｋ、ライトデータ端子ＴＭｗｄ、ライトストローブ端子ＴＭｗｓｔ、リードデータ端子ＴＭｒｄｔ、リードデータイネーブル端子ＴＭｒｅｎ、ライト／リードフラグ端子ＴＭｆ１、ライト時遅延設定端子ＴＭｄｗ、及びリード時遅延設定端子ＴＭｄｒを有する。

双方向ＩＯ回路１０は、出力バッファ（第１の出力回路）１１及び入力バッファ（第１の入力回路）１２を有する。出力バッファ１１は、入力側が切換回路８に接続され、出力側がノードＮ１を介してデータ端子ＴＭｄｔに接続されている。入力バッファ１２は、入力側がノードＮ１を介してデータ端子ＴＭｄｔに接続され、出力側が切換回路７に接続されている。データ端子ＴＭｄｔには、双方向バスを介してメモリデバイス１２０のデータ端子が接続され得る。出力バッファ１１は、切換回路８から転送されたライトデータをノードＮ１、データ端子ＴＭｄｔ、及び双方向バス経由でメモリデバイス１２０へ送信することができる。入力バッファ１２は、メモリデバイス１２０から双方向バス、データ端子ＴＭｄｔ、及びノードＮ１経由でリードデータを受信して切換回路７へ転送することができる。

双方向ＩＯ回路２０は、出力バッファ（第２の出力回路）２１及び入力バッファ（第２の入力回路）２２を有する。出力バッファ２１は、入力側が遅延調整回路５に接続され、出力側がノードＮ２を介してストローブ端子ＴＭｓｔに接続されている。入力バッファ２２は、入力側がノードＮ２を介してストローブ端子ＴＭｓｔに接続され、出力側が遅延調整回路６に接続されている。ストローブ端子ＴＭｓｔには、双方向バスを介してメモリデバイス１２０のストローブ端子が接続され得る。出力バッファ２１は、遅延調整回路５から転送されたライトストローブをノードＮ２、ストローブ端子ＴＭｓｔ、及び双方向バス経由でメモリデバイス１２０へ送信することができる。入力バッファ２２は、メモリデバイス１２０から双方向バス、ストローブ端子ＴＭｓｔ、及びノードＮ２経由でリードストローブを受信して遅延調整回路６へ転送することができる。

メモリライト回路１は、入力側がクロック端子ＴＭｃｋ及びライトデータ端子ＴＭｗｄに接続され、出力側が切換回路７に接続されている。メモリライト回路１は、ライトデータを処理して切換回路７へ出力する。メモリライト回路１は、例えばラッチ回路を有し、ライトデータ端子ＴＭｗｄ経由で受けたライトデータを、クロック端子ＴＭｃｋ経由で受けたクロックの立ち上がり又は立ち下がりをトリガーとしてラッチして、切換回路７へ出力する。

メモリライト回路２は、入力側がクロック端子ＴＭｃｋ及びライトストローブ端子ＴＭｗｓｔに接続され、出力側が遅延調整回路５に接続されている。メモリライト回路２は、ライトストローブを処理して遅延調整回路５へ出力する。メモリライト回路２は、例えばラッチ回路を有し、ライトストローブ端子ＴＭｗｓｔ経由で受けたライトストローブを、クロック端子ＴＭｃｋ経由で受けたクロックの立ち上がり又は立ち下がりをトリガーとしてラッチして、遅延調整回路５へ出力する。

メモリリード回路３は、入力側が切換回路８及び遅延調整回路６に接続され、出力側がリードデータ端子ＴＭｒｄｔ及びリードデータイネーブル端子ＴＭｒｅｎに接続されている。メモリリード回路３は、リードデータを処理してリードデータ端子ＴＭｒｄｔへ出力し、リードストローブを処理してリードデータイネーブル端子ＴＭｒｅｎへ出力する。メモリリード回路３は、切換回路８から転送されたリードデータをリードデータ端子ＴＭｒｄｔ経由でコア１１２側へ出力し、遅延調整回路６から転送されたリードストローブをリードデータイネーブル端子ＴＭｒｅｎ経由でコア１１２側へ出力する。

遅延調整回路４は、メモリライト回路１の出力側に配されている。遅延調整回路４は、入力側が切換回路７に接続され、出力側が切換回路８に接続されている。遅延調整回路４は、切換回路７からライトデータが転送された場合、ライトデータに対して第１の遅延量を付与して切換回路８へ転送する。遅延調整回路４は、切換回路７からリードデータが転送された場合、このリードデータに対して第２の遅延量を付与して切換回路８へ転送する。遅延調整回路４は、複数段の遅延素子を含む。第１の遅延量と第２の遅延量とは例えば異なるレジスタ等により個別に設定できる。

遅延調整回路５は、メモリライト回路２の出力側に配されている。遅延調整回路５は、入力側がメモリライト回路２に接続され、出力側が出力バッファ２１に接続されている。遅延調整回路５は、メモリライト回路２からライトストローブが転送された場合、このライトストローブに対して第３の遅延量を付与して出力バッファ２１へ転送する。遅延調整回路５は、複数段の遅延素子を含む。

遅延調整回路６は、入力バッファ２２の出力側に配されている。遅延調整回路６は、入力側が入力バッファ２２に接続され、出力側がメモリリード回路３に接続されている。遅延調整回路６は、入力バッファ２２からリードストローブが転送された場合、このリードストローブに対して第４の遅延量を付与してメモリリード回路３へ転送する。遅延調整回路６は、複数段の遅延素子を含む。

遅延段数演算回路３０は、遅延調整回路４に対して出力バッファ１１と反対側に配されている。遅延段数演算回路３０は、入力側がライト時遅延設定端子ＴＭｄｗ及びリード時遅延設定端子ＴＭｄｒに接続され、出力側が遅延調整回路４〜６に接続されている。遅延段数演算回路３０は、所望の遅延量に対応した遅延素子の段数を予め求め、その段数で遅延動作を行うように遅延調整回路４〜６を設定することができる。遅延段数演算回路３０は、ライト時遅延設定端子ＴＭｄｗ経由で受けた制御信号に応じて、遅延調整回路４における第１の遅延量に対応した第１の遅延段数を求め、第１の遅延段数で遅延動作を行うように遅延調整回路４を設定する。また、遅延段数演算回路３０は、ライト時遅延設定端子ＴＭｄｗ経由で受けた制御信号に応じて、遅延調整回路５における第３の遅延量に対応した第３の遅延段数を求め、第３の遅延段数で遅延動作を行うように遅延調整回路５を設定する。遅延段数演算回路３０は、リード時遅延設定端子ＴＭｄｒ経由で受けた制御信号に応じて、遅延調整回路４における第２の遅延量に対応した第２の遅延段数を求め、第２の遅延段数で遅延動作を行うように遅延調整回路４を設定する。また、遅延段数演算回路３０は、リード時遅延設定端子ＴＭｄｒ経由で受けた制御信号に応じて、遅延調整回路６における第４の遅延量に対応した第４の遅延段数を求め、第４の遅延段数で遅延動作を行うように遅延調整回路６を設定する。

切換回路７は、メモリライト回路１と遅延調整回路４との間に電気的に配されていると共に、入力バッファ１２と遅延調整回路４との間に電気的に配されている。切換回路７は、切換制御回路９から受ける制御信号に応じて、メモリライト回路１が遅延調整回路４に電気的に接続された状態（第１の状態）と入力バッファ１２が遅延調整回路４に電気的に接続された状態（第２の状態）とのいずれかに切り換える。切換回路７は、第１の状態に切り換えている場合、メモリライト回路１から転送されたライトデータを遅延調整回路４へ転送できる。切換回路７は、第２の状態に切り換えている場合、入力バッファ１２から転送されたリードデータを遅延調整回路４へ転送できる。切換回路７の回路規模は、遅延調整回路４の回路規模に比べて小さい。

切換回路８は、遅延調整回路４と出力バッファ１１との間に電気的に配されていると共に、遅延調整回路４とメモリリード回路３との間に電気的に配されている。切換回路８は、切換制御回路９から受ける制御信号に応じて、遅延調整回路４が出力バッファ１１に電気的に接続された状態（第３の状態）と遅延調整回路４がメモリリード回路３に電気的に接続された状態（第４の状態）とのいずれかに切り換える。切換回路８は、第３の状態に切り換えている場合、遅延調整回路４で第１の遅延量が付与されたライトデータを出力バッファ１１へ転送できる。切換回路８は、第４の状態に切り換えている場合、遅延調整回路４で第２の遅延量が付与されたリードデータをメモリリード回路３へ転送できる。切換回路８の回路規模は、遅延調整回路４の回路規模に比べて小さい。

切換制御回路９は、入力側がライト／リードフラグ端子ＴＭｆ１に接続され、出力側が切換回路７及び切換回路８に接続されている。切換制御回路９は、ライト／リードフラグ端子ＴＭｆ１経由で受けたフラグがライトを示している場合、第１の状態に切り換えるように切換回路７を制御すると共に第３の状態に切り換えるように切換回路８を制御する。切換制御回路９は、ライト／リードフラグ端子ＴＭｆ１経由で受けたフラグがリードを示している場合、第２の状態に切り換えるように切換回路７を制御すると共に第４の状態に切り換えるように切換回路８を制御する。

以上のように、実施形態では、メモリインタフェース１００において、切換回路７，８の切換によりライトデータに対する遅延量の付与とリードデータに対する遅延量の付与とをともに遅延調整回路４で行わせる。これにより、メモリライト回路１とメモリリード回路３とで遅延調整回路４を共有する。この結果、ライトデータ用の遅延調整回路とリードデータ用の遅延調整回路とをそれぞれ設ける場合に比べて、メモリインタフェース１００の回路面積を低減できる。

また、実施形態では、メモリインタフェース１００において、メモリライト回路１とメモリリード回路３とで遅延調整回路４を共有するので、動作させる遅延調整回路の個数を低減できる。これにより、ライトデータ用の遅延調整回路とリードデータ用の遅延調整回路とをそれぞれ設ける場合に比べて、メモリインタフェース１００の消費電力を低減できる。

なお、メモリインタフェース１００ｉにおいて、メモリライト回路１とメモリリード回路３とで遅延調整回路４を共有することに伴い、自己テスト（ＢＩＳＴ：Ｂｕｉｌｔ Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）動作を行うための構成上の工夫を加えてもよい。

例えば、メモリインタフェース１００ｉは、図３に示すように構成され得る。図３は、実施形態の第１の変形例における自己テスト動作のための構成を示す図である。メモリインタフェース１００ｉは、バイパスライン３１、バイパスライン３２、バイパスライン３３をさらに有する。バイパスライン３１は、切換回路７と切換回路８との間に遅延調整回路４に対して並列に電気的に配され、切換回路７と切換回路８との間で遅延調整回路４をバイパスして電気的に接続している。バイパスライン３２は、メモリライト回路１と切換回路８との間に切換回路７及び遅延調整回路４に対して並列に電気的に配され、メモリライト回路１と切換回路８との間で切換回路７及び遅延調整回路４をバイパスして電気的に接続している。バイパスライン３３は、入力バッファ１２と切換回路８との間に切換回路７及び遅延調整回路４に対して並列に電気的に配され、入力バッファ１２と切換回路８との間で切換回路７及び遅延調整回路４をバイパスして電気的に接続している。

切換回路７は、セレクタ（第１のセレクタ）７ａを有する。セレクタ７ａは、入力バッファ１２に接続された第１の入力ノード「０」とメモリライト回路１に接続された第２の入力ノード「１」と遅延調整回路４の入力側及びバイパスライン３１の一端に接続された出力ノードとを有する。セレクタ７ａは、切換制御回路９から制御信号としてセレクト信号φＳＥＬを受け、セレクト信号φＳＥＬ＝０の期間に第１の入力ノード「０」を選択して入力バッファ１２を出力ノードへ電気的に接続し、セレクト信号φＳＥＬ＝１の期間に第２の入力ノード「１」を選択してメモリライト回路１を出力ノードへ電気的に接続する。

切換回路８は、セレクタ（第２のセレクタ）８ａ、セレクタ（第３のセレクタ）８ｂ、及びセレクタ（第４のセレクタ）８ｃを有する。セレクタ８ａは、遅延調整回路４の出力側に接続された第１の入力ノード「０」とバイパスライン３１の他端に接続された第２の入力ノード「１」とセレクタ８ｂ及びセレクタ８ｃに接続された出力ノードとを有する。セレクタ８ａは、切換制御回路９から制御信号としてバイパス信号φＢＰを受け、バイパス信号φＢＰ＝０の期間に第１の入力ノード「０」を選択して遅延調整回路４の出力側を出力ノードへ電気的に接続し、バイパス信号φＢＰ＝１の期間に第２の入力ノード「１」を選択してバイパスライン３１の他端を出力ノードへ電気的に接続する。

セレクタ８ｂは、バイパスライン３２に接続された第１の入力ノード「０」とセレクタ８ａの出力ノードに接続された第２の入力ノード「１」と出力バッファ１１に接続された出力ノードとを有する。セレクタ８ｂは、切換制御回路９から制御信号としてセレクト信号φＳＥＬを受け、セレクト信号φＳＥＬ＝０の期間に第１の入力ノード「０」を選択してバイパスライン３２を出力ノードへ電気的に接続し、セレクト信号φＳＥＬ＝１の期間に第２の入力ノード「１」を選択してセレクタ８ａの出力ノードを自身の出力ノードへ電気的に接続する。

セレクタ８ｃは、セレクタ８ａの出力ノードに接続された第１の入力ノード「０」とバイパスライン３３に接続された第２の入力ノード「１」とメモリリード回路３に接続された出力ノードとを有する。セレクタ８ｃは、切換制御回路９から制御信号としてセレクト信号φＳＥＬを受け、セレクト信号φＳＥＬ＝０の期間に第１の入力ノード「０」を選択してセレクタ８ａの出力ノードを自身の出力ノード側へ電気的に接続し、セレクト信号φＳＥＬ＝１の期間に第２の入力ノード「１」を選択してバイパスライン３３を出力ノード側へ電気的に接続する。

自己テスト（ＢＩＳＴ）動作は、例えば、切換制御回路９からセレクト信号φＳＥＬ＝０及びバイパス信号φＢＰ＝１が供給されることで、図４に示すように行われ得る。図４は、実施形態の第１の変形例における自己テスト動作を示す図である。自己テスト動作は、例えば、コア１１２（図１参照）の制御で行われ得る。自己テスト動作は、メモリデバイス１２０の接続がない（非接続の）状態で行われ得る。信号処理回路１１２からライトデータ端子ＴＭｗｄ経由でメモリライト回路１へ転送されたテストデータは、図４に破線の矢印で示すように、バイパスライン３２→切換回路８（セレクタ８ｂ）→出力バッファ１１→ノードＮ１→入力バッファ１２→切換回路７（セレクタ７ａ）→バイパスライン３１→切換回路８（セレクタ８ａ→セレクタ８ｃ）→メモリリード回路３→リードデータ端子ＴＭｒｄｔ→信号処理回路１１２と転送される。信号処理回路１１２は、転送されてきたテストデータの値と期待値とを比較し、一致すれば不良なしと判断し、不一致であればメモリインタフェース１００ｉ内に断線等の不良があると判断する。

このように、メモリインタフェース１００ｉが自己テスト動作を行うように構成されているので、メモリインタフェース１００ｉにおいて、後発的に発生した故障を診断し、エラー報知（例えば、ＬＥＤ等によるエラー表示）を行うことができる。

あるいは、メモリインタフェース１００ｊは、自己テスト動作のために、図５に示すように構成され得る。図５は、実施形態の第２の変形例における自己テスト動作のための構成を示す図である。

メモリインタフェース１００ｊは、図５に示すように、図４に示す構成に対してバイパスライン３１及び切換回路８内のセレクタ８ａが省略されタイミング調整回路３４が追加された構成を有している。タイミング調整回路３４は、セレクタ７ａとセレクタ８ｂ，８ｃとの間のセレクト動作のタイミングを調整し、図４に示す自己テスト動作と同様の動作が行われるようにすることができる。

タイミング調整回路３４は、ＯＲゲート３４ａ、ＡＮＤゲート３４ｂ、及びインバータ３４ｃを有する。ＯＲゲート３４ａは、バイパス信号φＢＰとセレクト信号φＳＥＬとの論理和を演算し、演算結果をセレクト信号φＳＥＬｃとしてセレクタ８ｃへ供給する。ＡＮＤゲート３４ｂは、バイパス信号φＢＰがインバータ３４ｃで論理反転された信号とセレクト信号φＳＥＬとの論理積を演算し、演算結果をセレクト信号φＳＥＬｂとしてセレクタ８ｂへ供給する。

セレクタ８ｂは、バイパスライン３２に接続された第１の入力ノード「０」と遅延調整回路４の出力側に接続された第２の入力ノード「１」と出力バッファ１１に接続された出力ノードとを有する。セレクタ８ｂは、タイミング調整回路３４からセレクト信号φＳＥＬｂを受け、セレクト信号φＳＥＬｂ＝０の期間に第１の入力ノード「０」を選択してバイパスライン３２を出力ノードへ電気的に接続し、セレクト信号φＳＥＬｂ＝１の期間に第２の入力ノード「１」を選択して遅延調整回路４の出力側を自身の出力ノードへ電気的に接続する。

セレクタ８ｃは、遅延調整回路４の出力側に接続された第１の入力ノード「０」とバイパスライン３３に接続された第２の入力ノード「１」とメモリリード回路３に接続された出力ノードとを有する。セレクタ８ｃは、タイミング調整回路３４からセレクト信号φＳＥＬｃを受け、セレクト信号φＳＥＬｃ＝０の期間に第１の入力ノード「０」を選択して遅延調整回路４の出力側を自身の出力ノードへ電気的に接続し、セレクト信号φＳＥＬｃ＝１の期間に第２の入力ノード「１」を選択してバイパスライン３３を出力ノードへ電気的に接続する。例えば、φＢＰ＝０且つφＳＥＬ＝０とすることで、メモリライト回路１→バイパスライン３２→セレクタ８ｂ（０）→出力バッファ１１→入力バッファ１２→セレクタ７ａ（０）→遅延調整回路４→セレクタ８ｃ（０）→メモリリード回路３のパスが設定できる。

このように、メモリインタフェース１００ｊが自己テスト動作を行うように構成されているので、メモリインタフェース１００ｊにおいて、後発的に発生した故障を診断し、エラー報知（例えば、ＬＥＤ等によるエラー表示）を行うことができる。

あるいは、メモリインタフェース１００ｋにおいて、さらに回路面積を低減するための工夫を加えてもよい。例えば、メモリインタフェース１００ｋは、図６に示すように構成され得る。図６は、実施形態の第３の変形例に係るメモリインタフェース１００ｋの構成を示す図である。

メモリインタフェース１００ｋは、図６に示すように、図２に示した遅延調整回路５及び遅延調整回路６が遅延調整回路３３ｋとして共通化されるとともに切換回路３１ｋ及び切換回路３２ｋが追加された構成を有している。

遅延調整回路３３ｋは、メモリライト回路２の出力側に配されている。遅延調整回路３３ｋは、入力側が切換回路３１ｋに接続され、出力側が切換回路３２ｋに接続されている。遅延調整回路３３ｋは、切換回路３１ｋからライトストローブが転送された場合、ライトストローブに対して第３の遅延量を付与して切換回路３２ｋへ転送する。遅延調整回路３３ｋは、切換回路３１ｋからリードストローブが転送された場合、このリードストローブに対して第４の遅延量を付与して切換回路３２ｋへ転送する。遅延調整回路３３ｋは、複数段の遅延素子を含む。遅延調整回路３３ｋにおける遅延素子の段数は、遅延調整回路５（図２参照）における遅延素子の段数及び遅延調整回路６（図２参照）における遅延素子の段数に対応した段数とすることができる。第３の遅延量と第４の遅延量とは、例えば、異なるレジスタ等により個別に設定できる。

切換回路３１ｋは、メモリライト回路２と遅延調整回路３３ｋとの間に電気的に配されていると共に、入力バッファ２２と遅延調整回路３３ｋとの間に電気的に配されている。切換回路３１ｋは、切換制御回路９から受ける制御信号に応じて、メモリライト回路２が遅延調整回路３３ｋに電気的に接続された状態（第５の状態）と入力バッファ２２が遅延調整回路３３ｋに電気的に接続された状態（第６の状態）とのいずれかに切り換える。切換回路３１ｋは、第５の状態に切り換えている場合、メモリライト回路２から転送されたライトストローブを遅延調整回路３３ｋへ転送できる。切換回路３１ｋは、第６の状態に切り換えている場合、入力バッファ２２から転送されたリードストローブを遅延調整回路３３ｋへ転送できる。切換回路３１ｋの回路規模は、遅延調整回路３３ｋの回路規模に比べて小さい。

切換回路３２ｋは、遅延調整回路３３ｋと出力バッファ２１との間に電気的に配されていると共に、遅延調整回路３３ｋとメモリリード回路３との間に電気的に配されている。切換回路３２ｋは、切換制御回路９から受ける制御信号に応じて、遅延調整回路３３ｋが出力バッファ２１に電気的に接続された状態（第７の状態）と遅延調整回路３３ｋがメモリリード回路３に電気的に接続された状態（第８の状態）とのいずれかに切り換える。切換回路３２ｋは、第７の状態に切り換えている場合、遅延調整回路３３ｋで第３の遅延量が付与されたライトストローブを出力バッファ２１へ転送できる。切換回路３２ｋは、第８の状態に切り換えている場合、遅延調整回路３３ｋで第４の遅延量が付与されたリードストローブをメモリリード回路３へ転送できる。切換回路３２ｋの回路規模は、遅延調整回路３３ｋの回路規模に比べて小さい。

このように、メモリインタフェース１００ｋでは、切換回路３１ｋ，３２ｋの切換によりライトストローブに対する遅延量の付与とリードストローブに対する遅延量の付与とをともに遅延調整回路３３ｋで行わせる。これにより、メモリライト回路２とメモリリード回路３とで遅延調整回路３３ｋを共有する。この結果、図２のように、ライトストローブ用の遅延調整回路５とリードストローブ用の遅延調整回路６とをそれぞれ設ける場合に比べて、メモリインタフェース１００ｋの回路面積を低減できる。

あるいは、メモリインタフェース１００ｐにおいて、メモリアクセス中に遅延設定を更新可能にするための工夫が加えられてもよい。例えば、メモリインタフェース１００ｐは、図７に示すように構成される。図７は、実施形態の第４の変形例に係るメモリインタフェース１００ｐの構成を示す図である。

メモリインタフェース１００ｐは、図７に示すように、図６に示す構成に対して遅延調整回路３５ｐが追加された構成を有する。遅延調整回路３５ｐは、切換回路７ｐ及び切換回路８ｐの間に遅延調整回路４に対して並列に電気的に配されている。遅延調整回路３５ｐは、メモリライト回路１の出力側に配されている。遅延調整回路３５ｐは、入力側が切換回路７ｐに接続され、出力側が切換回路８ｐに接続されている。遅延調整回路３５ｐは、複数段の遅延素子を含む。なお、遅延調整回路３５ｐの構成は遅延調整回路４の構成と同じであってもよい。

メモリインタフェース１００ｐにおいて、例えば、図８に示すように、メモリデバイス１２０に対するライトアクセス動作が完了してからリードアクセス動作が開始されるまでのアイドル期間ＴＰｉｄが存在する。遅延段数演算回路３０は、アイドル期間ＴＰｉｄに、ライト動作用の設定からリード動作用の設定に変更して遅延調整回路４に遅延量を設定できる。しかし、例えばリードエラーが発生しより信頼性の高い条件でリトライリードを行う場合などリードアクセス中（図８の場合、タイミングｔ１，ｔ２）に遅延量を更新する必要が生じることがある。

そのため、図７に示すように、切換回路７ｐ及び切換回路８ｐの間に遅延調整回路４と遅延調整回路３５ｐとを並列に接続し、遅延調整回路４及び遅延調整回路３５ｐの一方を定常的に遅延量付与に使用しながら他方を用いて遅延量の更新設定を行う。このとき、切換回路７ｐ及び切換回路８ｐは、図９に示すように構成され得る。図９は、切換回路７ｐ，８ｐの内部構成を示す図である。

図９に示す切換回路７ｐは、セレクタ７ｂ及びセレクタ７ｃを有する。セレクタ７ｂは、入力バッファ１２に接続された第１の入力ノード「０」とメモリライト回路１に接続された第２の入力ノード「１」と遅延調整回路４の入力側に接続された出力ノードとを有する。セレクタ７ｂは、切換制御回路９から制御信号としてセレクト信号φＳＥＬ７ｂを受け、セレクト信号φＳＥＬ７ｂ＝０の期間に第１の入力ノード「０」を選択して入力バッファ１２を出力ノードへ電気的に接続し、セレクト信号φＳＥＬ７ｂ＝１の期間に第２の入力ノード「１」を選択してメモリライト回路１を出力ノードへ電気的に接続する。

セレクタ７ｃは、メモリライト回路１に接続された第１の入力ノード「０」と入力バッファ１２に接続された第２の入力ノード「１」と遅延調整回路３５ｐの入力側に接続された出力ノードとを有する。セレクタ７ｃは、切換制御回路９から制御信号としてセレクト信号φＳＥＬ７ｃを受け、セレクト信号φＳＥＬ７ｃ＝０の期間に第１の入力ノード「０」を選択してメモリライト回路１を出力ノードへ電気的に接続し、セレクト信号φＳＥＬ７ｃ＝１の期間に第２の入力ノード「１」を選択して入力バッファ１２を出力ノードへ電気的に接続する。

図９に示す切換回路８ｐは、セレクタ８ｄ及びセレクタ８ｅを有する。セレクタ８ｄは、遅延調整回路３５ｐに接続された第１の入力ノード「０」と遅延調整回路４に接続された第２の入力ノード「１」と出力バッファ１１に接続された出力ノードとを有する。セレクタ８ｄは、切換制御回路９から制御信号としてセレクト信号φＳＥＬ８ｄを受け、セレクト信号φＳＥＬ８ｄ＝０の期間に第１の入力ノード「０」を選択して遅延調整回路３５ｐを出力ノードへ電気的に接続し、セレクト信号φＳＥＬ８ｄ＝１の期間に第２の入力ノード「１」を選択して遅延調整回路４を出力ノードへ電気的に接続する。

セレクタ８ｅは、遅延調整回路４に接続された第１の入力ノード「０」と遅延調整回路３５ｐに接続された第２の入力ノード「１」とメモリリード回路３に接続された出力ノードとを有する。セレクタ８ｅは、切換制御回路９から制御信号としてセレクト信号φＳＥＬ８ｅを受け、セレクト信号φＳＥＬ８ｅ＝０の期間に第１の入力ノード「０」を選択して遅延調整回路４を出力ノードへ電気的に接続し、セレクト信号φＳＥＬ８ｅ＝１の期間に第２の入力ノード「１」を選択して遅延調整回路３５ｐを出力ノードへ電気的に接続する。

切換回路７ｐ及び切換回路８ｐが別々のセレクト信号で切換を行う図９に示す構成により、切換回路７ｐ及び切換回路８ｐをそれぞれ独立したタイミングで切り換えることができる。これにより、図１０に示すように、切換回路７ｐを切り換えた後に切換回路８ｐを切り換えるような切換動作が可能である。図１０は、実施形態の第４の変形例における切換動作を示す図である。

例えば、遅延段数演算回路３０は、図１０（ａ）に示すように、リードデータに対する遅延量の付与が、遅延調整回路４に対して古い遅延量を設定している旧遅延設定が行われている状態で、遅延調整回路３５ｐに対して新しい遅延量を設定する新遅延設定を行う。このとき、図１０（ａ）に破線で示すように、切換回路７ｐは入力バッファ１２を遅延調整回路４に接続し、切換回路８ｐは遅延調整回路４をメモリリード回路３に接続している。

タイミングｔ１（図８参照）より所定の時間前のタイミングになると、切換回路７ｐは、図１０（ａ）に破線で示すように、入力バッファ１２を遅延調整回路４に接続している状態から、図１０（ｂ）に一点鎖線で示すように、入力バッファ１２を遅延調整回路３５ｐへも接続する。このとき、切換回路８ｐは、図１０（ｂ）に破線で示すように、遅延調整回路４を選択的にメモリリード回路３に接続したままである。所定の時間は、図１０（ｂ）に一点鎖線で示す切換が行われてから遅延調整回路３５ｐ内のノイズ（グリッチ）が安定するまでの時間として実験的に取得され得る。

タイミングｔ１になると、切換回路７ｐは、図１０（ｃ）に一点鎖線で示すように、入力バッファ１２を選択的に遅延調整回路３５ｐへ接続したまま、切換回路８ｐは、遅延調整回路３５ｐを選択的にメモリリード回路３に接続する。これにより、リードデータに対する遅延量の付与が新遅延設定の遅延調整回路３５ｐで新しい遅延量により行われる状態になる。

このように、メモリインタフェース１００ｐにおいて、切換回路７ｐと切換回路８ｐとの間に遅延調整回路４と並列に遅延調整回路３５ｐを追加挿入することで、メモリアクセス中における遅延量の更新が可能になるので、タイミングパス遅延を所定のタイミング範囲内に収束させるタイミングクロージャが容易になる。

また、切換回路７ｐと切換回路８ｐとを独立に切り替え可能に構成することで、遅延量付与に用いる回路を遅延調整回路４と遅延調整回路３５ｐとの間で適切なタイミングで切り替えることができる。これにより、切換回路７ｐを切り換えた後に切換回路８ｐを切り換えるような切換動作を行うことができるので、切換に伴うグリッチの発生を抑止できる。

あるいは、メモリインタフェース１００ｓにおいて、切換回路７ｐを切り換えた後に切換回路８ｐを切り換えるような切換動作を、図１１に示す構成で実現してもよい。図１１は、実施形態の第５の変形例における切換回路及び遅延調整回路の構成を示す図である。

メモリインタフェース１００ｓは、図１１に示すように、図７に示す構成に対して遅延調整回路４，３５ｐと切換回路８との間にタイミング調整回路３６が電気的に配された構成を有する。タイミング調整回路３６は、ＯＲゲート３６ａ、フリップフロップ３６ｂ、フリップフロップ３６ｃ、及びラッチ回路３６ｄを有する。ＯＲゲート３６ａは、遅延調整回路４の出力と遅延調整回路３５ｐの出力とトリガー信号φＴＲＧとの論理和を演算しフリップフロップ３６ｂ、フリップフロップ３６ｃ、及びラッチ回路３６ｄの各クロック端子へ供給する。フリップフロップ３６ｂは、ＯＲゲート３６ａの出力の立ち上がりエッジに同期してセレクト信号φＳＥＬを保持しフリップフロップ３６ｃへ出力する。フリップフロップ３６ｃは、ＯＲゲート３６ａの出力の立ち上がりエッジに同期してフリップフロップ３６ｂからのセレクト信号φＳＥＬを保持しラッチ回路３６ｄへ出力する。ラッチ回路３６ｄは、ロースルーラッチ回路であり、ＯＲゲート３６ａの出力がＬレベルの期間にフリップフロップ３６ｃの出力のレベルをセレクト信号としてセレクタ８ｄへ転送し、Ｌレベル→Ｈレベルのタイミングにおけるフリップフロップ３６ｃの出力のレベルを保持し、ＯＲゲート３６ａの出力がＨレベルの期間に保持しているレベルをセレクト信号としてセレクタ８ｄへ出力する。

タイミング調整回路３６は、メモリアクセス中において、セレクタ７ｂ，７ｃ，８ｅについて共通化されたセレクト信号φＳＥＬを用いて、遅延調整回路４の出力と遅延調整回路３５ｐの出力との変化に応じて切換回路７ｐを切り換えた後に切換回路８ｐを切り換えるようなセレクト信号（＝ラッチ回路３６ｄの出力）を生成できる。また、アイドル時に切り換えるときは、外部からトリガ信号φＴＲＧを用いて切り替えることができる。

図１１に示す構成により、メモリインタフェース１００ｓは、例えば図１２に示すように動作する。図１２は、実施形態の第５の変形例におけるメモリインタフェース１００ｓの動作を示す波形図である。

例えば、タイミングｔ１１〜ｔ１２の期間において、遅延段数演算回路３０は、ライトデータに対する遅延量の付与が遅延調整回路４に対して古い遅延量を設定している旧遅延設定が行われている状態で、遅延調整回路３５ｐに対して、新しい遅延量を設定する新遅延設定を行う。このとき、セレクト信号φＳＥＬ＝１に応じて、切換回路７ｐはメモリライト回路１を遅延調整回路４に接続し、切換回路８ｐは遅延調整回路４を出力バッファ１１に接続している（図１１参照）。

タイミングｔ１（図８参照）より所定の時間前のタイミングｔ１３になると、セレクト信号φＳＥＬ＝０になることに応じて、切換回路７ｐは、メモリライト回路１を遅延調整回路３５ｐへ接続する。このとき、切換回路８ｐは、セレクト信号（ラッチ回路３６ｄの出力）＝１のままであるので、遅延調整回路４を出力バッファ１１に接続したままである。所定の時間は、タイミングｔ１３の切換が行われてから遅延調整回路３５ｐ内のノイズ（グリッチ）が安定するまでの時間として実験的に取得され得る。

タイミングｔ１になると、セレクト信号（ラッチ回路３６ｄの出力）＝０となるので、切換回路８ｐは、遅延調整回路３５ｐを出力バッファ１１に接続する。これにより、ライトデータに対する遅延量の付与が新遅延設定の遅延調整回路３５ｐで新しい遅延量により行われる状態になる。

このように、メモリインタフェース１００ｓにおいて、切換回路７ｐを切り換えた後に切換回路８ｐを切り換えるような切換動作を行うことができるので、切換に伴うグリッチの発生を抑止できる。
また、データが複数ビットである場合、切替回路７と遅延調整回路４と切替回路８との組み合わせがデータの各ビット用に複数あってもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１００，１００ｉ，１００ｊ，１００ｋ，１００ｐ，１００ｓ メモリインタフェース、３００ メモリシステム。

Claims (11)

1. メモリデバイスに接続可能である第１の出力回路と、
   前記メモリデバイスに接続可能である第１の入力回路と、
   ライトデータを処理する第１のライト回路と、
   リードデータ及びリードストローブを処理するリード回路と、
   前記第１のライト回路の出力側に配された第１の遅延調整回路と、
   前記第１のライト回路と前記第１の遅延調整回路との間に電気的に配されると共に、前記第１の入力回路と前記第１の遅延調整回路との間に電気的に配された第１の切換回路と、
   前記第１の遅延調整回路と前記第１の出力回路との間に電気的に配されると共に、前記第１の遅延調整回路と前記リード回路との間に電気的に配された第２の切換回路と、
   を備えたメモリインタフェース。
2. 前記第１の切換回路及び前記第２の切換回路の間に前記第１の遅延調整回路に対して並列に電気的に挿入された第２の遅延調整回路をさらに備えた
   請求項１に記載のメモリインタフェース。
3. 前記第１の遅延調整回路は、複数段の遅延素子を含み、
   前記第２の遅延調整回路は、複数段の遅延素子を含み、
   前記メモリインタフェースは、前記第１の遅延調整回路に対して前記第１の出力回路と反対側に配された遅延段数演算回路をさらに備えた
   請求項２に記載のメモリインタフェース。
4. 前記第２の遅延調整回路と前記第２の切換回路との間に配された切換タイミング調整回路をさらに備えた
   請求項３に記載のメモリインタフェース。
5. 前記メモリデバイスに接続可能である第２の出力回路と、
   前記メモリデバイスに接続可能である第２の入力回路と、
   ライトストローブを処理する第２のライト回路と、
   前記第２のライト回路の出力側に配された第２の遅延調整回路と、
   前記第２のライト回路と前記第２の遅延調整回路との間に電気的に配されると共に、前記第２の入力回路と前記第１の遅延調整回路との間に電気的に配された第３の切換回路と、
   前記第２の遅延調整回路と前記第２の出力回路との間に電気的に配されると共に、前記第２の遅延調整回路と前記リード回路との間に電気的に配された第４の切換回路と、
   をさらに備えた
   請求項１に記載のメモリインタフェース。
6. 前記第１の切換回路と前記第２の切換回路との間に前記第１の遅延調整回路に対して並列に電気的に挿入された第１のバイパスラインと、
   前記第１のライト回路と前記第２の切換回路との間に前記第１の切換回路及び前記第１の遅延調整回路に対して並列に電気的に挿入された第２のバイパスラインと、
   前記第１の入力回路と前記第２の切換回路との間に前記第１の切換回路及び前記第１の遅延調整回路に対して並列に電気的に挿入された第３のバイパスラインと、
   をさらに備え、
   前記第１の切換回路は、前記第１の入力回路に接続された第１の入力ノードと前記第１のライト回路に接続された第２の入力ノードと前記第１の遅延調整回路の入力側及び前記第１のバイパスラインの一端に接続された出力ノードとを有する第１のセレクタを有し、
   前記第２の切換回路は、
   前記第１の遅延調整回路の出力側に接続された第１の入力ノードと前記第１のバイパスラインの他端に接続された第２の入力ノードと出力ノードとを有する第２のセレクタと、
   前記第２のバイパスラインに接続された第１の入力ノードと前記第２のセレクタの前記出力ノードに接続された第２の入力ノードと前記第１の出力回路に接続された出力ノードとを有する第３のセレクタと、
   前記第２のセレクタの前記出力ノードに接続された第１の入力ノードと前記第３のバイパスラインに接続された第２の入力ノードと前記リード回路に接続された出力ノードとを有する第４のセレクタと、
   を有する
   請求項１から５のいずれか１項に記載のメモリインタフェース。
7. 前記第１のライト回路と前記第２の切換回路との間に前記第１の切換回路及び前記第１の遅延調整回路に対して並列に電気的に挿入された第１のバイパスラインと、
   前記第１の入力回路と前記第２の切換回路との間に前記第１の切換回路及び前記第１の遅延調整回路に対して並列に電気的に挿入された第２のバイパスラインと、
   をさらに備え、
   前記第１の切換回路は、前記第１の入力回路に接続された第１の入力ノードと前記第１のライト回路に接続された第２の入力ノードと前記第１の遅延調整回路の入力側に接続された出力ノードとを有する第１のセレクタを有し、
   前記第２の切換回路は、
   前記第１の遅延調整回路の出力側に接続された第１の入力ノードと前記第１のバイパスラインの一端に接続された第２の入力ノードと前記第１の出力回路に接続された出力ノードとを有する第２のセレクタと、
   前記第１の遅延調整回路の出力側に接続された第１の入力ノードと前記第２のバイパスラインの一端に接続された第２の入力ノードと前記リード回路に接続された出力ノードとを有する第３のセレクタと、
   を有する
   請求項１から５のいずれか１項に記載のメモリインタフェース。
8. 前記第１のセレクタに第１のセレクト信号を出力し、前記第２のセレクタに第２のセレクト信号を出力し、前記第３のセレクタに第３のセレクト信号を出力するタイミング調整回路をさらに備えた
   請求項７に記載のメモリインタフェース。
9. ｎを２以上の整数とするとき、
   前記ライトデータは、ｎビットで構成され、
   前記第１の第１の切換回路と前記第１の遅延調整回路と前記第２の切換回路とをｎ組備える
   請求項１に記載のメモリインタフェース。
10. ｎを２以上の整数とするとき、
    前記リードデータは、ｎビットで構成され、
    前記第１の第１の切換回路と前記第１の遅延調整回路と前記第２の切換回路とをｎ組備える
    請求項１に記載のメモリインタフェース。
11. メモリデバイスと、
    前記メモリデバイスに接続可能である請求項１から１０のいずれか１項に記載のメモリインタフェースと、
    を備えたメモリシステム。

Images