KR20070092617A - 반도체 기억장치 및 반도체 장치 - Google Patents

반도체 기억장치 및 반도체 장치 Download PDF

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KR20070092617A
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semiconductor memory
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memory array
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KR1020070020912A
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노부유키 나까이
유우지 야마사키
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마츠시타 덴끼 산교 가부시키가이샤
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Abstract

대용량의 DRAM을 하드 매크로로서 구성하는 경우 등, 프로세스 미세화에 따라, 제어회로군의 미세화에 따른 스케일비의 불균형에 의해 면적 효율, 성능, 배선 효율의 저하 요인을 방지한다. 메모리 어레이 영역과 제어영역이 접하고, 또한 평면으로부터 바라봐서 볼록형상으로 배치되어 있다. 이것에 의해, 대용량의 DRAM 등의 메모리에 있어서 레이아웃 면적이 최적화되어, 비용 절감 효과가 얻어진다. 즉, 대용량의 DRAM은, 다소 여러가지의 베리에이션이 필요로 되는 ROM, SRAM과 달리, 탑재 개수가 한정되고, 반도체 장치에 차지하는 비율도 크기 때문에, 사각형인 것은 배치하기 쉬운 필수조건이 아닌 것에 착안하여, 대용량의 DRAM을 면적 효율, 배선 효율을 최적화해서 구성하고, 또한 시스템 LSI를 실현함에 있어서도, 레이아웃하기 쉬운 구성의 하드 매크로로서 제공할 수 있다.

Description

반도체 기억장치 및 반도체 장치{SEMICONDUCTOR MEMORY DEVICE AND SEMICONDUCTOR DEVICE}
도 1은, 본 발명의 제1실시예에 따른 반도체 기억장치의 구성도이다.
도 2는, 본 발명의 실시예에 있어서 제어영역에 구성요소를 배치한 설명도이다.
도 3은, 본 발명의 제2실시예에 따른 반도체 기억장치의 구성도이다.
도 4는, 본 발명의 제3실시예에 따른 반도체 기억장치의 구성도이다.
도 5는, 도 4의 배치위치의 변경에 관한 설명도이다.
도 6은, 본 발명의 제4실시예에 따른 반도체 기억장치의 구성도이다.
도 7은, 본 발명의 제5실시예에 따른 반도체 기억장치의 구성도이다.
도 8은, 본 발명의 제6실시예에 따른 반도체 기억장치의 구성도이다.
도 9는, DRAM을 포함하는 반도체 장치의 기본 회로 구성도이다.
도 10은, 도 9의 반도체 기억장치의 종래의 구성도이다.
도 11은, 도 10의 제어영역에 구성요소를 배치한 설명도이다.
본 발명은, 반도체 기억장치 및 반도체 장치에 관한 것으로서, 특히 하드 매크로로 되는 반도체 기억장치의 성능이나 배선 효율의 향상, 주변회로와의 접속 용이성에 기여하는 레이아웃 형상에 관한 것이다.
최근의 반도체 장치는, 미세화 기술의 진보에 의한 고집적화가, 반도체 메이커 간의 경쟁과 더불어 점점더 가속되고 있다. 그 중에서도 마이크로프로세서나 ASIC, 커스텀 로직 등과 대용량의 메모리를 1칩 상에 구성한 시스템 LSI가, 실장되는 제품의 성능, 차별화를 결정하는, 고부가가치를 소구할 수 있는 키 장치로서, 각 메이커가 주력하고 있는 제품분야이다.
이들 시스템 LSI로 칭해지는 반도체 장치를 설계함에 있어서, ROM, SRAM으로 분류되는 메모리도 하드 매크로로서, 다소 여러가지의 베리에이션이 필요로 되고, 레이아웃 설계를 행함에 있어서도, 로직 회로의 영역에서 조합시켜 배치하기 쉽기 때문에, 그 형상은 사각형인 것이 사실상의 기본사양으로서 요구되고 있다.
대용량의 DRAM을 탑재할 때도, 마찬가지의 사각형형상이 기본사양으로서 요구되어 왔다. 여기서 우선 DRAM을 포함하는 반도체 장치의 기본회로구성을 도 9에 나타낸다.
101은 메모리셀을 매트릭스상으로 배열한 메모리셀 영역, 102는 메모리셀 영역(101)의 행방향을 선택 지시하는 행 디코더 회로, 103은 메모리셀 영역(101)의 열방향을 선택 지시하는 열 디코더 회로, 104는 행 디코더 회로(102) 및 열 디코더 회로(103)에 의해 선택 지시된 메모리셀로부터 데이터를 읽고 쓰기 하는 센스 리드 라이트 앰프회로, 105는 내부 데이터 입출력선, 106은 외부 데이터 입출력선, 107 은 센스 리드 라이트 앰프회로(104)로부터의 데이터를 입출력하는 데이터 입출력 회로, 108은 행 어드레스, 109는 열 어드레스, 110은 어드레스 제어신호이다.
111은 행 디코더 회로(102)에 행방향을 지정하는 행 어드레스(108)와, 열 디코더 회로(103)에 열방향을 지정하는 열 어드레스(109)를 어드레스 제어신호(110)를 따라 선택 출력하는 어드레스 입력회로, 112는 외부제어신호, 113은 어드레스 제어신호(110)를 외부제어신호(112)에 따라 출력하는 제어회로, 114는 내부 어드레스 제어신호, 115는 대기시에 어드레스 제어신호(110)와 등가인 내부 어드레스 제어신호(114)를 발생시켜 메모리셀 영역(101)의 리프레시 동작을 행하게 하는 리프레시 회로, 116은 타이밍 조정 신호, 117은 어드레스 입력회로(111)와 제어회로(113)와 리프레시 회로(115)의 타이밍 조정을 타이밍 조정 신호(116)를 출력해서 행하는 타이밍 발생회로, 118은 내부동기 클럭 신호, 119는 데이터 입출력 회로(107)와 어드레스 입력회로(111)와 제어회로(113)와 리프레시 회로(115)와 타이밍 발생회로(117)의 동기를 내부동기 클럭 신호(118)를 출력해서 취하는 클럭 발생회로, 120은 외부 클럭 신호이다.
121은 101~107로 구성되는 메모리 어레이 영역, 122는 108~120으로 구성되는 제어영역, 123은 메모리 어레이 영역(121), 제어영역(122)으로 구성되는 본 발명에 따른 구성 회로로 되는 반도체 기억장치, 124는 스탠다드 셀로 구성되는 대규모 논리회로영역, 125는 용장 구제(冗長 救濟) 어드레스 기억장치, 126은 용장 구제 어드레스 기억장치(125)를 메모리 어레이 영역(121)에 접속하는 용장 구제 어드레스 선, 127은 반도체 기억장치(123)나 대규모 논리회로영역(124)에 접속되는 외부단자 군, 128은, 반도체 기억장치(123), 대규모 논리회로영역(124), 용장 구제 어드레스 기억장치(125), 외부단자군(127)으로 구성되는 반도체 장치이다.
본 발명은, 상기 반도체 기억장치의 배치에 관한 것이므로, 도 9의 상세한 회로동작의 설명은 생략한다.
도 10은, 도 9의 반도체 기억장치(123)의 종래 구성이고, 201은 상기 메모리 어레이 영역(121)에, 202는 상기 제어영역(122)에, 203은 상기 데이터 선(106)에, 204는 상기 외부제어신호(112)나 상기 외부 클럭 신호(120)에 상당한다.
제어영역(202)은, 메모리 어레이 영역(201)에 맞추어 배치되어 있기 때문에, 어스펙트비가 큰 배치로 된다(일본 특허공개 2002-324395호 공보 참조).
그러나, 이 기본 사양의 실현에 대하여 대용량의 DRAM을 하드 매크로로서 구성하는 경우, 프로세스의 미세화에 따라, 제어회로군의 미세화에 따른 스케일비의 불균형이 현저하게 되어 오고 있다.
도 11은, 도 10의 상기 제어영역(202)에 도 9의 상기 제어영역(122)의 구성요소를 배치하고, 주요한 배선 구성을 나타낸 것으로, 301은 어드레스 입력회로, 302는 제어회로, 303은 리프레시 회로, 304는 타이밍 발생회로, 305는 클럭 발생회로, 306은 어드레스 제어신호, 307은 내부 어드레스 제어신호, 308은 타이밍 조정 신호, 309는 내부 클럭 신호이다. 도 11은 설명을 위해, 각 회로 옆에 접속 신호를 기재하고 있지만, 실제로는 각 회로를 구성하는 레이아웃의 상부에 복수의 배선층과 접속층을 이용하여 실현되는 것은 용이하게 이해되는 것이다. 도 11로부터 명확하게 되는 바와 같이, 전체의 어스펙트비가 크기 때문에, 장변방향으로 306~309의 신호배선이 길어지므로 배선 지연시간도 연장되어, 속도성능저하의 원인으로 된다. 또한, 상기 제어영역(202)을 구성하는 301~305의 논리회로군은 프로세스 미세화에 따라, 스케일법칙의 자승으로 면적 축소를 실현할 수 있지만, 상기 메모리 어레이 영역(201)을 구성하는 메모리셀의 미세화는 논리회로를 구성하는 트랜지스터의 미세화보다 느슨하기 때문에, 장변방향은 메모리셀의 미세화에 제약을 받아, 최적의 면적 축소를 할 수 없다.
또한, 배선층도 상기 제약을 받기 때문에, 접속 자유도도 저하되고, 타이밍 관계의 성능도 저하되는 요인으로 된다. 즉, 성능, 레이아웃 면적의 삭감 효과가 감소하여, 최종적으로 미세화에 의한 비용 절감 효과를 감소시키는 사태로 되고 있다.
본 발명의 목적은, 대용량의 DRAM을 하드 매크로로서 구성하는 경우 등, 프로세스 미세화에 따라, 제어회로군의 미세화에 따른 스케일비의 불균형에 의해 면적 효율, 성능, 배선 효율의 저하 요인을 방지하는 반도체 기억장치 및 반도체 장치를 제공하는 것이다.
상기 목적을 달성하기 위하여 제1발명의 반도체 기억장치는, 메모리셀을 매트릭스상으로 배열한 메모리셀 영역과, 메모리셀 영역의 행 및 열방향을 선택 지시하고, 선택 지시된 메모리셀로부터 데이터를 읽고 쓰기 하는 복수의 회로와, 읽고 쓰기한 데이터를 입출력하는 데이터 입출력 회로의 이차원배치가 사각형으로 되도 록 구성된 메모리 어레이 영역과, 행 및 열방향을 지정하는 어드레스를 어드레스 제어신호에 따라 선택 출력하는 어드레스 입력회로와, 어드레스 제어신호를 외부제어신호에 따라 출력하는 제어회로와, 대기시에 외부제어신호 대신에 어드레스 제어신호를 발생시켜 메모리셀 영역의 리프레시 동작을 행하게 하는 리프레시 회로와, 어드레스 입력회로와 제어회로와 리프레시 회로의 타이밍 조정을 행하는 타이밍 발생회로와, 데이터 입출력 회로와 어드레스 입력회로와 제어회로와 리프레시 회로와 타이밍 발생회로의 동기를 취하는 클럭 발생회로의 이차원배치가 사각형으로 되도록 구성된 제어영역을 구비하고, 제어영역과 메모리 어레이 영역의 서로 접속되는 측의 1변의 길이를 맞추는 일 없이 구성되어 있다.
이 구성에 의하면, 대용량의 DRAM 등의 메모리에 있어서 레이아웃 면적이 최적화되어, 비용 절감 효과가 얻어진다.
즉, 대용량의 DRAM은, 다소 여러가지의 베리에이션이 필요로 되는 ROM, SRAM과 달리, 탑재 개수가 한정되고, 반도체 장치에 차지하는 비율도 크기 때문에, 사각형인 것은 배치하기 쉬운 필수조건이 아닌 것에 착안하여, 대용량의 DRAM을 면적 효율, 배선 효율을 최적화해서 구성하고, 또한 시스템 LSI를 실현함에 있어서도, 레이아웃하기 쉬운 구성의 하드 매크로로서 제공할 수 있다.
물론, 본 발명의 대용량의 DRAM과 마찬가지로, 반도체 장치에 탑재함에 있어서, 사각형인 것이 배치하기 쉬운 필수조건이 아닌 메모리이면, ROM, SRAM이나 플래시에 대표되는 비휘발성 메모리 등, 모든 메모리에 본 발명을 적용하는 것은 가능하다.
제2발명의 반도체 기억장치는, 제1발명에 있어서, 메모리 어레이 영역과 제어영역이 분리 배치되어 있다.
제3발명의 반도체 기억장치는, 제1발명에 있어서, 메모리 어레이 영역과 제어영역이 접하고, 또한 평면으로부터 바라봐서 볼록형상으로 배치되어 있다.
제2 및 제3발명에 의하면, 제어영역의 주변에 배치되는 대규모 논리회로의 논리회로 배치의 자유도가 증가하여, 접속 용이성을 향상시킬 수 있다.
제4발명의 반도체 기억장치는, 제3발명에 있어서, 제어영역이, 메모리 어레이 영역의 특정의 변의 임의의 위치에 접속 배치할 수 있게 하였다.
이 구성에 의하면, 데이터 입출력 회로에 접속되는 외부 데이터 입출력선과, 제어영역을 서로 간섭하는 것이 없는 위치로, 자유롭게 변경하는 것이 가능하게 된다.
제5~8발명의 반도체 기억장치는, 제1~4 중 어느 하나의 발명에 있어서, 제어영역의 메모리 어레이 영역과 접하지 않는 2변 이상에 외부제어신호의 단자가 배치되어 있다.
이 구성에 의하면, 제어영역의 배치 및 배선의 구성 자유도가 증가하기 때문에, 보다 최적의 면적 축소를 실현할 수 있다.
제9~12발명의 반도체 기억장치는, 제1~4 중 어느 하나의 발명에 있어서, 제어영역을 구성하는 회로의 전원배선 구성이, 제어영역과 동일 기판 상에 구성되는 대규모 논리회로의 전원배선 구성과 동일하다.
이 구성에 의하면, 대규모 논리회로를 포함하는 반도체 장치의 배선 효율이 향상된다.
제13발명의 반도체 기억장치는, 제2발명에 있어서, 제어영역을 구성하는 회로의 전원은, 제어영역과 동일 기판 상에 구성되는 대규모 논리회로로부터 공급된다.
이 구성에 의하면, 메모리 어레이 영역과 제어영역이 분리 배치되는 경우에 유효하다.
제14 및 제15발명의 반도체 기억장치는, 제3 또는 제4발명에 있어서, 제어영역을 구성하는 회로의 전원은, 메모리 어레이 영역으로부터 공급된다.
이 구성에 의하면, 메모리 어레이 영역과 제어영역이 접해서 배치되는 경우에 유효하다.
제16발명의 반도체 기억장치는, 제2발명에 있어서, 데이터 입출력 회로는, 제어영역이 메모리 어레이 영역과 분리된 배치로 접속되는 측의 메모리 어레이 영역의 특정한 변에서, 제어영역과 접속되어 있는 부분 이외의 임의의 부분에 데이터 입출력 단자를 배치할 수 있게 하였다.
이 구성에 의하면, 데이터 입출력단자에 접속되는 외부 데이터 입출력선의 위치의 자유도가 증가된다.
제17 및 제18발명의 반도체 기억장치는, 제3 또는 제4발명에 있어서, 데이터 입출력 회로는, 제어영역이 메모리 어레이 영역과 접하는 메모리 어레이 영역의 특정한 변에서, 제어영역과 접하고 있는 부분 이외의 임의의 부분에 데이터 입출력단자를 배치할 수 있게 하였다.
이 구성에 의하면, 제16발명과 동일한 효과가 얻어진다.
제19발명의 반도체 기억장치는, 제2의 발명에 있어서, 제어영역이 메모리 어레이 영역과 분리된 배치로 접속되는 측의 메모리 어레이 영역의 특정한 변에서, 제어영역과 접속되어 있는 부분 이외의 임의의 부분에 용장 구제 어드레스 데이터 설정단자가 배치되어 있다.
이 구성에 의하면, 용장 구제 어드레스 데이터 설정단자에 접속되는 용장 구제 어드레스 기억장치의 용장 구제 어드레스 선이 짧게 되어, 반도체 장치에 차지하는 용장 구제 어드레스 선의 배선층의 비율을 적게 할 수 있다.
제20 및 제21발명의 반도체 기억장치는, 제3 또는 제4발명에 있어서, 제어영역이 메모리 어레이 영역과 접하는 메모리 어레이 영역의 특정한 변에서, 제어영역과 접하고 있는 부분 이외의 임의의 부분에 용장 구제 어드레스 데이터 설정단자가 배치되어 있다.
이 구성에 의하면, 제19발명과 마찬가지의 효과가 얻어진다.
제22 및 제23발명의 반도체 장치는, 제3 또는 제4발명의 반도체 기억장치에 있어서의 볼록형상의 편측씩 오목하게 되어 있는 부분에, 제어영역과 동일 기판 상에 구성되는 대규모 논리회로가 배치되어 있다.
이 구성에 의하면, 제어영역의 주변에 배치되는 대규모 논리회로 배치의 자유도가 증가되어, 접속 용이성을 향상시킬 수 있다.
제24발명의 반도체 장치는, 제19발명의 반도체 기억장치에 있어서의 용장 구제 어드레스 데이터 설정단자에 접속되고, 제어영역과 동일 기판 상에 구성되는 용 장 구제 어드레스 기억장치가, 볼록형상의 편측씩 오목하게 되어 있는 부분에 배치되어 있다.
이 구성에 의하면, 용장 구제 어드레스 데이터 설정단자에 접속되는 용장 구제 어드레스 기억장치의 용장 구제 어드레스 선이 짧아지고, 일반적으로 접지전위에서 배선층을 고정하여 배치되는 실드 선을 이용하는 것에 의한, 용장 구제 어드레스 선과 다른 신호선의 상호 간섭에 대한 고려도 적어져, 반도체 장치에 차지하는 용장 구제 어드레스 선의 배선층의 비율을 적게 할 수 있게 된다.
제25~28발명의 반도체 기억장치는, 제1~4 중 어느 하나의 발명에 있어서, 제어영역은, 복수의 메모리 어레이 영역을 제어할 수 있게 하였다.
이 구성에 의하면, 반도체 장치를 실현함에 있어서 면적 효율이 향상되는 효과가 크다.
제29 및 제30발명의 반도체 기억장치는, 제2 또는 제3발명의 반도체 기억장치에 있어서의 제어영역과 메모리 어레이 영역의 배치위치의 관계를 임의로 조합시켜서, 제어영역에서 메모리 어레이 영역을 복수 제어할 수 있게 하였다.
이 구성에 의하면, 제25~28발명과 마찬가지의 효과가 얻어짐과 아울러, 제어영역의 주변에 배치되는 대규모 논리회로의 논리회로 배치의 자유도가 증가하여, 접속 용이성을 향상시킬 수 있다.
제31~33발명의 반도체 기억장치는, 제2, 3 또는 4 발명의 반도체 기억장치를 복수 구비하고, 복수의 메모리 어레이 영역의 데이터 입출력 회로가 구성되는 변을 제외한 임의의 변끼리가 복수의 반도체 기억장치의 임의의 조합으로 접하여 배치될 수 있게 하였다.
이 구성에 의하면, 대규모 논리회로의 논리회로 배치의 자유도가 증가되어, 접속 용이성을 향상시킬 수 있다.
이하, 본 발명의 실시예를 도면을 참조하면서 설명한다.
본 발명의 제1실시예를 도 1 및 도 2에 기초하여 설명한다.
도 1은 본 발명의 제1실시예에 따른 반도체 기억장치의 구성도를 나타내고 있다. 또한, 이하의 실시예에 있어서 반도체 장치의 기본회로구성은 도 9와 마찬가지이고, 그 설명은 생략한다.
도 1에 있어서, 401은 메모리 어레이 영역, 402는 제어영역, 403은 외부 데이터 입출력선, 404는 외부제어신호이다.
제어영역(402)은, 메모리 어레이 영역(401)에 배치 길이를 맞추는 일 없이, 제어영역(402)만으로 최적의 구성이 되게 배치되어 있다. 이 경우, 메모리 어레이 영역(401)과 제어영역(402)이 접하고, 또한 평면으로부터 바라봐서 볼록형상으로 배치된다. 또한, 외부 데이터 입출력선(403)이 접속되는 데이터 입출력 회로는, 제어영역(402)이 메모리 어레이 영역(401)과 접하는 메모리 어레이 영역(401)의 특정의 변에서, 제어영역(402)과 접하고 있는 부분 이외의 임의의 부분에 데이터 입출력 단자를 배치할 수 있게 하였다.
도 2는, 도 1의 제어영역(402)에 도 9의 제어영역(122)의 구성요소를 배치하고, 주요한 배선 구성을 나타낸 것으로, 501은 어드레스 입력회로, 502는 제어회로, 503은 리프레시 회로, 504는 타이밍 발생회로, 505는 클럭 발생회로, 506은 어 드레스 제어신호, 507은 내부 어드레스 제어신호, 508은 타이밍 조정 신호, 509는 내부 클럭 신호이다. 제어영역의 어스펙트비가 작으므로, 506~509의 배선이 최적화되어 있고 배선 지연시간도 최소로 되어, 성능저하의 원인으로는 되지 않는다. 또한, 메모리 어레이 영역(401)을 구성하는 메모리셀의 미세화는 논리회로를 구성하는 트랜지스터의 미세화보다 느슨하지만, 제어영역(402)을 구성하는 501~505의 논리회로군은 메모리셀의 미세화와는 무관하게 스케일법칙의 자승으로 면적 축소가 실현될 수 있으므로, 최적의 면적 축소를 실현할 수 있다.
또한, 도 1의 외부제어신호(404)는, 제어영역(402)의 적어도 2변 이상에 배치되는 구성을 취하는 것이므로, 제어영역(402)의 배치 및 배선의 구성 자유도가 늘기 때문에, 보다 최적의 면적 축소를 실현할 수 있다. 제어영역(402)에 접속되는 도 9에 나타내어지는 스탠다드 셀로 구성되는 대규모 논리회로(124)에 있어서도, 접속처가 분산되기 때문에, 볼록형 형상의 편측씩 오목하게 되어 있는 부분을 포함하고, 제어영역(402)의 주변에 배치되는 대규모 논리회로 배치의 자유도가 증가하여, 이것은 즉 접속 용이성의 향상을 의미하게 된다.
또한, 제어영역(402)을 구성하는 회로의 전원배선 구성이, 제어영역(402)과 동일 기판 상에 구성되는 대규모 논리회로(124)의 전원배선 구성과 동일하여도 된다. 또한, 제어영역(402)을 구성하는 회로의 전원은, 메모리 어레이 영역(401)으로부터 공급되어도 된다. 또한, 상기 반도체 기억장치에 있어서의 볼록형상의 편측씩 오목하게 되어 있는 부분에, 제어영역(402)과 동일 기판 상에 구성되는 대규모 논리회로(124)를 배치해도 된다.
본 발명의 제2실시예를 도 3에 기초하여 설명한다.
도 3은 본 발명의 제2실시예에 따른 반도체 기억장치의 구성도를 나타내고 있다.
도 3에 있어서, 601은 메모리 어레이 영역, 602는 제어영역, 603은 외부 데이터 입출력선, 604는 외부제어신호, 605는 메모리 어레이 영역(601)과 제어영역(602)의 접속선이다. 제어영역(602)의 구성은, 도 2와 마찬가지이므로, 설명은 생략한다.
제어영역(602)은, 메모리 어레이 영역(601)에 배치 길이를 맞추는 일 없이, 제어영역(602)만으로 최적의 구성이 되게 배치되어 있다. 이 경우, 메모리 어레이 영역(601)과 제어영역(602)이 분리 배치되어 있다. 또한, 외부 데이터 입출력선(603)이 접속되는 데이터 입출력 회로는, 제어영역(602)이 메모리 어레이 영역(601)과 분리된 배치로 접속되는 측의 메모리 어레이 영역(601)의 특정의 변에서, 제어영역(602)과 접속되어 있는 부분 이외의 임의의 부분에 데이터 입출력 단자를 배치할 수 있게 하였다.
상기한 바와 같이 제어영역(602)은, 메모리 어레이 영역(601)과 분리 배치하는 것도 가능하고, 제1실시예와 마찬가지로 도 9에 나타내어지는 스탠다드 셀로 구성되는 대규모 논리회로(124)의 논리회로 배치의 자유도가 증가하여, 접속 용이성을 향상시킬 수 있다.
또한, 제어영역(602)을 구성하는 회로의 전원은, 제어영역(602)과 동일 기판 상에 구성되는 대규모 논리회로(124)로부터 공급되어도 된다.
본 발명의 제3실시예를 도 4 및 도 5에 기초하여 설명한다.
도 4는 본 발명의 제3실시예에 따른 반도체 기억장치의 구성도를 나타내고 있다.
도 4에 있어서, 701은 메모리 어레이 영역, 702는 제어영역, 703은 외부 데이터 입출력선, 704는 외부제어신호이다. 제어영역(702)의 구성은, 도 2와 마찬가지이므로, 설명은 생략한다.
제어영역(702)은, 메모리 어레이 영역(701)에 배치 길이를 맞추는 일 없이, 제어영역(702)만으로 최적의 구성이 되게 배치되어 있다. 이 경우, 제1실시예와 동일한 구성에 있어서, 제어영역(702)이, 메모리 어레이 영역(701)의 특정의 변의 임의의 위치에 접속될 수 있게 하였다.
상기한 바와 같이, 제어영역(702)은, 메모리 어레이 영역(701)의 특정의 변이면 어느 위치에서도 접속 배치될 수 있고, 또한 외부 데이터 입출력선(703)의 위치도 자유롭게 배치할 수 있으므로, 제1,2의 실시예와 마찬가지로, 도 9에 나타내어지는 스탠다드 셀로 구성되는 대규모 논리회로(124)의 논리회로 배치의 자유도가 증가하여, 접속 용이성을 향상시킬 수 있다.
도 5는 도 4의 배치위치의 변경에 따른 구성을 나타내고 있다.
도 5에 있어서, 801은 제어영역, 802는 메모리 어레이 영역과의 신호를 입출력하기 위한 접속선, 803은 접속선(802)의 신호를 메모리 어레이 영역의 회로에 전달하는 위해 접속선(802)과 수직방향으로 배치되어 있는 내부 접속선, 804는 외부 데이터 입출력선, 805는 외부 데이터 입출력선(804)의 신호를 메모리 어레이 영역 의 회로에 전달하는 위해 외부 데이터 입출력선(804)과 수직방향으로 배치되어 있는 내부 데이터 입출력선이다. 접속선(802)과 내부 접속선(803), 외부 데이터 입출력선(804)과 내부 데이터 입출력선(805)의 접속위치는 접속선(802)이나, 외부 데이터 입출력선(804)을 내부 접속선(803)이나 내부 데이터 입출력선(805)과 수직방향을 유지한 채, 슬라이드시켜, 각각 교차하는 위치에서 접속시킴으로써, 외부 데이터 입출력선(804)이나, 제어영역(801)을 서로 간섭하는 것이 없는 위치로, 자유롭게 변경할 수 있게 된다.
본 발명의 제4실시예를 도 6에 기초하여 설명한다.
도 6은 본 발명의 제4실시예에 따른 반도체 기억장치의 구성도를 나타내고 있다.
도 6에 있어서, 901은 메모리 어레이 영역, 902는 제어영역, 903은 외부 데이터 입출력선, 904는 외부제어신호, 905는 용장 구제 어드레스 기억장치, 906은 메모리 어레이 영역(901)이 용장 구제 어드레스 기억장치(905)에 접속되는 용장 구제 어드레스 선이다. 제어영역(902)의 구성은, 도 2와 마찬가지이므로, 설명은 생략한다.
제어영역(902)은, 메모리 어레이 영역(901)에 배치 길이를 맞추는 일 없이, 제어영역(902)만으로 최적의 구성이 되게 배치되어 있다. 이 경우, 제1실시예와 마찬가지인 구성에 있어서, 제어영역(902)이 메모리 어레이 영역과 접하는 메모리 어레이 영역(901)의 특정의 변에서, 제어영역(902)과 접하고 있는 부분 이외의 임의의 부분에 용장 구제 어드레스 데이터 설정단자가 배치되어 있다. 그리고, 용장 구 제 어드레스 데이터 설정단자에 접속되고, 제어영역(902)과 동일 기판 상에 구성되는 용장 구제 어드레스 기억장치(905)가, 볼록형상의 편측씩 오목하게 되어 있는 부분에 배치되어 있다.
상기한 바와 같이 용장 구제 어드레스 기억장치(905)가, 메모리 어레이 영역(901), 제어영역(902)으로 이루어지는 볼록형 형상의 편측씩 오목하게 되어 있는 부분에 배치되면, 용장 구제 어드레스 선(906)은 짧아지고, 일반적으로 접지전위에서 배선층을 고정하여 배치되는 실드 선을 이용하는 것에 의한, 용장 구제 어드레스 선(906)과 다른 신호선의 상호 간섭에 대한 고려도 적게 되어, 반도체 장치에 차지하는 용장 구제 어드레스 선(906)의 배선층의 비율을 적게 할 수 있게 된다.
외부 데이터 입출력선(903)이나 외부제어신호(904)는, 용장 구제 어드레스 기억장치(905)의 상층의 배선층을 통과할 수 있으므로, 제1,2,3실시예와 마찬가지로, 도 9에 나타내어지는 스탠다드 셀로 구성되는 대규모 논리회로(124)의 논리회로 배치와의 접속 용이성은 유지할 수 있다.
본 발명의 제5실시예를 도 7에 기초하여 설명한다.
도 7은 본 발명의 제5실시예에 따른 반도체 기억장치의 구성도를 나타내고 있다.
도 7에 있어서, 1001은 메모리 어레이 영역, 1002는 제어영역, 1003은 외부 데이터 입출력선, 1004는 외부제어신호이다. 제어영역(1002)의 기본구성은, 본 발명에 따른 이차원 배치 사각형으로 최적화하는 의미에 있어서 도 2와 마찬가지이므로, 설명은 생략한다.
제어영역(1002)은, 메모리 어레이 영역(1001)에 배치 길이를 맞추는 일 없이, 제어영역(1002)만으로 최적의 구성이 되게 배치되어 있다. 또한, 제어영역(1002)은, 복수의 메모리 어레이 영역(1001)을 제어할 수 있게 하였다.
상기한 바와 같이 제어영역(1002)은, 메모리 어레이 영역(1001)을 복수 제어할 수 있으므로, 반도체 장치를 실현함에 있어서, 면적 효과가 크다. 또한, 복수의 메모리 어레이 영역(1001)과 제어영역(1002)의 위치 관계는, 제1,2,3의 실시예를 임의의 조합으로 실현할 수 있으므로, 역시 제1,2,3의 실시예와 마찬가지로 도 9에 나타내어지는 스탠다드 셀로 구성되는 대규모 논리회로(124)의 논리회로 배치의 자유도가 증가하여, 접속 용이성을 향상시킬 수 있다.
본 발명의 제6실시예를 도 8에 기초하여 설명한다.
도 8은 본 발명의 제6실시예에 따른 반도체 기억장치의 구성도를 나타내고 있다.
도 8에 있어서, 1101은 도 1 설명의 반도체 기억장치, 1102는 도 3 설명의 반도체 기억장치, 1103은 도 4 설명의 반도체 기억장치이며, 각각의 구성, 동작의 설명은 같으므로 생략한다.
상기한 바와 같이, 복수의 상기 메모리 어레이 영역의 상기 데이터 입출력 회로가 구성되는 변을 제외한 임의의 변끼리를 복수의 상기 반도체 기억장치의 임의의 조합으로 접하여 배치할 수 있으므로, 역시, 제1,2,3실시예와 마찬가지로 도 9에 나타내어지는 스탠다드 셀로 구성되는 대규모 논리회로의 논리회로 배치의 자유도가 증가하여, 더욱 접속 용이성도 향상시킬 수 있다.
본 발명의 반도체 기억장치 및 반도체 장치에 의하면, 대용량의 DRAM을 하드 매크로로서 구성하는 경우 등, 프로세스 미세화에 따라, 제어회로군의 미세화에 따른 스케일비의 불균형에 의해 면적 효율, 성능, 배선 효율의 저하 요인을 방지할 수 있는 효과를 갖고 있다.

Claims (33)

  1. 메모리셀을 매트릭스상으로 배열한 메모리셀 영역과, 상기 메모리셀 영역의 행 및 열방향을 선택 지시하고, 선택 지시된 메모리셀로부터 데이터를 읽고 쓰기 하는 복수의 회로와, 읽고 쓰기한 데이터를 입출력하는 데이터 입출력 회로의 이차원배치가 사각형으로 되도록 구성된 메모리 어레이 영역; 및
    상기 행 및 열방향을 지정하는 어드레스를 어드레스 제어신호에 따라 선택 출력하는 어드레스 입력회로와, 상기 어드레스 제어신호를 외부제어신호에 따라 출력하는 제어회로와, 대기시에 상기 외부제어신호 대신에 상기 어드레스 제어신호를 발생시켜 상기 메모리셀 영역의 리프레시 동작을 행하게 하는 리프레시 회로와, 상기 어드레스 입력회로와 상기 제어회로와 상기 리프레시 회로의 타이밍 조정을 행하는 타이밍 발생회로와, 상기 데이터 입출력 회로와 상기 어드레스 입력회로와 상기 제어회로와 상기 리프레시 회로와 상기 타이밍 발생회로의 동기를 취하는 클럭 발생회로의 이차원배치가 사각형으로 되도록 구성된 제어영역을 구비하고,
    상기 제어영역과 상기 메모리 어레이 영역의 서로 접속되는 측의 1변의 길이를 맞추는 일 없이 구성되어 있는 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 메모리 어레이 영역과 상기 제어영역이 분리 배치되어 있는 것을 특징으로 하는 반도체 기억장치.
  3. 제1항에 있어서, 상기 메모리 어레이 영역과 상기 제어영역이 접하고, 또한 평면으로부터 바라봐서 볼록형상으로 배치되는 것을 특징으로 하는 반도체 기억장치.
  4. 제3항에 있어서, 상기 제어영역이, 상기 메모리 어레이 영역의 특정의 변의 임의의 위치에 접속 배치될 수 있게 한 것을 특징으로 하는 반도체 기억장치.
  5. 제1항에 있어서, 상기 제어영역의 상기 메모리 어레이 영역과 접하지 않는 2변 이상에 상기 외부제어신호의 단자가 배치되어 있는 것을 특징으로 하는 반도체 기억장치.
  6. 제2항에 있어서, 상기 제어영역의 상기 메모리 어레이 영역과 접하지 않는 2변 이상에 상기 외부제어신호의 단자가 배치되어 있는 것을 특징으로 하는 반도체 기억장치.
  7. 제3항에 있어서, 상기 제어영역의 상기 메모리 어레이 영역과 접하지 않는 2변 이상에 상기 외부제어신호의 단자가 배치되어 있는 것을 특징으로 하는 반도체 기억장치.
  8. 제4항에 있어서, 상기 제어영역의 상기 메모리 어레이 영역과 접하지 않는 2 변 이상에 상기 외부제어신호의 단자가 배치되어 있는 것을 특징으로 하는 반도체 기억장치.
  9. 제1항에 있어서, 상기 제어영역을 구성하는 회로의 전원배선 구성이, 상기 제어영역과 동일 기판 상에 구성되는 대규모 논리회로의 전원배선 구성과 동일한 것을 특징으로 하는 반도체 기억장치.
  10. 제2항에 있어서, 상기 제어영역을 구성하는 회로의 전원배선 구성이, 상기 제어영역과 동일 기판 상에 구성되는 대규모 논리회로의 전원배선 구성과 동일한 것을 특징으로 하는 반도체 기억장치.
  11. 제3항에 있어서, 상기 제어영역을 구성하는 회로의 전원배선 구성이, 상기 제어영역과 동일 기판 상에 구성되는 대규모 논리회로의 전원배선 구성과 동일한 것을 특징으로 하는 반도체 기억장치.
  12. 제4항에 있어서, 상기 제어영역을 구성하는 회로의 전원배선 구성이, 상기 제어영역과 동일 기판 상에 구성되는 대규모 논리회로의 전원배선 구성과 동일한 것을 특징으로 하는 반도체 기억장치.
  13. 제2항에 있어서, 상기 제어영역을 구성하는 회로의 전원은, 상기 제어영역과 동일 기판 상에 구성되는 대규모 논리회로로부터 공급되는 것을 특징으로 하는 반도체 기억장치.
  14. 제3항에 있어서, 상기 제어영역을 구성하는 회로의 전원은, 상기 메모리 어레이 영역으로부터 공급되는 것을 특징으로 하는 반도체 기억장치.
  15. 제4항에 있어서, 상기 제어영역을 구성하는 회로의 전원은, 상기 메모리 어레이 영역으로부터 공급되는 것을 특징으로 하는 반도체 기억장치.
  16. 제2항에 있어서, 상기 데이터 입출력 회로는, 상기 제어영역이 상기 메모리 어레이 영역과 분리된 배치로 접속되는 측의 메모리 어레이 영역의 특정한 변에서, 상기 제어영역과 접속되어 있는 부분 이외의 임의의 부분에 데이터 입출력단자를 배치할 수 있게 한 것을 특징으로 하는 반도체 기억장치.
  17. 제3항에 있어서, 상기 데이터 입출력 회로는, 상기 제어영역이 상기 메모리 어레이 영역과 접하는 상기 메모리 어레이 영역의 특정한 변에서, 상기 제어영역과 접하고 있는 부분 이외의 임의의 부분에 데이터 입출력 단자를 배치할 수 있게 한 것을 특징으로 하는 반도체 기억장치.
  18. 제4항에 있어서, 상기 데이터 입출력 회로는, 상기 제어영역이 상기 메모리 어레이 영역과 접하는 상기 메모리 어레이 영역의 특정한 변에서, 상기 제어영역과 접하고 있는 부분 이외의 임의의 부분에 데이터 입출력 단자를 배치할 수 있게 한 것을 특징으로 하는 반도체 기억장치.
  19. 제2항에 있어서, 상기 제어영역이 상기 메모리 어레이 영역과 분리된 배치로 접속되는 측의 메모리 어레이 영역의 특정한 변에서, 상기 제어영역과 접속되어 있는 부분 이외의 임의의 부분에 용장 구제 어드레스 데이터 설정단자가 배치되어 있는 것을 특징으로 하는 반도체 기억장치.
  20. 제3항에 있어서, 상기 제어영역이 상기 메모리 어레이 영역과 접하는 상기 메모리 어레이 영역의 특정한 변에서, 상기 제어영역과 접하고 있는 부분 이외의 임의의 부분에 용장 구제 어드레스 데이터 설정단자가 배치되어 있는 것을 특징으로 하는 반도체 기억장치.
  21. 제4항에 있어서, 상기 제어영역이 상기 메모리 어레이 영역과 접하는 상기 메모리 어레이 영역의 특정한 변에서, 상기 제어영역과 접하고 있는 부분 이외의 임의의 부분에 용장 구제 어드레스 데이터 설정단자가 배치되어 있는 것을 특징으로 하는 반도체 기억장치.
  22. 제3항에 기재된 반도체 기억장치에 있어서의 상기 볼록형상의 편측씩 오목하 게 되어 있는 부분에, 상기 제어영역과 동일 기판 상에 구성되는 대규모 논리회로가 배치되어 있는 것을 특징으로 하는 반도체 장치.
  23. 제4항에 기재된 반도체 기억장치에 있어서의 상기 볼록형상의 편측씩 오목하게 되어 있는 부분에, 상기 제어영역과 동일 기판 상에 구성되는 대규모 논리회로가 배치되어 있는 것을 특징으로 하는 반도체 장치.
  24. 제19항에 기재된 반도체 기억장치에 있어서의 상기 용장 구제 어드레스 데이터 설정단자에 접속되고, 상기 제어영역과 동일 기판 상에 구성되는 용장 구제 어드레스 기억장치가, 상기 볼록형상의 편측씩 오목하게 되어 있는 부분에 배치되어 있는 것을 특징으로 하는 반도체 장치.
  25. 제1항에 있어서, 상기 제어영역은, 복수의 상기 메모리 어레이 영역을 제어할 수 있게 한 것을 특징으로 하는 반도체 기억장치.
  26. 제2항에 있어서, 상기 제어영역은, 복수의 상기 메모리 어레이 영역을 제어할 수 있게 한 것을 특징으로 하는 반도체 기억장치.
  27. 제3항에 있어서, 상기 제어영역은, 복수의 상기 메모리 어레이 영역을 제어할 수 있게 한 것을 특징으로 하는 반도체 기억장치.
  28. 제4항에 있어서, 상기 제어영역은, 복수의 상기 메모리 어레이 영역을 제어할 수 있게 한 것을 특징으로 하는 반도체 기억장치.
  29. 제2항에 기재된 반도체 기억장치에 있어서의 상기 제어영역과 상기 메모리 어레이 영역의 배치위치의 관계를 임의로 조합시켜서, 상기 제어영역에서 상기 메모리 어레이 영역을 복수 제어할 수 있게 한 것을 특징으로 하는 반도체 기억장치.
  30. 제3항에 기재된 반도체 기억장치에 있어서의 상기 제어영역과 상기 메모리 어레이 영역의 배치위치의 관계를 임의로 조합시켜서, 상기 제어영역에서 상기 메모리 어레이 영역을 복수 제어할 수 있게 한 것을 특징으로 하는 반도체 기억장치.
  31. 제2항에 기재된 반도체 기억장치를 복수 구비하고, 복수의 상기 메모리 어레이 영역의 상기 데이터 입출력 회로가 구성되는 변을 제외한 임의의 변끼리가 복수의 상기 반도체 기억장치의 임의의 조합으로 접하여 배치되어 있는 것을 특징으로 하는 반도체 기억장치.
  32. 제3항에 기재된 반도체 기억장치를 복수 구비하고, 복수의 상기 메모리 어레이 영역의 상기 데이터 입출력 회로가 구성되는 변을 제외한 임의의 변끼리가 복수의 상기 반도체 기억장치의 임의의 조합으로 접하여 배치되어 있는 것을 특징으로 하는 반도체 기억장치.
  33. 제4항에 기재된 반도체 기억장치를 복수 구비하고, 복수의 상기 메모리 어레이 영역의 상기 데이터 입출력 회로가 구성되는 변을 제외한 임의의 변끼리가 복수의 상기 반도체 기억장치의 임의의 조합으로 접하여 배치되어 있는 것을 특징으로 하는 반도체 기억장치.
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