CN101034584B - 半导体存储装置以及半导体装置 - Google Patents

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Abstract

半导体存储装置以及半导体装置；在构成大容量DRAM作为硬核的情况下，随着工艺细微化，防止与控制电路群的细微化相伴的比例不均衡引起的面积效率、性能、布线效率降低的因素。存储阵列区域与控制区域接触，并且，从平面上看以凸形配置。由此，在大容量的DRAM等存储器中，能够得到设计面积最优化、降低成本的效果，即，大容量的DRAM与需要各种大小变化的ROM、SRAM不同，限制安装个数，在半导体装置中所占的比例也较大，所以，着眼于四角形不是容易配置的必要条件的情况，可提供一种硬核，通过对面积效率、布线效率进行最优化来构成大容量的DRAM，并且，在实现系统LSI后也容易进行版面设计。

Description

半导体存储装置以及半导体装置
技术领域
本发明涉及半导体存储装置以及半导体装置，特别涉及有助于作为硬核的半导体存储装置的性能或者布线效率的提高、与外围电路的连接的容易性的版面设计形状。
背景技术
由于细微化技术的进步引起的高集成化和再加上半导体厂商之间的竞争，近年来的半导体装置加速发展。尤其是在一个芯片上构成微处理器或者ASIC、定制逻辑(custom logic)等的大容量的存储器的系统LSI，作为决定所安装的产品的性能、差别化的要求高附加价值的关键器件，是各厂商关注的产品领域。
在设计这些称为系统LSI的半导体装置后，分为ROM、SRAM的存储器也作为硬核，需要各种大小的变化，进行版面设计后，也因为在逻辑电路的区域上容易组合配置，所以，要求其形状是四角形作为事实上的基本方式。
在安装大容量的DRAM时，也要求同样的四角形形状作为基本方式。这里，首先在图9中示出包括DRAM的半导体装置的基本电路结构。
101是将存储单元排列成矩阵状的存储单元区域，102是选择指示存储单元区域101的行方向的行译码电路，103是选择指示存储单元区域101的列方向的列译码电路，104是从由行译码电路102以及列译码电路103所选择指示的存储单元中读写数据的读出读写放大器(sense read write amplifier)电路，105是内部数据输入输出线，106是外部数据输入输出线，107是输入输出来自读出读写放大器电路104的数据的数据输入输出电路，108是行地址，109是列地址，110是地址控制信号。
111是根据地址控制信号110向行译码电路102选择输出指定行方向的行地址108、向列译码电路103选择输出指定列方向的列地址109的地址输入电路，112是外部控制信号，113是按照外部控制信号112输出地址控制信号110的控制电路，114是内部地址控制信号，115是更新电路，其在待机时产生与地址控制信号110等价的内部地址信号114，进行存储单元区域101的更新动作，116是时序调整信号，117是时序产生电路，输出时序调整信号116，进行地址输入电路111、控制电路113和更新电路115的时序调整，118是内部同步时钟信号，119是时钟产生电路，输出内部同步时钟信号118，使数据输入输出电路107、地址输入电路111、控制电路113、更新电路115和时序产生电路117同步，120是外部时钟信号。
121是由101～107构成的存储阵列区域，122是由108～120构成的控制区域，123是成为由存储阵列区域121和控制区域122构成的本发明的结构电路的半导体存储装置，124是由标准规格单元构成的大规模逻辑电路区域，125是冗余救济地址存储装置，126是将冗余救济地址存储装置125连接到存储阵列区域121上的冗余救济地址线，127是连接到半导体存储装置123或者大规模逻辑电路区域124上的外部端子群，128是由半导体存储装置123、大规模逻辑电路区域124、冗余救济地址存储装置125和外部端子群127构成的半导体装置。
本发明涉及所述半导体存储装置的配置，所以，省略图9的详细的电路动作的说明。
图10是图9的半导体存储装置123的现有结构，201相当于所述存储阵列区域121，202相当于所述控制区域122，203相当于所述数据线106，204相当于所述外部控制信号112或者所述外部时钟信号120。
控制区域202与存储阵列区域201配合地配置，所以，成为纵横比较大的配置(参照特开2002-324395号公报)。
但是，相对该基本方式的实现，构成大容量的DRAM作为硬核时，随着工艺的细微化，伴随控制电路群的细微化的比例不均衡变得显著。
图11是在图10的所述控制区域202上配置图9的所述控制区域122的结构要素、示出主要的布线结构的图，301是地址输入电路，302是控制电路，303是更新电路，304是时序产生电路，305是时钟产生电路，306是地址控制信号，307是内部地址控制信号，308是时序调整信号，309是内部时钟信号。为了进行说明，图11在各电路的横向记载连接信号，但是，实际上在构成各电路的版面设计的上部使用多个布线层和连接层实现，这很容易理解。由图11可知，整体的纵横比较大，所以在长边方向306～309的信号布线变长，因而布线延迟时间也延长，成为速度性能降低的原因。此外，构成所述控制区域202的301～305的逻辑电路群随着工艺细微化，能够以比例项的平方实现面积缩小，但是，构成所述存储阵列区域201的存储单元的细微化比构成逻辑电路的晶体管的细微化缓和，所以，长边方向在存储单元的细微化上受到制约，不能得到最优的面积缩小。
并且，因为布线层也受到所述制约，所以连接自由度也降低，成为时序关系的性能也降低的因素。即，性能、版面设计面积的削减效果减少，最终减少细微化引起的成本降低效果。
发明内容
本发明的目的在于提供一种半导体存储装置以及半导体装置，在构成大容量的DRAM作为硬核等时，随着工艺的细微化，能够防止由于伴随控制电路群的细微化的比例不均衡引起的面积效率、性能、布线效率的降低因素。
为了达到上述目的，第一发明的半导体存储装置具有：存储阵列区域，以将存储单元排列为矩阵状的存储单元区域、选择指示存储单元区域的行以及列方向、并从所选择指示的存储单元读写数据的多个电路、输入输出所读写的数据的数据输入输出电路的二维配置成为四角形的方式来构成；控制区域，以按照地址控制信号选择输出对行以及列方向进行指定的地址的地址输入电路、按照外部控制信号输出地址控制信号的控制电路、在待机时代替外部控制信号产生地址控制信号并进行存储单元区域的更新动作的更新电路、进行地址输入电路、控制电路和更新电路的时序调整的时序产生电路、使数据输入输出电路、地址输入电路、控制电路、更新电路和时序产生电路同步的时钟产生电路的二维配置成为四角形的方式来构成，其中，控制区域和存储阵列区域相互连接一侧的一边的长度不一致。
按照该结构，在大容量的DRAM等的存储器中，能够对版面设计面积进行最优化，得到降低成本的效果。
即，大容量的DRAM与需要各种大小的变化的ROM、SRAM不同，限制安装个数，在半导体装置中所占的比例也较大，所以，着眼于四角形不是容易配置的必须条件，能够提供一种硬核，对面积效率、布线效率进行最优化而构成大容量的DRAM，并且，实现系统LSI之后，容易进行版面设计。
当然，本发明的大容量的DRAM也相同，安装在半导体装置上，如果是四角形不是容易配置的必要条件的存储器，能够将本发明应用在以ROM、SRAM或者闪存为代表的非易失性存储器等所有存储器中。
第二发明的半导体存储装置，在第一发明中存储阵列区域和控制区域分离配置。
第三发明的半导体存储装置，在第一发明中存储阵列区域和控制区域接触，并且从平面上看以凸形配置。
按照第二以及第三发明，能够增加配置在控制区域的外围的大规模逻辑电路的逻辑电路配置的自由度，能够提高连接容易性。
第四发明的半导体存储装置，在第三发明中控制区域能够与存储阵列区域的指定边的任意位置连接配置。
按照该结构，在不存在与数据输入输出电路连接的外部数据输入输出线和控制区域相互干扰的位置上，能够自由地变更。
第五～第八发明的半导体存储装置在第一～第四的任意一项发明中，在控制区域的不与存储阵列区域接触的至少两边上配置外部控制信号的端子。
按照该结构，因为控制区域的配置以及布线的结构自由度增加，所以，能够进一步实现最优的面积缩小。
第九～第十二发明的半导体存储装置在第一～第四的任意一项发明中，构成控制区域的电路的电源布线结构，与构成在和控制区域相同衬底上的大规模逻辑电路的电源布线结构相同。
按照该结构，提高包括大规模逻辑电路的半导体装置的布线效率。
第十三发明的半导体存储装置在第二发明中，构成控制区域的电路的电源，由构成在和控制区域相同衬底上的大规模逻辑电路供给。
按照该结构，在分离配置存储阵列区域和控制区域时是有效的。
第十四以及第十五发明的半导体存储装置在第三或第四发明中，构成控制区域的电路的电源，由存储阵列区域供给。
按照该结构，存储阵列区域和控制区域接触配置时是有效的。
第十六发明的半导体存储装置在第二发明中，数据输入输出电路在控制区域和存储阵列区域分离的配置中被连接的一侧的存储阵列区域的指定边，能够在与控制区域连接的部分以外的任意部分配置数据输入输出端子。
按照该结构，与数据输入输出端子连接的外部数据输入输出线的位置的自由度增加。
第十七以及第十八发明的半导体存储装置在第三或第四发明中，数据输入输出电路在控制区域和存储阵列区域接触的存储阵列区域的指定边，能够在与控制区域接触的部分以外的任意部分配置数据输入输出端子。
按照该结构，能够得到与第十六发明相同的效果。
第十九发明的半导体存储装置在第二发明中，在控制区域和存储阵列区域分离的配置中被连接的一侧的存储阵列区域的指定边，能够在与控制区域连接的部分以外的任意部分配置冗余救济地址数据设定端子。
按照该结构，可以使与冗余救济地址数据设定端子连接的冗余救济地址存储装置的冗余救济地址线变短，在半导体装置中所占的冗余救济地址线的布线层的比例变少。
第二十以及第二十一发明的半导体存储装置在第三或第四发明中，在控制区域和存储阵列区域接触的存储阵列区域的指定边，在与控制区域接触的部分以外的任意部分配置冗余救济地址数据设定端子。
按照该结构，能够得到与第十九发明相同的效果。
第二十二以及第二十三发明的半导体装置，在第三或第四发明的半导体存储装置的凸形的每一单侧为凹的部分，配置大规模逻辑电路，该大规模逻辑电路构成在与控制区域相同的衬底上。
按照该结构，能够增加配置在控制区域外围的大规模逻辑电路配置的自由度，提高连接容易性。
第二十四发明的半导体装置，在凸形的每一单侧为凹的部分配置冗余救济地址存储装置，该冗余救济地址存储装置与第十九发明的半导体存储装置的冗余救济地址数据设定端子连接，并构成在与控制区域相同的衬底上。
按照该结构，与冗余救济地址数据设定端子连接的冗余救济地址存储装置的冗余救济地址线变短，一般针对使用以接地电位固定布线层配置的密封线导致的冗余救济地址线和其他信号线之间的相互干扰的担忧也减少，能够减少在半导体装置中所占的冗余救济地址线的布线层的比例。
第二十五～第二十八发明的半导体存储装置在第一～第四的任意一项发明中，控制区域能够控制多个存储阵列区域。
按照该结构，在实现半导体装置的过程中，提高面积效率的效果较大。
第二十九以及第三十发明的半导体存储装置，任意组合第二或第三发明的半导体存储装置的控制区域和存储阵列区域的配置位置的关系，以控制区域能够控制多个存储阵列区域。
按照该结构，能够得到与第二十五～第二十八发明相同的效果，并且，能够增加配置在控制区域外围的大规模逻辑电路的逻辑电路配置的自由度，能够提高连接容易性。
第三十一～第三十三发明的半导体存储装置具有多个第二、三或四发明的半导体存储装置，除了构成多个存储阵列区域的数据输入输出电路的边之外的任意边彼此以多个半导体存储装置的任意组合接触配置。
按照该结构，能够增加大规模逻辑电路的逻辑电路配置的自由度，能够提高连接容易性。
附图说明
图1是本发明的第一实施例的半导体存储装置的结构图。
图2是本发明的实施例中在控制区域配置结构要素的说明图。
图3是本发明的第二实施例的半导体存储装置的结构图。
图4是本发明的第三实施例的半导体存储装置的结构图。
图5是图4的配置位置变化的说明图。
图6是本发明的第四实施例的半导体存储装置的结构图。
图7是本发明的第五实施例的半导体存储装置的结构图。
图8是本发明的第六实施例的半导体存储装置的结构图。
图9是包括DRAM的半导体装置的基本电路结构图。
图10是图9的半导体存储装置的现有技术的结构图。
图11是在图10的控制区域配置结构要素的说明图。
具体实施方式
以下，参照附图对本发明的实施例进行说明。
基于图1以及图2对本发明的第一实施例进行说明。
图1示出本发明的第一实施例的半导体存储装置的结构图。并且，在以下的实施例中，半导体装置的基本电路结构与图9相同，省略其说明。
图1中，401是存储阵列区域，402是控制区域，403是外部数据输入输出线，404是外部控制信号。
配置控制区域402，以使配置长度无需与存储阵列区域401一致，而只以控制区域402成为最佳结构。此时，存储阵列区域401与控制区域402接触，并且，从平面上看以凸形配置。此外，连接有外部数据输入输出线403的数据输入输出电路，在控制区域402与存储阵列区域401接触的存储阵列区域401的指定边，能够在与控制区域402接触的部分以外的任意部分配置数据输入输出端子。
图2是在图1的控制区域402上配置图9的控制区域122的结构要素、示出主要的布线结构的图，501是地址输入电路，502是控制电路，503是更新电路，504是时序产生电路，505是时钟产生电路，506是地址控制信号，507是内部地址控制信号，508是时序调整信号，509是内部时钟信号。控制区域的纵横比较小，所以，506～509的布线被最优化，布线延迟时间也变为最小，不会成为性能降低的原因。此外，构成存储阵列区域401的存储单元的细微化与构成逻辑电路的晶体管的细微化相比，较缓和，但是，构成控制区域402的501～505的逻辑电路群可以与存储单元的细微化无关地以比例项的平方实现面积缩小，所以能够实现最优的面积缩小。
并且，图1的外部控制信号404采取配置在控制区域402的至少两边以上的结构，控制区域402的配置以及布线的结构自由度增加，所以，能够进一步实现最优的面积缩小。对于与控制区域402连接的、以图9所示的标准规格单元构成的大规模逻辑电路124中，也因连接目的地分散，包括凸型形状的每一单侧为凹的部分，配置在控制区域402外围的大规模逻辑电路配置的自由度增加，这也就意味着连接容易性提高。
并且，构成控制区域402的电路的电源布线结构可以与大规模逻辑电路124的电源布线结构相同，该大规模逻辑电路124构成在与控制区域402相同的衬底上。此外，构成控制区域402的电路的电源可以由存储阵列区域401供给。此外，可以在所述半导体存储装置的凸形的每一单侧为凹的部分配置大规模逻辑电路124，该大规模逻辑电路124构成在与控制区域402相同的衬底上。
基于图3对本发明的第二实施例进行说明。
图3示出本发明的第二实施例的半导体存储装置的结构图。
在图3中，601是存储阵列区域，602是控制区域，603是外部数据输入输出线，604是外部控制信号，605是存储阵列区域601和控制区域602的连接线。控制区域602的结构与图2相同，所以省略说明。
配置控制区域602，以使配置长度无需与存储阵列区域601一致，而只以控制区域602成为最佳结构。此时，分离配置存储阵列区域601和控制区域602。此外，连接有外部数据输入输出线603的数据输入输出电路，在控制区域602与存储阵列区域601分离的配置中被连接的一侧的存储阵列区域601的指定边上，能够在与控制区域602连接的部分以外的任意部分配置数据输入输出端子。
如上所述，控制区域602可以与存储阵列区域601分离配置，与第一实施例相同，能够增加以图9所示的标准规格单元构成的大规模逻辑电路124的逻辑电路配置的自由度，提高连接容易性。
并且，构成控制区域602的电路的电源，可以从大规模逻辑电路124供给，该大规模逻辑电路124构成在与控制区域602相同的衬底上。
基于图4以及图5对本发明的第三实施例进行说明。
图4示出本发明的第三实施例的半导体存储装置的结构图。
在图4中，701是存储阵列区域，702是控制区域，703是外部数据输入输出线，704是外部控制信号。控制区域702的结构与图2相同，所以省略说明。
配置控制区域702，以使配置长度无需与存储阵列区域701一致，而只以控制区域702成为最佳结构。此时，在与第一实施例相同的结构中，控制区域702能够连接配置在存储阵列区域701的指定边的任意位置上。
如上所述，如果是存储阵列区域701的指定边，可以在任意位置上连接配置控制区域702，并且，能够自由地配置外部数据输入输出线703的位置，所以，与第一、第二实施例相同，能够增加以图9所示的标准规格单元构成的大规模逻辑电路124的逻辑电路配置的自由度，提高连接容易性。
图5示出图4的配置位置变化的结构。
在图5中，801是控制区域，802是用于输入输出与存储阵列区域之间的信号的连接线，803是内部连接线，为了向存储阵列区域的电路传送连接线802的信号而配置在与连接线802垂直的方向上，804是外部数据输入输出线，805是内部数据输入输出线，为了向存储阵列区域的电路传送外部数据输入输出线804的信号而配置在与外部数据输入输出线804垂直的方向上。对于连接线802和内部连接线803、外部数据输入输出线804和内部数据输入输出线805的连接位置来说，在维持与内部连接线803或者内部数据输入输出线805垂直方向的状态下，滑动连接线802或者外部数据输入输出线804，在各个交叉位置进行连接，由此，在不存在相互干扰外部数据输入输出线804或者控制区域801的位置上，能够自由地变更。
基于图6对本发明的第四实施例进行说明。
图6示出本发明的第四实施例的半导体存储装置的结构图。
在图6中，901是存储阵列区域，902是控制区域，903是外部数据输入输出线，904是外部控制信号，905是冗余救济地址存储装置，906是冗余救济地址线，将存储阵列区域901连接到冗余救济地址存储装置905上。控制区域902的结构与图2相同，所以省略说明。
配置控制区域902，以使配置长度无需与存储阵列区域901一致，而只以控制区域902成为最佳结构。此时，在与第一实施例相同的结构中，在控制区域902与存储阵列区域接触的存储阵列区域901的指定边上，在与控制区域902接触的部分以外的任意部分上配置冗余救济地址数据设定端子。并且，在凸形的每一单侧为凹的部分上配置冗余救济地址存储装置905，该冗余救济地址存储装置905与冗余救济地址数据设定端子连接，构成在与控制区域902相同的衬底上。
如上所述，如果在由存储阵列区域901、控制区域902构成的凸型形状的每一单侧为凹的部分上配置冗余救济地址存储装置905，则冗余救济地址线906变短，一般针对使用以接地电位固定布线层配置的密封线而导致的冗余救济地址线906和其他信号线之间的相互干扰的担忧也减少，能够减少在半导体装置中所占的冗余救济地址线906的布线层的比例。
因为外部数据输入输出线903或者外部控制信号904能够通过冗余救济地址存储装置905上层的布线层，所以与第一、二、三实施例相同，能够维持与以图9所示的标准规格单元构成的大规模逻辑电路124的逻辑电路配置之间的连接容易性。
基于图7对本发明的第五实施例进行说明。
图7示出本发明的第五实施例的半导体存储装置的结构图。
在图7中，1001是存储阵列区域，1002是控制区域，1003是外部数据输入输出线，1004是外部控制信号。对于控制区域1002的基本结构来说，在本发明的以二维配置四角形进行最优化的意义上，与图2相同，所以省略说明。
配置控制区域1002，以使配置长度无需与存储阵列区域1001一致，而只以控制区域1002成为最佳结构。此外，控制区域1002能够控制多个存储阵列区域1001。
如上所述，因为控制区域1002能够控制多个存储阵列区域1001，所以在实现半导体装置过程中面积效果较大。此外，多个存储阵列区域1001与控制区域1002的位置关系能够通过任意组合第一、二、三实施例来实现，所以与第一、二、三实施倒相同，仍然能够增加以图9所示的标准规格单元构成的大规模逻辑电路124的逻辑电路配置的自由度，提高连接容易性。
基于图8对本发明的第六实施例进行说明。
图8示出本发明的第六实施例的半导体存储装置的结构图。
在图8中，1101是图1中说明的半导体存储装置，1102是图3中说明的半导体存储装置，1103是图4中说明的半导体存储装置，因为各自结构、动作的说明相同，所以省略说明。
如上所述，除了构成多个所述存储阵列区域的所述数据输入输出电路的边之外的任意边彼此以多个所述半导体装置的任意组合可接触地配置，所以与第一、二、三实施例相同，能够增加以图9所示的标准规格单元构成的大规模逻辑电路的逻辑电路配置的自由度，并且还提高连接容易性。

Claims (33)

1.一种半导体存储装置，其中
具有：
存储阵列区域，以将存储单元排列为矩阵状的存储单元区域、选择指示所述存储单元区域的行以及列方向并从所选择指示的存储单元读写数据的多个电路、输入输出所读写的数据的数据输入输出电路的二维配置成为四角形的方式来构成；和
控制区域，以按照地址控制信号选择输出对所述行以及列方向进行指定的地址的地址输入电路、按照外部控制信号输出所述地址控制信号的控制电路、在待机时代替所述外部控制信号产生所述地址控制信号并进行所述存储单元区域的更新动作的更新电路、对所述地址输入电路、所述控制电路和所述更新电路进行时序调整的时序产生电路、使所述数据输入输出电路、所述地址输入电路、所述控制电路、所述更新电路和所述时序产生电路同步的时钟产生电路的二维配置成为四角形的方式来构成，
所述控制区域和所述存储阵列区域相互连接一侧的一边的长度无需一致。
2.如权利要求1记载的半导体存储装置，其中：
所述存储阵列区域和所述控制区域分离配置。
3.如权利要求1记载的半导体存储装置，其中：
所述存储阵列区域和所述控制区域接触，并且，从平面上看以凸形配置。
4.如权利要求3记载的半导体存储装置，其中：
所述控制区域能够与所述存储阵列区域的指定边的任意位置连接配置。
5.如权利要求1记载的半导体存储装置，其中：
在所述控制区域的不与所述存储阵列区域接触的至少两边上配置所述外部控制信号的端子。
6.如权利要求2记载的半导体存储装置，其中：
在所述控制区域的不与所述存储阵列区域接触的至少两边上配置所述外部控制信号的端子。
7.如权利要求3记载的半导体存储装置，其中：
在所述控制区域的不与所述存储阵列区域接触的至少两边上配置所述外部控制信号的端子。
8.如权利要求4记载的半导体存储装置，其中：
在所述控制区域的不与所述存储阵列区域接触的至少两边上配置所述外部控制信号的端子。
9.如权利要求1记载的半导体存储装置，其中：
构成所述控制区域的电路的电源布线结构，与构成在和所述控制区域相同衬底上的大规模逻辑电路的电源布线结构相同。
10.如权利要求2记载的半导体存储装置，其中：
构成所述控制区域的电路的电源布线结构，与构成在和所述控制区域相同衬底上的大规模逻辑电路的电源布线结构相同。
11.如权利要求3记载的半导体存储装置，其中：
构成所述控制区域的电路的电源布线结构，与构成在和所述控制区域相同衬底上的大规模逻辑电路的电源布线结构相同。
12.如权利要求4记载的半导体存储装置，其中：
构成所述控制区域的电路的电源布线结构，与构成在和所述控制区域相同衬底上的大规模逻辑电路的电源布线结构相同。
13.如权利要求2记载的半导体存储装置，其中：
构成所述控制区域的电路的电源，由构成在和所述控制区域相同衬底上的大规模逻辑电路供给。
14.如权利要求3记载的半导体存储装置，其中：
构成所述控制区域的电路的电源，由所述存储阵列区域供给。
15.如权利要求4记载的半导体存储装置，其中：
构成所述控制区域的电路的电源，由所述存储阵列区域供给。
16.如权利要求2记载的半导体存储装置，其中：
所述数据输入输出电路在所述控制区域和所述存储阵列区域分离的配置中被连接的一侧的存储阵列区域的指定边，能够在与所述控制区域连接的部分以外的任意部分配置数据输入输出端子。
17.如权利要求3记载的半导体存储装置，其中：
所述数据输入输出电路在所述控制区域和所述存储阵列区域接触的所述存储阵列区域的指定边，能够在与所述控制区域接触的部分以外的任意部分配置数据输入输出端子。
18.如权利要求4记载的半导体存储装置，其中：
所述数据输入输出电路在所述控制区域和所述存储阵列区域接触的所述存储阵列区域的指定边，能够在与所述控制区域接触的部分以外的任意部分配置数据输入输出端子。
19.如权利要求2记载的半导体存储装置，其中：
在所述控制区域和所述存储阵列区域分离的配置中被连接的一侧的存储阵列区域的指定边，在与所述控制区域连接的部分以外的任意部分配置有冗余救济地址数据设定端子。
20.如权利要求3记载的半导体存储装置，其中：
在所述控制区域和所述存储阵列区域接触的所述存储阵列区域的指定边，在与所述控制区域接触的部分以外的任意部分配置有冗余救济地址数据设定端子。
21.如权利要求4记载的半导体存储装置，其中：
在所述控制区域和所述存储阵列区域接触的所述存储阵列区域的指定边，在与所述控制区域接触的部分以外的任意部分配置有冗余救济地址数据设定端子。
22.一种半导体装置，其中
在权利要求3记载的半导体存储装置的所述凸形的每一单侧为凹的部分，配置大规模逻辑电路，该大规模逻辑电路构成在与所述控制区域相同的衬底上。
23.一种半导体装置，其中
在权利要求4记载的半导体存储装置的所述凸形的每一单侧为凹的部分，配置大规模逻辑电路，该大规模逻辑电路构成在与所述控制区域相同的衬底上。
24.一种半导体装置，其中
与权利要求20记载的半导体存储装置的所述冗余救济地址数据设定端子连接且构成在与所述控制区域相同的衬底上的冗余救济地址存储装置配置在所述凸形的每一单侧为凹的部分。
25.如权利要求1记载的半导体存储装置，其中：
所述控制区域能够控制多个所述存储阵列区域。
26.如权利要求2记载的半导体存储装置，其中：
所述控制区域能够控制多个所述存储阵列区域。
27.如权利要求3记载的半导体存储装置，其中：
所述控制区域能够控制多个所述存储阵列区域。
28.如权利要求4记载的半导体存储装置，其中：
所述控制区域能够控制多个所述存储阵列区域。
29.如权利要求2所述的半导体存储装置，其中
具有多个存储阵列区域，与多个所述存储阵列区域对应的所述控制区域配置为被多个所述存储阵列区域夹持。
30.如权利要求3所述的半导体存储装置，其中
具有多个存储阵列区域，与多个所述存储阵列区域对应的所述控制区域配置为被多个所述存储阵列区域夹持。
31.一种半导体存储装置，其中
具有多个权利要求2记载的半导体存储装置，除了构成多个所述存储阵列区域的所述数据输入输出电路的边之外的边之间相互连接配置。
32.一种半导体存储装置，其中
具有多个权利要求3记载的半导体存储装置，除了构成多个所述存储阵列区域的所述数据输入输出电路的边之外的边之间相互连接配置。
33.一种半导体存储装置，其中
具有多个权利要求4记载的半导体存储装置，除了构成多个所述存储阵列区域的所述数据输入输出电路的边之外的边之间相互连接配置。
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