JP2015529929A - メモリセルの分散されたサブブロックにアクセスすることを伴う装置および方法 - Google Patents

メモリセルの分散されたサブブロックにアクセスすることを伴う装置および方法 Download PDF

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Abstract

メモリセルの分散されたサブブロックにアクセスすることを伴う装置および方法が記載される。このような一方法では、メモリアレイ内のメモリセルの分散されたサブブロックが、同時アクセスを有効にされる。さらなる実施形態が記載される。【選択図】図６

Description

優先権出願
本願は、２０１２年８月２１日に出願された米国出願第１３／５９０，９２６号に対する優先権の利益を主張し、同出願はその全体が参照により本明細書に援用される。
集積回路（ＩＣ）に形成される半導体メモリデバイスは、携帯情報端末（ＰＤＡ）、ラップトップコンピュータ、携帯電話、およびデジタルカメラ等の多くの電子デバイスに使用される。
一部の実施形態を例示のために図示するが、添付の図面の図に限定するものではない。
本発明の様々な実施形態に係るメモリデバイスの形態の装置のブロック図である。 本発明の様々な実施形態に係るデコーダ回路の形態の装置の概略的回路図である。 本発明の様々な実施形態に係るメモリデバイスの形態の装置のブロック図である。 本発明の様々な実施形態に係る図３のメモリデバイスのブロック図である。 本発明の様々な実施形態に係る半導体構造の断面図である。 本発明の様々な実施形態に係る一方法のフロー図である。 本発明の様々な実施形態に係るメモリデバイスの形態の装置のブロック図である。
本文書において、メモリセル（セル）は、相変化メモリセル、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）メモリセル、または、例えば、電荷捕獲もしくはフローティングゲートを有するトランジスタ等の電荷貯蔵メモリセルを含むが、実施形態は、これらのセルのみに具体的に限定されない。各セルは、各状態が異なるデータを表す、複数の別個の異なる状態のうちの１つを記憶することができる多状態デバイスを備えてよい。「装置」は、回路、デバイス、またはシステム等の多くの構造のいずれかを指すことができる。
セル上のプログラミング動作、リード動作、または消去動作等の動作中に電流がセル内に流れ得る。複数のセルに同時にアクセスしており、かつセルが同じ領域内で互いに近い場合、相当量の電流がメモリアレイの１つの領域を流れ得る。領域の外側のセルは、領域内のセルにアクセスしているときに電流を引き込まなくてもよく、電流の不均衡がメモリアレイ内にノイズを引き起こし得る。
本発明者は、メモリアレイに分散しているセルの複数のサブブロックに同時にアクセスすることによって、上述の課題および他の課題に対処することができることを発見した。動作中にサブブロック内のセルを流れる電流は、その場合メモリアレイに分散される。
図１は、本発明の様々な実施形態に係るメモリデバイス１００の形態の装置のブロック図である。セルの略矩形の２次元アレイ１０２およびセンス／キャッシュ回路１０４が半導体基板１０６に形成されている。アレイ１０２内のセルは、サブブロック１１０，１１４，１１６，１１８，１２０，１２４，１２６，１２８，１３０，１３４，１３６，１３８，１４０，１４４，１４６，１４８に分割されている。サブブロック１１０〜１４８の各々は、１つ以上のアクセス線（例えば、ワード線、図示せず）によってアクセスされ、センス／キャッシュ回路１０４に結合された１本以上のデータ線（図示せず）にデータを提供し得る２つ以上のセルを含む。例えば、サブブロック１１０は、セル１４９を含む。各サブブロック１１０〜１４８には、数千のセルが含まれてよい。セルの３次元アレイは、相互に積層されたアレイ１０２など、セルの２次元アレイを複数含んでよい。
図に示すアレイ１０２は、サブブロックの４つの行に分割され、アレイ１０２内のサブブロックの各行は、サブブロック１１０〜１４８のうちの４つを含むサブアレイを構成する。図示されるアレイ１０２はまた、サブブロック１１０〜１４８の４つの列に分割される。サブブロック１１０〜１４８の境界が図１において横線および縦線によって示される。
アレイ１０２内のサブブロック１１０〜１４８の各々は、座標系における第１座標および第２座標を基準にして定義され得る位置を有する。例えば、各サブブロックは、デカルト座標系の基準位置（例えば、原点）からｘ座標およびｙ座標を基準にして２次元アレイ内に位置し得る。サブブロックは、極座標系等の他の座標系に従ってアレイ１０２内に位置してもよい。例えば、サブブロックは、アレイ１０２の隅からの動径座標およびアレイ１０２の境界からの角度座標によってアレイ１０２内に位置してもよい。
サブブロック１１０〜１４８の各々は、本発明の一実施形態に少なくとも従って、例えば、約８００マイクロメートル×約２００ナノメートルの寸法を有してよい。サブブロックは、サブブロック１１０の左下隅の原点を有するデカルト座標系に従ってアレイ１０２内に位置し得る。サブブロック１１０，１２８，１３６，１４４の水平境界は、例えば、原点から約８００マイクロメートルのｘ座標１５２にある。サブブロック１１４，１２０，１３８，１４６は、ｘ座標１５２とｘ座標１５４との間であり、例えば原点から約１６００マイクロメートルである。サブブロック１１６，１２４，１３０，１４８は、ｘ座標１５４とｘ座標１５６との間であり、例えば原点から約２４００マイクロメートルである。サブブロック１１８，１２６，１３４，１４０は、ｘ座標１５６とｘ座標１５８との間であり、例えば原点から約３２００マイクロメートルである。サブブロック１１０，１２０，１３０，１４０の垂直境界は、例えば、原点から約２００ナノメートルのｙ座標１６２にある。サブブロック１１４，１２４，１３４，１４４は、ｙ座標１６２と例えば原点から約４００ナノメートルのｙ座標１６４との間である。サブブロック１１６，１２６，１３６，１４６は、ｙ座標１６４とｙ座標１６６との間であり、例えば原点から約６００ナノメートルである。サブブロック１１８，１２８，１３８，１４８は、ｙ座標１６６とｙ座標１６８との間であり、例えば原点から約８００ナノメートルである。
アレイ１０２内のセルのブロック内のすべてのセル（ブロックがサブブロックの群を含む）は、同時アクセスを有効にされる。ブロックの外側のセルは、ブロック内のセルが例えば、プログラミング動作、リード動作、または消去動作中などにアクセスされるときにアクセスを有効にされない。図に示した実施形態では、セルの各ブロックは、デコーダ回路によって有効にされ得、アレイ１０２に分散しているサブブロック１１０〜１４８のうちの４つを含む。
図２は、本発明の様々な実施形態に係るデコーダ回路２００の形態の装置の概略的回路図である。サブブロック１１０〜１４８の各々の中のセルは、デコーダ回路２００等のデコーダ回路内の復号信号に応答して選択的に作動された論理ゲート等、イネーブル回路によって提供される（例えば、生成される）ブロックイネーブル信号によってアクセスを有効にされ得る。デコーダ回路２００は、アレイ１０２内のサブブロック１１０〜１４８のうちの２つのセルのアクセスを有効にすることができ、サブブロック１１０〜１４８のうちの他の２つのセルは、ほぼ同様のデコーダ回路（図示せず）によって同時にアクセスを有効にされ得る。例えば、ブロックイネーブル信号は、サブブロック内のセルに結合されたアクセス線がプログラミング電圧、リード電圧、または消去電圧を受信することを有効にすることができる。
サブブロック１１８，１２８，１３８，１４８は、アレイ１０２内の第１のサブアレイを構成し、サブブロック１１８，１２８，１３８，１４８の各々の中のセルは、ＡＮＤゲート２０２，２０４，２０６，２０８等の論理ゲート等の４つのそれぞれの回路のうちの１つからのブロックイネーブル信号によって有効にされ得る。ＡＮＤゲート２０２〜２０８の各々は、相補的復号信号ａ０，ａ１それぞれを搬送する２本の線２１２，２１４のうちの１つに結合された第１の入力を含む。復号信号ａ０，ａ１のうちの１つがＨＩＧＨであり、復号信号ａ０，ａ１のうちの１つがＬＯＷである。ＡＮＤゲート２０２〜２０８の各々は、相補的復号信号ｂ０，ｂ１それぞれを搬送する２本の線２１６，２１８のうちの１つに結合された第２の入力を含む。復号信号ｂ０，ｂ１のうちの１つがＨＩＧＨであり、復号信号ｂ０，ｂ１のうちの１つがＬＯＷである。ＡＮＤゲート２０２〜２０８の入力は、ＡＮＤゲート２０２〜２０８のうちの１つのみが一度に第１のサブアレイ内のサブブロック１１８，１２８，１３８，１４８のうちの１つのみを有効にするように、ＨＩＧＨのブロックイネーブル信号を提供するようなパターンで線２１２〜２１８に結合される。復号信号ａ０，ａ１，ｂ０，ｂ１は、メモリ要求内のアドレスに基づいて、サブブロック１１８，１２８，１３８，１４８のうちの１つを選択するように提供される。
サブブロック１１６，１２６，１３６，１４６は、アレイ１０２内の第２のサブアレイを構成し、サブブロック１１６，１２６，１３６，１４６の各々の中のセルは、４つそれぞれのＡＮＤゲート２３２，２３４，２３６，２３８のうちの１つからのブロックイネーブル信号によって有効にされ得る。ＡＮＤゲート２３２〜２３８の各々は、それぞれ、復号信号ａ０，ａ１を搬送する２本の線２１２，２１４のうちの１つに結合された第１の入力を含む。ＡＮＤゲート２３２〜２３８の各々は、それぞれ、復号信号ｂ０，ｂ１を搬送する２本の線２１６，２１８のうちの１つに結合された第２の入力を含む。ＡＮＤゲート２３２〜２３８の入力は、ＡＮＤゲート２３２〜２３８のうちの１つのみが一度に第２のサブアレイ内のサブブロック１１６，１２６，１３６，１４６のうちの１つのみを有効にするように、ＨＩＧＨのブロックイネーブル信号を提供するようなパターンで線２１２〜２１８に結合される。復号信号ａ０，ａ１，ｂ０，ｂ１は、有効にされたサブブロック１１８，１２８，１３８，１４８，１１６，１２６，１３６，１４６のうちの１つ以上を無効にするとともに、有効にされなかったサブブロック１１８，１２８，１３８，１４８，１１６，１２６，１３６，１４６のうちの１つ以上を有効にするために変更され得る。
図１を参照すると、デコーダ回路２００の動作は、サブブロック１１０，１１４，１１６，１１８内のセルの同時アクセスを有効にすることができるが、サブブロック１２０，１２４，１２６，１２８，１３０，１３４，１３６，１３８，１４０，１４４，１４６，１４８のセルは、メモリ動作中にアクセスを有効にされない。各有効にされたサブブロック１１０は、他の有効にされたサブブロック１１４，１１６，１１８のいずれかのｘ座標およびｙ座標と同じではないｘ座標およびｙ座標を有する。例えば、セル１４９を含むサブブロック１１０は、０〜８００マイクロメートルのｘ座標を有してよく、サブブロック１１４，１１６，１１８は各々、８００マイクロメートルを超えるｘ座標を有する。セル１４９を含むサブブロック１１０は、０〜２００ナノメートルのｙ座標を有してよく、サブブロック１１４，１１６，１１８は各々、２００ナノメートルを超えるｙ座標を有する。
各有効にされたサブブロック１１０，１１４，１１６，１１８は、別の有効にされたサブブロックを含まないメモリデバイス１００内のサブブロックの行にあり、別の有効にされたサブブロックを含まないサブブロックの列にある。サブブロックの各行は、一度に１つの有効にされたサブブロックのみを含み、サブブロックの各列は、一度に１つの有効にされたサブブロックのみを含む。有効にされたサブブロック１１０，１１４，１１６，１１８は、アクセスを有効にされないサブブロック１２０，１２４，１２６，１２８，１３０，１３４，１３６，１３８，１４０，１４４，１４６，１４８によって互いに分離される。有効にされたサブブロック１１０，１１４，１１６，１１８の各々は、アクセスを有効にされないサブブロックのみに隣接する。
図３は、本発明の様々な実施形態に係るメモリデバイス３００の形態の装置のブロック図である。メモリデバイス３００は、３次元であり、ともに積層されるセルの４つの略矩形の２次元アレイ３０２，３０４，３０６，３０８を備える。アレイ３０２，３０４，３０６，３０８は、明瞭になるように分離されて示される。メモリデバイス３００はまた、センス／キャッシュ回路３１０を備える。アレイ３０２，３０４，３０６，３０８、ならびにセンス／キャッシュ回路３１０は、半導体基板（図示せず）上に形成される。一部の実施形態では、アレイ３０２は基板上に形成され得、その後アレイ３０４がアレイ３０２の上に形成され、その後アレイ３０６がアレイ３０４の上に形成され、その後アレイ３０８がアレイ３０６の上に形成される。このように、アレイ３０２，３０４，３０６，３０８のスタックが基板の上に形成される。
アレイ３０２，３０４，３０６，３０８内のセルは、セルのサブブロック内に配列される。サブブロックの境界は、図３において横線および縦線によって示される。各アレイ３０２，３０４，３０６，３０８は、４行のサブブロックおよび１６列のサブブロックを含み、各アレイ３０２，３０４，３０６，３０８内のセルのサブブロックが合計６４個になる。サブブロックの各々は、アレイ３０２，３０４，３０６，３０８のうちの１つにおいて１行のサブブロックおよび１列のサブブロック内に位置する。アレイ３０２，３０４，３０６，３０８内のサブブロックの各行は、サブブロックの１６個を含むサブアレイを構成する。サブブロックは、各アレイ３０２，３０４，３０６，３０８内の各サブブロックが他のアレイ３０２，３０４，３０６，３０８内の対応するサブブロックの真下および／または真上であるように、アレイ３０２，３０４，３０６，３０８のすべてにおいて実質的に同じ寸法を有する。
アレイ３０２，３０４，３０６，３０８内のブロック内のすべてのセルは、同時アクセスを有効にされる。ブロックの外側のセルは、ブロック内のセルが例えば、プログラミング動作、リード動作、または消去動作中などにアクセスを有効にされるとき、アクセスを有効にされない。メモリデバイス３００内の各ブロックは、デコーダ回路（図示せず）によって有効にされ得、かつアレイ３０２，３０４，３０６，３０８に分散しているアレイ３０２，３０４，３０６，３０８の各々において４つのサブブロックを含む。ブロックは、それぞれのアレイ３０２，３０４，３０６，３０８内に同じ位置を有するサブブロックを含んでよい。ブロックは、アレイ３０２内にサブブロック３２０，３２２，３２４，３２６を、アレイ３０４内にサブブロック３４０，３４２，３４４，３４６を、アレイ３０６内にサブブロック３６０，３６２，３６４，３６６を、アレイ３０８内にサブブロック３８０，３８２，３８４，３８６を、それぞれ含んでよい。サブブロック３２０，３４０，３６０，３８０は、それぞれのアレイ３０２，３０４，３０６，３０８内の同じ位置を占める。サブブロック３２２，３４２，３６２，３８２は、それぞれのアレイ３０２，３０４，３０６，３０８内の同じ位置を占める。サブブロック３２４，３４４，３６４，３８４は、それぞれのアレイ３０２，３０４，３０６，３０８内の同じ位置を占める。サブブロック３２６，３４６，３６６，３８６は、それぞれのアレイ３０２，３０４，３０６，３０８内の同じ位置を占める。
図４は、本発明の様々な実施形態に係る図３のメモリデバイス３００のブロック図である。セルのブロックは、アレイ３０２内にサブブロック４２１，４２３，４２７，４２９を、アレイ３０４内にサブブロック４４１，４４３，４４５，４４７を、アレイ３０６内にサブブロック４６１，４６３，４６７，４６９を、アレイ３０８内にサブブロック４８１，４８３，４８５，４８７を、それぞれ含んでよい。
アレイ３０２内のサブブロック４２１，４２３，４２７，４２９は、アレイ３０４内のサブブロック４４１，４４３，４４５，４４７と同じ位置を占めない。アレイ３０４内のサブブロック４４１，４４３，４４５，４４７は、アレイ３０６内のサブブロック４６１，４６３，４６７，４６９と同じ位置を占めない。アレイ３０６内のサブブロック４６１，４６３，４６７，４６９は、アレイ３０８内のサブブロック４８１，４８３，４８５，４８７と同じ位置を占めない。したがって、ブロックを形成するサブブロックは、サブブロックがスタックにおいて対応するアレイ内の同じ位置を占めるか、または占めないように選択され得る。多くの配列が可能である。
図５は、本発明の様々な実施形態に係る半導体構造５００の断面図である。半導体構造５００は、図１に示したメモリデバイス１００の一部を備えてよい。半導体構造５００は、電荷貯蔵デバイスの４つのストリング５０６を含み、各ストリング５０６は、別個のデータ線５１０に接続されている。ストリング５０６は、単一のコモンソース５１４に結合されている。ストリング５０６は、ｐ型シリコン基板５２４の上に形成され、コモンソース５１４の電位は、基板５２４内のトランジスタ（例えば、相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタ）の動作によって制御される。
基板５２４にｎ型シリコンウェル５３０が形成されている。第１のｐ＋型拡散領域５３４および第２のｐ＋型拡散領域５３８がｎ型シリコンウェル５３０内に形成される。第１のｐ＋型拡散領域５３４は、電源電圧Ｖｃｃノードに結合され、第２のｐ＋型拡散領域５３８は、コモンソース５１４に結合されている。第１のポリシリコンゲート５４０は、電源電圧Ｖｃｃノードとコモンソース５１４との間にｐチャネルトランジスタを形成するように、第１のｐ＋型拡散領域５３４と第２のｐ＋型拡散領域５３８との間で基板５２４の上に形成されている。
基板５２４に、第１のｎ＋型拡散領域５５２および第２のｎ＋拡散領域５５６が形成されている。第１のｎ＋型拡散領域５５２は、コモンソース５１４に結合され、第２のｎ＋型拡散領域５５６は、基準電圧Ｖｓｓノード（例えば、接地電圧）に結合される。基準電圧Ｖｓｓノードとデータ線５１４との間にｎチャネルトランジスタを形成するように、基板５２４上の第１のｎ＋型拡散領域５５２と第２のｎ＋型拡散領域５５６との間に第２のポリシリコンゲート５６０が形成されている。
第１のポリシリコンゲート５４０および第２のポリシリコンゲート５６０は、二酸化シリコン（図示せず）等の誘電体によって基板５２４から分離される。コモンソース５１４に実質的に直交するデータ線５１０の断面図が示される。図５のデータ線５１０は、実質的に正方形であるが、異なる形状を有してよい。基板５２４内のＣＭＯＳトランジスタは、コモンソース５１４から基準電圧Ｖｓｓノードに電流を引き込むことができ、セルのアレイに分散している。本発明の様々な実施形態に係るセルのアレイの動作は、メモリデバイス１００に電流をより均等に分散するように、本明細書に記載されるように動作することによって電源電圧Ｖｃｃノードおよび基準電圧Ｖｓｓノード内のノイズを低減することができる。
図６は、本発明の様々な実施形態に係る一方法６００のフロー図である。ブロック６１０では、方法６００が開始する。ブロック６２０では、おそらくコマンドおよびアドレスを含むメモリ要求が、メモリデバイス等の装置で受信される。ブロック６３０では、装置内のメモリセルの分散されたサブブロックがメモリ要求に応答して有効にされるが、メモリデバイス内のセルの他のブロックは有効にされない。図１を参照すると、例えば、サブブロック１１０，１１４，１１６，１１８は、同時アクセスを有効にされ得るが、サブブロック１２０，１２４，１２６，１２８，１３０，１３４，１３６，１３８，１４０，１４４，１４６，１４８は、アクセスを有効にされない。ブロック６４０では、メモリ要求は、有効にされたサブブロック１１０，１１４，１１６，１１８内のセルをプログラムし、リード、または消去するためにコントローラによって実行される。ブロック６５０では、方法６００が終了する。方法６００は、電源電圧ノードおよび基準電圧ノード内のノイズを低減するようにメモリデバイスにわたって電流をより均等に分散させる。様々な実施形態は、図６に示したものより多いかまたは少ないアクティビティを有してよい。一部の実施形態では、図６のアクティビティは、繰り返され、互いに置き換えられ、および／または連続もしくは並行して実施されてもよい。
図７は、本発明の様々な実施形態に係るメモリデバイス７００の形態の装置のブロック図である。メモリデバイス７００は、制御信号線７０５上の複数の制御信号を受信するように制御バス７０４に結合されている。メモリデバイス７００はまた、アドレス信号線７０７上のアドレス信号Ａ０〜Ａｘを受信するようにアドレスバス７０６に、かつデータ信号を送受信するようにデータバス７０８に結合されている。別個の物理的バスに受信されるように示されるが、データ信号は、同じ物理的バスに多重送信され、受信され得る。
メモリデバイス７００は、行および列で配列され得るセルの１つ以上のアレイ７１０を含む。アレイ７１０のセルは、本発明の様々な実施形態に係るＤＲＡＭセル、相変化セル、または電荷貯蔵セル（例えば、フローティングゲートトランジスタまたは電荷捕獲トランジスタを有するフラッシュメモリ）を備えてよい。メモリデバイス７００は、ＮＡＮＤメモリデバイスを備えてよい。アレイ７１０は、メモリデバイス７００の一部として単一のダイまたは複数のダイに存在するセルの複数のバンクおよびブロックを含んでよい。アレイ７１０内のセルは、シングルレベルセル（ＳＬＣ）もしくはマルチレベルセル（ＭＬＣ）のセル、またはこれらの組み合わせであり得る。アレイ７１０は、本発明の様々な実施形態に従って、図１に示されるセルのアレイ１０２を、図３および４に示されるセルのアレイ３０２，３０４，３０６，３０８を含んでよい。
アドレス回路７１２は、アドレス信号線７０７に受信されたアドレス信号Ａ０〜Ａｘをラッチすることができる。アドレス信号Ａ０〜Ａｘは、アレイ７１０内に記憶されたデータにアクセスするように行デコーダ７１６および列デコーダ７１８によって復号され得る。メモリデバイス７００は、センス／キャッシュ回路７２２内のセンスデバイスを用いてアレイ７１０内のセルの電圧または電流変化を検知することによって、アレイ７１０内のデータを読み出すことができる。行デコーダ７１６は、本発明の様々な実施形態に従って図２に示されるデコーダ回路２００を備えてよい。センス／キャッシュ回路７２２は、本発明の様々な実施形態に従って、図１に示されるセンス／キャッシュ回路１０４、ならびに図３，４に示されるセンス／キャッシュ回路３１０を備えてよい。
データ入力および出力（Ｉ／Ｏ）回路７２６は、データバス７０８に結合された外部（例えば、データＩ／Ｏ）ノード７２８上で双方向データ通信を実装する。Ｉ／Ｏ回路７２６は、本発明の様々な実施形態に係るＮ個のドライバおよび受信器回路７４０を含む。メモリデバイス７００は、アレイ７１０へデータを書き込み、および／またはアレイ７１０からデータを消去することなど、メモリデバイス７００の動作を支持するように構成されるコントローラを含む。コントローラは、例えば、アレイ７１０および／またはメモリデバイス７００の他の構成要素のいずれかもしくはすべてを含むものと同じまたは異なるダイに制御回路７４２（例えば、状態機械を実装するように構成される）を備えてよい。コントローラは、制御回路７４２、ファームウェア、ソフトウェア、または前述のいずれかもしくはすべての組み合わせを備えてよい。センス／キャッシュ回路７２２とＩ／Ｏ回路７２６との間でＮ本の信号線７４６上でデータが伝達され得る。メモリ要求は、制御信号およびアドレス信号Ａ０〜Ａｘ内で受信されることができ、コントローラによって実行されることができる。
各ドライバおよび受信器回路７４０は、ドライバ回路７５０を備えてよい。制御信号がドライバ回路７５０に（例えば、制御回路７４２に結合される制御論理回路７６８を通じて）提供され得る。制御論理回路７６８は、線７７０，７７２上でドライバ回路７５０に制御信号を提供することができる。
本明細書に記載の装置および方法は、メモリ動作中にアレイ内のノイズを低減するようにセルのアレイにわたって電流を分散させることができる。これは、大幅な性能向上およびより確実な動作につながり得る。
例示的な構造および方法を記載した。特定の実施形態を記載したが、これらの実施形態に様々な修正および変更が行われてもよいことが明らかであろう。したがって、本明細書および図面は、限定的意味ではなく例示的意味において見なされるべきである。
読者が技術的開示の本質を速やかに理解できるように要約を求める、米国特許法施行規則第１．７２条（ｂ）に従い、開示内容の要約が提供される。特許請求の範囲を解釈または限定するために使用されないという理解に基づいて要約を示す。加えて、前述の発明を実施するための形態においては、様々な特徴が本開示を簡素化するために単一の実施形態においてまとめられることが分かり得る。本開示の方法は、特許請求の範囲を限定するものと解釈されるべきではない。したがって、以下の特許請求の範囲は、各請求項が別個の実施形態として独自に存在する状態で、本明細書において発明を実施するための形態に援用される。

Claims (29)

  1. メモリセルの第１サブブロックとメモリセルの第２サブブロックとに同時にアクセスすることを含み、メモリセルの前記第１サブブロックと前記第２サブブロックとは、メモリアレイに分散している、方法。
  2. メモリセルの第１サブブロックとメモリセルの第２サブブロックとに同時にアクセスすることが、第１座標および第２座標を有する前記第２サブブロックにアクセスすることと同時に、第１座標および第２座標を有する前記第１サブブロックにアクセスすることを含み、前記第１サブブロックの前記第１座標および前記第２座標が、前記第２サブブロックの前記第１座標および前記第２座標と同一ではない、請求項１に記載の方法。
  3. メモリセルの第１サブブロックとメモリセルの第２サブブロックとに同時にアクセスすることが、前記第１サブブロックと前記第２サブブロックとに同時にアクセスすることを含み、前記第１サブブロックは、前記第２サブブロックのｘ座標およびｙ座標と同じではないｘ座標およびｙ座標を有し、前記ｘ座標および前記ｙ座標は、デカルト座標系の一部である、請求項１に記載の方法。
  4. メモリセルの第１サブブロックとメモリセルの第２サブブロックとに同時にアクセスすることは、前記第１サブブロックと前記第２サブブロックとに同時にアクセスするとを含み、前記第１サブブロックは、前記第２サブブロックの動径座標および角度座標と同じではない動径座標および角度座標を有する、請求項１に記載の方法。
  5. 装置においてメモリ要求を受信することと、
    前記装置において前記メモリ要求を実行することを含み、前記実行が、
    メモリセルのサブブロックの行および列を含むメモリアレイのメモリセルの第１サブブロック内の第１データにアクセスすることと、
    前記第１データにアクセスする際に同時に、前記メモリアレイのメモリセルの第２サブブロック内の第２データにアクセスすることであって、前記第２サブブロックは、前記第１サブブロックを含まない前記メモリアレイのサブブロックの行およびサブブロックの列にある、アクセスすることとを含む
    方法。
  6. 前記第１データにアクセスすることは、前記第１データを前記第１サブブロックのメモリセルに書き込むことを含み、前記第２データにアクセスすることは、前記第２データを前記第２サブブロックのメモリセルに書き込むことを含む、請求項５に記載の方法。
  7. 前記第１データにアクセスすることは、前記第１サブブロックのメモリセルから前記第１データを読み出すことを含み、前記第２データにアクセスするステップは、前記第２サブブロックのメモリセルから前記第２データを読み出すことを含む、請求項５に記載の方法。
  8. 前記第１データにアクセスすることは、前記第１サブブロックのメモリセルから前記第１データを消去することを含み、前記第２データにアクセスすることは、前記第２サブブロックのメモリセルから前記第２データを消去することを含む、請求項５に記載の方法。
  9. 前記メモリ要求を実行することは、前記第１データおよび前記第２データへのアクセス中に同時に、前記メモリアレイのメモリセルの第３サブブロック内の第３データにアクセスすることをさらに含み、前記第３サブブロックは、前記メモリアレイ内の前記第１サブブロックとは異なるサブブロックの行および異なるサブブロックの列にある、請求項５に記載の方法。
  10. メモリアレイ内のメモリセルの複数のサブブロックに同時にアクセスすることを含み、前記アクセスされるサブブロックは、前記メモリアレイ内のアクセスされていないサブブロックによって互いに分離されている、方法。
  11. メモリセルの複数のサブブロックにアクセスすることは、電荷貯蔵セルの複数のサブブロックに同時にアクセスすることをさらに含む、請求項１０に記載の方法。
  12. メモリセルの複数のサブブロックにアクセスすることは、メモリセルの２次元アレイ内のメモリセルの複数のサブブロックにアクセスすることをさらに含む、請求項１０に記載の方法。
  13. メモリセルの複数のサブブロックにアクセスすることは、メモリセルの３次元アレイ内のメモリセルの複数のサブブロックにアクセスすることをさらに含む、請求項１０に記載の方法。
  14. メモリアレイ内のメモリセルの複数のサブブロックの同時アクセスを有効にする方法であって、前記有効にされたサブブロックの各々は、アクセスを有効にされていないメモリアレイ内のメモリセルのサブブロックのみに隣接する、方法。
  15. 複数のサブブロックを有効にすることは、デコーダ回路内の複数の復号信号に応答して、各有効にされたサブブロックにイネーブル信号を提供することをさらに含む、請求項１４に記載の方法。
  16. 有効にされたサブブロックを無効にするとともに、有効にされなかったサブブロックを有効にするように、前記復号信号を変更することをさらに含む、請求項１５に記載の方法。
  17. 複数のサブブロックを有効にすることは、メモリセルの複数のサブアレイを含むメモリアレイ内の各サブアレイ内のメモリセルの１つのサブブロックを有効にすることをさらに含み、各サブアレイは、メモリセルの複数のサブブロックを含む、請求項１４に記載の方法。
  18. 複数のサブブロックを有効にすることは、プログラミング電圧、リード電圧、または消去電圧を受信するように、前記サブブロック内の前記メモリセルに結合されたアクセス線を有効にすることをさらに含む、請求項１４に記載の方法。
  19. メモリセルのアレイ内のメモリセルの複数のサブブロックと、
    複数のイネーブル回路を備えるデコーダ回路と
    を備え、各イネーブル回路は、複数の復号信号線に結合されて、前記復号信号に応答してイネーブル信号を提供し、前記イネーブル信号は、前記サブブロックの部分集合のアクセスを有効にし、前記有効にされたサブブロックは、前記セルのアレイに分散している、
    装置。
  20. 前記有効にされたサブブロックは、前記イネーブル回路によって有効にされないサブブロックのみに隣接する、請求項１９に記載の装置。
  21. 前記イネーブル回路は、論理ゲートを備え、各論理ゲートは、前記復号信号のうちの少なくとも１つに結合された少なくとも１つの入力を備える、請求項１９に記載の装置。
  22. 各イネーブル回路は、ＡＮＤゲートを備える、請求項１９に記載の装置。
  23. 前記メモリセルのアレイは、複数のサブアレイを備え、各サブアレイは、複数の前記サブブロックを含み、各サブアレイは、一度に１つの有効にされたサブブロックのみを含むものである、請求項１９に記載の装置。
  24. 前記メモリセルのアレイは、前記サブブロックの行および列を含み、サブブロックの各行は、一度に１つの有効にされたサブブロックのみを含み、サブブロックの各列は、一度に１つの有効にされたサブブロックのみを含む、請求項１９に記載の装置。
  25. 各メモリセルは、電荷捕獲トランジスタを備える、請求項１９に記載の装置。
  26. 各メモリセルは、フローティングゲートトランジスタを備える、請求項１９に記載の装置。
  27. 前記装置は、システムを備える、請求項１９に記載の装置。
  28. 前記装置は、メモリデバイスを備える、請求項１９に記載の装置。
  29. ３次元メモリアレイ内のメモリセルの複数の２次元アレイの各々に対して、それぞれの２次元アレイ内のメモリセルの複数のサブブロックに同時にアクセスすることを含み、前記アクセスされるサブブロックは、アクセスされていない前記アレイ内のサブブロックによって互いに分離され、
    前記３次元アレイ内の前記アクセスされるサブブロックは、前記２次元アレイの各々の中の同じ位置を占める、
    方法。
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