JP4458584B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は半導体記憶装置に関し、特に、ロジックデバイスおよびマイクロプロセッサなどのロジック回路との混載に適した半導体記憶装置に関する。より特定的には、ロジック混載ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）の読出動作時のサイクルタイムを短縮するための半導体記憶装置の構成に関する。
【０００２】
【従来の技術】
近年、ＤＲＡＭとロジックデバイスまたはマイクロプロセッサとを同一半導体基板上に集積化するＤＲＡＭシステムＬＳＩ（大規模集積回路装置）が普及してきている。このＤＲＡＭ内蔵システムＬＳＩは、従来の個別のＤＲＡＭとロジックデバイスとをプリント基板上にはんだ付けしたシステムと比べて以下のような利点がある。
【０００３】
（１） 個別ＤＲＡＭのピン端子を考慮する必要がないため、ＤＲＡＭとロジックとの間のデータバス幅を大きく取ることができ、データ転送速度を向上することができるためシステム性能が向上する、
（２） 半導体基板上に形成されるデータバスは、プリント基板上の配線と比較して寄生容量が小さく、信号線の充放電電流を少なくすることができるため、データ転送時に消費される動作電力の低減が可能である、および
（３） パッケージが単一化されること、およびプリント基板上のデータバス配線および制御信号配線を削減することができ、プリント基板上の占有面積を小さくすることができる。
【０００４】
図１９は、従来のＤＲＡＭ内蔵システムＬＳＩの構成の一例を示す図である。
図１９において、このＤＲＡＭ内蔵システムＬＳＩは、ロジック回路ＬＧとＤＲＡＭマクロとが同一半導体基板ＣＨ上に集積化される。
【０００５】
このＤＲＡＭマクロは、各々が行列状に配置される複数のメモリセルを有するメモリセルアレイＭＡ０およびＭＡ１と、メモリアレイＭＡ０およびＭＡ１のそれぞれに対応して設けられ、対応のメモリアレイＭＡ０およびＭＡ１のアドレス指定された行を選択するためのロウデコーダＸＤ０およびＸＤ１と、メモリアレイＭＡ０およびＭＡ１のそれぞれに対応して設けられ、メモリアレイＭＡ０およびＭＡ１のアドレス指定された列を選択するためのコラムデコーダＹＤ０およびＹＤ１と、コラムデコーダＹＤ０およびＹＤ１により選択されたメモリセル列とデータの授受を行なうためのデータパスＤＰ０およびＤＰ１と、メモリアレイＭＡ０およびＭＡ１へのデータアクセス動作を制御するための制御回路ＣＧとを含む。
【０００６】
データパスＤＰ０およびＤＰ１は、データバスＤＢ０およびＤＢ１を介してロジック回路ＬＧに結合され、また制御回路ＣＧは、制御バスＣＴＢを介してロジック回路ＬＧに結合される。図１９において、データバスＤＢ０およびＤＢ１の各々は、１２８ビットの書込データおよび１２８ビットの読出データを別々に伝達する。
【０００７】
図２０は、図１９に示すメモリアレイＭＡ０およびＭＡ１の構成を概略的に示す図である。これらのメモリアレイＭＡ０およびＭＡ１は、同一構成を有するため、図２０においては、これらを１つのメモリアレイＭＡと総称的に示す。
【０００８】
メモリアレイＭＡは、行列状に配置される複数のメモリセルブロックＭＣＢを含む。これらのメモリセルブロックＭＣＢには、明確には示さないが、メモリセルが行列状に配置される。メモリセルブロックＭＣＢのそれぞれに対応して、対応のメモリセルブロックとデータの授受を行なうためのローカルＩＯ線対群ＬＩＯｓが設けられる。ローカルＩＯ線対ＬＩＯは、互いに相補な信号を伝達する。
【０００９】
メモリセルブロックＭＣＢのそれぞれに対応してセンスアンプ群ＳＡｓが配置される。センスアンプ群ＳＡｓは、シェアードセンスアンプ構成を有し、列方向において隣接するメモリセルブロックにより共有される。これらのセンスアンプ群ＳＡｓは、対応のメモリセルブロックの各列に対応して設けられるセンスアンプ回路ＳＡを含み、活性化時においてアドレス指定されたメモリセルの列のデータの検知、増幅およびラッチを行なう。センスアンプ群ＳＡｓは、対応のローカルＩＯ線対群ＬＩＯｓと選択的に結合される。
【００１０】
行方向に整列して配置されるメモリセルブロックＭＣＢに共通に、ワード線群ＷＲｓが配置される。動作時においては１つの行ブロック（行方向に整列して配置される複数のメモリセルブロックで構成されるブロック）に含まれるワード線群ＷＬｓのうち１つのワード線ＷＬが選択状態へ駆動される。
【００１１】
行方向において隣接するメモリセルブロックの間の領域およびメモリセルブロック外の領域（これらの領域をブロック間領域と称す）に、列方向に延在するグローバルＩＯ線対ＧＩＯ０〜ＧＩＯ１２７が配置される。列方向に整列するメモリセルブロックに共通に、４つのグローバルＩＯ線対が配置される。各メモリセルブロックに対しては４対のローカルＩＯ線対群ＬＩＯｓが配置されており、１つの行ブロックにおいて各メモリセルブロックＭＣＢに対応して設けられる４対のローカルＩＯ線対群ＬＩＯｓがそれぞれ、ＩＯスイッチＩＯＳＷを介して対応のグローバルＩＯ線対に結合される。
【００１２】
グローバルＩＯ線対ＧＩＯ０〜ＧＩＯ１２７の各々は、相補信号を伝達し、かつ図１９に示すデータパスに結合され、データパス内の読出／書込回路を介してロジック回路ＬＧに結合される。
【００１３】
グローバルＩＯ線対ＧＩＯ０〜ＧＩＯ１２７と同一配線層に、メモリアレイＭＡ上にわたって列方向に延在して列選択線ＣＳＬが配置される。列選択線群ＣＳＬｓは、列方向に整列して配置されるメモリセルブロックＭＣＢにより共有されるＩＯスイッチＩＯＳＷにより、選択された行ブロックのローカルＩＯ線対群ＬＩＯｓがグローバルＩＯ線対ＧＩＯ０〜ＧＩＯ１２７に結合されており、非選択の行ブロックのローカルＩＯ線対群ＬＩＯｓは、グローバルＩＯ線対群ＧＩＯ０−ＧＩＯ１２７から分離される。したがって、各列ブロック（列方向に整列して配置されるメモリセルブロックにより構成されるブロック）において４列が同時に選択され、４つのローカルＩＯ線対ＬＩＯがそれぞれ、対応のグローバルＩＯ線対に結合される。
【００１４】
【発明が解決しようとする課題】
図２１は、従来のＤＲＡＭマクロにおける読出動作に関連する回路の配置および制御信号の流れを説明するブロック図である。
【００１５】
図２１においては、メモリアレイ上において、制御回路から見て最遠点に位置するセンスアンプＳＡｆに接続されるメモリセルからデータを読出す場合と、最近点に位置するセンスアンプＳＡｎに接続されるメモリセルからデータを読出す場合との間におけるアクセス時間の差異について検討する。
【００１６】
最遠点のセンスアンプＳＡｆは、コラム選択線ＣＳＬｆによって選択的にローカルＬＩＯｆと結合され、ローカルＬＩＯｆに読出されたデータは、対応するグローバルＩＯ線対ＧＩＯｆに伝達される。センスアンプＳＡｆとの結合によってグローバルＩＯ線対ＧＩＯｆに生じた電位差は、プリアンプＰＡｆによって増幅され読出データが取出される。
【００１７】
同様に、最近点のセンスアンプＳＡｎは、コラム選択線ＣＳＬｎによって選択的にローカルＩＯ線対ＬＩＯｎを介してグローバルＩＯ線対ＧＩＯｎと結合される。センスアンプＳＡｎとの結合によってグローバルＩＯ線対ＧＩＯｎに生じた電位差は、プリアンプＰＡｎで増幅され、読出データとして取出される。
【００１８】
なお、以下明細書中において、各信号線、制御信号および回路のうちで添字”ｆ”が付されているものは、最遠点のセンスアンプＳＡｆに対応して設けられているものを表わすものとする。同様に、添字「ｎ」が付されているものは、最近点のセンスアンプＳＡｎに対応して設けられているものを表わすものとする。
【００１９】
制御回路ＣＧは、読出動作時において、外部クロックに同期してリードコマンドとアドレスを取込み、グローバルＩＯ線対にプリチャージ／イコライズ動作を行なうためのイコライズ信号ＧＩＯＥＱと、プリアンプＰＡの活性化タイミングを指示するプリアンプ活性化信号ＰＡＥと、コラムデコーダに入力される読出プリデコード信号ＹＡ＜３：０＞，ＹＢ＜３：０＞とを生成する。ここで、読出プリデコード信号ＹＡ＜３：０＞およびＹＢ＜３：０＞の各々は、コラムアドレスの２ビットをプリデコードして得られる信号と、コラム選択線の活性化タイミングを定める制御信号ＣＤＥとの間での論理積演算によって生成される信号である。各コラムデコーダＹＤは、読出プリデコード信号ＹＡ＜３：０＞およびＹＢ＜３：０＞に応じて、各メモリセルブロックに対応して配置される１６個のセンスアンプのうちの１個を選択する。
【００２０】
最遠点のセンスアンプＳＡｆに対応するコラム選択線ＣＳＬｆは、コラムデコーダＹＤｆによって駆動され、最近点のセンスアンプＳＡｎに対応するコラム選択線ＣＳＬｎは、コラムデコーダＹＤｎによって駆動される。
【００２１】
ここで、信号ＧＩＯＥＱ，ＰＡＥ，ＹＡ，ＹＢの配線遅延を、それぞれΔｔＧＩＯＲＥＱ，ΔｔＰＡＥ，ΔｔＹ，ΔｔＹとする。簡単のために、これらの各配線遅延は等しいと仮定すると、これらの信号は、伝搬する方向が同一方向であるので、データパス上の各プリアンプ位置を基準とした場合には、各信号の相対関係は一定である。したがって、各プリアンプ位置を基準として読出動作に関連する各信号の変化タイミングを考えることによって、ΔｔＧＩＯＲＥＱ，ΔｔＰＡＥ，ΔｔＹ，ΔｔＹの影響を排除して考えることができる。
【００２２】
図２２は、従来のＤＲＡＭマクロにおける読出動作時の問題点を説明するためのタイミングチャートである。
【００２３】
図２２を参照して、ＶＣＳＬｎおよびＶＧＩＯｎは、プリアンプＰＡｎの位置における、コラム選択線ＣＳＬｎの電位レベル変化およびグローバルＩＯ線対ＧＩＯｎに生じる電位差の変化を示す。同様に、ＶＣＳＬｆおよびＶＧＩＯｆは、プリアンプＰＡｆの位置における、コラム選択線ＣＳＬｆの電位レベル変化およびグローバルＩＯ線対ＧＩＯｆに生じる電位差の変化を示す。また、既に述べたように、プリアンプ活性化信号ＰＡＥおよびイコライズ信号ＧＩＯＥＱは、読出プリデコード信号ＹＡ＜３：０＞およびＹＢ＜３：０＞と信号の伝搬方向が同一であるため、各プリアンプ位置におけるプリアンプ活性化信号ＰＡＥおよびイコライズ信号ＧＩＯＥＱの電位レベル変化は、対応するコラムデコーダがコラム選択線を駆動するタイミングを基準とすると、相対的には同一のタイミングで表記できる。
【００２４】
時刻ｔ０は、コラム選択線ＣＳＬｎおよびグローバルＩＯ線対ＧＩＯｎに対しては、コラムデコーダＹＤｎがコラム選択線ＣＳＬｎに列選択信号を出力するタイミングであり、コラム選択線ＣＳＬｆおよびグローバルＩＯ線対ＧＩＯｆに対しては、コラムデコーダＹＤｆがコラム選択線ＣＳＬｆに列選択信号を発生するタイミングである。また、対応するコラム選択線ＣＳＬが活性化される時刻ｔ０までに、各グローバルＩＯ線対に対するイコライズ動作が完了し、グローバルＩＯ線イコライズ信号ＧＩＯＥＱが非活性化される。
【００２５】
最近点のセンスアンプＳＡｎにおいては、コラム選択線ＣＳＬｎを駆動するコラムデコーダＹＤｎとセンスアンプＳＡｎとの距離は短いため、時刻ｔ０よりセンスアンプによって増幅されたデータがグローバルＩＯ線対ＧＩＯｎに伝達される。また、プリアンプＰＡｎとセンスアンプＳＡｎも近接しているため、時刻ｔ０より、プリアンプＰＡｎは、ＶＧＩＯｎを増幅する。
【００２６】
グローバルＩＯ線対ＧＩＯｎに生じる電位差は、グローバルＩＯ線上の読出データの増幅に必要な期間ｔＲＥが時刻ｔ０から経過した時刻ｔ２において、プリアンプ感度（図２２においては２００ｍＶ）に到達し、読出データの確定が可能となる。
【００２７】
一方、最遠点のセンスアンプＳＡｆについては、コラムデコーダＹＤｆからセンスアンプＳＡｆまでの間のコラム選択線ＣＳＬｆによる配線遅延ΔｔＣＳＬが無視できず、かつ、コラム選択線ＣＳＬｆによって活性化された後、センスアンプＳＡｆから読出されたデータがグローバルＩＯ線対ＧＩＯｆを伝達する方向は、コラム選択線の信号伝搬方向とは反対であるために、両者の和無視できない配線遅延が生ずる。図２２においては、この配線遅延の和はΔｔＣＳＬ＋ΔｔＧＩＯで示され、時刻ｔ０からこれらの配線遅延時間が経過した時刻ｔ１より、プリアンプＰＡｆは、ＶＧＩＯｆの増幅を開始する。
【００２８】
したがって、ＶＧＩＯｆがプリアンプ感度を超えるのは、時刻ｔ１より、ｔＲＥ経過後の時刻ｔ４となる。
【００２９】
時刻ｔ４から制御信号ＰＡＥによってプリアンプＰＡｎを活性化することによって、プリアンプ活性化後データが確定するに必要なプリアンプ活性期間ｔＰＡＥ経過後の時刻ｔ６において、最近点のセンスアンプＳＡｎに接続されるメモリセルからの読出データを取出すことが可能となる。読出データを出力した後、さらに、読出データが確定した後に、グローバルＩＯ線対をイコライズしプリチャージ電位に初期化することによって、時刻ｔ６からイコライズ期間ｔＥＱ経過後の時刻ｔ７において、最遠点ＳＡｆに接続されるメモリセルに対する１つの読出サイクルが終了する。
【００３０】
このように、最遠点のセンスアンプＳＡｆに接続されるメモリセルに対してアクセスした場合には、プリアンプ位置においてグローバルＩＯ線対に読出データが現われる期間は、最近点のセンスアンプＳＡｎに接続されるメモリセルにアクセスした場合よりも、ΔｔＣＳＬ＋ΔｔＧＩＯだけ遅れることとなる。
【００３１】
したがって、プリアンプを活性化させる時間およびグローバルＩＯ線対のイコライズ開始は、最遠点のセンスアンプＳＡｆに接続されるメモリセルに対してアクセスした場合に合わせて設定する必要がある。このため、従来の技術のＤＲＡＭマクロにおける最小の読出サイクルタイムは、ΔｔＣＳＬ＋ΔｔＧＩＯ＋ｔＲＥ＋ｔＰＡＥ＋ｔＥＱとなる。
【００３２】
このように、従来の構成においては、コラム選択線とグローバルＩＯ線対とによる配線遅延を含んだ時間を最小の読出サイクルタイムとして規定する必要があり、動作の高速化に対して障害となっているという問題点があった。この発明の目的は、ロジック混載ＤＲＡＭにおいて、読出動作時のサイクルタイムを小さくすることによって高速動作化が可能な半導体記憶装置の構成を提供することである。
【００３３】
【課題を解決するための手段】
請求項１記載の半導体記憶装置は、行列状に配置された複数のメモリセルを有するメモリセルアレイを備え、メモリセルアレイは、行方向に沿って複数のサブロウアレイに分割される。半導体記憶装置は、各複数のサブロウアレイごとに各々がメモリセルの各列に対応して設けられる複数のセンスアンプと、各々が、複数のサブロウアレイに共通にＮ個（Ｎ：２以上の自然数）のメモリセルの列ごとに配置される複数の読出データ線と、読出データ線上のデータ信号を増幅するための読出データ増幅回路と、複数のセンスアンプと複数の読出データ線のうちの対応する１本との間に各々設けられる読出ゲート回路と、各読出データ線に対応付けられるＮ個のメモリセルの列のうちの１個を選択的に活性化するための複数の列選択信号を発生するためのコラムデコード回路と、各読出ゲート回路に複数の列選択信号のうちの対応する１個を伝達するための複数の列選択線とをさらに備える。コラムデコード回路および複数の列選択線は、同一の読出データ線に対応する複数の読出ゲート回路のうち、読出データ増幅回路からの経路が相対的に長い読出ゲート回路に対する、対応する列選択信号の伝達に要する時間が相対的に短くなるように配置される。さらに、複数の列選択線の各々は、複数のサブロウアレイに共通に、各メモリセルの列に対応して複数の読出データ線と同一方向に配置され、コラムデコード回路と読出データ増幅回路とは、メモリセルアレイを挟んで互いに反対側の領域に配置される。そして、半導体記憶装置は、読出データ増幅回路と隣接して配置され、メモリセルへのアクセス動作を制御するための制御回路をさらに備え、制御回路は、読出動作時における列選択信号の活性化タイミングとメモリセルを選択するための入力アドレス信号のプリデコード結果との情報を有する複数の読出プリデコード信号を発生する読出プリデコード回路を含み、コラムデコード回路は、複数の列選択線にそれぞれ対応して設けられる複数のコラムデコーダを含み、読出データ増幅回路は、各々が各複数の読出データ線に対応して設けられる複数のプリアンプを含み、半導体記憶装置は、コラムデコード回路と隣接して配置されるバッファ回路と、複数の読出データ線と同一の方向に設けられ、制御回路からバッファ回路へ複数の読出プリデコード信号を伝達する複数の第１の信号線と、複数の読出データ線と交差する方向に設けられ、バッファ回路から複数のコラムデコーダに複数の読出プリデコード信号を伝達するための複数の第２の信号線と、複数の読出データ線と交差する方向に設けられ、制御回路から出力される複数のプリアンプに対する活性化制御信号を伝達するための第３の信号線とをさらに備え、各複数のコラムデコーダは、複数の第２の信号線から複数の読出プリデコード信号を受けて列選択信号を発生し、複数の第２の信号配線における信号の伝搬方向は、第３の信号配線における信号の伝搬方向と同じである。
【００３６】
請求項２記載の半導体記憶装置は、行列状に配置された複数のメモリセルを有するメモリセルアレイを備え、メモリセルアレイは、行方向に沿って複数のサブロウアレイに分割される。半導体記憶装置は、各複数のサブロウアレイごとに各々がメモリセルの各列に対応して設けられる複数のセンスアンプと、各々が、複数のサブロウアレイに共通にＮ個（Ｎ：２以上の自然数）のメモリセルの列ごとに配置される複数の読出データ線と、読出データ線上のデータ信号を増幅するための読出データ増幅回路と、複数のセンスアンプと複数の読出データ線のうちの対応する１本との間に各々設けられる読出ゲート回路と、各読出データ線に対応付けられるＮ個のメモリセルの列のうちの１個を選択的に活性化するための複数の列選択信号を発生するためのコラムデコード回路と、各読出ゲート回路に複数の列選択信号のうちの対応する１個を伝達するための複数の列選択線とをさらに備える。コラムデコード回路および複数の列選択線は、同一の読出データ線に対応する複数の読出ゲート回路のうち、読出データ増幅回路からの経路が相対的に長い読出ゲート回路に対する、対応する列選択信号の伝達に要する時間が相対的に短くなるように配置される。さらに、複数の列選択線の各々は、複数のサブロウアレイに共通に、各メモリセルの列に対応して複数の読出データ線と同一方向に配置され、コラムデコード回路と読出データ増幅回路とは、メモリセルアレイを挟んで互いに反対側の領域に配置される。そして、半導体記憶装置は、読出データ増幅回路と隣接して配置され、メモリセルへのアクセス動作を制御するための制御回路をさらに備え、制御回路は、読出動作時における列選択信号の活性化タイミングとメモリセルを選択するための入力アドレス信号の各ビットデータとの情報を有するアドレス情報信号を発生する信号発生回路を含み、コラムデコード回路は、複数の列選択線にそれぞれ対応して設けられる複数のコラムデコーダを含み、読出データ増幅回路は、各々が各複数の読出データ線に対応して設けられる複数のプリアンプを含み、半導体記憶装置は、コラムデコード回路と隣接して配置され、アドレス情報信号をプリデコードして複数の読出プリデコード信号を発生する読出プリデコード回路と、複数の読出データ線と同一の方向に設けられ、制御回路から読出プリデコード回路へ複数のアドレス情報信号を伝達する複数の第１の信号線と、複数の読出データ線と交差する方向に設けられ、読出プリデコード回路から各複数のプリデコーダへ複数の読出プリデコード信号を伝達するための複数の第２の信号線と、複数の読出データ線と交差する方向に設けられ、制御回路から出力される複数のプリアンプに対する活性化制御信号を伝達するための第３の信号線とをさらに備え、各複数のコラムデコーダは、複数の第２の信号線から複数の読出プリデコード信号を受けて、列選択信号を発生し、複数の第２の信号線における信号の伝搬方向は、第３の信号線における信号の伝搬方向と同じである。
【００４７】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中における同一符号は、同一または相当部分を示す。
【００４８】
［実施の形態１］
図１は、この発明の実施の形態１に従うＤＲＡＭ内蔵システムＬＳＩ１０００の全体構成を示す概略ブロック図である。
【００４９】
図１を参照して、ＤＲＡＭ内蔵システムＬＳＩ１０００は、ロジック回路１０と、このロジック回路１０に対するデータを記憶するＤＲＡＭマクロ２０とを備える。ＤＲＡＭマクロ２０は、行列状に配置された複数のメモリセルを有するメモリアレイ５０を複数個含む。これらのメモリアレイは、同一構成を有するため、以下の説明においては、１つのメモリアレイを代表的に取り出してその構成を示す。
【００５０】
メモリアレイ５０は、行方向に沿ってｎ個（ｎ：自然数）のサブロウアレイＳＲＡ０〜ＳＲＡｎに分割されている。メモリアレイ５０上において、サブロウアレイＳＲＡ０〜ＳＲＡｎに対して共通に、選択メモリセルからのデータを伝達するためのデータ線群が配置される。本実施の形態においては、一例として、１つのメモリアレイごとに１２８個のデータが、読出データ／書込データ用に独立して伝達される構成を記載する。すなわち、図１において、リードデータ線対ＲＤＬ０〜ＲＤＬ１２７と、選択メモリセルへの書込データを伝達するライトデータ線対ＷＤＬ０〜ＷＤＬ１２７とが列方向に延在してメモリアレイ５０上に配置される。なお、以下においては、リードデータ線対ＲＤＬ０〜ＲＤＬ１２７を総称して、単にリードデータ線対ＲＤＬとも表記する。また、ライトデータ線対ＷＤＬ０〜ＷＤＬ１２７を総称して、単にリードデータ線対ＲＤＬとも表記する。
【００５１】
リードデータ線対ＲＤＬおよびライトデータ線対ＷＤＬの各々は、相補信号を伝達し、かつ、データパス４０内の書込／読出回路を介してロジック回路ＬＧに結合される。以下の説明におけるブロック図中においても、相補信号を伝達するこれらの信号線対を、単に１本の信号線としても表記する。
【００５２】
ＤＲＡＭマクロ２０は、ロジック回路１０からコマンド信号およびアドレス信号を制御バスＣＴＢを介して受け、メモリアレイへのデータアクセス動作を制御するための制御回路３０と、制御回路３０の指示に応じて、メモリアレイ中のメモリセルの行を選択するためのロウデコード回路６０と、メモリセルの列を選択するためのライトコラムデコード回路７０およびリードコラムデコード回路１００とを含む。実施の形態１に従うＤＲＡＭマクロの構成においては、ライトコラムデコード回路と、リードコラムデコード回路とを独立に設け、かつ、リードコラムデコード回路１００を、リードデータ線対ＲＤＬ上の電位差を増幅するためのプリアンプが配置されるデータパス４０と反対側に配置することを特徴とする。
【００５３】
それぞれのサブリロウアレイにおいて、同一行に属するメモリセルに対して共通にワード線ＷＬ（図示せず）が配置される。また、メモリセルの各列ごとにビット線ＢＬ，／ＢＬ（図示せず）が設けられる。ビット線に読出されたデータを増幅するためのセンスアンプは、各サブロウアレイごとに配置される。
【００５４】
図２は、メモリアレイにおけるコラム選択動作を説明するための概略ブロック図である。
【００５５】
図２においては、一例として、リードデータ線対ＲＤＬおよびライトデータ線対ＷＤＬは、１６個のメモリセル列ごとに配置される場合を示している。センスアンプＳＡは、サブロウアレイごとにメモリセルの各列に対応して設けられるので、図２に示すように、サブロウアレイＳＲＡｍ（ｍ：０〜ｎの自然数）に対応して設けられる１６個のセンスアンプは、１組のデータ線対ＲＤＬおよびＷＤＬと、選択的に結合される。センスアンプＳＡとデータ線対ＲＤＬおよびＷＤＬとの間には、読出ゲートＲＧおよび書込ゲートＷＧがそれぞれ設けられる。
【００５６】
全てのサブロウアレイに共通に、各メモリセル列ごとに設けられたリードコラム選択線ＣＳＬＲ０〜ＣＳＬＲ１５によって、１つの読出ゲートＲＧが選択され、対応するセンスアンプＳＡとリードデータ線対ＲＤＬとが結合される。同様に設けられたライトコラム選択線ＣＳＬＷ０〜ＣＳＬＷ１５によって、１つの書込ゲートＷＧが選択され、対応するセンスアンプＳＡが書込データ線対ＷＤＬと結合される。センスアンプはシェアードセンスアンプ構成を有し、対応するサブロウアレイに対し、隣接する領域に分割して配置される。図２においては、１つのデータ線対に対応する１６個のセンスアンプが、８個ずつに分割されてサブロウアレイの上側領域と下側領域とに配置されており、サブロウアレイＳＲＡｍとＳＲＡｍ＋１との間に配置されたセンスアンプ群は、両サブロウアレイによって共有される。
【００５７】
図３は、センスアンプに関連する回路の構成を説明する回路図である。
図３において、センスアンプ回路ＳＡは、ビット線分離ゲートＢＧＵを介して上側のサブロウアレイのビット線ＢＬＵおよび／ＢＬＵに結合され、またビット線分離ゲートＢＧＬを介して、下側のサブロウアレイのビット線ＢＬＬおよび／ＢＬＬに結合される。ビット線分離ゲートＢＧＵおよびＢＧＬは、スタンバイ状態時、ビット線分離信号ＢＬＩＵおよびＢＬＩＬに従って導通状態にあり、活性化時、選択メモリセルを含むサブロウアレイに対応するビット線のみが、センスアンプ回路ＳＡに結合される。
【００５８】
センスアンプ回路ＳＡは、交差結合されるＰチャネルＭＯＳトランジスタＱＰ１およびＱＰ２と、センスアンプ活性化信号／ＳＯＰの活性化に応答してＭＯＳトランジスタＱＰ１およびＱＰ２のソースにセンス電源電圧ＶｃｃＳを伝達するＰチャネルＭＯＳトランジスタＱＰ３を有する。センスアンプ回路ＳＡは、さらに、交差結合されるＮチャネルＭＯＳトランジスタＱＮ１およびＱＮ２と、センスアンプ活性化信号ＳＯＮの活性化に応答して導通し、接地電圧をこれらのＭＯＳトランジスタＱＮ１およびＱＮ２のソースへ伝達するＮチャネルＭＯＳトランジスタＱＮ３を有する。センスアンプ回路ＳＡは、活性化時、センスノードＳＮａおよびＳＮｂ上のメモリセルデータを検知し、増幅してかつラッチする。
【００５９】
書込ゲートＷＧは、ライトコラム選択線ＣＳＬＷ上の列選択信号に応答して導通し、センスノードＳＮａおよびＳＮｂをライトデータ線対ＷＤＬおよび／ＷＤＬに電気的に結合するトランスファーゲートＴＧａおよびＴＧｂを含む。
【００６０】
読出ゲートＲＧは、センスノードＳＮａおよびＳＮｂがそれぞれのゲートに接続されるＮチャネルＭＯＳトランジスタＴＧｅおよびＴＧｆと、リードコラム選択線ＣＳＬＲ上の列選択信号に従って導通し、これらのＭＯＳトランジスタＴＧｅおよびＴＧｆのドレインノードを、リードデータ線対ＲＤＬおよび／ＲＤＬにそれぞれ電気的に結合するＮチャネルＭＯＳトランジスタＴＧｃおよびＴＧｄを有する。この読出ゲートＲＧは、センスノードＳＮａおよびＳＮｂ上の信号電位に応答して、一方が導通し、リードデータ線対ＲＤＬおよび／ＲＤＬの一方を接地電圧レベル方向に放電する。
【００６１】
なお、図３においては、リードデータ線対およびライトデータ線対によって伝達される相補信号のそれぞれを伝達する信号線を独立に表記している。すなわち、リードデータ線対は、ＲＤＬおよび／ＲＤＬの相補信号線で示され、同様に、ライトデータ線対は、ＷＤＬおよび／ＷＤＬの相補信号線で示される。
【００６２】
センスノードＳＮａおよびＳＮｂに対して、さらに、ビット線イコライズ指示信号ＢＬＥＱに応答して活性化され、センスノードＳＮａおよびＳＮｂを中間電圧ＶＢＬ（＝ＶｃｃＳ／２）にプリチャージし、かつイコライズするプリチャージ／イコライズ回路Ｐ／Ｅが設けられる。このビット線プリチャージ／イコライズ回路Ｐ／Ｅは、ビット線イコライズ指示信号ＢＬＥＱの活性化時に導通して、センスノードＳＮａおよびＳＮｂを短絡するＮチャネルＭＯＳトランジスタＴＧｇと、ビット線イコライズ指示信号ＢＬＥＱの活性化時に導通して、センスノードＳＮａおよびＳＮｂそれぞれに中間電圧ＶＢＬを伝達するＮチャネルＭＯＳトランジスタＴＧｈおよびＴＧｉを有する。
【００６３】
読出ゲートＲＧを、ＭＯＳトランジスタＴＧｅおよびＴＧｆの差動段で構成することにより、センスアンプ回路ＳＡのセンス動作完了前に、リードコラム選択線ＣＳＬＲを選択状態に駆動することができ、高速のデータ読出が実現される。これは、読出ゲートＲＧのデータ読出動作が、センスアンプ回路ＳＡのセンス動作には何ら影響を及ぼさないからである。
【００６４】
なお、本発明の実施の形態１に従う半導体記憶装置においては、センスアンプの構成は図３で説明したようにＩＯ分離構成を採用しているが、コラムデコーダのドライバ部として、スリーステートバッファを用いれば、コラム選択線を読出／書込で共用として、センスアンプをいわゆるＩＯコモン構成とすることも可能である。
【００６５】
図４は、実施の形態１に従うＤＲＡＭマクロにおける読出動作に関連する回路の配置および制御信号の流れを説明するブロック図である。
【００６６】
図４を参照して、メモリアレイ上において、制御回路３０から見て最遠点に位置するセンスアンプ、すなわち、図１上で表現するとサブロウアレイＳＲＡ０に属する最左のメモリセル列に対応するセンスアンプを、最遠点のセンスアンプＳＡｆと表記する。同様に、制御回路３０から見て最近点に位置するセンスアンプ、すなわち、図１上で表現するとサブロウアレイＳＲＡｎに属する最右のメモリセル列に対応するセンスアンプを、最近点のセンスアンプセンスアンプＳＡｎと表記する。
【００６７】
最遠点のセンスアンプＳＡｆは、リードコラム選択線ＣＳＬＲｆによって活性化される読出ゲート（図示せず）によって、リードデータ線対ＲＤＬｆと結合される。センスアンプＳＡｆとの結合によってリードデータ線対ＲＤＬｆに生じた電位差は、プリアンプＰＡｆによって増幅されて読出データが取出される。リードデータ線対ＲＤＬｆは、図１上の表記ではＲＤＬ０に対応する。
【００６８】
同様に、最近点のセンスアンプＳＡｎは、リードコラム選択線ＣＳＬＲｎによって活性化される読出ゲート（図示せず）によって、リードデータ線対ＲＤＬｎと結合される。センスアンプＳＡｎとの結合によってリードデータ線対ＲＤＬｎに生じた電位差は、プリアンプＰＡｎによって増幅されて読出データが取出される。リードデータ線対ＲＤＬｎは、図１上の表記ではＲＤＬ１２７に対応する。
【００６９】
データパス４０は、各リードデータ線対ごとに設けられるプリアンプ４２を有する。各プリアンプは、制御回路３０によって発生されるプリアンプ活性化信号ＰＡＥに応じて動作する。複数個設けられるプリアンプのうち、リードデータ線対ＲＤＬｆに対するプリアンプに符号４２ｆを付し、リードデータ線対ＲＤＬｎに対応するプリアンプには、符号４２ｎを付する。センスアンプＳＡｆとの結合によってリードデータ線対ＲＤＬｆに生じた電位差は、プリアンプＰＡｆによって増幅されて読出データが取出される。
【００７０】
データパス４０は、各リードデータ線対ごとに設けられる、イコライズ／プリチャージ回路（図示せず）を有する。各イコライズ／プリチャージ回路は、制御回路３０によって発生されるリードデータ線イコライズ信号ＲＤＬＥＱに応じて動作し、対応するリードデータ線対の電位レベルを所定のプリチャージ電位に設定する。
【００７１】
制御回路３０は、コラム選択線の活性化タイミングを制御する信号ＣＤＥとコラムアドレスＣＡ＜３：０＞とを受けて、読出プリデコード信号ＹＡＲ＜３：０＞およびＹＢＲ＜３：０＞を発生するコラムプリデコード回路９０を含む。４ビットのコラムアドレスＣＡ＜３：０＞の各ビットの信号レベルの組合せに応じて、１つのリードデータ線対ＲＤＬと対応付けられる１６個のメモリセル列から１個のメモリセル列が選択される。
【００７２】
読出プリデコード信号ＹＡＲ＜３：０＞およびＹＢＲ＜３：０＞は、コラムアドレスＣＡ＜３：０＞をプリデコードして得られる情報と、コラム選択線の活性化タイミングを規定する制御信号ＣＤＥとに応じて設定される。
【００７３】
図５は読出プリデコード信号の生成を説明するためのタイミングチャートである。
【００７４】
図５は、読出動作の対象となるメモリセル列を選択するための読出プリデコード信号ＹＡＲ＜３：０＞の生成について説明する。コラムプリデコード回路９０に入力されるコラムアドレスＣＡ＜３：０＞のうちの２ビットＣＡ＜１＞，ＣＡ＜０＞の２ビットをプリデコードして得られる信号ＰＤＲ＜０＞〜ＰＤＲ＜３＞が得られる。
【００７５】
図５を参照して、１つの読出サイクルが始まる時刻ｔ１において、コラムアドレスに応答して信号ＰＤＲ＜０＞がＨレベルに立上がる。信号ＰＤＲ＜０＞〜ＰＤＲ＜３＞の活性化は、１サイクル期間の間維持される。一方、読出サイクルにおいて、リードコラム選択線の活性化が必要な期間において、これを指示する活性化タイミング制御信号ＣＤＥが時刻ｔ２から時刻ｔ３の間活性化される。ＰＤＲ＜３：０＞およびＣＤＥに応じて、読出プリデコード信号ＹＡＲ＜０＞が時刻ｔ２から時刻ｔ３の間活性化される。すなわち、読出プリデコード信号は、コラムアドレスのプリデコード結果と、コラム選択線の活性化タイミングについての情報を併せ持った信号である。
【００７６】
同様に、次の読出動作が開始される時刻ｔ５において、コラムアドレスのプリデコード結果に従ってＰＤＲ＜３＞が活性化され、１つの読出動作サイクル期間すなわち時刻ｔ８までの間活性化を維持する。読出動作サイクル内において、時刻ｔ６から時刻ｔ７の間において、制御信号ＣＤＥが活性化され、この期間内において対応する読出プリデコード信号ＹＡＲ＜３＞が活性化される。
【００７７】
読出プリデコード信号ＹＢＲ＜３：０＞についても、同様に、コラムアドレスの残りの２ビットＣＡ＜３＞およびＣＡ＜２＞のプリデコード結果および制御信号ＣＤＥとに応じて、選択的に活性化が実行される。
【００７８】
再び図４を参照して、実施の形態１に従うＤＲＡＭマクロにおいては、同一のリードデータ線対に対応付けられる複数のメモリセル列のうちから１個を選択するためのリードコラムデコード回路１００は、プリアンプが配置されるデータパス４０とメモリアレイを挟んで反対側に配置される。リードコラムデコード回路１００は、各メモリセル列ごとに配置されるリードコラムデコーダ１１０を有する。
【００７９】
各リードコラムデコーダ１１０は、読出プリデコード信号ＹＡＲ＜３：０＞およびＹＢＲ＜３：０＞に応答して、リードコラム選択信号を発生する。リードコラム選択信号は、サブロウアレイに共通に設けられるリードコラム選択線によって、対応する各読出ゲートに伝達される。
【００８０】
このように、リードコラムデコーダとプリンアンプとを、メモリアレイを挟んで互いに反対側に配置することによって、同一のリードデータ線対と対応付けられるセンスアンプ群に対しては、プリアンプからの距離が相対的に長い、すなわちリードデータ線上での読出データ伝搬遅延の大きいセンスアンプに対応する読出ゲートに対して、リードコラム選択信号をより早いタイミングで伝達することができる。
【００８１】
最近点のセンスアンプＳＡｎに対するリードコラム選択信号は、リードコラムデコーダ１１０ｎによって発生され、リードコラム選択線ＲＣＳＬｎによって伝達される。同様に、最遠点のセンスアンプＳＡｆに対するリードコラム選択信号は、リードコラムデコーダ１１０ｆによって発生され、リードコラム選択線ＲＣＳＬｆによって伝達される。
【００８２】
制御回路３０内のコラムプリデコード回路９０によって発生された読出プリデコード信号ＹＡＲ＜３：０＞およびＹＢＲ＜３：０＞は、まず、メモリセルの列方向に沿った方向にＹＡＲｖ＜３：０＞およびＹＢＲｖ＜３：０＞としてバッファ回路８０に伝達される。バッファ回路８０は、読出プリデコード信号を受けて、メモリセルの行方向に伝達される信号ＹＡＲｈ＜３：０＞およびＹＢＲｈ＜３：０＞として、リードコラムデコード回路１００中の各リードコラムデコーダ１１０に伝達する。
【００８３】
なお、ＹＡＲｈ＜３：０＞およびＹＡＲｖ＜３：０＞は、読出プリデコード信号ＹＡＲ＜３：０＞と同一の信号であるが、信号線による伝搬方向を区別するために、添字”ｈ”および”ｖ”を付したものである。ＹＢＲｈ＜３：０＞およびＹＢＲｖ＜３：０＞についても同様である。以下の説明においても、各制御信号のうちで添字”ｈ”が付されているものは、メモリセルの行方向（水平方向）に伝搬されているものを示し、添字”ｖ”が付されているものは、メモリセルの列方向（垂直方向）に伝搬されているものを示すものとする。
【００８４】
このような構成とすることにより、各リードコラムデコーダ１１０に対する読出プリデコード信号の伝搬方向を、プリアンプ活性化信号ＰＡＥの伝搬方向と同一にすることができる。
【００８５】
図６は、実施の形態１に従うＤＲＡＭマクロにおける読出動作を説明するためのタイミングチャートである。
【００８６】
図６を参照して、ＶＣＳＬＲｎは、最近点のセンスアンプＳＡｎの位置におけるリードコラム選択線ＣＳＬＲｎの電位レベルの変化を示し、ＶＲＤＬｎは、プリアンプ４２ｎの位置におけるリードデータ線対ＲＤＬｎに生じる電位差の変化を示す。同様に、ＶＣＳＬＲｆは、最遠点のセンスアンプＳＡｆの位置におけるリードコラム選択線ＣＳＬＲｆの電位レベルの変化を示し、ＶＲＤＬｆは、プリアンプ４２ｆの位置におけるリードデータ線対ＲＤＬｆに生じる電位差の変化を示す。ＰＡＥおよびＲＤＬＥＱは、プリアンプ活性化信号およびリードデータ線イコライズ信号の活性化タイミングをそれぞれ示す。
【００８７】
図４で説明したように、プリアンプ活性信号ＰＡＥ、リードデータ線イコライズ信号ＲＤＬＥＱおよび、リードコラムデコーダに伝達される読出プリデコード信号ＹＡＲｈ＜３：０＞，ＹＢＲｈ＜３：０＞は同一方向に伝搬され、かつ、これらを伝達する信号線の配線長は同一である。したがって、生じる配線遅延ΔｔＰＡＥ，ΔｔＲＥＱ，ΔｔＹＲｈは同一であると仮定すると、これらの制御信号に応答するリードデータ線対の電位レベルの変化タイミングは、各プリアンプ位置を基準とした場合においては、センスアンプと制御回路との距離に関わらず、相対的に同一と見ることができる。
【００８８】
図６においては、ＶＣＳＬＲｎおよびＶＲＤＬｎは、リードコラムデコーダ１１０ｎがコラム選択線ＣＳＬＲｎにセンスアンプＳＡｎのデータを読出すためのリードコラム選択信号を出力する時刻ｔ０を基準として、その後の電位変化を示す。また、ＶＣＳＬＲｆおよびＶＲＤＬｆは、対応するリードコラムデコーダ１１０ｆがコラム選択線ＣＳＬＲｆにセンスアンプＳＡｆのデータを読出すためのリードコラム選択信号を出力する時刻ｔ０を基準として、その後の電位変化を示す。
【００８９】
また、対応するリードコラム選択線ＣＳＬＲｎ，ＣＳＬＲｆにリードコラム選択信号が出力される時刻ｔ０までに、各リードデータ線対に対するプリチャージ／イコライズ動作が完了し、リードデータ線イコライズ信号ＲＤＬＥＱが非活性化される。
【００９０】
時刻ｔ０において，リードコラムデコーダ１１０ｎは、リードコラム選択信号を発生するが、センスアンプＳＡｎの位置に伝達されるまでには、配線遅延ΔｔＲＣＳＬが存在するため、ＶＣＳＬＲｎが増幅されてリードデータ線対ＲＤＬｎに電位差が生じるのは時刻ｔ１からになる。
【００９１】
一方、時刻ｔ０において、リードコラムデコーダ１１０ｆもリードコラム選択信号を発生する。センスアンプＳＡｆは、リードコラムデコーダ１１０ｆと近接して設けられているため、ＶＣＳＬＲｆは時刻ｔ０より変化する。しかし、リードデータ線対ＲＤＬｆにセンスアンプＳＡｆより伝達された電位差がプリアンプ４２ｆの位置に伝達されるまでには配線遅延ΔｔＲＤＬを要するため、プリアンプ４２ｆによってリードデータ線ＲＤＬｆ上に電位が増幅されるのは、時刻ｔ１からとなる。なお、図６においては、リードコラム選択線ＣＳＬＲｎ，ＣＳＬＷｆおよびリードデータ線ＲＤＬｆ，ＲＤＬｎの配線長が等しいため、両者の配線遅延は等しいものと仮定して表記している。
【００９２】
時刻ｔ１より、プリアンプ４２ｎおよび４２ｆの両方において、リードデータ線上の電位差の増幅が開始され、時間ｔＲＥ経過後の時刻ｔ２において、ＶＲＤＬｎおよびＶＲＤＬｆは、プリアンプ感度（図６においては２００ｍＶ）に到達する。時刻ｔ２より、プリアンプ活性化信号ＰＡＥが活性化され、リードデータ線対上の電位差が、時刻ｔＰＡＥ経過後の時刻ｔ４において確定する。ここで、ｔＰＡＥは、プリアンプ活性後に、読出データが確定するのに必要なプリアンプ活性期間と定義される。
【００９３】
読出データの確定する時刻ｔ４において、リードデータ線対をプリチャージ電位に初期化するためにリードデータ線イコライズ信号ＲＤＬＥＱの活性化され、時間ΔｔＲＥＱ経過後の時刻ｔ５においてリードデータ線の初期化が完了する。ここで、ΔｔＲＥＱは、リードデータ線対をプリチャージ電位に初期化するために必要なイコライズ期間と定義される。
【００９４】
このように、実施の形態１に従うＤＲＡＭマクロにおける読出動作においては、リードコラムデコーダとプリンアンプとを、メモリアレイを挟んで互いに反対側に配置することによって、リードコラム選択線上におけるリードコラム選択信号の伝搬方向と、リードデータ線上におけるセンスアンプから伝達された読出データの伝搬方向とを同一方向とすることができる。
【００９５】
したがって、センスアンプの位置にかかわらず、プリアンプ位置を基準とした各制御信号に対するリードデータ線対上のデータの伝達タイミングが同一となる。そこで、このリードサイクルが連続的に行なわれる場合を考えると、イコライズが完了する図６上の時刻ｔ５に次サイクルのリードデータの出現が開始される状態を最小動作サイクルと定義することができる。よって、最小サイクルタイムは、ｔＲＥ＋ｔＰＡＥ＋ｔＲＥＱとできる。図２２で説明した場合の最小サイクルタイムと比較して、コラム選択線および読出データを伝達する配線における信号の伝搬遅延の影響を最小サイクルタイムから排除することによって、最小動作サイクルタイムの短縮による高速動作化を図ることができる。
【００９６】
［実施の形態１の変形例］
図７は、実施の形態１の変形例に従うＤＲＡＭマクロにおける読出動作に関連する回路の配置および制御信号の流れを説明するブロック図である。
【００９７】
図７を参照して、実施の形態１の変形例に従うＤＲＡＭマクロは、図４に説明したＤＲＡＭマクロと比較して、コラムプリデコード回路９０を、制御回路３０内に持つのではなく、バッファ回路８０に代えてリードコラムデコード回路１００に隣接する領域に有する点で異なる。
【００９８】
制御回路３０は、信号発生回路３２によって、リードコラム選択線の活性化タイミング制御信号ＣＤＥとコラムアドレスＣＡ＜３：０＞との論理積によって得られる信号ＣＡＲ＜３：０＞を発生する。
【００９９】
コラムプリデコード回路９０は、信号ＣＡＲ＜３：０＞を受けて図４の場合と同様の読出プリデコード信号ＹＡＲｈ＜３：０＞とＹＢＲｈ＜３：０＞とを発生する。コラムデコード回路１００中の各リードコラムデコーダ１１０は、これらの読出プリデコード信号に応答して対応するリードコラム選択線にコラムリード選択信号を出力する。
【０１００】
このような構成とすることにより、図４で説明した実施の形態１においては、制御回路３０とバッファ回路８０との間でプリアドレスデコード信号ＹＡＲｖ＜３：０＞，ＹＢＲｖ＜３：０＞の合計８ビットの信号を伝達したのに対し、図７の構成においては、制御回路３０とバッファ回路８０に代えて配置されるコラムプリデコード回路９０との間で４ビットの信号ＣＡＲ＜３：０＞が伝達される。
【０１０１】
このように、実施の形態１の変形例に従うＤＲＡＭマクロにおいては、制御回路３０より列方向に沿って配置される信号線の本数を減少させることが可能になり、チップ面積を削減することが可能となる。
【０１０２】
各コラムデコーダによってリードコラム選択信号が出力された後における、各回路の動作タイミングは、実施の形態１で説明したのと同様であるから説明は繰返さない。
【０１０３】
［実施の形態２］
図８は、本発明の実施の形態２に従うＤＲＡＭ内蔵システムＬＳＩ１１００の概略ブロック図である。
【０１０４】
図８を参照して、ＤＲＡＭ内蔵システムＬＳＩ１１００は、ロジック回路１０とＤＲＡＭマクロ２２とを備える。ＤＲＡＭマクロ２２と、実施の形態１におけるＤＲＡＭマクロ２０とは、コラムデコード回路の配置領域が異なる。より具体的には、図１に示したように、メモリアレイに列方向に隣接する領域に、メモリアレイを挟んで互いに反対側にライトコラムデコード回路７０およびリードコラムデコード回路１００を備えたＤＲＡＭマクロ２０の構成に対し、ＤＲＡＭマクロ２２においては、これらのコラムデコード回路は、ロウデコーダと同一領域に設けられる。図８には、これらのデコード回路が設けられる領域をデコード回路領域１５０として示している。コラムデコード回路の配置に伴って、リード／ライトコラム選択線は、実施の形態１の場合と異なり、メモリセルの行方向に配置される。
【０１０５】
その他の回路構成については、図１に示したＤＲＡＭマクロ２０と同様であるので説明は繰返さない。
【０１０６】
図９は、実施の形態２に従うＤＲＡＭマクロ内のメモリアレイにおけるセンスアンプの配置を示す概略図である。
【０１０７】
図９おいても、一例として、リードデータ線対ＲＤＬおよびライトデータ線対ＷＤＬは、１６個のメモリセル列ごとに配置される場合を示している。センスアンプＳＡは、サブロウアレイごとにメモリセルの各列に対応して設けられるので、サブロウアレイＳＲＡｍ（ｍ：０〜ｎの自然数）に対応して設けられる１６個のセンスアンプは、１組のデータ線対ＲＤＬおよびＷＤＬと、選択的に結合される。
【０１０８】
１つのサブロウアレイＳＲＡｍに対応するセンスアンプは当該サブロウアレイの上／下に隣接する領域（以下、センスアンプ段とも称する）１６０ｍおよび１６０ｍ＋１に分割して配置される。センスアンプ段１６０ｍ中のセンスアンプ群に対しては、電源配線ＰＳ−ｍによって駆動電源が供給され、センスアンプ段１６０ｍ＋１中のセンスアンプ群に対しては、別の電源配線ＰＳ−ｍ＋１によって駆動電源が供給される。読出ゲートＲＧおよび書込ゲートＷＧの構成と、センスアンプＳＡと各データ線との接続態様は、図３で説明したのと同様であるので、説明は繰り返さない。
【０１０９】
メモリアレイ上にリードデータ線対ＲＤＬ０〜ＲＤＬ１２７と、ライトデータ線対ＷＤＬ０〜ＷＤＬ１２７が配置される。１本のリードデータ線対ＲＤＬおよびライトデータ線対ＷＤＬは、各センスアンプ段において８個のセンスアンプと接続可能であり、各サブロウアレイにおいて、読出ゲートＲＧおよび書込ゲートＷＧを介して１６個のセンスアンプと選択的に結合される。
【０１１０】
サブロウアレイＳＲＡｍが選択されている場合には、その上／下に配置されるセンスアンプ段１６０ｍ，１６０ｍ＋１が活性化され、行方向に延在して配置されるコラム選択線ＣＳＬＲｍ，ＣＳＬＲｍ＋１，ＣＳＬＷｍ，ＣＳＬＷｍ＋１によって読出ゲートＲＧおよび書込ゲートＷＧが選択的に活性化されて、対応するセンスアンプが、リードデータ線対ＲＤＬまたはライトデータ線対ＷＤＬと接続される。
【０１１１】
実施の形態２に従うＤＲＡＭマクロ中のメモリアレイにおいては、連続するメモリセル列に対応する２個のセンスアンプのそれぞれが、サブロウアレイを挟んで反対側のゼンスアンプ段に属するように配置される。たとえば、偶数のコラムアドレスに対応するセンスアンプは、サブロウアレイの上側領域のセンスアンプ段１６０ｍに配置され、反対に、奇数のコラムアドレスに対応するセンスアンプはサブロウアレイの下側領域のセンスアンプ段１６０ｍ＋１に配置される。
【０１１２】
これにより、コラムアドレスが偶数の場合には、サブロウアレイの上側領域１６０ｍに配置された８個のセンスアンプのうちの１個が、コラム選択線ＣＳＬＲｍもしくはＣＳＬＷｍによって選択されて、リードデータ線対もしくはライトデータ線対と選択的に結合される。同様に、コラムアドレスが奇数の場合には、サブロウアレイの下側領域１６０ｍ＋１に配置された８個のセンスアンプのうちの１個が、コラム選択線ＣＳＬＷｍ＋１もしくはＣＳＬＲｍ＋１によって選択されて、リードデータ線対もしくはライトデータ線対と選択的に結合される。
【０１１３】
通常、メモリアレイにおけるコラムアクセスは、順番にインクリメントされたコラムアドレスによって行なわれる場合が多いため、図９で説明したような構成とすることにより、同一の電源配線から電源の供給を受けるセンスアンプ群が連続的に活性化されて、一方の電源配線に負荷が集中することを防止することができる。
【０１１４】
図１０は、実施の形態２に従うＤＲＡＭマクロにおける読出動作に関連する回路の配置および制御信号の流れを説明するブロック図である。
【０１１５】
図１０を参照して、制御回路３０は、実施の形態１の場合と同様に、読出プリデコード信号ＹＡＲ＜３：０＞およびＹＢＲ＜３：０＞を発生する。生成された読出プリデコード信号は、制御回路３０よりバッファ回路８０に向けて、ＹＡＲｆ＜３：０＞およびＹＢＲｆ＜３：０＞として伝達される。バッファ回路８０は、ＹＡＲｆ＜３：０＞およびＹＢＲｆ＜３：０＞を折り返して、ＹＡＲｂ＜３：０＞およびＹＢＲｂ＜３：０＞を出力する。
【０１１６】
ＹＡＲｆ＜３：０＞およびＹＡＲｂ＜３：０＞は、読出プリデコード信号ＹＡＲ＜３：０＞と同一の信号であるが、信号線による伝搬方向を区別するために、添字“ｆ”および“ｂ”を付したものである。ＹＢＲｆ＜３：０＞およびＹＢＲｂ＜３：０＞についても同様である。なお、以下の説明においても、各制御信号のうちで添字“ｆ”が付されているものは、メモリセルの列方向（垂直方向）に沿って、制御回路３０からバッファ回路８０に向かう方向（図面で下側から上側へ向かう方向）へ伝搬されているものを示し、添字“ｂ”が付されているものは、その反対方向に伝搬されているものを示すものとする。
【０１１７】
デコード回路領域１５０に、リードコラムデコーダ１１０が配置される。リードコラムデコーダ１１０は、各サブロウアレイごとに設けられ、読出プリデコード信号ＹＡＲ＜３：０＞およびＹＢＲ＜３：０＞に応答して、読出データ線対ＲＤＬと対応付けられる１６個のメモリセル列の中から１列を選択するためのリードコラム選択信号を発生する。リードコラム選択信号は、リードコラム選択線によって、対応する各読出ゲートに伝達される。リードコラム選択線は、図９で説明したように、対応するサブロウアレイの上／下領域にそれぞれ配置されるセンスアンプ段中のセンスアンプと読出データ線対との間に配置される読出ゲートＲＧＣを選択的に活性化して、センスアンプで増幅された読出データを読出データ線対に伝達する。
各リードコラムデコーダ１１０は、バッファ回路８０より読出プリデコード信号ＹＡＲｂ＜３：０＞およびＹＢＲｂ＜３：０＞を受けて、対応するコラム選択線を活性化する。
【０１１８】
図１０においても、図４の場合と同様に、最遠点のセンスアンプＳＡｆと最近点のセンスアンプＳＡｎとにおける読出動作のタイミングの差異について考える。最遠点のセンスアンプＳＡｆに対応して設けられるコラム選択線ＣＳＬＲｆは、リードコラムデコーダ１１０ｆによって活性化され、最近点のセンスアンプＳＡｎに対応して設けられるリードコラム選択線ＣＳＬＲｎは、リードコラムデコーダ１１０ｎによって活性化される。デコード回路領域１５０においては、バッファ回路８０によって、読出プリデコード信号を一旦折り返してから各リードコラムデコーダに伝達する構成としているので、読出プリデコード信号は、最遠点のセンスアンプＳＡｆに対応するリードコラムデコーダ１１０ｆから順に伝達される。すなわち、同一のリードデータ線対と対応付けられるセンスアンプ群に対しては、プリアンプからの距離が相対的に長い、すなわちリードデータ線上での読出データ伝搬遅延の大きいセンスアンプに対応する読出ゲートに対して、リードコラム選択信号を早いタイミングで伝達することができる。
【０１１９】
したがって、図１０に示す実施の形態２に従うＤＲＡＭマクロ内においても、最遠点のセンスアンプＳＡｆに生じるリードデータ線対における配線遅延ΔｔＲＤＬと、最近点のセンスアンプＳＡｎからのデータの読出動作において生じる読出プリデコード信号の伝達において生じる遅延時間ΔｔＹＲとの伝搬する方向を揃えることができる。よって、実施の形態１の場合と同様に、センスアンプの位置にかかわらず、プリアンプ位置を基準とした各制御信号に対するリードデータ線対上のデータの伝達タイミングが同一となり、読出動作時における最小動作サイクルタイムに対するコラム選択線および読出データを伝達する配線における配線遅延の影響を排除することによって、最小動作サイクルタイムの短縮による高速動作化を図ることができる。
【０１２０】
［実施の形態２の変形例１］
図１１は、実施の形態２の変形例１に従うＤＲＡＭマクロにおける読出動作に関連する回路の配置および制御信号の流れを説明するブロック図である。
【０１２１】
図１１を参照して、実施の形態２の変形例１においては、実施の形態２において、制御回路３０内に設けられていたコラムプリデコード回路９０を、バッファ回路８０に代えて、デコード回路領域１５０を挟んで制御回路３０と反対側に配置する点に特徴がある。
【０１２２】
制御回路３０は、信号発生回路３２によって、リードコラム選択線の活性化タイミング制御信号ＣＤＥとコラムアドレスＣＡ＜３：０＞との論理積によって得られる信号ＣＡＲ＜３：０＞を発生する。
【０１２３】
コラムプリデコード回路９０は、信号ＣＡＲ＜３：０＞を受けて図４の場合と同様の読出プリデコード信号ＹＡＲ＜３：０＞とＹＢＲ＜３：０＞とを発生する。各リードコラムデコーダ１１０は、これらの読出プリデコード信号に応答して対応するコラム選択線にコラムリード選択信号を出力する。
【０１２４】
このような構成とすることにより、図１０で説明した実施の形態１においては、制御回路３０とバッファ回路８０との間でプリアドレスデコード信号ＹＡＲｆ＜３：０＞，ＹＢＲｆ＜３：０＞の合計８ビットの信号を伝達したのに対し、図１１の構成においては、制御回路３０とバッファ回路８０に代えて配置されるコラムプリデコード回路９０との間で４ビットの信号ＣＡＲ＜３：０＞が伝達される。各コラムデコーダによってリードコラム選択信号が出力された後における、各回路の動作タイミングは、実施の形態２で説明したのと同様であるから説明は繰返さない。
【０１２５】
このように、実施の形態２の変形例１に従うＤＲＡＭマクロにおいては、列方向に沿って配置される信号線の本数を減少させることが可能になり、チップ面積を削減することが可能となる。
【０１２６】
［実施の形態２の変形例２］
図１２は、実施の形態２の変形例２に従うＤＲＡＭマクロにおける読出動作に関連する回路の配置および制御信号の流れを説明するブロック図である。
【０１２７】
図１２を参照して、制御回路３０は、コラムプリデコード回路９０を含む。コラムプリデコード回路９０は、リードコラム選択線の活性化タイミング制御信号ＣＤＥとコラムアドレスＣＡ＜３：０＞とを受けて、プリアドレスデコード信号ＹＡＲ＜３：０＞およびＹＢＲ＜３：０＞とを発生する。
【０１２８】
実施の形態２の変形例２においては、読出プリデコード信号のうち一方の信号のみを制御信号ＣＤＥによって指示される活性化タイミングを反映した信号とし、他方の信号は、１サイクルの間活性化を維持する信号として発生する。
【０１２９】
図１３は実施の形態２の変形例２における各読出プリデコード信号の活性化タイミングを説明する波形図である。
【０１３０】
図１３においては、読出プリデコード信号ＹＡＲ＜３：０＞は、コラムアドレスによるプリデコード結果と制御信号ＣＤＥとの論理積の結果得られる信号とされ、時刻ｔ２からｔ３の間および時刻ｔ６からｔ７の間において、活性化される。一方、ＹＢＲ＜３：０＞については、コラム選択線の活性化期間を反映しない、１サイクルの間（時刻ｔ１〜ｔ４および時刻ｔ５〜ｔ８の間）活性化を維持する信号として発生させている。
【０１３１】
再び、図１２を参照して、制御回路３０からＹＡＲｆ＜３：０＞として発生された読出プリデコード信号は、バッファ回路８０を介して折り返された後、ＹＡＲｂ＜３：０＞として各プリデコーダ１１０に伝達される。一方、コラム選択線の活性化タイミングを反映しない信号であるＹＢＲ＜３：０＞は、ＹＢＲｆ＜３：０＞として、制御回路３０より直接各リードコラムデコーダ１１０に伝達される。各コラムデコーダによってリードコラム選択信号が出力された後における、各回路の動作タイミングは、実施の形態２で説明したのと同様であるから説明は繰返さない。
【０１３２】
このような構成とすることによっても、各プリデコーダによる対応するコラム選択線の活性化タイミングは、図１０で説明した実施の形態２の場合と同様となる。その一方で、図１２の構成においては、バッファ回路８０を介して折り返す信号が、読出プリデコード信号ＹＡＲ＜３：０＞およびＹＢＲ＜３：０＞のうちの一方ですむので、図１１で説明した実施の形態２の変形例１の場合と同様に、列方向に沿って配置される信号線の本数を減少させることが可能になり、チップ面積を削減することが可能となる。
【０１３３】
［実施の形態２の変形例３］
図１４は、実施の形態２の変形例３に従うＤＲＡＭマクロにおける読出動作に関連する回路の配置および制御信号の流れを説明するブロック図である。
【０１３４】
図１４を参照して、実施の形態２の変形例３において、制御回路３０は、コラムプリデコード回路９０を含む。コラムプリデコード回路９０は、コラムアドレスＣＡ＜３：０＞を受けて読出プリデコード信号ＹＡＲ＜３：０＞およびＹＢＲ＜３：０＞を発生するが、これらの読出プリデコード信号については、リードコラム選択線の活性化タイミング制御信号ＣＤＥの情報は反映されない。
【０１３５】
図１５は、実施の形態２の変形例３における読出プリデコード信号の活性化タイミングを説明する波形図である。
【０１３６】
図１５を参照して、実施の形態２の変形例３においては、読出プリデコード信号ＹＡＲ＜３：０＞およびＹＢＲ＜３：０＞は、コラム選択線の活性化タイミングに関する情報が反映されない、読出動作の１サイクルの間（時刻ｔ１〜ｔ４および時刻ｔ５〜ｔ８の間）活性状態を維持する信号として発生される。一方、活性化タイミング制御信号ＣＤＥは、リードコラム選択線を活性化すべき読出サイクルの一部期間において（時刻ｔ２〜ｔ３および時刻ｔ６〜ｔ７の間）活性化される信号として、読出プリデコード信号とは独立して各コラムデコーダに付与される。
【０１３７】
再び図１４を参照して、制御回路３０は、リードコラム選択線の活性化タイミング制御信号ＣＤＥを出力する。出力された制御信号ＣＤＥは、信号ＣＤＥＲｆとしてバッファ回路８０に伝達される。バッファ回路８０で折り返された活性化タイミング制御信号は、信号ＣＤＥＲｂとして各リードコラムデコーダ１１５に伝達される。各リードコラムデコーダ１１５は、読出プリデコード信号ＹＡＲ＜３：０＞およびＹＢＲ＜３：０＞と、制御信号ＣＤＥＲｒとを受けて、対応するコラム選択線を活性化する。
【０１３８】
各リードコラムデコーダ１１５は、予め、読出プリデコード信号ＹＡＲ＜３：０＞およびＹＢＲ＜３：０＞が与えられた状態で、バッファ回路８０より生成されるコラム選択線活性化タイミング制御信号ＣＤＥＲｒの伝搬に応じて、対応するコラム選択線ＣＳＲｆを活性化するためにリードコラム選択信号を出力する。
【０１３９】
したがって、各リードコラムデコーダ１１５は、最遠点のセンスアンプＳＡｆに対応するリードコラムデコーダ１１５ｆから順に活性化され、リードコラム選択線ＣＳＲｆが活性化されてからΔｔＹＲ経過後にリードコラムデコーダ１１５ｎによってリードコラム選択線ＣＳＬＲｎが活性化される。よって、図１４の構成によっても、リードデータ線対に生じる配線遅延ΔｔＲＤＬと制御信号の伝搬における配線遅延ΔｔＹＲとはその伝搬方向が同一であるので、各プリデコーダによる対応するコラム選択線の活性化タイミングは、図１０で説明した実施の形態２の場合と同様となる。各コラムデコーダによってリードコラム選択信号が出力された後における、各回路の動作タイミングは、実施の形態２で説明したのと同様であるから説明は繰返さない。
【０１４０】
また、このような構成とすることによって、図１２の構成においては、バッファ回路８０を介して折り返す信号が、活性化タイミング制御信号ＣＤＥのみですむので、実施の形態２の変形例１および２と比較して、さらに列方向に沿って配置される信号線の本数を減少させることが可能になり、チップ面積を削減することが可能となる。
【０１４１】
さらに、読出プリデコード信号を、コラム選択線の活性化タイミング制御信号と切離すことによって、読出プリデコード信号を、同一領域内に配置されるライト用コラムデコーダと共用の信号とすることが可能となる。これにより、さらに、デコーダ回路領域１５０内に設けられる配線数の削減を図ることができ、チップ面積の縮小が可能となる。
【０１４２】
［実施の形態３］
図１６は、実施の形態３に従うＤＲＡＭマクロにおける読出動作に関連する回路の配置および制御信号の流れを説明するブロック図である。
本発明の実施の形態３に従うＤＲＡＭマクロにおける読出動作に関連する回路を示すブロック図である。
【０１４３】
実施の形態３のＤＲＡＭマクロにおいては、リードデータ線対ＲＤＬのイコライズおよびプリチャージを行なうイコライズ／プリチャージ回路４７が、データパス４０とメモリアレイ５０を挟んで反対側に配置される点を特徴とする。
【０１４４】
イコライズ／プリチャージ回路４７は、制御回路３０によって発生されるリードデータ線イコライズ信号ＲＤＬＥＱによって活性化される。リードデータ線イコライズ信号は、バッファ回路８０を介して、信号ＲＤＬＥＱｈとして各イコライズ／プリチャージ回路４７に伝達される。
【０１４５】
次に、イコライズ／プリチャージ回路４７をデータパス４０内に配置した場合の問題点について説明する。
【０１４６】
本発明においては、読出プリデコード信号ＹＡＲ＜３：０＞およびＹＢＲ＜３：０＞の伝搬方向と、リードコラム選択線によってセンスアンプよりリードデータ線対ＲＤＬにドライブされた読出データの伝搬方向とを揃えることによって、リード動作時の高速化を行なう方法について説明した。しかし、リードデータ線対ＲＤＬに対するイコライズ／プリチャージ動作を考えると、イコライズ／プリチャージ回路がデータパス４０すなわちプリアンプ４２と同じ側に配置されている場合においては、一旦活性化された読出プリデコード信号の不活性状態への変化は、図面上方から図面下方への方向に伝達されるのに対し、イコライズ／プリチャージ回路によってリードデータ線対がドライブされる方向は、図面の下方から上方への方向である。このため、リードコラム選択線が非活性化される方向と、プリチャージ回路によってリードデータ線対がドライブされる方向とは反対となる。
【０１４７】
したがって、たとえば、最遠点のセンスアンプＳＡｆにおいてコラム選択線が非活性になるタイミングにイコライズ／プリチャージ動作の開始タイミングを合わせると、読出プリデコード信号の伝搬における配線遅延の影響によって、最近点のセンスアンプＳＡｎを選択した場合に、リードコラム選択線が非活性となる前に、対応するリードデータ線対に対するイコライズ／プリチャージ動作が開始されることとなってしまう。これにより、イコライズ／プリチャージ回路と読出ゲートとの間で貫通電流が生じてしまう。
【０１４８】
図１７は、イコライズ／プリチャージ回路と読出ゲートとの間での貫通電流の発生を説明するための回路図である。
【０１４９】
図１７を参照して、リードデータ線対に対応して、リードデータ線イコライズ信号ＲＤＬＥＱに応答して活性化され、リードデータ線対を構成するＲＤＬと／ＲＤＬをプリチャージ電圧ＶＰＣにプリチャージし、かつイコライズするイコライズ／プリチャージ回路４７が設けられる。
【０１５０】
センスアンプＳＡ、読出ゲートＲＧおよび書込ゲートＷＧの構成については、図３で説明したとおりであるので、説明は繰り返さない。
【０１５１】
イコライズ／プリチャージ回路４７は、リードデータ線イコライズ信号ＲＤＬＥＱの活性化時に導通して、リードデータ線対を構成するＲＤＬと／ＲＤＬとを短絡するＮチャネルＭＯＳトランジスタＴＧｊと、リードデータ線イコライズ信号ＲＤＬＥＱの活性化時に導通して、リードデータ線対を構成するＲＤＬと／ＲＤＬとのそれぞれにプリチャージ電圧ＶＰＣを伝達するＮチャネルＭＯＳトランジスタＴＧｋおよびＴＧｌを有する。
【０１５２】
リードコラム選択線が非活性となる前に、イコライズ／プリチャージ動作が開始された場合においては、読出ゲートＲＧ内のトランジスタＴＧｃおよびＴＧｄがオンしているにもかかわらず、イコライズ／プリチャージ回路４７中のトランジスタＴＧｋおよびＴＧｌがオンする。したがって、リードデータ線対ＲＤＬおよび／ＲＤＬをプリチャージ電位と結合する経路が形成され、ＶＰＣ〜ＴＧｌ〜ＲＤＬ〜ＴＧｄ〜ＴＧｆ〜接地配線もしくは、ＶＰＣ〜ＴＧｋ〜／ＲＤＬ〜ＴＧｃ〜ＴＧｅ〜接地配線の経路によって無駄な貫通電流が生じてしまう。
【０１５３】
このような貫通電流を防止するためには、最近点のセンスアンプＳＡｎが非活性となるタイミングに合わせてイコライズ／プリチャージ動作を開始すればよいが、このようなタイミングでイコライズ／プリチャージ動作を規定すると、読出動作における最小サイクルタイムを広げることとなってしまう。
【０１５４】
そこで、図１６に示すようにリード用データ線対のイコライズ／プリチャージ回路をメモリアレイに対して、プリアンプ４２が配置されるデータパス４０と反対側に配置することにより、イコライズ／プリチャージ動作時にリードデータ線対がドライブされる方向と、読出プリデコード信号ＹＡＲ＜３：０＞，ＹＢＲ＜３：０＞が伝搬される方向とが一致し、読出プリデコード信号の伝搬における配線遅延の影響による最小サイクルタイムの拡大を招くことなく、貫通電流の発生を防止することが可能となる。
【０１５５】
なお、実施の形態３に示した構成は、リードコラム選択線がリードデータ線対と同一方向に配置される実施の形態１に従う図４の構成のＤＲＡＭマクロに対しても同様に適用することが可能である。具体的には、図４の回路構成において、イコライズ／プリチャージ回路４７をプリアンプ４２と反対側に配置することによって、実施の形態３で説明したのと同様の効果を享受することができる。
【０１５６】
［実施の形態４］
図１８は、本発明の実施の形態４に従うＤＲＡＭマクロにおける読出動作に関連する回路の配置および制御信号の流れを説明するブロック図である。
【０１５７】
図１８を参照して、実施の形態４においては、メモリアレイ５０は、列方向に沿って、複数の列ブロックに分割される。図１８においては、一例として４つの列ブロックＣＢ０〜ＣＢ３に分割される場合を示している。また、データパス上を伝達されるプリアンプ活性化信号ＰＡＥおよびリードデータ線イコライズ信号ＲＤＬＥＱは、階層構成の下で伝達される。
【０１５８】
一般に、ＤＲＡＭ内蔵システムＬＳＩにおいては、データバス幅を広く取るために、多数のデータ線対をメモリアレイ上に配置するのでプリアンプ等の個数も多くなってしまう。したがって、これらのプリアンプ等を高速に活性化するために、制御信号を階層構成の下に制御する構成が採用される。
【０１５９】
具体的には、データパス４０中のプリアンプおよびイコライズ／プリチャージ回路は、各列ブロックに対応するグループごとに活性化される。各プリアンプは、各列ブロックに対応して設けられるＰＡＥ１０〜ＰＡＥ１３によって制御され、各イコライズ／プリチャージ回路は、各列ブロックに対応して設けられるＲＤＬＥＱ１０〜ＲＤＬＥＱ１３によって活性化される。
【０１６０】
列ブロックＣＢ０に対応するプリアンプおよびイコライズ／プリチャージ回路に対しては、制御信号ＰＡＥ１０およびＲＤＬＥＱ１０がローカル信号線ＤＰＬ１０によって伝達される。同様に、列ブロックＣＢ１に対応するプリアンプおよびイコライズ／プリチャージ回路に対しては、制御信号ＰＡＥ１１およびＲＤＬＥＱ１１がローカル信号線ＤＰＬ１１によって伝達され、列ブロックＣＢ２に対応するプリアンプおよびイコライズ／プリチャージ回路に対しては、制御信号ＰＡＥ１２およびＲＤＬＥＱ１２がローカル信号線ＤＰＬ１２によって伝達され、列ブロックＣＢ３に対応するプリアンプおよびイコライズ／プリチャージ回路に対しては、制御信号ＰＡＥ１３およびＲＤＬＥＱ１３がローカル信号線ＤＰＬ１３１によって伝達される。
【０１６１】
メインアンプおよびイコライズ／プリチャージ回路の活性化タイミングを指示する信号として、制御信号ＰＡＥＭおよびＲＤＬＥＱＭが、各列ブロックに共通な信号としてメイン信号線ＤＰＭＬによって伝達される。メイン信号線ＤＰＭＬとローカル信号線ＤＰＬ１０〜ＤＰＬ１３の間には、バッファ１６４−０〜１６４−３がそれぞれ設けられる。
【０１６２】
実施の形態４においては、データパス４０における制御信号の伝達が、列ブロックに対応した階層構成を取る場合に、これらに対応してコラム選択線の駆動についても階層構成を取ることを特徴とする。具体的には、各リードコラム選択線に対応して、列ブロックＣＢ０〜ＣＢ３に共通にメインリードコラム選択線が設けられるとともに、それぞれの列ブロックＣＢ０〜ＣＢ３において、リードローカルコラム選択線が設けられる。
【０１６３】
たとえば、最遠点のセンスアンプＳＡｆに対応して設けられるメインリードコラム選択線ＣＳＬＲＭｆに対応して、ローカルリードコラム選択線ＣＳＬＲＬｆ０〜ＣＳＬＲＬｆ３が列ブロックＣＢ０〜ＣＢ３のそれぞれに対応して設けられ、最近点のセンスアンプＳＡｎに対応して設けられるメイン読出コラム選択線ＣＳＬＲＭｎに対しては、ローカル読出コラム選択線ＣＳＬＲＬｎ０〜ＣＳＬＲＬｎ３が列ブロックＣＢ０〜ＣＢ３にそれぞれ対応して設けられる。
【０１６４】
リードコラムデコーダ１１０ｆによって生成されるリードコラム選択信号は、メイン読出コラム選択線ＣＳＬＭｆによって伝達され、バッファ１６０−０〜１６０−３によってそれぞれのローカルリードコラム線選択線ＣＳＬＲＬｆ０〜ＣＳＬＲＬｆ３に伝達される。
【０１６５】
このように、データパスにおける制御を高速化するためにデータパスの制御信号を階層構成とした場合においては、コラム選択線も併せて階層構成を採用することにより、リードコラム選択線上に生ずるリードコラム選択信号の伝搬遅延時間とデータパスに関連する制御信号ＰＡＥおよびＲＤＬＥＱの伝搬遅延時間との差の拡大に起因して、最小サイクルタイムが拡大することを防止することができる。
【０１６６】
なお、本発明に係る半導体記憶装置について、明細書中においてはＤＲＡＭ内蔵システムＬＳＩにおけるＤＲＡＭマクロとして説明したが、本願発明の適用はこのような場合に限定されるものではない。すなわち、ロジック回路に対してデータの授受を行なう構成のみならず、データバスおよび制御バスに代えて入出力端子を設けることにより、直接外部との間でデータの授受を行なう構成に対して本願発明を適用することも可能である。
【０１６７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１６８】
【発明の効果】
請求項１記載の半導体記憶装置は、プリアンプへの経路が長いセンスアンプから順に読出データ線と結合されるようにコラムデコーダおよび列選択線を配置するので、読出データ線と列選択線とが同一方向に配置される場合において、制御信号の配線遅延が読出動作時の最小サイクルタイムに与える影響を軽減し、高速動作化を図ることができる。
【０１７０】
請求項２記載の半導体記憶装置は、プリデコード前の入力アドレス信号を第１の信号線によって伝達するため、第１の信号線の本数を減少させることができるので、制御信号の配線遅延が読出動作時の最小サイクルタイムに与える影響を軽減して高速動作化を図ることができるとともに、チップ面積の削減を図ることが可能となる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１に従うＤＲＡＭ内蔵システムＬＳＩ１０００の全体構成を示す概略ブロック図である。
【図２】 メモリアレイにおけるコラム選択動作を説明するための概略ブロック図である。
【図３】 センスアンプに関連する回路の構成を説明する回路図である。
【図４】 実施の形態１に従うＤＲＡＭマクロにおける読出動作に関連する回路の配置および制御信号の流れを説明するブロック図である。
【図５】 読出プリデコード信号の生成を説明するためのタイミングチャートである。
【図６】 実施の形態１に従うＤＲＡＭマクロにおける読出動作を説明するためのタイミングチャートである。
【図７】 実施の形態１の変形例に従うＤＲＡＭマクロにおける読出動作に関連する回路の配置および制御信号の流れを説明するブロック図である。
【図８】 本発明の実施の形態２に従うＤＲＡＭ内蔵システムＬＳＩ１１００の全体構成を示す概略ブロック図である。
【図９】 実施の形態２に従うＤＲＡＭマクロ内のメモリアレイにおけるセンスアンプの配置を示す概略図である。
【図１０】 実施の形態２に従うＤＲＡＭマクロにおける読出動作に関連する回路の配置および制御信号の流れを説明するブロック図である。
【図１１】 実施の形態２の変形例１に従うＤＲＡＭマクロにおける読出動作に関連する回路の配置および制御信号の流れを説明するブロック図である。
【図１２】 実施の形態２の変形例２に従うＤＲＡＭマクロにおける読出動作に関連する回路の配置および制御信号の流れを説明するブロック図である。
【図１３】 実施の形態２の変形例２における読出プリデコード信号の活性化タイミングを説明する波形図である。
【図１４】 実施の形態２の変形例３に従うＤＲＡＭマクロにおける読出動作に関連する回路の配置および制御信号の流れを説明するブロック図である。
【図１５】 実施の形態２の変形例３における読出プリデコード信号の活性化タイミングを説明する波形図である。
【図１６】 実施の形態３に従うＤＲＡＭマクロにおける読出動作に関連する回路の配置および制御信号の流れを説明するブロック図である。
【図１７】 イコライズ／プリチャージ回路と読出ゲートとの間での貫通電流の発生を説明するための回路図である。
【図１８】 実施の形態４に従うＤＲＡＭマクロにおける読出動作に関連する回路の配置および制御信号の流れを説明するブロック図である。
【図１９】 従来のＤＲＡＭ内蔵システムＬＳＩの構成の一例を示す図である。
【図２０】 従来のＤＲＡＭマクロのメモリアレイ部の構成を概略的に示す図である。
【図２１】 従来のＤＲＡＭマクロにおける読出動作に関連する回路の配置および制御信号の流れを説明するブロック図である。
【図２２】 従来のＤＲＡＭマクロにおける読出動作時の問題点を説明するためのタイミングチャートである。
【符号の説明】
４０ データパス、４２ プリアンプ、４７ イコライズ／プリチャージ回路、１００ リードコラムデコード回路、１１０，１１５ コラムデコーダ、１５０ デコード回路配置領域、ＹＡＲ，ＹＢＲ 読出プリデコード信号、ＣＤＥ コラム選択線活性化タイミング制御信号、ＣＳＬＷ ライトコラム選択線、ＣＳＬＲ リードコラム選択線、ＲＤＬ リードデータ線、ＷＤＬ ライトデータ線、ＲＧ 読出ゲート、ＷＧ 書込ゲート。
【発明の属する技術分野】
この発明は半導体記憶装置に関し、特に、ロジックデバイスおよびマイクロプロセッサなどのロジック回路との混載に適した半導体記憶装置に関する。より特定的には、ロジック混載ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）の読出動作時のサイクルタイムを短縮するための半導体記憶装置の構成に関する。
【０００２】
【従来の技術】
近年、ＤＲＡＭとロジックデバイスまたはマイクロプロセッサとを同一半導体基板上に集積化するＤＲＡＭシステムＬＳＩ（大規模集積回路装置）が普及してきている。このＤＲＡＭ内蔵システムＬＳＩは、従来の個別のＤＲＡＭとロジックデバイスとをプリント基板上にはんだ付けしたシステムと比べて以下のような利点がある。
【０００３】
（１） 個別ＤＲＡＭのピン端子を考慮する必要がないため、ＤＲＡＭとロジックとの間のデータバス幅を大きく取ることができ、データ転送速度を向上することができるためシステム性能が向上する、
（２） 半導体基板上に形成されるデータバスは、プリント基板上の配線と比較して寄生容量が小さく、信号線の充放電電流を少なくすることができるため、データ転送時に消費される動作電力の低減が可能である、および
（３） パッケージが単一化されること、およびプリント基板上のデータバス配線および制御信号配線を削減することができ、プリント基板上の占有面積を小さくすることができる。
【０００４】
図１９は、従来のＤＲＡＭ内蔵システムＬＳＩの構成の一例を示す図である。
図１９において、このＤＲＡＭ内蔵システムＬＳＩは、ロジック回路ＬＧとＤＲＡＭマクロとが同一半導体基板ＣＨ上に集積化される。
【０００５】
このＤＲＡＭマクロは、各々が行列状に配置される複数のメモリセルを有するメモリセルアレイＭＡ０およびＭＡ１と、メモリアレイＭＡ０およびＭＡ１のそれぞれに対応して設けられ、対応のメモリアレイＭＡ０およびＭＡ１のアドレス指定された行を選択するためのロウデコーダＸＤ０およびＸＤ１と、メモリアレイＭＡ０およびＭＡ１のそれぞれに対応して設けられ、メモリアレイＭＡ０およびＭＡ１のアドレス指定された列を選択するためのコラムデコーダＹＤ０およびＹＤ１と、コラムデコーダＹＤ０およびＹＤ１により選択されたメモリセル列とデータの授受を行なうためのデータパスＤＰ０およびＤＰ１と、メモリアレイＭＡ０およびＭＡ１へのデータアクセス動作を制御するための制御回路ＣＧとを含む。
【０００６】
データパスＤＰ０およびＤＰ１は、データバスＤＢ０およびＤＢ１を介してロジック回路ＬＧに結合され、また制御回路ＣＧは、制御バスＣＴＢを介してロジック回路ＬＧに結合される。図１９において、データバスＤＢ０およびＤＢ１の各々は、１２８ビットの書込データおよび１２８ビットの読出データを別々に伝達する。
【０００７】
図２０は、図１９に示すメモリアレイＭＡ０およびＭＡ１の構成を概略的に示す図である。これらのメモリアレイＭＡ０およびＭＡ１は、同一構成を有するため、図２０においては、これらを１つのメモリアレイＭＡと総称的に示す。
【０００８】
メモリアレイＭＡは、行列状に配置される複数のメモリセルブロックＭＣＢを含む。これらのメモリセルブロックＭＣＢには、明確には示さないが、メモリセルが行列状に配置される。メモリセルブロックＭＣＢのそれぞれに対応して、対応のメモリセルブロックとデータの授受を行なうためのローカルＩＯ線対群ＬＩＯｓが設けられる。ローカルＩＯ線対ＬＩＯは、互いに相補な信号を伝達する。
【０００９】
メモリセルブロックＭＣＢのそれぞれに対応してセンスアンプ群ＳＡｓが配置される。センスアンプ群ＳＡｓは、シェアードセンスアンプ構成を有し、列方向において隣接するメモリセルブロックにより共有される。これらのセンスアンプ群ＳＡｓは、対応のメモリセルブロックの各列に対応して設けられるセンスアンプ回路ＳＡを含み、活性化時においてアドレス指定されたメモリセルの列のデータの検知、増幅およびラッチを行なう。センスアンプ群ＳＡｓは、対応のローカルＩＯ線対群ＬＩＯｓと選択的に結合される。
【００１０】
行方向に整列して配置されるメモリセルブロックＭＣＢに共通に、ワード線群ＷＲｓが配置される。動作時においては１つの行ブロック（行方向に整列して配置される複数のメモリセルブロックで構成されるブロック）に含まれるワード線群ＷＬｓのうち１つのワード線ＷＬが選択状態へ駆動される。
【００１１】
行方向において隣接するメモリセルブロックの間の領域およびメモリセルブロック外の領域（これらの領域をブロック間領域と称す）に、列方向に延在するグローバルＩＯ線対ＧＩＯ０〜ＧＩＯ１２７が配置される。列方向に整列するメモリセルブロックに共通に、４つのグローバルＩＯ線対が配置される。各メモリセルブロックに対しては４対のローカルＩＯ線対群ＬＩＯｓが配置されており、１つの行ブロックにおいて各メモリセルブロックＭＣＢに対応して設けられる４対のローカルＩＯ線対群ＬＩＯｓがそれぞれ、ＩＯスイッチＩＯＳＷを介して対応のグローバルＩＯ線対に結合される。
【００１２】
グローバルＩＯ線対ＧＩＯ０〜ＧＩＯ１２７の各々は、相補信号を伝達し、かつ図１９に示すデータパスに結合され、データパス内の読出／書込回路を介してロジック回路ＬＧに結合される。
【００１３】
グローバルＩＯ線対ＧＩＯ０〜ＧＩＯ１２７と同一配線層に、メモリアレイＭＡ上にわたって列方向に延在して列選択線ＣＳＬが配置される。列選択線群ＣＳＬｓは、列方向に整列して配置されるメモリセルブロックＭＣＢにより共有されるＩＯスイッチＩＯＳＷにより、選択された行ブロックのローカルＩＯ線対群ＬＩＯｓがグローバルＩＯ線対ＧＩＯ０〜ＧＩＯ１２７に結合されており、非選択の行ブロックのローカルＩＯ線対群ＬＩＯｓは、グローバルＩＯ線対群ＧＩＯ０−ＧＩＯ１２７から分離される。したがって、各列ブロック（列方向に整列して配置されるメモリセルブロックにより構成されるブロック）において４列が同時に選択され、４つのローカルＩＯ線対ＬＩＯがそれぞれ、対応のグローバルＩＯ線対に結合される。
【００１４】
【発明が解決しようとする課題】
図２１は、従来のＤＲＡＭマクロにおける読出動作に関連する回路の配置および制御信号の流れを説明するブロック図である。
【００１５】
図２１においては、メモリアレイ上において、制御回路から見て最遠点に位置するセンスアンプＳＡｆに接続されるメモリセルからデータを読出す場合と、最近点に位置するセンスアンプＳＡｎに接続されるメモリセルからデータを読出す場合との間におけるアクセス時間の差異について検討する。
【００１６】
最遠点のセンスアンプＳＡｆは、コラム選択線ＣＳＬｆによって選択的にローカルＬＩＯｆと結合され、ローカルＬＩＯｆに読出されたデータは、対応するグローバルＩＯ線対ＧＩＯｆに伝達される。センスアンプＳＡｆとの結合によってグローバルＩＯ線対ＧＩＯｆに生じた電位差は、プリアンプＰＡｆによって増幅され読出データが取出される。
【００１７】
同様に、最近点のセンスアンプＳＡｎは、コラム選択線ＣＳＬｎによって選択的にローカルＩＯ線対ＬＩＯｎを介してグローバルＩＯ線対ＧＩＯｎと結合される。センスアンプＳＡｎとの結合によってグローバルＩＯ線対ＧＩＯｎに生じた電位差は、プリアンプＰＡｎで増幅され、読出データとして取出される。
【００１８】
なお、以下明細書中において、各信号線、制御信号および回路のうちで添字”ｆ”が付されているものは、最遠点のセンスアンプＳＡｆに対応して設けられているものを表わすものとする。同様に、添字「ｎ」が付されているものは、最近点のセンスアンプＳＡｎに対応して設けられているものを表わすものとする。
【００１９】
制御回路ＣＧは、読出動作時において、外部クロックに同期してリードコマンドとアドレスを取込み、グローバルＩＯ線対にプリチャージ／イコライズ動作を行なうためのイコライズ信号ＧＩＯＥＱと、プリアンプＰＡの活性化タイミングを指示するプリアンプ活性化信号ＰＡＥと、コラムデコーダに入力される読出プリデコード信号ＹＡ＜３：０＞，ＹＢ＜３：０＞とを生成する。ここで、読出プリデコード信号ＹＡ＜３：０＞およびＹＢ＜３：０＞の各々は、コラムアドレスの２ビットをプリデコードして得られる信号と、コラム選択線の活性化タイミングを定める制御信号ＣＤＥとの間での論理積演算によって生成される信号である。各コラムデコーダＹＤは、読出プリデコード信号ＹＡ＜３：０＞およびＹＢ＜３：０＞に応じて、各メモリセルブロックに対応して配置される１６個のセンスアンプのうちの１個を選択する。
【００２０】
最遠点のセンスアンプＳＡｆに対応するコラム選択線ＣＳＬｆは、コラムデコーダＹＤｆによって駆動され、最近点のセンスアンプＳＡｎに対応するコラム選択線ＣＳＬｎは、コラムデコーダＹＤｎによって駆動される。
【００２１】
ここで、信号ＧＩＯＥＱ，ＰＡＥ，ＹＡ，ＹＢの配線遅延を、それぞれΔｔＧＩＯＲＥＱ，ΔｔＰＡＥ，ΔｔＹ，ΔｔＹとする。簡単のために、これらの各配線遅延は等しいと仮定すると、これらの信号は、伝搬する方向が同一方向であるので、データパス上の各プリアンプ位置を基準とした場合には、各信号の相対関係は一定である。したがって、各プリアンプ位置を基準として読出動作に関連する各信号の変化タイミングを考えることによって、ΔｔＧＩＯＲＥＱ，ΔｔＰＡＥ，ΔｔＹ，ΔｔＹの影響を排除して考えることができる。
【００２２】
図２２は、従来のＤＲＡＭマクロにおける読出動作時の問題点を説明するためのタイミングチャートである。
【００２３】
図２２を参照して、ＶＣＳＬｎおよびＶＧＩＯｎは、プリアンプＰＡｎの位置における、コラム選択線ＣＳＬｎの電位レベル変化およびグローバルＩＯ線対ＧＩＯｎに生じる電位差の変化を示す。同様に、ＶＣＳＬｆおよびＶＧＩＯｆは、プリアンプＰＡｆの位置における、コラム選択線ＣＳＬｆの電位レベル変化およびグローバルＩＯ線対ＧＩＯｆに生じる電位差の変化を示す。また、既に述べたように、プリアンプ活性化信号ＰＡＥおよびイコライズ信号ＧＩＯＥＱは、読出プリデコード信号ＹＡ＜３：０＞およびＹＢ＜３：０＞と信号の伝搬方向が同一であるため、各プリアンプ位置におけるプリアンプ活性化信号ＰＡＥおよびイコライズ信号ＧＩＯＥＱの電位レベル変化は、対応するコラムデコーダがコラム選択線を駆動するタイミングを基準とすると、相対的には同一のタイミングで表記できる。
【００２４】
時刻ｔ０は、コラム選択線ＣＳＬｎおよびグローバルＩＯ線対ＧＩＯｎに対しては、コラムデコーダＹＤｎがコラム選択線ＣＳＬｎに列選択信号を出力するタイミングであり、コラム選択線ＣＳＬｆおよびグローバルＩＯ線対ＧＩＯｆに対しては、コラムデコーダＹＤｆがコラム選択線ＣＳＬｆに列選択信号を発生するタイミングである。また、対応するコラム選択線ＣＳＬが活性化される時刻ｔ０までに、各グローバルＩＯ線対に対するイコライズ動作が完了し、グローバルＩＯ線イコライズ信号ＧＩＯＥＱが非活性化される。
【００２５】
最近点のセンスアンプＳＡｎにおいては、コラム選択線ＣＳＬｎを駆動するコラムデコーダＹＤｎとセンスアンプＳＡｎとの距離は短いため、時刻ｔ０よりセンスアンプによって増幅されたデータがグローバルＩＯ線対ＧＩＯｎに伝達される。また、プリアンプＰＡｎとセンスアンプＳＡｎも近接しているため、時刻ｔ０より、プリアンプＰＡｎは、ＶＧＩＯｎを増幅する。
【００２６】
グローバルＩＯ線対ＧＩＯｎに生じる電位差は、グローバルＩＯ線上の読出データの増幅に必要な期間ｔＲＥが時刻ｔ０から経過した時刻ｔ２において、プリアンプ感度（図２２においては２００ｍＶ）に到達し、読出データの確定が可能となる。
【００２７】
一方、最遠点のセンスアンプＳＡｆについては、コラムデコーダＹＤｆからセンスアンプＳＡｆまでの間のコラム選択線ＣＳＬｆによる配線遅延ΔｔＣＳＬが無視できず、かつ、コラム選択線ＣＳＬｆによって活性化された後、センスアンプＳＡｆから読出されたデータがグローバルＩＯ線対ＧＩＯｆを伝達する方向は、コラム選択線の信号伝搬方向とは反対であるために、両者の和無視できない配線遅延が生ずる。図２２においては、この配線遅延の和はΔｔＣＳＬ＋ΔｔＧＩＯで示され、時刻ｔ０からこれらの配線遅延時間が経過した時刻ｔ１より、プリアンプＰＡｆは、ＶＧＩＯｆの増幅を開始する。
【００２８】
したがって、ＶＧＩＯｆがプリアンプ感度を超えるのは、時刻ｔ１より、ｔＲＥ経過後の時刻ｔ４となる。
【００２９】
時刻ｔ４から制御信号ＰＡＥによってプリアンプＰＡｎを活性化することによって、プリアンプ活性化後データが確定するに必要なプリアンプ活性期間ｔＰＡＥ経過後の時刻ｔ６において、最近点のセンスアンプＳＡｎに接続されるメモリセルからの読出データを取出すことが可能となる。読出データを出力した後、さらに、読出データが確定した後に、グローバルＩＯ線対をイコライズしプリチャージ電位に初期化することによって、時刻ｔ６からイコライズ期間ｔＥＱ経過後の時刻ｔ７において、最遠点ＳＡｆに接続されるメモリセルに対する１つの読出サイクルが終了する。
【００３０】
このように、最遠点のセンスアンプＳＡｆに接続されるメモリセルに対してアクセスした場合には、プリアンプ位置においてグローバルＩＯ線対に読出データが現われる期間は、最近点のセンスアンプＳＡｎに接続されるメモリセルにアクセスした場合よりも、ΔｔＣＳＬ＋ΔｔＧＩＯだけ遅れることとなる。
【００３１】
したがって、プリアンプを活性化させる時間およびグローバルＩＯ線対のイコライズ開始は、最遠点のセンスアンプＳＡｆに接続されるメモリセルに対してアクセスした場合に合わせて設定する必要がある。このため、従来の技術のＤＲＡＭマクロにおける最小の読出サイクルタイムは、ΔｔＣＳＬ＋ΔｔＧＩＯ＋ｔＲＥ＋ｔＰＡＥ＋ｔＥＱとなる。
【００３２】
このように、従来の構成においては、コラム選択線とグローバルＩＯ線対とによる配線遅延を含んだ時間を最小の読出サイクルタイムとして規定する必要があり、動作の高速化に対して障害となっているという問題点があった。この発明の目的は、ロジック混載ＤＲＡＭにおいて、読出動作時のサイクルタイムを小さくすることによって高速動作化が可能な半導体記憶装置の構成を提供することである。
【００３３】
【課題を解決するための手段】
請求項１記載の半導体記憶装置は、行列状に配置された複数のメモリセルを有するメモリセルアレイを備え、メモリセルアレイは、行方向に沿って複数のサブロウアレイに分割される。半導体記憶装置は、各複数のサブロウアレイごとに各々がメモリセルの各列に対応して設けられる複数のセンスアンプと、各々が、複数のサブロウアレイに共通にＮ個（Ｎ：２以上の自然数）のメモリセルの列ごとに配置される複数の読出データ線と、読出データ線上のデータ信号を増幅するための読出データ増幅回路と、複数のセンスアンプと複数の読出データ線のうちの対応する１本との間に各々設けられる読出ゲート回路と、各読出データ線に対応付けられるＮ個のメモリセルの列のうちの１個を選択的に活性化するための複数の列選択信号を発生するためのコラムデコード回路と、各読出ゲート回路に複数の列選択信号のうちの対応する１個を伝達するための複数の列選択線とをさらに備える。コラムデコード回路および複数の列選択線は、同一の読出データ線に対応する複数の読出ゲート回路のうち、読出データ増幅回路からの経路が相対的に長い読出ゲート回路に対する、対応する列選択信号の伝達に要する時間が相対的に短くなるように配置される。さらに、複数の列選択線の各々は、複数のサブロウアレイに共通に、各メモリセルの列に対応して複数の読出データ線と同一方向に配置され、コラムデコード回路と読出データ増幅回路とは、メモリセルアレイを挟んで互いに反対側の領域に配置される。そして、半導体記憶装置は、読出データ増幅回路と隣接して配置され、メモリセルへのアクセス動作を制御するための制御回路をさらに備え、制御回路は、読出動作時における列選択信号の活性化タイミングとメモリセルを選択するための入力アドレス信号のプリデコード結果との情報を有する複数の読出プリデコード信号を発生する読出プリデコード回路を含み、コラムデコード回路は、複数の列選択線にそれぞれ対応して設けられる複数のコラムデコーダを含み、読出データ増幅回路は、各々が各複数の読出データ線に対応して設けられる複数のプリアンプを含み、半導体記憶装置は、コラムデコード回路と隣接して配置されるバッファ回路と、複数の読出データ線と同一の方向に設けられ、制御回路からバッファ回路へ複数の読出プリデコード信号を伝達する複数の第１の信号線と、複数の読出データ線と交差する方向に設けられ、バッファ回路から複数のコラムデコーダに複数の読出プリデコード信号を伝達するための複数の第２の信号線と、複数の読出データ線と交差する方向に設けられ、制御回路から出力される複数のプリアンプに対する活性化制御信号を伝達するための第３の信号線とをさらに備え、各複数のコラムデコーダは、複数の第２の信号線から複数の読出プリデコード信号を受けて列選択信号を発生し、複数の第２の信号配線における信号の伝搬方向は、第３の信号配線における信号の伝搬方向と同じである。
【００３６】
請求項２記載の半導体記憶装置は、行列状に配置された複数のメモリセルを有するメモリセルアレイを備え、メモリセルアレイは、行方向に沿って複数のサブロウアレイに分割される。半導体記憶装置は、各複数のサブロウアレイごとに各々がメモリセルの各列に対応して設けられる複数のセンスアンプと、各々が、複数のサブロウアレイに共通にＮ個（Ｎ：２以上の自然数）のメモリセルの列ごとに配置される複数の読出データ線と、読出データ線上のデータ信号を増幅するための読出データ増幅回路と、複数のセンスアンプと複数の読出データ線のうちの対応する１本との間に各々設けられる読出ゲート回路と、各読出データ線に対応付けられるＮ個のメモリセルの列のうちの１個を選択的に活性化するための複数の列選択信号を発生するためのコラムデコード回路と、各読出ゲート回路に複数の列選択信号のうちの対応する１個を伝達するための複数の列選択線とをさらに備える。コラムデコード回路および複数の列選択線は、同一の読出データ線に対応する複数の読出ゲート回路のうち、読出データ増幅回路からの経路が相対的に長い読出ゲート回路に対する、対応する列選択信号の伝達に要する時間が相対的に短くなるように配置される。さらに、複数の列選択線の各々は、複数のサブロウアレイに共通に、各メモリセルの列に対応して複数の読出データ線と同一方向に配置され、コラムデコード回路と読出データ増幅回路とは、メモリセルアレイを挟んで互いに反対側の領域に配置される。そして、半導体記憶装置は、読出データ増幅回路と隣接して配置され、メモリセルへのアクセス動作を制御するための制御回路をさらに備え、制御回路は、読出動作時における列選択信号の活性化タイミングとメモリセルを選択するための入力アドレス信号の各ビットデータとの情報を有するアドレス情報信号を発生する信号発生回路を含み、コラムデコード回路は、複数の列選択線にそれぞれ対応して設けられる複数のコラムデコーダを含み、読出データ増幅回路は、各々が各複数の読出データ線に対応して設けられる複数のプリアンプを含み、半導体記憶装置は、コラムデコード回路と隣接して配置され、アドレス情報信号をプリデコードして複数の読出プリデコード信号を発生する読出プリデコード回路と、複数の読出データ線と同一の方向に設けられ、制御回路から読出プリデコード回路へ複数のアドレス情報信号を伝達する複数の第１の信号線と、複数の読出データ線と交差する方向に設けられ、読出プリデコード回路から各複数のプリデコーダへ複数の読出プリデコード信号を伝達するための複数の第２の信号線と、複数の読出データ線と交差する方向に設けられ、制御回路から出力される複数のプリアンプに対する活性化制御信号を伝達するための第３の信号線とをさらに備え、各複数のコラムデコーダは、複数の第２の信号線から複数の読出プリデコード信号を受けて、列選択信号を発生し、複数の第２の信号線における信号の伝搬方向は、第３の信号線における信号の伝搬方向と同じである。
【００４７】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中における同一符号は、同一または相当部分を示す。
【００４８】
［実施の形態１］
図１は、この発明の実施の形態１に従うＤＲＡＭ内蔵システムＬＳＩ１０００の全体構成を示す概略ブロック図である。
【００４９】
図１を参照して、ＤＲＡＭ内蔵システムＬＳＩ１０００は、ロジック回路１０と、このロジック回路１０に対するデータを記憶するＤＲＡＭマクロ２０とを備える。ＤＲＡＭマクロ２０は、行列状に配置された複数のメモリセルを有するメモリアレイ５０を複数個含む。これらのメモリアレイは、同一構成を有するため、以下の説明においては、１つのメモリアレイを代表的に取り出してその構成を示す。
【００５０】
メモリアレイ５０は、行方向に沿ってｎ個（ｎ：自然数）のサブロウアレイＳＲＡ０〜ＳＲＡｎに分割されている。メモリアレイ５０上において、サブロウアレイＳＲＡ０〜ＳＲＡｎに対して共通に、選択メモリセルからのデータを伝達するためのデータ線群が配置される。本実施の形態においては、一例として、１つのメモリアレイごとに１２８個のデータが、読出データ／書込データ用に独立して伝達される構成を記載する。すなわち、図１において、リードデータ線対ＲＤＬ０〜ＲＤＬ１２７と、選択メモリセルへの書込データを伝達するライトデータ線対ＷＤＬ０〜ＷＤＬ１２７とが列方向に延在してメモリアレイ５０上に配置される。なお、以下においては、リードデータ線対ＲＤＬ０〜ＲＤＬ１２７を総称して、単にリードデータ線対ＲＤＬとも表記する。また、ライトデータ線対ＷＤＬ０〜ＷＤＬ１２７を総称して、単にリードデータ線対ＲＤＬとも表記する。
【００５１】
リードデータ線対ＲＤＬおよびライトデータ線対ＷＤＬの各々は、相補信号を伝達し、かつ、データパス４０内の書込／読出回路を介してロジック回路ＬＧに結合される。以下の説明におけるブロック図中においても、相補信号を伝達するこれらの信号線対を、単に１本の信号線としても表記する。
【００５２】
ＤＲＡＭマクロ２０は、ロジック回路１０からコマンド信号およびアドレス信号を制御バスＣＴＢを介して受け、メモリアレイへのデータアクセス動作を制御するための制御回路３０と、制御回路３０の指示に応じて、メモリアレイ中のメモリセルの行を選択するためのロウデコード回路６０と、メモリセルの列を選択するためのライトコラムデコード回路７０およびリードコラムデコード回路１００とを含む。実施の形態１に従うＤＲＡＭマクロの構成においては、ライトコラムデコード回路と、リードコラムデコード回路とを独立に設け、かつ、リードコラムデコード回路１００を、リードデータ線対ＲＤＬ上の電位差を増幅するためのプリアンプが配置されるデータパス４０と反対側に配置することを特徴とする。
【００５３】
それぞれのサブリロウアレイにおいて、同一行に属するメモリセルに対して共通にワード線ＷＬ（図示せず）が配置される。また、メモリセルの各列ごとにビット線ＢＬ，／ＢＬ（図示せず）が設けられる。ビット線に読出されたデータを増幅するためのセンスアンプは、各サブロウアレイごとに配置される。
【００５４】
図２は、メモリアレイにおけるコラム選択動作を説明するための概略ブロック図である。
【００５５】
図２においては、一例として、リードデータ線対ＲＤＬおよびライトデータ線対ＷＤＬは、１６個のメモリセル列ごとに配置される場合を示している。センスアンプＳＡは、サブロウアレイごとにメモリセルの各列に対応して設けられるので、図２に示すように、サブロウアレイＳＲＡｍ（ｍ：０〜ｎの自然数）に対応して設けられる１６個のセンスアンプは、１組のデータ線対ＲＤＬおよびＷＤＬと、選択的に結合される。センスアンプＳＡとデータ線対ＲＤＬおよびＷＤＬとの間には、読出ゲートＲＧおよび書込ゲートＷＧがそれぞれ設けられる。
【００５６】
全てのサブロウアレイに共通に、各メモリセル列ごとに設けられたリードコラム選択線ＣＳＬＲ０〜ＣＳＬＲ１５によって、１つの読出ゲートＲＧが選択され、対応するセンスアンプＳＡとリードデータ線対ＲＤＬとが結合される。同様に設けられたライトコラム選択線ＣＳＬＷ０〜ＣＳＬＷ１５によって、１つの書込ゲートＷＧが選択され、対応するセンスアンプＳＡが書込データ線対ＷＤＬと結合される。センスアンプはシェアードセンスアンプ構成を有し、対応するサブロウアレイに対し、隣接する領域に分割して配置される。図２においては、１つのデータ線対に対応する１６個のセンスアンプが、８個ずつに分割されてサブロウアレイの上側領域と下側領域とに配置されており、サブロウアレイＳＲＡｍとＳＲＡｍ＋１との間に配置されたセンスアンプ群は、両サブロウアレイによって共有される。
【００５７】
図３は、センスアンプに関連する回路の構成を説明する回路図である。
図３において、センスアンプ回路ＳＡは、ビット線分離ゲートＢＧＵを介して上側のサブロウアレイのビット線ＢＬＵおよび／ＢＬＵに結合され、またビット線分離ゲートＢＧＬを介して、下側のサブロウアレイのビット線ＢＬＬおよび／ＢＬＬに結合される。ビット線分離ゲートＢＧＵおよびＢＧＬは、スタンバイ状態時、ビット線分離信号ＢＬＩＵおよびＢＬＩＬに従って導通状態にあり、活性化時、選択メモリセルを含むサブロウアレイに対応するビット線のみが、センスアンプ回路ＳＡに結合される。
【００５８】
センスアンプ回路ＳＡは、交差結合されるＰチャネルＭＯＳトランジスタＱＰ１およびＱＰ２と、センスアンプ活性化信号／ＳＯＰの活性化に応答してＭＯＳトランジスタＱＰ１およびＱＰ２のソースにセンス電源電圧ＶｃｃＳを伝達するＰチャネルＭＯＳトランジスタＱＰ３を有する。センスアンプ回路ＳＡは、さらに、交差結合されるＮチャネルＭＯＳトランジスタＱＮ１およびＱＮ２と、センスアンプ活性化信号ＳＯＮの活性化に応答して導通し、接地電圧をこれらのＭＯＳトランジスタＱＮ１およびＱＮ２のソースへ伝達するＮチャネルＭＯＳトランジスタＱＮ３を有する。センスアンプ回路ＳＡは、活性化時、センスノードＳＮａおよびＳＮｂ上のメモリセルデータを検知し、増幅してかつラッチする。
【００５９】
書込ゲートＷＧは、ライトコラム選択線ＣＳＬＷ上の列選択信号に応答して導通し、センスノードＳＮａおよびＳＮｂをライトデータ線対ＷＤＬおよび／ＷＤＬに電気的に結合するトランスファーゲートＴＧａおよびＴＧｂを含む。
【００６０】
読出ゲートＲＧは、センスノードＳＮａおよびＳＮｂがそれぞれのゲートに接続されるＮチャネルＭＯＳトランジスタＴＧｅおよびＴＧｆと、リードコラム選択線ＣＳＬＲ上の列選択信号に従って導通し、これらのＭＯＳトランジスタＴＧｅおよびＴＧｆのドレインノードを、リードデータ線対ＲＤＬおよび／ＲＤＬにそれぞれ電気的に結合するＮチャネルＭＯＳトランジスタＴＧｃおよびＴＧｄを有する。この読出ゲートＲＧは、センスノードＳＮａおよびＳＮｂ上の信号電位に応答して、一方が導通し、リードデータ線対ＲＤＬおよび／ＲＤＬの一方を接地電圧レベル方向に放電する。
【００６１】
なお、図３においては、リードデータ線対およびライトデータ線対によって伝達される相補信号のそれぞれを伝達する信号線を独立に表記している。すなわち、リードデータ線対は、ＲＤＬおよび／ＲＤＬの相補信号線で示され、同様に、ライトデータ線対は、ＷＤＬおよび／ＷＤＬの相補信号線で示される。
【００６２】
センスノードＳＮａおよびＳＮｂに対して、さらに、ビット線イコライズ指示信号ＢＬＥＱに応答して活性化され、センスノードＳＮａおよびＳＮｂを中間電圧ＶＢＬ（＝ＶｃｃＳ／２）にプリチャージし、かつイコライズするプリチャージ／イコライズ回路Ｐ／Ｅが設けられる。このビット線プリチャージ／イコライズ回路Ｐ／Ｅは、ビット線イコライズ指示信号ＢＬＥＱの活性化時に導通して、センスノードＳＮａおよびＳＮｂを短絡するＮチャネルＭＯＳトランジスタＴＧｇと、ビット線イコライズ指示信号ＢＬＥＱの活性化時に導通して、センスノードＳＮａおよびＳＮｂそれぞれに中間電圧ＶＢＬを伝達するＮチャネルＭＯＳトランジスタＴＧｈおよびＴＧｉを有する。
【００６３】
読出ゲートＲＧを、ＭＯＳトランジスタＴＧｅおよびＴＧｆの差動段で構成することにより、センスアンプ回路ＳＡのセンス動作完了前に、リードコラム選択線ＣＳＬＲを選択状態に駆動することができ、高速のデータ読出が実現される。これは、読出ゲートＲＧのデータ読出動作が、センスアンプ回路ＳＡのセンス動作には何ら影響を及ぼさないからである。
【００６４】
なお、本発明の実施の形態１に従う半導体記憶装置においては、センスアンプの構成は図３で説明したようにＩＯ分離構成を採用しているが、コラムデコーダのドライバ部として、スリーステートバッファを用いれば、コラム選択線を読出／書込で共用として、センスアンプをいわゆるＩＯコモン構成とすることも可能である。
【００６５】
図４は、実施の形態１に従うＤＲＡＭマクロにおける読出動作に関連する回路の配置および制御信号の流れを説明するブロック図である。
【００６６】
図４を参照して、メモリアレイ上において、制御回路３０から見て最遠点に位置するセンスアンプ、すなわち、図１上で表現するとサブロウアレイＳＲＡ０に属する最左のメモリセル列に対応するセンスアンプを、最遠点のセンスアンプＳＡｆと表記する。同様に、制御回路３０から見て最近点に位置するセンスアンプ、すなわち、図１上で表現するとサブロウアレイＳＲＡｎに属する最右のメモリセル列に対応するセンスアンプを、最近点のセンスアンプセンスアンプＳＡｎと表記する。
【００６７】
最遠点のセンスアンプＳＡｆは、リードコラム選択線ＣＳＬＲｆによって活性化される読出ゲート（図示せず）によって、リードデータ線対ＲＤＬｆと結合される。センスアンプＳＡｆとの結合によってリードデータ線対ＲＤＬｆに生じた電位差は、プリアンプＰＡｆによって増幅されて読出データが取出される。リードデータ線対ＲＤＬｆは、図１上の表記ではＲＤＬ０に対応する。
【００６８】
同様に、最近点のセンスアンプＳＡｎは、リードコラム選択線ＣＳＬＲｎによって活性化される読出ゲート（図示せず）によって、リードデータ線対ＲＤＬｎと結合される。センスアンプＳＡｎとの結合によってリードデータ線対ＲＤＬｎに生じた電位差は、プリアンプＰＡｎによって増幅されて読出データが取出される。リードデータ線対ＲＤＬｎは、図１上の表記ではＲＤＬ１２７に対応する。
【００６９】
データパス４０は、各リードデータ線対ごとに設けられるプリアンプ４２を有する。各プリアンプは、制御回路３０によって発生されるプリアンプ活性化信号ＰＡＥに応じて動作する。複数個設けられるプリアンプのうち、リードデータ線対ＲＤＬｆに対するプリアンプに符号４２ｆを付し、リードデータ線対ＲＤＬｎに対応するプリアンプには、符号４２ｎを付する。センスアンプＳＡｆとの結合によってリードデータ線対ＲＤＬｆに生じた電位差は、プリアンプＰＡｆによって増幅されて読出データが取出される。
【００７０】
データパス４０は、各リードデータ線対ごとに設けられる、イコライズ／プリチャージ回路（図示せず）を有する。各イコライズ／プリチャージ回路は、制御回路３０によって発生されるリードデータ線イコライズ信号ＲＤＬＥＱに応じて動作し、対応するリードデータ線対の電位レベルを所定のプリチャージ電位に設定する。
【００７１】
制御回路３０は、コラム選択線の活性化タイミングを制御する信号ＣＤＥとコラムアドレスＣＡ＜３：０＞とを受けて、読出プリデコード信号ＹＡＲ＜３：０＞およびＹＢＲ＜３：０＞を発生するコラムプリデコード回路９０を含む。４ビットのコラムアドレスＣＡ＜３：０＞の各ビットの信号レベルの組合せに応じて、１つのリードデータ線対ＲＤＬと対応付けられる１６個のメモリセル列から１個のメモリセル列が選択される。
【００７２】
読出プリデコード信号ＹＡＲ＜３：０＞およびＹＢＲ＜３：０＞は、コラムアドレスＣＡ＜３：０＞をプリデコードして得られる情報と、コラム選択線の活性化タイミングを規定する制御信号ＣＤＥとに応じて設定される。
【００７３】
図５は読出プリデコード信号の生成を説明するためのタイミングチャートである。
【００７４】
図５は、読出動作の対象となるメモリセル列を選択するための読出プリデコード信号ＹＡＲ＜３：０＞の生成について説明する。コラムプリデコード回路９０に入力されるコラムアドレスＣＡ＜３：０＞のうちの２ビットＣＡ＜１＞，ＣＡ＜０＞の２ビットをプリデコードして得られる信号ＰＤＲ＜０＞〜ＰＤＲ＜３＞が得られる。
【００７５】
図５を参照して、１つの読出サイクルが始まる時刻ｔ１において、コラムアドレスに応答して信号ＰＤＲ＜０＞がＨレベルに立上がる。信号ＰＤＲ＜０＞〜ＰＤＲ＜３＞の活性化は、１サイクル期間の間維持される。一方、読出サイクルにおいて、リードコラム選択線の活性化が必要な期間において、これを指示する活性化タイミング制御信号ＣＤＥが時刻ｔ２から時刻ｔ３の間活性化される。ＰＤＲ＜３：０＞およびＣＤＥに応じて、読出プリデコード信号ＹＡＲ＜０＞が時刻ｔ２から時刻ｔ３の間活性化される。すなわち、読出プリデコード信号は、コラムアドレスのプリデコード結果と、コラム選択線の活性化タイミングについての情報を併せ持った信号である。
【００７６】
同様に、次の読出動作が開始される時刻ｔ５において、コラムアドレスのプリデコード結果に従ってＰＤＲ＜３＞が活性化され、１つの読出動作サイクル期間すなわち時刻ｔ８までの間活性化を維持する。読出動作サイクル内において、時刻ｔ６から時刻ｔ７の間において、制御信号ＣＤＥが活性化され、この期間内において対応する読出プリデコード信号ＹＡＲ＜３＞が活性化される。
【００７７】
読出プリデコード信号ＹＢＲ＜３：０＞についても、同様に、コラムアドレスの残りの２ビットＣＡ＜３＞およびＣＡ＜２＞のプリデコード結果および制御信号ＣＤＥとに応じて、選択的に活性化が実行される。
【００７８】
再び図４を参照して、実施の形態１に従うＤＲＡＭマクロにおいては、同一のリードデータ線対に対応付けられる複数のメモリセル列のうちから１個を選択するためのリードコラムデコード回路１００は、プリアンプが配置されるデータパス４０とメモリアレイを挟んで反対側に配置される。リードコラムデコード回路１００は、各メモリセル列ごとに配置されるリードコラムデコーダ１１０を有する。
【００７９】
各リードコラムデコーダ１１０は、読出プリデコード信号ＹＡＲ＜３：０＞およびＹＢＲ＜３：０＞に応答して、リードコラム選択信号を発生する。リードコラム選択信号は、サブロウアレイに共通に設けられるリードコラム選択線によって、対応する各読出ゲートに伝達される。
【００８０】
このように、リードコラムデコーダとプリンアンプとを、メモリアレイを挟んで互いに反対側に配置することによって、同一のリードデータ線対と対応付けられるセンスアンプ群に対しては、プリアンプからの距離が相対的に長い、すなわちリードデータ線上での読出データ伝搬遅延の大きいセンスアンプに対応する読出ゲートに対して、リードコラム選択信号をより早いタイミングで伝達することができる。
【００８１】
最近点のセンスアンプＳＡｎに対するリードコラム選択信号は、リードコラムデコーダ１１０ｎによって発生され、リードコラム選択線ＲＣＳＬｎによって伝達される。同様に、最遠点のセンスアンプＳＡｆに対するリードコラム選択信号は、リードコラムデコーダ１１０ｆによって発生され、リードコラム選択線ＲＣＳＬｆによって伝達される。
【００８２】
制御回路３０内のコラムプリデコード回路９０によって発生された読出プリデコード信号ＹＡＲ＜３：０＞およびＹＢＲ＜３：０＞は、まず、メモリセルの列方向に沿った方向にＹＡＲｖ＜３：０＞およびＹＢＲｖ＜３：０＞としてバッファ回路８０に伝達される。バッファ回路８０は、読出プリデコード信号を受けて、メモリセルの行方向に伝達される信号ＹＡＲｈ＜３：０＞およびＹＢＲｈ＜３：０＞として、リードコラムデコード回路１００中の各リードコラムデコーダ１１０に伝達する。
【００８３】
なお、ＹＡＲｈ＜３：０＞およびＹＡＲｖ＜３：０＞は、読出プリデコード信号ＹＡＲ＜３：０＞と同一の信号であるが、信号線による伝搬方向を区別するために、添字”ｈ”および”ｖ”を付したものである。ＹＢＲｈ＜３：０＞およびＹＢＲｖ＜３：０＞についても同様である。以下の説明においても、各制御信号のうちで添字”ｈ”が付されているものは、メモリセルの行方向（水平方向）に伝搬されているものを示し、添字”ｖ”が付されているものは、メモリセルの列方向（垂直方向）に伝搬されているものを示すものとする。
【００８４】
このような構成とすることにより、各リードコラムデコーダ１１０に対する読出プリデコード信号の伝搬方向を、プリアンプ活性化信号ＰＡＥの伝搬方向と同一にすることができる。
【００８５】
図６は、実施の形態１に従うＤＲＡＭマクロにおける読出動作を説明するためのタイミングチャートである。
【００８６】
図６を参照して、ＶＣＳＬＲｎは、最近点のセンスアンプＳＡｎの位置におけるリードコラム選択線ＣＳＬＲｎの電位レベルの変化を示し、ＶＲＤＬｎは、プリアンプ４２ｎの位置におけるリードデータ線対ＲＤＬｎに生じる電位差の変化を示す。同様に、ＶＣＳＬＲｆは、最遠点のセンスアンプＳＡｆの位置におけるリードコラム選択線ＣＳＬＲｆの電位レベルの変化を示し、ＶＲＤＬｆは、プリアンプ４２ｆの位置におけるリードデータ線対ＲＤＬｆに生じる電位差の変化を示す。ＰＡＥおよびＲＤＬＥＱは、プリアンプ活性化信号およびリードデータ線イコライズ信号の活性化タイミングをそれぞれ示す。
【００８７】
図４で説明したように、プリアンプ活性信号ＰＡＥ、リードデータ線イコライズ信号ＲＤＬＥＱおよび、リードコラムデコーダに伝達される読出プリデコード信号ＹＡＲｈ＜３：０＞，ＹＢＲｈ＜３：０＞は同一方向に伝搬され、かつ、これらを伝達する信号線の配線長は同一である。したがって、生じる配線遅延ΔｔＰＡＥ，ΔｔＲＥＱ，ΔｔＹＲｈは同一であると仮定すると、これらの制御信号に応答するリードデータ線対の電位レベルの変化タイミングは、各プリアンプ位置を基準とした場合においては、センスアンプと制御回路との距離に関わらず、相対的に同一と見ることができる。
【００８８】
図６においては、ＶＣＳＬＲｎおよびＶＲＤＬｎは、リードコラムデコーダ１１０ｎがコラム選択線ＣＳＬＲｎにセンスアンプＳＡｎのデータを読出すためのリードコラム選択信号を出力する時刻ｔ０を基準として、その後の電位変化を示す。また、ＶＣＳＬＲｆおよびＶＲＤＬｆは、対応するリードコラムデコーダ１１０ｆがコラム選択線ＣＳＬＲｆにセンスアンプＳＡｆのデータを読出すためのリードコラム選択信号を出力する時刻ｔ０を基準として、その後の電位変化を示す。
【００８９】
また、対応するリードコラム選択線ＣＳＬＲｎ，ＣＳＬＲｆにリードコラム選択信号が出力される時刻ｔ０までに、各リードデータ線対に対するプリチャージ／イコライズ動作が完了し、リードデータ線イコライズ信号ＲＤＬＥＱが非活性化される。
【００９０】
時刻ｔ０において，リードコラムデコーダ１１０ｎは、リードコラム選択信号を発生するが、センスアンプＳＡｎの位置に伝達されるまでには、配線遅延ΔｔＲＣＳＬが存在するため、ＶＣＳＬＲｎが増幅されてリードデータ線対ＲＤＬｎに電位差が生じるのは時刻ｔ１からになる。
【００９１】
一方、時刻ｔ０において、リードコラムデコーダ１１０ｆもリードコラム選択信号を発生する。センスアンプＳＡｆは、リードコラムデコーダ１１０ｆと近接して設けられているため、ＶＣＳＬＲｆは時刻ｔ０より変化する。しかし、リードデータ線対ＲＤＬｆにセンスアンプＳＡｆより伝達された電位差がプリアンプ４２ｆの位置に伝達されるまでには配線遅延ΔｔＲＤＬを要するため、プリアンプ４２ｆによってリードデータ線ＲＤＬｆ上に電位が増幅されるのは、時刻ｔ１からとなる。なお、図６においては、リードコラム選択線ＣＳＬＲｎ，ＣＳＬＷｆおよびリードデータ線ＲＤＬｆ，ＲＤＬｎの配線長が等しいため、両者の配線遅延は等しいものと仮定して表記している。
【００９２】
時刻ｔ１より、プリアンプ４２ｎおよび４２ｆの両方において、リードデータ線上の電位差の増幅が開始され、時間ｔＲＥ経過後の時刻ｔ２において、ＶＲＤＬｎおよびＶＲＤＬｆは、プリアンプ感度（図６においては２００ｍＶ）に到達する。時刻ｔ２より、プリアンプ活性化信号ＰＡＥが活性化され、リードデータ線対上の電位差が、時刻ｔＰＡＥ経過後の時刻ｔ４において確定する。ここで、ｔＰＡＥは、プリアンプ活性後に、読出データが確定するのに必要なプリアンプ活性期間と定義される。
【００９３】
読出データの確定する時刻ｔ４において、リードデータ線対をプリチャージ電位に初期化するためにリードデータ線イコライズ信号ＲＤＬＥＱの活性化され、時間ΔｔＲＥＱ経過後の時刻ｔ５においてリードデータ線の初期化が完了する。ここで、ΔｔＲＥＱは、リードデータ線対をプリチャージ電位に初期化するために必要なイコライズ期間と定義される。
【００９４】
このように、実施の形態１に従うＤＲＡＭマクロにおける読出動作においては、リードコラムデコーダとプリンアンプとを、メモリアレイを挟んで互いに反対側に配置することによって、リードコラム選択線上におけるリードコラム選択信号の伝搬方向と、リードデータ線上におけるセンスアンプから伝達された読出データの伝搬方向とを同一方向とすることができる。
【００９５】
したがって、センスアンプの位置にかかわらず、プリアンプ位置を基準とした各制御信号に対するリードデータ線対上のデータの伝達タイミングが同一となる。そこで、このリードサイクルが連続的に行なわれる場合を考えると、イコライズが完了する図６上の時刻ｔ５に次サイクルのリードデータの出現が開始される状態を最小動作サイクルと定義することができる。よって、最小サイクルタイムは、ｔＲＥ＋ｔＰＡＥ＋ｔＲＥＱとできる。図２２で説明した場合の最小サイクルタイムと比較して、コラム選択線および読出データを伝達する配線における信号の伝搬遅延の影響を最小サイクルタイムから排除することによって、最小動作サイクルタイムの短縮による高速動作化を図ることができる。
【００９６】
［実施の形態１の変形例］
図７は、実施の形態１の変形例に従うＤＲＡＭマクロにおける読出動作に関連する回路の配置および制御信号の流れを説明するブロック図である。
【００９７】
図７を参照して、実施の形態１の変形例に従うＤＲＡＭマクロは、図４に説明したＤＲＡＭマクロと比較して、コラムプリデコード回路９０を、制御回路３０内に持つのではなく、バッファ回路８０に代えてリードコラムデコード回路１００に隣接する領域に有する点で異なる。
【００９８】
制御回路３０は、信号発生回路３２によって、リードコラム選択線の活性化タイミング制御信号ＣＤＥとコラムアドレスＣＡ＜３：０＞との論理積によって得られる信号ＣＡＲ＜３：０＞を発生する。
【００９９】
コラムプリデコード回路９０は、信号ＣＡＲ＜３：０＞を受けて図４の場合と同様の読出プリデコード信号ＹＡＲｈ＜３：０＞とＹＢＲｈ＜３：０＞とを発生する。コラムデコード回路１００中の各リードコラムデコーダ１１０は、これらの読出プリデコード信号に応答して対応するリードコラム選択線にコラムリード選択信号を出力する。
【０１００】
このような構成とすることにより、図４で説明した実施の形態１においては、制御回路３０とバッファ回路８０との間でプリアドレスデコード信号ＹＡＲｖ＜３：０＞，ＹＢＲｖ＜３：０＞の合計８ビットの信号を伝達したのに対し、図７の構成においては、制御回路３０とバッファ回路８０に代えて配置されるコラムプリデコード回路９０との間で４ビットの信号ＣＡＲ＜３：０＞が伝達される。
【０１０１】
このように、実施の形態１の変形例に従うＤＲＡＭマクロにおいては、制御回路３０より列方向に沿って配置される信号線の本数を減少させることが可能になり、チップ面積を削減することが可能となる。
【０１０２】
各コラムデコーダによってリードコラム選択信号が出力された後における、各回路の動作タイミングは、実施の形態１で説明したのと同様であるから説明は繰返さない。
【０１０３】
［実施の形態２］
図８は、本発明の実施の形態２に従うＤＲＡＭ内蔵システムＬＳＩ１１００の概略ブロック図である。
【０１０４】
図８を参照して、ＤＲＡＭ内蔵システムＬＳＩ１１００は、ロジック回路１０とＤＲＡＭマクロ２２とを備える。ＤＲＡＭマクロ２２と、実施の形態１におけるＤＲＡＭマクロ２０とは、コラムデコード回路の配置領域が異なる。より具体的には、図１に示したように、メモリアレイに列方向に隣接する領域に、メモリアレイを挟んで互いに反対側にライトコラムデコード回路７０およびリードコラムデコード回路１００を備えたＤＲＡＭマクロ２０の構成に対し、ＤＲＡＭマクロ２２においては、これらのコラムデコード回路は、ロウデコーダと同一領域に設けられる。図８には、これらのデコード回路が設けられる領域をデコード回路領域１５０として示している。コラムデコード回路の配置に伴って、リード／ライトコラム選択線は、実施の形態１の場合と異なり、メモリセルの行方向に配置される。
【０１０５】
その他の回路構成については、図１に示したＤＲＡＭマクロ２０と同様であるので説明は繰返さない。
【０１０６】
図９は、実施の形態２に従うＤＲＡＭマクロ内のメモリアレイにおけるセンスアンプの配置を示す概略図である。
【０１０７】
図９おいても、一例として、リードデータ線対ＲＤＬおよびライトデータ線対ＷＤＬは、１６個のメモリセル列ごとに配置される場合を示している。センスアンプＳＡは、サブロウアレイごとにメモリセルの各列に対応して設けられるので、サブロウアレイＳＲＡｍ（ｍ：０〜ｎの自然数）に対応して設けられる１６個のセンスアンプは、１組のデータ線対ＲＤＬおよびＷＤＬと、選択的に結合される。
【０１０８】
１つのサブロウアレイＳＲＡｍに対応するセンスアンプは当該サブロウアレイの上／下に隣接する領域（以下、センスアンプ段とも称する）１６０ｍおよび１６０ｍ＋１に分割して配置される。センスアンプ段１６０ｍ中のセンスアンプ群に対しては、電源配線ＰＳ−ｍによって駆動電源が供給され、センスアンプ段１６０ｍ＋１中のセンスアンプ群に対しては、別の電源配線ＰＳ−ｍ＋１によって駆動電源が供給される。読出ゲートＲＧおよび書込ゲートＷＧの構成と、センスアンプＳＡと各データ線との接続態様は、図３で説明したのと同様であるので、説明は繰り返さない。
【０１０９】
メモリアレイ上にリードデータ線対ＲＤＬ０〜ＲＤＬ１２７と、ライトデータ線対ＷＤＬ０〜ＷＤＬ１２７が配置される。１本のリードデータ線対ＲＤＬおよびライトデータ線対ＷＤＬは、各センスアンプ段において８個のセンスアンプと接続可能であり、各サブロウアレイにおいて、読出ゲートＲＧおよび書込ゲートＷＧを介して１６個のセンスアンプと選択的に結合される。
【０１１０】
サブロウアレイＳＲＡｍが選択されている場合には、その上／下に配置されるセンスアンプ段１６０ｍ，１６０ｍ＋１が活性化され、行方向に延在して配置されるコラム選択線ＣＳＬＲｍ，ＣＳＬＲｍ＋１，ＣＳＬＷｍ，ＣＳＬＷｍ＋１によって読出ゲートＲＧおよび書込ゲートＷＧが選択的に活性化されて、対応するセンスアンプが、リードデータ線対ＲＤＬまたはライトデータ線対ＷＤＬと接続される。
【０１１１】
実施の形態２に従うＤＲＡＭマクロ中のメモリアレイにおいては、連続するメモリセル列に対応する２個のセンスアンプのそれぞれが、サブロウアレイを挟んで反対側のゼンスアンプ段に属するように配置される。たとえば、偶数のコラムアドレスに対応するセンスアンプは、サブロウアレイの上側領域のセンスアンプ段１６０ｍに配置され、反対に、奇数のコラムアドレスに対応するセンスアンプはサブロウアレイの下側領域のセンスアンプ段１６０ｍ＋１に配置される。
【０１１２】
これにより、コラムアドレスが偶数の場合には、サブロウアレイの上側領域１６０ｍに配置された８個のセンスアンプのうちの１個が、コラム選択線ＣＳＬＲｍもしくはＣＳＬＷｍによって選択されて、リードデータ線対もしくはライトデータ線対と選択的に結合される。同様に、コラムアドレスが奇数の場合には、サブロウアレイの下側領域１６０ｍ＋１に配置された８個のセンスアンプのうちの１個が、コラム選択線ＣＳＬＷｍ＋１もしくはＣＳＬＲｍ＋１によって選択されて、リードデータ線対もしくはライトデータ線対と選択的に結合される。
【０１１３】
通常、メモリアレイにおけるコラムアクセスは、順番にインクリメントされたコラムアドレスによって行なわれる場合が多いため、図９で説明したような構成とすることにより、同一の電源配線から電源の供給を受けるセンスアンプ群が連続的に活性化されて、一方の電源配線に負荷が集中することを防止することができる。
【０１１４】
図１０は、実施の形態２に従うＤＲＡＭマクロにおける読出動作に関連する回路の配置および制御信号の流れを説明するブロック図である。
【０１１５】
図１０を参照して、制御回路３０は、実施の形態１の場合と同様に、読出プリデコード信号ＹＡＲ＜３：０＞およびＹＢＲ＜３：０＞を発生する。生成された読出プリデコード信号は、制御回路３０よりバッファ回路８０に向けて、ＹＡＲｆ＜３：０＞およびＹＢＲｆ＜３：０＞として伝達される。バッファ回路８０は、ＹＡＲｆ＜３：０＞およびＹＢＲｆ＜３：０＞を折り返して、ＹＡＲｂ＜３：０＞およびＹＢＲｂ＜３：０＞を出力する。
【０１１６】
ＹＡＲｆ＜３：０＞およびＹＡＲｂ＜３：０＞は、読出プリデコード信号ＹＡＲ＜３：０＞と同一の信号であるが、信号線による伝搬方向を区別するために、添字“ｆ”および“ｂ”を付したものである。ＹＢＲｆ＜３：０＞およびＹＢＲｂ＜３：０＞についても同様である。なお、以下の説明においても、各制御信号のうちで添字“ｆ”が付されているものは、メモリセルの列方向（垂直方向）に沿って、制御回路３０からバッファ回路８０に向かう方向（図面で下側から上側へ向かう方向）へ伝搬されているものを示し、添字“ｂ”が付されているものは、その反対方向に伝搬されているものを示すものとする。
【０１１７】
デコード回路領域１５０に、リードコラムデコーダ１１０が配置される。リードコラムデコーダ１１０は、各サブロウアレイごとに設けられ、読出プリデコード信号ＹＡＲ＜３：０＞およびＹＢＲ＜３：０＞に応答して、読出データ線対ＲＤＬと対応付けられる１６個のメモリセル列の中から１列を選択するためのリードコラム選択信号を発生する。リードコラム選択信号は、リードコラム選択線によって、対応する各読出ゲートに伝達される。リードコラム選択線は、図９で説明したように、対応するサブロウアレイの上／下領域にそれぞれ配置されるセンスアンプ段中のセンスアンプと読出データ線対との間に配置される読出ゲートＲＧＣを選択的に活性化して、センスアンプで増幅された読出データを読出データ線対に伝達する。
各リードコラムデコーダ１１０は、バッファ回路８０より読出プリデコード信号ＹＡＲｂ＜３：０＞およびＹＢＲｂ＜３：０＞を受けて、対応するコラム選択線を活性化する。
【０１１８】
図１０においても、図４の場合と同様に、最遠点のセンスアンプＳＡｆと最近点のセンスアンプＳＡｎとにおける読出動作のタイミングの差異について考える。最遠点のセンスアンプＳＡｆに対応して設けられるコラム選択線ＣＳＬＲｆは、リードコラムデコーダ１１０ｆによって活性化され、最近点のセンスアンプＳＡｎに対応して設けられるリードコラム選択線ＣＳＬＲｎは、リードコラムデコーダ１１０ｎによって活性化される。デコード回路領域１５０においては、バッファ回路８０によって、読出プリデコード信号を一旦折り返してから各リードコラムデコーダに伝達する構成としているので、読出プリデコード信号は、最遠点のセンスアンプＳＡｆに対応するリードコラムデコーダ１１０ｆから順に伝達される。すなわち、同一のリードデータ線対と対応付けられるセンスアンプ群に対しては、プリアンプからの距離が相対的に長い、すなわちリードデータ線上での読出データ伝搬遅延の大きいセンスアンプに対応する読出ゲートに対して、リードコラム選択信号を早いタイミングで伝達することができる。
【０１１９】
したがって、図１０に示す実施の形態２に従うＤＲＡＭマクロ内においても、最遠点のセンスアンプＳＡｆに生じるリードデータ線対における配線遅延ΔｔＲＤＬと、最近点のセンスアンプＳＡｎからのデータの読出動作において生じる読出プリデコード信号の伝達において生じる遅延時間ΔｔＹＲとの伝搬する方向を揃えることができる。よって、実施の形態１の場合と同様に、センスアンプの位置にかかわらず、プリアンプ位置を基準とした各制御信号に対するリードデータ線対上のデータの伝達タイミングが同一となり、読出動作時における最小動作サイクルタイムに対するコラム選択線および読出データを伝達する配線における配線遅延の影響を排除することによって、最小動作サイクルタイムの短縮による高速動作化を図ることができる。
【０１２０】
［実施の形態２の変形例１］
図１１は、実施の形態２の変形例１に従うＤＲＡＭマクロにおける読出動作に関連する回路の配置および制御信号の流れを説明するブロック図である。
【０１２１】
図１１を参照して、実施の形態２の変形例１においては、実施の形態２において、制御回路３０内に設けられていたコラムプリデコード回路９０を、バッファ回路８０に代えて、デコード回路領域１５０を挟んで制御回路３０と反対側に配置する点に特徴がある。
【０１２２】
制御回路３０は、信号発生回路３２によって、リードコラム選択線の活性化タイミング制御信号ＣＤＥとコラムアドレスＣＡ＜３：０＞との論理積によって得られる信号ＣＡＲ＜３：０＞を発生する。
【０１２３】
コラムプリデコード回路９０は、信号ＣＡＲ＜３：０＞を受けて図４の場合と同様の読出プリデコード信号ＹＡＲ＜３：０＞とＹＢＲ＜３：０＞とを発生する。各リードコラムデコーダ１１０は、これらの読出プリデコード信号に応答して対応するコラム選択線にコラムリード選択信号を出力する。
【０１２４】
このような構成とすることにより、図１０で説明した実施の形態１においては、制御回路３０とバッファ回路８０との間でプリアドレスデコード信号ＹＡＲｆ＜３：０＞，ＹＢＲｆ＜３：０＞の合計８ビットの信号を伝達したのに対し、図１１の構成においては、制御回路３０とバッファ回路８０に代えて配置されるコラムプリデコード回路９０との間で４ビットの信号ＣＡＲ＜３：０＞が伝達される。各コラムデコーダによってリードコラム選択信号が出力された後における、各回路の動作タイミングは、実施の形態２で説明したのと同様であるから説明は繰返さない。
【０１２５】
このように、実施の形態２の変形例１に従うＤＲＡＭマクロにおいては、列方向に沿って配置される信号線の本数を減少させることが可能になり、チップ面積を削減することが可能となる。
【０１２６】
［実施の形態２の変形例２］
図１２は、実施の形態２の変形例２に従うＤＲＡＭマクロにおける読出動作に関連する回路の配置および制御信号の流れを説明するブロック図である。
【０１２７】
図１２を参照して、制御回路３０は、コラムプリデコード回路９０を含む。コラムプリデコード回路９０は、リードコラム選択線の活性化タイミング制御信号ＣＤＥとコラムアドレスＣＡ＜３：０＞とを受けて、プリアドレスデコード信号ＹＡＲ＜３：０＞およびＹＢＲ＜３：０＞とを発生する。
【０１２８】
実施の形態２の変形例２においては、読出プリデコード信号のうち一方の信号のみを制御信号ＣＤＥによって指示される活性化タイミングを反映した信号とし、他方の信号は、１サイクルの間活性化を維持する信号として発生する。
【０１２９】
図１３は実施の形態２の変形例２における各読出プリデコード信号の活性化タイミングを説明する波形図である。
【０１３０】
図１３においては、読出プリデコード信号ＹＡＲ＜３：０＞は、コラムアドレスによるプリデコード結果と制御信号ＣＤＥとの論理積の結果得られる信号とされ、時刻ｔ２からｔ３の間および時刻ｔ６からｔ７の間において、活性化される。一方、ＹＢＲ＜３：０＞については、コラム選択線の活性化期間を反映しない、１サイクルの間（時刻ｔ１〜ｔ４および時刻ｔ５〜ｔ８の間）活性化を維持する信号として発生させている。
【０１３１】
再び、図１２を参照して、制御回路３０からＹＡＲｆ＜３：０＞として発生された読出プリデコード信号は、バッファ回路８０を介して折り返された後、ＹＡＲｂ＜３：０＞として各プリデコーダ１１０に伝達される。一方、コラム選択線の活性化タイミングを反映しない信号であるＹＢＲ＜３：０＞は、ＹＢＲｆ＜３：０＞として、制御回路３０より直接各リードコラムデコーダ１１０に伝達される。各コラムデコーダによってリードコラム選択信号が出力された後における、各回路の動作タイミングは、実施の形態２で説明したのと同様であるから説明は繰返さない。
【０１３２】
このような構成とすることによっても、各プリデコーダによる対応するコラム選択線の活性化タイミングは、図１０で説明した実施の形態２の場合と同様となる。その一方で、図１２の構成においては、バッファ回路８０を介して折り返す信号が、読出プリデコード信号ＹＡＲ＜３：０＞およびＹＢＲ＜３：０＞のうちの一方ですむので、図１１で説明した実施の形態２の変形例１の場合と同様に、列方向に沿って配置される信号線の本数を減少させることが可能になり、チップ面積を削減することが可能となる。
【０１３３】
［実施の形態２の変形例３］
図１４は、実施の形態２の変形例３に従うＤＲＡＭマクロにおける読出動作に関連する回路の配置および制御信号の流れを説明するブロック図である。
【０１３４】
図１４を参照して、実施の形態２の変形例３において、制御回路３０は、コラムプリデコード回路９０を含む。コラムプリデコード回路９０は、コラムアドレスＣＡ＜３：０＞を受けて読出プリデコード信号ＹＡＲ＜３：０＞およびＹＢＲ＜３：０＞を発生するが、これらの読出プリデコード信号については、リードコラム選択線の活性化タイミング制御信号ＣＤＥの情報は反映されない。
【０１３５】
図１５は、実施の形態２の変形例３における読出プリデコード信号の活性化タイミングを説明する波形図である。
【０１３６】
図１５を参照して、実施の形態２の変形例３においては、読出プリデコード信号ＹＡＲ＜３：０＞およびＹＢＲ＜３：０＞は、コラム選択線の活性化タイミングに関する情報が反映されない、読出動作の１サイクルの間（時刻ｔ１〜ｔ４および時刻ｔ５〜ｔ８の間）活性状態を維持する信号として発生される。一方、活性化タイミング制御信号ＣＤＥは、リードコラム選択線を活性化すべき読出サイクルの一部期間において（時刻ｔ２〜ｔ３および時刻ｔ６〜ｔ７の間）活性化される信号として、読出プリデコード信号とは独立して各コラムデコーダに付与される。
【０１３７】
再び図１４を参照して、制御回路３０は、リードコラム選択線の活性化タイミング制御信号ＣＤＥを出力する。出力された制御信号ＣＤＥは、信号ＣＤＥＲｆとしてバッファ回路８０に伝達される。バッファ回路８０で折り返された活性化タイミング制御信号は、信号ＣＤＥＲｂとして各リードコラムデコーダ１１５に伝達される。各リードコラムデコーダ１１５は、読出プリデコード信号ＹＡＲ＜３：０＞およびＹＢＲ＜３：０＞と、制御信号ＣＤＥＲｒとを受けて、対応するコラム選択線を活性化する。
【０１３８】
各リードコラムデコーダ１１５は、予め、読出プリデコード信号ＹＡＲ＜３：０＞およびＹＢＲ＜３：０＞が与えられた状態で、バッファ回路８０より生成されるコラム選択線活性化タイミング制御信号ＣＤＥＲｒの伝搬に応じて、対応するコラム選択線ＣＳＲｆを活性化するためにリードコラム選択信号を出力する。
【０１３９】
したがって、各リードコラムデコーダ１１５は、最遠点のセンスアンプＳＡｆに対応するリードコラムデコーダ１１５ｆから順に活性化され、リードコラム選択線ＣＳＲｆが活性化されてからΔｔＹＲ経過後にリードコラムデコーダ１１５ｎによってリードコラム選択線ＣＳＬＲｎが活性化される。よって、図１４の構成によっても、リードデータ線対に生じる配線遅延ΔｔＲＤＬと制御信号の伝搬における配線遅延ΔｔＹＲとはその伝搬方向が同一であるので、各プリデコーダによる対応するコラム選択線の活性化タイミングは、図１０で説明した実施の形態２の場合と同様となる。各コラムデコーダによってリードコラム選択信号が出力された後における、各回路の動作タイミングは、実施の形態２で説明したのと同様であるから説明は繰返さない。
【０１４０】
また、このような構成とすることによって、図１２の構成においては、バッファ回路８０を介して折り返す信号が、活性化タイミング制御信号ＣＤＥのみですむので、実施の形態２の変形例１および２と比較して、さらに列方向に沿って配置される信号線の本数を減少させることが可能になり、チップ面積を削減することが可能となる。
【０１４１】
さらに、読出プリデコード信号を、コラム選択線の活性化タイミング制御信号と切離すことによって、読出プリデコード信号を、同一領域内に配置されるライト用コラムデコーダと共用の信号とすることが可能となる。これにより、さらに、デコーダ回路領域１５０内に設けられる配線数の削減を図ることができ、チップ面積の縮小が可能となる。
【０１４２】
［実施の形態３］
図１６は、実施の形態３に従うＤＲＡＭマクロにおける読出動作に関連する回路の配置および制御信号の流れを説明するブロック図である。
本発明の実施の形態３に従うＤＲＡＭマクロにおける読出動作に関連する回路を示すブロック図である。
【０１４３】
実施の形態３のＤＲＡＭマクロにおいては、リードデータ線対ＲＤＬのイコライズおよびプリチャージを行なうイコライズ／プリチャージ回路４７が、データパス４０とメモリアレイ５０を挟んで反対側に配置される点を特徴とする。
【０１４４】
イコライズ／プリチャージ回路４７は、制御回路３０によって発生されるリードデータ線イコライズ信号ＲＤＬＥＱによって活性化される。リードデータ線イコライズ信号は、バッファ回路８０を介して、信号ＲＤＬＥＱｈとして各イコライズ／プリチャージ回路４７に伝達される。
【０１４５】
次に、イコライズ／プリチャージ回路４７をデータパス４０内に配置した場合の問題点について説明する。
【０１４６】
本発明においては、読出プリデコード信号ＹＡＲ＜３：０＞およびＹＢＲ＜３：０＞の伝搬方向と、リードコラム選択線によってセンスアンプよりリードデータ線対ＲＤＬにドライブされた読出データの伝搬方向とを揃えることによって、リード動作時の高速化を行なう方法について説明した。しかし、リードデータ線対ＲＤＬに対するイコライズ／プリチャージ動作を考えると、イコライズ／プリチャージ回路がデータパス４０すなわちプリアンプ４２と同じ側に配置されている場合においては、一旦活性化された読出プリデコード信号の不活性状態への変化は、図面上方から図面下方への方向に伝達されるのに対し、イコライズ／プリチャージ回路によってリードデータ線対がドライブされる方向は、図面の下方から上方への方向である。このため、リードコラム選択線が非活性化される方向と、プリチャージ回路によってリードデータ線対がドライブされる方向とは反対となる。
【０１４７】
したがって、たとえば、最遠点のセンスアンプＳＡｆにおいてコラム選択線が非活性になるタイミングにイコライズ／プリチャージ動作の開始タイミングを合わせると、読出プリデコード信号の伝搬における配線遅延の影響によって、最近点のセンスアンプＳＡｎを選択した場合に、リードコラム選択線が非活性となる前に、対応するリードデータ線対に対するイコライズ／プリチャージ動作が開始されることとなってしまう。これにより、イコライズ／プリチャージ回路と読出ゲートとの間で貫通電流が生じてしまう。
【０１４８】
図１７は、イコライズ／プリチャージ回路と読出ゲートとの間での貫通電流の発生を説明するための回路図である。
【０１４９】
図１７を参照して、リードデータ線対に対応して、リードデータ線イコライズ信号ＲＤＬＥＱに応答して活性化され、リードデータ線対を構成するＲＤＬと／ＲＤＬをプリチャージ電圧ＶＰＣにプリチャージし、かつイコライズするイコライズ／プリチャージ回路４７が設けられる。
【０１５０】
センスアンプＳＡ、読出ゲートＲＧおよび書込ゲートＷＧの構成については、図３で説明したとおりであるので、説明は繰り返さない。
【０１５１】
イコライズ／プリチャージ回路４７は、リードデータ線イコライズ信号ＲＤＬＥＱの活性化時に導通して、リードデータ線対を構成するＲＤＬと／ＲＤＬとを短絡するＮチャネルＭＯＳトランジスタＴＧｊと、リードデータ線イコライズ信号ＲＤＬＥＱの活性化時に導通して、リードデータ線対を構成するＲＤＬと／ＲＤＬとのそれぞれにプリチャージ電圧ＶＰＣを伝達するＮチャネルＭＯＳトランジスタＴＧｋおよびＴＧｌを有する。
【０１５２】
リードコラム選択線が非活性となる前に、イコライズ／プリチャージ動作が開始された場合においては、読出ゲートＲＧ内のトランジスタＴＧｃおよびＴＧｄがオンしているにもかかわらず、イコライズ／プリチャージ回路４７中のトランジスタＴＧｋおよびＴＧｌがオンする。したがって、リードデータ線対ＲＤＬおよび／ＲＤＬをプリチャージ電位と結合する経路が形成され、ＶＰＣ〜ＴＧｌ〜ＲＤＬ〜ＴＧｄ〜ＴＧｆ〜接地配線もしくは、ＶＰＣ〜ＴＧｋ〜／ＲＤＬ〜ＴＧｃ〜ＴＧｅ〜接地配線の経路によって無駄な貫通電流が生じてしまう。
【０１５３】
このような貫通電流を防止するためには、最近点のセンスアンプＳＡｎが非活性となるタイミングに合わせてイコライズ／プリチャージ動作を開始すればよいが、このようなタイミングでイコライズ／プリチャージ動作を規定すると、読出動作における最小サイクルタイムを広げることとなってしまう。
【０１５４】
そこで、図１６に示すようにリード用データ線対のイコライズ／プリチャージ回路をメモリアレイに対して、プリアンプ４２が配置されるデータパス４０と反対側に配置することにより、イコライズ／プリチャージ動作時にリードデータ線対がドライブされる方向と、読出プリデコード信号ＹＡＲ＜３：０＞，ＹＢＲ＜３：０＞が伝搬される方向とが一致し、読出プリデコード信号の伝搬における配線遅延の影響による最小サイクルタイムの拡大を招くことなく、貫通電流の発生を防止することが可能となる。
【０１５５】
なお、実施の形態３に示した構成は、リードコラム選択線がリードデータ線対と同一方向に配置される実施の形態１に従う図４の構成のＤＲＡＭマクロに対しても同様に適用することが可能である。具体的には、図４の回路構成において、イコライズ／プリチャージ回路４７をプリアンプ４２と反対側に配置することによって、実施の形態３で説明したのと同様の効果を享受することができる。
【０１５６】
［実施の形態４］
図１８は、本発明の実施の形態４に従うＤＲＡＭマクロにおける読出動作に関連する回路の配置および制御信号の流れを説明するブロック図である。
【０１５７】
図１８を参照して、実施の形態４においては、メモリアレイ５０は、列方向に沿って、複数の列ブロックに分割される。図１８においては、一例として４つの列ブロックＣＢ０〜ＣＢ３に分割される場合を示している。また、データパス上を伝達されるプリアンプ活性化信号ＰＡＥおよびリードデータ線イコライズ信号ＲＤＬＥＱは、階層構成の下で伝達される。
【０１５８】
一般に、ＤＲＡＭ内蔵システムＬＳＩにおいては、データバス幅を広く取るために、多数のデータ線対をメモリアレイ上に配置するのでプリアンプ等の個数も多くなってしまう。したがって、これらのプリアンプ等を高速に活性化するために、制御信号を階層構成の下に制御する構成が採用される。
【０１５９】
具体的には、データパス４０中のプリアンプおよびイコライズ／プリチャージ回路は、各列ブロックに対応するグループごとに活性化される。各プリアンプは、各列ブロックに対応して設けられるＰＡＥ１０〜ＰＡＥ１３によって制御され、各イコライズ／プリチャージ回路は、各列ブロックに対応して設けられるＲＤＬＥＱ１０〜ＲＤＬＥＱ１３によって活性化される。
【０１６０】
列ブロックＣＢ０に対応するプリアンプおよびイコライズ／プリチャージ回路に対しては、制御信号ＰＡＥ１０およびＲＤＬＥＱ１０がローカル信号線ＤＰＬ１０によって伝達される。同様に、列ブロックＣＢ１に対応するプリアンプおよびイコライズ／プリチャージ回路に対しては、制御信号ＰＡＥ１１およびＲＤＬＥＱ１１がローカル信号線ＤＰＬ１１によって伝達され、列ブロックＣＢ２に対応するプリアンプおよびイコライズ／プリチャージ回路に対しては、制御信号ＰＡＥ１２およびＲＤＬＥＱ１２がローカル信号線ＤＰＬ１２によって伝達され、列ブロックＣＢ３に対応するプリアンプおよびイコライズ／プリチャージ回路に対しては、制御信号ＰＡＥ１３およびＲＤＬＥＱ１３がローカル信号線ＤＰＬ１３１によって伝達される。
【０１６１】
メインアンプおよびイコライズ／プリチャージ回路の活性化タイミングを指示する信号として、制御信号ＰＡＥＭおよびＲＤＬＥＱＭが、各列ブロックに共通な信号としてメイン信号線ＤＰＭＬによって伝達される。メイン信号線ＤＰＭＬとローカル信号線ＤＰＬ１０〜ＤＰＬ１３の間には、バッファ１６４−０〜１６４−３がそれぞれ設けられる。
【０１６２】
実施の形態４においては、データパス４０における制御信号の伝達が、列ブロックに対応した階層構成を取る場合に、これらに対応してコラム選択線の駆動についても階層構成を取ることを特徴とする。具体的には、各リードコラム選択線に対応して、列ブロックＣＢ０〜ＣＢ３に共通にメインリードコラム選択線が設けられるとともに、それぞれの列ブロックＣＢ０〜ＣＢ３において、リードローカルコラム選択線が設けられる。
【０１６３】
たとえば、最遠点のセンスアンプＳＡｆに対応して設けられるメインリードコラム選択線ＣＳＬＲＭｆに対応して、ローカルリードコラム選択線ＣＳＬＲＬｆ０〜ＣＳＬＲＬｆ３が列ブロックＣＢ０〜ＣＢ３のそれぞれに対応して設けられ、最近点のセンスアンプＳＡｎに対応して設けられるメイン読出コラム選択線ＣＳＬＲＭｎに対しては、ローカル読出コラム選択線ＣＳＬＲＬｎ０〜ＣＳＬＲＬｎ３が列ブロックＣＢ０〜ＣＢ３にそれぞれ対応して設けられる。
【０１６４】
リードコラムデコーダ１１０ｆによって生成されるリードコラム選択信号は、メイン読出コラム選択線ＣＳＬＭｆによって伝達され、バッファ１６０−０〜１６０−３によってそれぞれのローカルリードコラム線選択線ＣＳＬＲＬｆ０〜ＣＳＬＲＬｆ３に伝達される。
【０１６５】
このように、データパスにおける制御を高速化するためにデータパスの制御信号を階層構成とした場合においては、コラム選択線も併せて階層構成を採用することにより、リードコラム選択線上に生ずるリードコラム選択信号の伝搬遅延時間とデータパスに関連する制御信号ＰＡＥおよびＲＤＬＥＱの伝搬遅延時間との差の拡大に起因して、最小サイクルタイムが拡大することを防止することができる。
【０１６６】
なお、本発明に係る半導体記憶装置について、明細書中においてはＤＲＡＭ内蔵システムＬＳＩにおけるＤＲＡＭマクロとして説明したが、本願発明の適用はこのような場合に限定されるものではない。すなわち、ロジック回路に対してデータの授受を行なう構成のみならず、データバスおよび制御バスに代えて入出力端子を設けることにより、直接外部との間でデータの授受を行なう構成に対して本願発明を適用することも可能である。
【０１６７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１６８】
【発明の効果】
請求項１記載の半導体記憶装置は、プリアンプへの経路が長いセンスアンプから順に読出データ線と結合されるようにコラムデコーダおよび列選択線を配置するので、読出データ線と列選択線とが同一方向に配置される場合において、制御信号の配線遅延が読出動作時の最小サイクルタイムに与える影響を軽減し、高速動作化を図ることができる。
【０１７０】
請求項２記載の半導体記憶装置は、プリデコード前の入力アドレス信号を第１の信号線によって伝達するため、第１の信号線の本数を減少させることができるので、制御信号の配線遅延が読出動作時の最小サイクルタイムに与える影響を軽減して高速動作化を図ることができるとともに、チップ面積の削減を図ることが可能となる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１に従うＤＲＡＭ内蔵システムＬＳＩ１０００の全体構成を示す概略ブロック図である。
【図２】 メモリアレイにおけるコラム選択動作を説明するための概略ブロック図である。
【図３】 センスアンプに関連する回路の構成を説明する回路図である。
【図４】 実施の形態１に従うＤＲＡＭマクロにおける読出動作に関連する回路の配置および制御信号の流れを説明するブロック図である。
【図５】 読出プリデコード信号の生成を説明するためのタイミングチャートである。
【図６】 実施の形態１に従うＤＲＡＭマクロにおける読出動作を説明するためのタイミングチャートである。
【図７】 実施の形態１の変形例に従うＤＲＡＭマクロにおける読出動作に関連する回路の配置および制御信号の流れを説明するブロック図である。
【図８】 本発明の実施の形態２に従うＤＲＡＭ内蔵システムＬＳＩ１１００の全体構成を示す概略ブロック図である。
【図９】 実施の形態２に従うＤＲＡＭマクロ内のメモリアレイにおけるセンスアンプの配置を示す概略図である。
【図１０】 実施の形態２に従うＤＲＡＭマクロにおける読出動作に関連する回路の配置および制御信号の流れを説明するブロック図である。
【図１１】 実施の形態２の変形例１に従うＤＲＡＭマクロにおける読出動作に関連する回路の配置および制御信号の流れを説明するブロック図である。
【図１２】 実施の形態２の変形例２に従うＤＲＡＭマクロにおける読出動作に関連する回路の配置および制御信号の流れを説明するブロック図である。
【図１３】 実施の形態２の変形例２における読出プリデコード信号の活性化タイミングを説明する波形図である。
【図１４】 実施の形態２の変形例３に従うＤＲＡＭマクロにおける読出動作に関連する回路の配置および制御信号の流れを説明するブロック図である。
【図１５】 実施の形態２の変形例３における読出プリデコード信号の活性化タイミングを説明する波形図である。
【図１６】 実施の形態３に従うＤＲＡＭマクロにおける読出動作に関連する回路の配置および制御信号の流れを説明するブロック図である。
【図１７】 イコライズ／プリチャージ回路と読出ゲートとの間での貫通電流の発生を説明するための回路図である。
【図１８】 実施の形態４に従うＤＲＡＭマクロにおける読出動作に関連する回路の配置および制御信号の流れを説明するブロック図である。
【図１９】 従来のＤＲＡＭ内蔵システムＬＳＩの構成の一例を示す図である。
【図２０】 従来のＤＲＡＭマクロのメモリアレイ部の構成を概略的に示す図である。
【図２１】 従来のＤＲＡＭマクロにおける読出動作に関連する回路の配置および制御信号の流れを説明するブロック図である。
【図２２】 従来のＤＲＡＭマクロにおける読出動作時の問題点を説明するためのタイミングチャートである。
【符号の説明】
４０ データパス、４２ プリアンプ、４７ イコライズ／プリチャージ回路、１００ リードコラムデコード回路、１１０，１１５ コラムデコーダ、１５０ デコード回路配置領域、ＹＡＲ，ＹＢＲ 読出プリデコード信号、ＣＤＥ コラム選択線活性化タイミング制御信号、ＣＳＬＷ ライトコラム選択線、ＣＳＬＲ リードコラム選択線、ＲＤＬ リードデータ線、ＷＤＬ ライトデータ線、ＲＧ 読出ゲート、ＷＧ 書込ゲート。
Claims (2)
- 半導体記憶装置であって、
行列状に配置された複数のメモリセルを有するメモリセルアレイを備え、
前記メモリセルアレイは、行方向に沿って複数のサブロウアレイに分割され、
各前記複数のサブロウアレイごとに、各々がメモリセルの各列に対応して設けられる複数のセンスアンプと、
各々が、前記複数のサブロウアレイに共通に、Ｎ個（Ｎ：２以上の自然数）の前記メモリセルの列ごとに配置される複数の読出データ線と、
前記読出データ線上のデータ信号を増幅するための読出データ増幅回路と、
前記複数のセンスアンプと前記複数の読出データ線のうちの対応する１本との間に各々設けられる読出ゲート回路と、
各前記読出データ線に対応付けられるＮ個のメモリセルの列のうちの１個を選択的に活性化するための複数の列選択信号を発生するためのコラムデコード回路と、
各前記読出ゲート回路に前記複数の列選択信号のうちの対応する１個を伝達するための複数の列選択線とを備え、
前記コラムデコード回路および前記複数の列選択線は、同一の前記読出データ線に対応する複数の読出ゲート回路のうち、前記読出データ増幅回路からの経路が相対的に長い前記読出ゲート回路に対する前記対応する列選択信号の伝達に要する時間が相対的に短くなるように配置され、
前記複数の列選択線の各々は、前記複数のサブロウアレイに共通に、各前記メモリセルの列に対応して前記複数の読出データ線と同一方向に配置され、
前記コラムデコード回路と前記読出データ増幅回路とは、前記メモリセルアレイを挟んで互いに反対側の領域に配置され、
前記半導体記憶装置は、
前記読出データ増幅回路と隣接して配置され、前記メモリセルへのアクセス動作を制御するための制御回路をさらに備え、
前記制御回路は、読出動作時における前記列選択信号の活性化タイミングとメモリセルを選択するための入力アドレス信号のプリデコード結果との情報を有する複数の読出プリデコード信号を発生する読出プリデコード回路を含み、
前記コラムデコード回路は、前記複数の列選択線にそれぞれ対応して設けられる複数のコラムデコーダを含み、
前記読出データ増幅回路は、各々が各前記複数の読出データ線に対応して設けられる複数のプリアンプを含み、
前記半導体記憶装置は、
前記コラムデコード回路と隣接して配置されるバッファ回路と、
前記複数の読出データ線と同一の方向に設けられ、前記制御回路から前記バッファ回路へ前記複数の読出プリデコード信号を伝達する複数の第１の信号線と、
前記複数の読出データ線と交差する方向に設けられ、前記バッファ回路から前記複数のコラムデコーダに前記複数の読出プリデコード信号を伝達するための複数の第２の信号線と、
前記複数の読出データ線と交差する方向に設けられ、前記制御回路から出力される前記複数のプリアンプに対する活性化制御信号を伝達するための第３の信号線とをさらに備え、
各前記複数のコラムデコーダは、前記複数の第２の信号線から前記複数の読出プリデコード信号を受けて前記列選択信号を発生し、
前記複数の第２の信号配線における信号の伝搬方向は、前記第３の信号配線における信号の伝搬方向と同じである、半導体記憶装置。 - 半導体記憶装置であって、
行列状に配置された複数のメモリセルを有するメモリセルアレイを備え、
前記メモリセルアレイは、行方向に沿って複数のサブロウアレイに分割され、
各前記複数のサブロウアレイごとに、各々がメモリセルの各列に対応して設けられる複数のセンスアンプと、
各々が、前記複数のサブロウアレイに共通に、Ｎ個（Ｎ：２以上の自然数）の前記メモリセルの列ごとに配置される複数の読出データ線と、
前記読出データ線上のデータ信号を増幅するための読出データ増幅回路と、
前記複数のセンスアンプと前記複数の読出データ線のうちの対応する１本との間に各々設けられる読出ゲート回路と、
各前記読出データ線に対応付けられるＮ個のメモリセルの列のうちの１個を選択的に活性化するための複数の列選択信号を発生するためのコラムデコード回路と、
各前記読出ゲート回路に前記複数の列選択信号のうちの対応する１個を伝達するための複数の列選択線とを備え、
前記コラムデコード回路および前記複数の列選択線は、同一の前記読出データ線に対応する複数の読出ゲート回路のうち、前記読出データ増幅回路からの経路が相対的に長い前記読出ゲート回路に対する前記対応する列選択信号の伝達に要する時間が相対的に短くなるように配置され、
前記複数の列選択線の各々は、前記複数のサブロウアレイに共通に、各前記メモリセルの列に対応して前記複数の読出データ線と同一方向に配置され、
前記コラムデコード回路と前記読出データ増幅回路とは、前記メモリセルアレイを挟んで互いに反対側の領域に配置され、
前記半導体記憶装置は、
前記読出データ増幅回路と隣接して配置され、前記メモリセルへのアクセス動作を制御するための制御回路をさらに備え、
前記制御回路は、読出動作時における前記列選択信号の活性化タイミングとメモリセルを選択するための入力アドレス信号の各ビットデータとの情報を有するアドレス情報信号を発生する信号発生回路を含み、
前記コラムデコード回路は、前記複数の列選択線にそれぞれ対応して設けられる複数のコラムデコーダを含み、
前記読出データ増幅回路は、各々が各前記複数の読出データ線に対応して設けられる複数のプリアンプを含み、
前記半導体記憶装置は、
前記コラムデコード回路と隣接して配置され、前記アドレス情報信号をプリデコードして複数の読出プリデコード信号を発生する読出プリデコード回路と、
前記複数の読出データ線と同一の方向に設けられ、前記制御回路から前記読出プリデコード回路へ前記複数のアドレス情報信号を伝達する複数の第１の信号線と、
前記複数の読出データ線と交差する方向に設けられ、前記読出プリデコード回路から各前記複数のプリデコーダへ前記複数の読出プリデコード信号を伝達するための複数の第２の信号線と、
前記複数の読出データ線と交差する方向に設けられ、前記制御回路から出力される前記複数のプリアンプに対する活性化制御信号を伝達するための第３の信号線とをさらに備え、
各前記複数のコラムデコーダは、前記複数の第２の信号線から前記複数の読出プリデコード信号を受けて、前記列選択信号を発生し、
前記複数の第２の信号線における信号の伝搬方向は、前記第３の信号線における信号の伝搬方向と同じである、半導体記憶装置。
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