JP4458584B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は半導体記憶装置に関し、特に、ロジックデバイスおよびマイクロプロセッサなどのロジック回路との混載に適した半導体記憶装置に関する。より特定的には、ロジック混載DRAM(ダイナミック・ランダム・アクセス・メモリ)の読出動作時のサイクルタイムを短縮するための半導体記憶装置の構成に関する。
【0002】
【従来の技術】
近年、DRAMとロジックデバイスまたはマイクロプロセッサとを同一半導体基板上に集積化するDRAMシステムLSI(大規模集積回路装置)が普及してきている。このDRAM内蔵システムLSIは、従来の個別のDRAMとロジックデバイスとをプリント基板上にはんだ付けしたシステムと比べて以下のような利点がある。
【0003】
(1) 個別DRAMのピン端子を考慮する必要がないため、DRAMとロジックとの間のデータバス幅を大きく取ることができ、データ転送速度を向上することができるためシステム性能が向上する、
(2) 半導体基板上に形成されるデータバスは、プリント基板上の配線と比較して寄生容量が小さく、信号線の充放電電流を少なくすることができるため、データ転送時に消費される動作電力の低減が可能である、および
(3) パッケージが単一化されること、およびプリント基板上のデータバス配線および制御信号配線を削減することができ、プリント基板上の占有面積を小さくすることができる。
【0004】
図19は、従来のDRAM内蔵システムLSIの構成の一例を示す図である。
図19において、このDRAM内蔵システムLSIは、ロジック回路LGとDRAMマクロとが同一半導体基板CH上に集積化される。
【0005】
このDRAMマクロは、各々が行列状に配置される複数のメモリセルを有するメモリセルアレイMA0およびMA1と、メモリアレイMA0およびMA1のそれぞれに対応して設けられ、対応のメモリアレイMA0およびMA1のアドレス指定された行を選択するためのロウデコーダXD0およびXD1と、メモリアレイMA0およびMA1のそれぞれに対応して設けられ、メモリアレイMA0およびMA1のアドレス指定された列を選択するためのコラムデコーダYD0およびYD1と、コラムデコーダYD0およびYD1により選択されたメモリセル列とデータの授受を行なうためのデータパスDP0およびDP1と、メモリアレイMA0およびMA1へのデータアクセス動作を制御するための制御回路CGとを含む。
【0006】
データパスDP0およびDP1は、データバスDB0およびDB1を介してロジック回路LGに結合され、また制御回路CGは、制御バスCTBを介してロジック回路LGに結合される。図19において、データバスDB0およびDB1の各々は、128ビットの書込データおよび128ビットの読出データを別々に伝達する。
【0007】
図20は、図19に示すメモリアレイMA0およびMA1の構成を概略的に示す図である。これらのメモリアレイMA0およびMA1は、同一構成を有するため、図20においては、これらを1つのメモリアレイMAと総称的に示す。
【0008】
メモリアレイMAは、行列状に配置される複数のメモリセルブロックMCBを含む。これらのメモリセルブロックMCBには、明確には示さないが、メモリセルが行列状に配置される。メモリセルブロックMCBのそれぞれに対応して、対応のメモリセルブロックとデータの授受を行なうためのローカルIO線対群LIOsが設けられる。ローカルIO線対LIOは、互いに相補な信号を伝達する。
【0009】
メモリセルブロックMCBのそれぞれに対応してセンスアンプ群SAsが配置される。センスアンプ群SAsは、シェアードセンスアンプ構成を有し、列方向において隣接するメモリセルブロックにより共有される。これらのセンスアンプ群SAsは、対応のメモリセルブロックの各列に対応して設けられるセンスアンプ回路SAを含み、活性化時においてアドレス指定されたメモリセルの列のデータの検知、増幅およびラッチを行なう。センスアンプ群SAsは、対応のローカルIO線対群LIOsと選択的に結合される。
【0010】
行方向に整列して配置されるメモリセルブロックMCBに共通に、ワード線群WRsが配置される。動作時においては1つの行ブロック(行方向に整列して配置される複数のメモリセルブロックで構成されるブロック)に含まれるワード線群WLsのうち1つのワード線WLが選択状態へ駆動される。
【0011】
行方向において隣接するメモリセルブロックの間の領域およびメモリセルブロック外の領域(これらの領域をブロック間領域と称す)に、列方向に延在するグローバルIO線対GIO0〜GIO127が配置される。列方向に整列するメモリセルブロックに共通に、4つのグローバルIO線対が配置される。各メモリセルブロックに対しては4対のローカルIO線対群LIOsが配置されており、1つの行ブロックにおいて各メモリセルブロックMCBに対応して設けられる4対のローカルIO線対群LIOsがそれぞれ、IOスイッチIOSWを介して対応のグローバルIO線対に結合される。
【0012】
グローバルIO線対GIO0〜GIO127の各々は、相補信号を伝達し、かつ図19に示すデータパスに結合され、データパス内の読出/書込回路を介してロジック回路LGに結合される。
【0013】
グローバルIO線対GIO0〜GIO127と同一配線層に、メモリアレイMA上にわたって列方向に延在して列選択線CSLが配置される。列選択線群CSLsは、列方向に整列して配置されるメモリセルブロックMCBにより共有されるIOスイッチIOSWにより、選択された行ブロックのローカルIO線対群LIOsがグローバルIO線対GIO0〜GIO127に結合されており、非選択の行ブロックのローカルIO線対群LIOsは、グローバルIO線対群GIO0−GIO127から分離される。したがって、各列ブロック(列方向に整列して配置されるメモリセルブロックにより構成されるブロック)において4列が同時に選択され、4つのローカルIO線対LIOがそれぞれ、対応のグローバルIO線対に結合される。
【0014】
【発明が解決しようとする課題】
図21は、従来のDRAMマクロにおける読出動作に関連する回路の配置および制御信号の流れを説明するブロック図である。
【0015】
図21においては、メモリアレイ上において、制御回路から見て最遠点に位置するセンスアンプSAfに接続されるメモリセルからデータを読出す場合と、最近点に位置するセンスアンプSAnに接続されるメモリセルからデータを読出す場合との間におけるアクセス時間の差異について検討する。
【0016】
最遠点のセンスアンプSAfは、コラム選択線CSLfによって選択的にローカルLIOfと結合され、ローカルLIOfに読出されたデータは、対応するグローバルIO線対GIOfに伝達される。センスアンプSAfとの結合によってグローバルIO線対GIOfに生じた電位差は、プリアンプPAfによって増幅され読出データが取出される。
【0017】
同様に、最近点のセンスアンプSAnは、コラム選択線CSLnによって選択的にローカルIO線対LIOnを介してグローバルIO線対GIOnと結合される。センスアンプSAnとの結合によってグローバルIO線対GIOnに生じた電位差は、プリアンプPAnで増幅され、読出データとして取出される。
【0018】
なお、以下明細書中において、各信号線、制御信号および回路のうちで添字”f”が付されているものは、最遠点のセンスアンプSAfに対応して設けられているものを表わすものとする。同様に、添字「n」が付されているものは、最近点のセンスアンプSAnに対応して設けられているものを表わすものとする。
【0019】
制御回路CGは、読出動作時において、外部クロックに同期してリードコマンドとアドレスを取込み、グローバルIO線対にプリチャージ/イコライズ動作を行なうためのイコライズ信号GIOEQと、プリアンプPAの活性化タイミングを指示するプリアンプ活性化信号PAEと、コラムデコーダに入力される読出プリデコード信号YA<3:0>,YB<3:0>とを生成する。ここで、読出プリデコード信号YA<3:0>およびYB<3:0>の各々は、コラムアドレスの2ビットをプリデコードして得られる信号と、コラム選択線の活性化タイミングを定める制御信号CDEとの間での論理積演算によって生成される信号である。各コラムデコーダYDは、読出プリデコード信号YA<3:0>およびYB<3:0>に応じて、各メモリセルブロックに対応して配置される16個のセンスアンプのうちの1個を選択する。
【0020】
最遠点のセンスアンプSAfに対応するコラム選択線CSLfは、コラムデコーダYDfによって駆動され、最近点のセンスアンプSAnに対応するコラム選択線CSLnは、コラムデコーダYDnによって駆動される。
【0021】
ここで、信号GIOEQ,PAE,YA,YBの配線遅延を、それぞれΔtGIOREQ,ΔtPAE,ΔtY,ΔtYとする。簡単のために、これらの各配線遅延は等しいと仮定すると、これらの信号は、伝搬する方向が同一方向であるので、データパス上の各プリアンプ位置を基準とした場合には、各信号の相対関係は一定である。したがって、各プリアンプ位置を基準として読出動作に関連する各信号の変化タイミングを考えることによって、ΔtGIOREQ,ΔtPAE,ΔtY,ΔtYの影響を排除して考えることができる。
【0022】
図22は、従来のDRAMマクロにおける読出動作時の問題点を説明するためのタイミングチャートである。
【0023】
図22を参照して、VCSLnおよびVGIOnは、プリアンプPAnの位置における、コラム選択線CSLnの電位レベル変化およびグローバルIO線対GIOnに生じる電位差の変化を示す。同様に、VCSLfおよびVGIOfは、プリアンプPAfの位置における、コラム選択線CSLfの電位レベル変化およびグローバルIO線対GIOfに生じる電位差の変化を示す。また、既に述べたように、プリアンプ活性化信号PAEおよびイコライズ信号GIOEQは、読出プリデコード信号YA<3:0>およびYB<3:0>と信号の伝搬方向が同一であるため、各プリアンプ位置におけるプリアンプ活性化信号PAEおよびイコライズ信号GIOEQの電位レベル変化は、対応するコラムデコーダがコラム選択線を駆動するタイミングを基準とすると、相対的には同一のタイミングで表記できる。
【0024】
時刻t0は、コラム選択線CSLnおよびグローバルIO線対GIOnに対しては、コラムデコーダYDnがコラム選択線CSLnに列選択信号を出力するタイミングであり、コラム選択線CSLfおよびグローバルIO線対GIOfに対しては、コラムデコーダYDfがコラム選択線CSLfに列選択信号を発生するタイミングである。また、対応するコラム選択線CSLが活性化される時刻t0までに、各グローバルIO線対に対するイコライズ動作が完了し、グローバルIO線イコライズ信号GIOEQが非活性化される。
【0025】
最近点のセンスアンプSAnにおいては、コラム選択線CSLnを駆動するコラムデコーダYDnとセンスアンプSAnとの距離は短いため、時刻t0よりセンスアンプによって増幅されたデータがグローバルIO線対GIOnに伝達される。また、プリアンプPAnとセンスアンプSAnも近接しているため、時刻t0より、プリアンプPAnは、VGIOnを増幅する。
【0026】
グローバルIO線対GIOnに生じる電位差は、グローバルIO線上の読出データの増幅に必要な期間tREが時刻t0から経過した時刻t2において、プリアンプ感度(図22においては200mV)に到達し、読出データの確定が可能となる。
【0027】
一方、最遠点のセンスアンプSAfについては、コラムデコーダYDfからセンスアンプSAfまでの間のコラム選択線CSLfによる配線遅延ΔtCSLが無視できず、かつ、コラム選択線CSLfによって活性化された後、センスアンプSAfから読出されたデータがグローバルIO線対GIOfを伝達する方向は、コラム選択線の信号伝搬方向とは反対であるために、両者の和無視できない配線遅延が生ずる。図22においては、この配線遅延の和はΔtCSL+ΔtGIOで示され、時刻t0からこれらの配線遅延時間が経過した時刻t1より、プリアンプPAfは、VGIOfの増幅を開始する。
【0028】
したがって、VGIOfがプリアンプ感度を超えるのは、時刻t1より、tRE経過後の時刻t4となる。
【0029】
時刻t4から制御信号PAEによってプリアンプPAnを活性化することによって、プリアンプ活性化後データが確定するに必要なプリアンプ活性期間tPAE経過後の時刻t6において、最近点のセンスアンプSAnに接続されるメモリセルからの読出データを取出すことが可能となる。読出データを出力した後、さらに、読出データが確定した後に、グローバルIO線対をイコライズしプリチャージ電位に初期化することによって、時刻t6からイコライズ期間tEQ経過後の時刻t7において、最遠点SAfに接続されるメモリセルに対する1つの読出サイクルが終了する。
【0030】
このように、最遠点のセンスアンプSAfに接続されるメモリセルに対してアクセスした場合には、プリアンプ位置においてグローバルIO線対に読出データが現われる期間は、最近点のセンスアンプSAnに接続されるメモリセルにアクセスした場合よりも、ΔtCSL+ΔtGIOだけ遅れることとなる。
【0031】
したがって、プリアンプを活性化させる時間およびグローバルIO線対のイコライズ開始は、最遠点のセンスアンプSAfに接続されるメモリセルに対してアクセスした場合に合わせて設定する必要がある。このため、従来の技術のDRAMマクロにおける最小の読出サイクルタイムは、ΔtCSL+ΔtGIO+tRE+tPAE+tEQとなる。
【0032】
このように、従来の構成においては、コラム選択線とグローバルIO線対とによる配線遅延を含んだ時間を最小の読出サイクルタイムとして規定する必要があり、動作の高速化に対して障害となっているという問題点があった。この発明の目的は、ロジック混載DRAMにおいて、読出動作時のサイクルタイムを小さくすることによって高速動作化が可能な半導体記憶装置の構成を提供することである。
【0033】
【課題を解決するための手段】
請求項1記載の半導体記憶装置は、行列状に配置された複数のメモリセルを有するメモリセルアレイを備え、メモリセルアレイは、行方向に沿って複数のサブロウアレイに分割される。半導体記憶装置は、各複数のサブロウアレイごとに各々がメモリセルの各列に対応して設けられる複数のセンスアンプと、各々が、複数のサブロウアレイに共通にN個(N:2以上の自然数)のメモリセルの列ごとに配置される複数の読出データ線と、読出データ線上のデータ信号を増幅するための読出データ増幅回路と、複数のセンスアンプと複数の読出データ線のうちの対応する1本との間に各々設けられる読出ゲート回路と、各読出データ線に対応付けられるN個のメモリセルの列のうちの1個を選択的に活性化するための複数の列選択信号を発生するためのコラムデコード回路と、各読出ゲート回路に複数の列選択信号のうちの対応する1個を伝達するための複数の列選択線とをさらに備える。コラムデコード回路および複数の列選択線は、同一の読出データ線に対応する複数の読出ゲート回路のうち、読出データ増幅回路からの経路が相対的に長い読出ゲート回路に対する、対応する列選択信号の伝達に要する時間が相対的に短くなるように配置される。さらに、複数の列選択線の各々は、複数のサブロウアレイに共通に、各メモリセルの列に対応して複数の読出データ線と同一方向に配置され、コラムデコード回路と読出データ増幅回路とは、メモリセルアレイを挟んで互いに反対側の領域に配置される。そして、半導体記憶装置は、読出データ増幅回路と隣接して配置され、メモリセルへのアクセス動作を制御するための制御回路をさらに備え、制御回路は、読出動作時における列選択信号の活性化タイミングとメモリセルを選択するための入力アドレス信号のプリデコード結果との情報を有する複数の読出プリデコード信号を発生する読出プリデコード回路を含み、コラムデコード回路は、複数の列選択線にそれぞれ対応して設けられる複数のコラムデコーダを含み、読出データ増幅回路は、各々が各複数の読出データ線に対応して設けられる複数のプリアンプを含み、半導体記憶装置は、コラムデコード回路と隣接して配置されるバッファ回路と、複数の読出データ線と同一の方向に設けられ、制御回路からバッファ回路へ複数の読出プリデコード信号を伝達する複数の第1の信号線と、複数の読出データ線と交差する方向に設けられ、バッファ回路から複数のコラムデコーダに複数の読出プリデコード信号を伝達するための複数の第2の信号線と、複数の読出データ線と交差する方向に設けられ、制御回路から出力される複数のプリアンプに対する活性化制御信号を伝達するための第3の信号線とをさらに備え、各複数のコラムデコーダは、複数の第2の信号線から複数の読出プリデコード信号を受けて列選択信号を発生し、複数の第2の信号配線における信号の伝搬方向は、第3の信号配線における信号の伝搬方向と同じである。
【0036】
請求項2記載の半導体記憶装置は、行列状に配置された複数のメモリセルを有するメモリセルアレイを備え、メモリセルアレイは、行方向に沿って複数のサブロウアレイに分割される。半導体記憶装置は、各複数のサブロウアレイごとに各々がメモリセルの各列に対応して設けられる複数のセンスアンプと、各々が、複数のサブロウアレイに共通にN個(N:2以上の自然数)のメモリセルの列ごとに配置される複数の読出データ線と、読出データ線上のデータ信号を増幅するための読出データ増幅回路と、複数のセンスアンプと複数の読出データ線のうちの対応する1本との間に各々設けられる読出ゲート回路と、各読出データ線に対応付けられるN個のメモリセルの列のうちの1個を選択的に活性化するための複数の列選択信号を発生するためのコラムデコード回路と、各読出ゲート回路に複数の列選択信号のうちの対応する1個を伝達するための複数の列選択線とをさらに備える。コラムデコード回路および複数の列選択線は、同一の読出データ線に対応する複数の読出ゲート回路のうち、読出データ増幅回路からの経路が相対的に長い読出ゲート回路に対する、対応する列選択信号の伝達に要する時間が相対的に短くなるように配置される。さらに、複数の列選択線の各々は、複数のサブロウアレイに共通に、各メモリセルの列に対応して複数の読出データ線と同一方向に配置され、コラムデコード回路と読出データ増幅回路とは、メモリセルアレイを挟んで互いに反対側の領域に配置される。そして、半導体記憶装置は、読出データ増幅回路と隣接して配置され、メモリセルへのアクセス動作を制御するための制御回路をさらに備え、制御回路は、読出動作時における列選択信号の活性化タイミングとメモリセルを選択するための入力アドレス信号の各ビットデータとの情報を有するアドレス情報信号を発生する信号発生回路を含み、コラムデコード回路は、複数の列選択線にそれぞれ対応して設けられる複数のコラムデコーダを含み、読出データ増幅回路は、各々が各複数の読出データ線に対応して設けられる複数のプリアンプを含み、半導体記憶装置は、コラムデコード回路と隣接して配置され、アドレス情報信号をプリデコードして複数の読出プリデコード信号を発生する読出プリデコード回路と、複数の読出データ線と同一の方向に設けられ、制御回路から読出プリデコード回路へ複数のアドレス情報信号を伝達する複数の第1の信号線と、複数の読出データ線と交差する方向に設けられ、読出プリデコード回路から各複数のプリデコーダへ複数の読出プリデコード信号を伝達するための複数の第2の信号線と、複数の読出データ線と交差する方向に設けられ、制御回路から出力される複数のプリアンプに対する活性化制御信号を伝達するための第3の信号線とをさらに備え、各複数のコラムデコーダは、複数の第2の信号線から複数の読出プリデコード信号を受けて、列選択信号を発生し、複数の第2の信号線における信号の伝搬方向は、第3の信号線における信号の伝搬方向と同じである。
【0047】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中における同一符号は、同一または相当部分を示す。
【0048】
[実施の形態1]
図1は、この発明の実施の形態1に従うDRAM内蔵システムLSI1000の全体構成を示す概略ブロック図である。
【0049】
図1を参照して、DRAM内蔵システムLSI1000は、ロジック回路10と、このロジック回路10に対するデータを記憶するDRAMマクロ20とを備える。DRAMマクロ20は、行列状に配置された複数のメモリセルを有するメモリアレイ50を複数個含む。これらのメモリアレイは、同一構成を有するため、以下の説明においては、1つのメモリアレイを代表的に取り出してその構成を示す。
【0050】
メモリアレイ50は、行方向に沿ってn個(n:自然数)のサブロウアレイSRA0〜SRAnに分割されている。メモリアレイ50上において、サブロウアレイSRA0〜SRAnに対して共通に、選択メモリセルからのデータを伝達するためのデータ線群が配置される。本実施の形態においては、一例として、1つのメモリアレイごとに128個のデータが、読出データ/書込データ用に独立して伝達される構成を記載する。すなわち、図1において、リードデータ線対RDL0〜RDL127と、選択メモリセルへの書込データを伝達するライトデータ線対WDL0〜WDL127とが列方向に延在してメモリアレイ50上に配置される。なお、以下においては、リードデータ線対RDL0〜RDL127を総称して、単にリードデータ線対RDLとも表記する。また、ライトデータ線対WDL0〜WDL127を総称して、単にリードデータ線対RDLとも表記する。
【0051】
リードデータ線対RDLおよびライトデータ線対WDLの各々は、相補信号を伝達し、かつ、データパス40内の書込/読出回路を介してロジック回路LGに結合される。以下の説明におけるブロック図中においても、相補信号を伝達するこれらの信号線対を、単に1本の信号線としても表記する。
【0052】
DRAMマクロ20は、ロジック回路10からコマンド信号およびアドレス信号を制御バスCTBを介して受け、メモリアレイへのデータアクセス動作を制御するための制御回路30と、制御回路30の指示に応じて、メモリアレイ中のメモリセルの行を選択するためのロウデコード回路60と、メモリセルの列を選択するためのライトコラムデコード回路70およびリードコラムデコード回路100とを含む。実施の形態1に従うDRAMマクロの構成においては、ライトコラムデコード回路と、リードコラムデコード回路とを独立に設け、かつ、リードコラムデコード回路100を、リードデータ線対RDL上の電位差を増幅するためのプリアンプが配置されるデータパス40と反対側に配置することを特徴とする。
【0053】
それぞれのサブリロウアレイにおいて、同一行に属するメモリセルに対して共通にワード線WL(図示せず)が配置される。また、メモリセルの各列ごとにビット線BL,/BL(図示せず)が設けられる。ビット線に読出されたデータを増幅するためのセンスアンプは、各サブロウアレイごとに配置される。
【0054】
図2は、メモリアレイにおけるコラム選択動作を説明するための概略ブロック図である。
【0055】
図2においては、一例として、リードデータ線対RDLおよびライトデータ線対WDLは、16個のメモリセル列ごとに配置される場合を示している。センスアンプSAは、サブロウアレイごとにメモリセルの各列に対応して設けられるので、図2に示すように、サブロウアレイSRAm(m:0〜nの自然数)に対応して設けられる16個のセンスアンプは、1組のデータ線対RDLおよびWDLと、選択的に結合される。センスアンプSAとデータ線対RDLおよびWDLとの間には、読出ゲートRGおよび書込ゲートWGがそれぞれ設けられる。
【0056】
全てのサブロウアレイに共通に、各メモリセル列ごとに設けられたリードコラム選択線CSLR0〜CSLR15によって、1つの読出ゲートRGが選択され、対応するセンスアンプSAとリードデータ線対RDLとが結合される。同様に設けられたライトコラム選択線CSLW0〜CSLW15によって、1つの書込ゲートWGが選択され、対応するセンスアンプSAが書込データ線対WDLと結合される。センスアンプはシェアードセンスアンプ構成を有し、対応するサブロウアレイに対し、隣接する領域に分割して配置される。図2においては、1つのデータ線対に対応する16個のセンスアンプが、8個ずつに分割されてサブロウアレイの上側領域と下側領域とに配置されており、サブロウアレイSRAmとSRAm+1との間に配置されたセンスアンプ群は、両サブロウアレイによって共有される。
【0057】
図3は、センスアンプに関連する回路の構成を説明する回路図である。
図3において、センスアンプ回路SAは、ビット線分離ゲートBGUを介して上側のサブロウアレイのビット線BLUおよび/BLUに結合され、またビット線分離ゲートBGLを介して、下側のサブロウアレイのビット線BLLおよび/BLLに結合される。ビット線分離ゲートBGUおよびBGLは、スタンバイ状態時、ビット線分離信号BLIUおよびBLILに従って導通状態にあり、活性化時、選択メモリセルを含むサブロウアレイに対応するビット線のみが、センスアンプ回路SAに結合される。
【0058】
センスアンプ回路SAは、交差結合されるPチャネルMOSトランジスタQP1およびQP2と、センスアンプ活性化信号/SOPの活性化に応答してMOSトランジスタQP1およびQP2のソースにセンス電源電圧VccSを伝達するPチャネルMOSトランジスタQP3を有する。センスアンプ回路SAは、さらに、交差結合されるNチャネルMOSトランジスタQN1およびQN2と、センスアンプ活性化信号SONの活性化に応答して導通し、接地電圧をこれらのMOSトランジスタQN1およびQN2のソースへ伝達するNチャネルMOSトランジスタQN3を有する。センスアンプ回路SAは、活性化時、センスノードSNaおよびSNb上のメモリセルデータを検知し、増幅してかつラッチする。
【0059】
書込ゲートWGは、ライトコラム選択線CSLW上の列選択信号に応答して導通し、センスノードSNaおよびSNbをライトデータ線対WDLおよび/WDLに電気的に結合するトランスファーゲートTGaおよびTGbを含む。
【0060】
読出ゲートRGは、センスノードSNaおよびSNbがそれぞれのゲートに接続されるNチャネルMOSトランジスタTGeおよびTGfと、リードコラム選択線CSLR上の列選択信号に従って導通し、これらのMOSトランジスタTGeおよびTGfのドレインノードを、リードデータ線対RDLおよび/RDLにそれぞれ電気的に結合するNチャネルMOSトランジスタTGcおよびTGdを有する。この読出ゲートRGは、センスノードSNaおよびSNb上の信号電位に応答して、一方が導通し、リードデータ線対RDLおよび/RDLの一方を接地電圧レベル方向に放電する。
【0061】
なお、図3においては、リードデータ線対およびライトデータ線対によって伝達される相補信号のそれぞれを伝達する信号線を独立に表記している。すなわち、リードデータ線対は、RDLおよび/RDLの相補信号線で示され、同様に、ライトデータ線対は、WDLおよび/WDLの相補信号線で示される。
【0062】
センスノードSNaおよびSNbに対して、さらに、ビット線イコライズ指示信号BLEQに応答して活性化され、センスノードSNaおよびSNbを中間電圧VBL(=VccS/2)にプリチャージし、かつイコライズするプリチャージ/イコライズ回路P/Eが設けられる。このビット線プリチャージ/イコライズ回路P/Eは、ビット線イコライズ指示信号BLEQの活性化時に導通して、センスノードSNaおよびSNbを短絡するNチャネルMOSトランジスタTGgと、ビット線イコライズ指示信号BLEQの活性化時に導通して、センスノードSNaおよびSNbそれぞれに中間電圧VBLを伝達するNチャネルMOSトランジスタTGhおよびTGiを有する。
【0063】
読出ゲートRGを、MOSトランジスタTGeおよびTGfの差動段で構成することにより、センスアンプ回路SAのセンス動作完了前に、リードコラム選択線CSLRを選択状態に駆動することができ、高速のデータ読出が実現される。これは、読出ゲートRGのデータ読出動作が、センスアンプ回路SAのセンス動作には何ら影響を及ぼさないからである。
【0064】
なお、本発明の実施の形態1に従う半導体記憶装置においては、センスアンプの構成は図3で説明したようにIO分離構成を採用しているが、コラムデコーダのドライバ部として、スリーステートバッファを用いれば、コラム選択線を読出/書込で共用として、センスアンプをいわゆるIOコモン構成とすることも可能である。
【0065】
図4は、実施の形態1に従うDRAMマクロにおける読出動作に関連する回路の配置および制御信号の流れを説明するブロック図である。
【0066】
図4を参照して、メモリアレイ上において、制御回路30から見て最遠点に位置するセンスアンプ、すなわち、図1上で表現するとサブロウアレイSRA0に属する最左のメモリセル列に対応するセンスアンプを、最遠点のセンスアンプSAfと表記する。同様に、制御回路30から見て最近点に位置するセンスアンプ、すなわち、図1上で表現するとサブロウアレイSRAnに属する最右のメモリセル列に対応するセンスアンプを、最近点のセンスアンプセンスアンプSAnと表記する。
【0067】
最遠点のセンスアンプSAfは、リードコラム選択線CSLRfによって活性化される読出ゲート(図示せず)によって、リードデータ線対RDLfと結合される。センスアンプSAfとの結合によってリードデータ線対RDLfに生じた電位差は、プリアンプPAfによって増幅されて読出データが取出される。リードデータ線対RDLfは、図1上の表記ではRDL0に対応する。
【0068】
同様に、最近点のセンスアンプSAnは、リードコラム選択線CSLRnによって活性化される読出ゲート(図示せず)によって、リードデータ線対RDLnと結合される。センスアンプSAnとの結合によってリードデータ線対RDLnに生じた電位差は、プリアンプPAnによって増幅されて読出データが取出される。リードデータ線対RDLnは、図1上の表記ではRDL127に対応する。
【0069】
データパス40は、各リードデータ線対ごとに設けられるプリアンプ42を有する。各プリアンプは、制御回路30によって発生されるプリアンプ活性化信号PAEに応じて動作する。複数個設けられるプリアンプのうち、リードデータ線対RDLfに対するプリアンプに符号42fを付し、リードデータ線対RDLnに対応するプリアンプには、符号42nを付する。センスアンプSAfとの結合によってリードデータ線対RDLfに生じた電位差は、プリアンプPAfによって増幅されて読出データが取出される。
【0070】
データパス40は、各リードデータ線対ごとに設けられる、イコライズ/プリチャージ回路(図示せず)を有する。各イコライズ/プリチャージ回路は、制御回路30によって発生されるリードデータ線イコライズ信号RDLEQに応じて動作し、対応するリードデータ線対の電位レベルを所定のプリチャージ電位に設定する。
【0071】
制御回路30は、コラム選択線の活性化タイミングを制御する信号CDEとコラムアドレスCA<3:0>とを受けて、読出プリデコード信号YAR<3:0>およびYBR<3:0>を発生するコラムプリデコード回路90を含む。4ビットのコラムアドレスCA<3:0>の各ビットの信号レベルの組合せに応じて、1つのリードデータ線対RDLと対応付けられる16個のメモリセル列から1個のメモリセル列が選択される。
【0072】
読出プリデコード信号YAR<3:0>およびYBR<3:0>は、コラムアドレスCA<3:0>をプリデコードして得られる情報と、コラム選択線の活性化タイミングを規定する制御信号CDEとに応じて設定される。
【0073】
図5は読出プリデコード信号の生成を説明するためのタイミングチャートである。
【0074】
図5は、読出動作の対象となるメモリセル列を選択するための読出プリデコード信号YAR<3:0>の生成について説明する。コラムプリデコード回路90に入力されるコラムアドレスCA<3:0>のうちの2ビットCA<1>,CA<0>の2ビットをプリデコードして得られる信号PDR<0>〜PDR<3>が得られる。
【0075】
図5を参照して、1つの読出サイクルが始まる時刻t1において、コラムアドレスに応答して信号PDR<0>がHレベルに立上がる。信号PDR<0>〜PDR<3>の活性化は、1サイクル期間の間維持される。一方、読出サイクルにおいて、リードコラム選択線の活性化が必要な期間において、これを指示する活性化タイミング制御信号CDEが時刻t2から時刻t3の間活性化される。PDR<3:0>およびCDEに応じて、読出プリデコード信号YAR<0>が時刻t2から時刻t3の間活性化される。すなわち、読出プリデコード信号は、コラムアドレスのプリデコード結果と、コラム選択線の活性化タイミングについての情報を併せ持った信号である。
【0076】
同様に、次の読出動作が開始される時刻t5において、コラムアドレスのプリデコード結果に従ってPDR<3>が活性化され、1つの読出動作サイクル期間すなわち時刻t8までの間活性化を維持する。読出動作サイクル内において、時刻t6から時刻t7の間において、制御信号CDEが活性化され、この期間内において対応する読出プリデコード信号YAR<3>が活性化される。
【0077】
読出プリデコード信号YBR<3:0>についても、同様に、コラムアドレスの残りの2ビットCA<3>およびCA<2>のプリデコード結果および制御信号CDEとに応じて、選択的に活性化が実行される。
【0078】
再び図4を参照して、実施の形態1に従うDRAMマクロにおいては、同一のリードデータ線対に対応付けられる複数のメモリセル列のうちから1個を選択するためのリードコラムデコード回路100は、プリアンプが配置されるデータパス40とメモリアレイを挟んで反対側に配置される。リードコラムデコード回路100は、各メモリセル列ごとに配置されるリードコラムデコーダ110を有する。
【0079】
各リードコラムデコーダ110は、読出プリデコード信号YAR<3:0>およびYBR<3:0>に応答して、リードコラム選択信号を発生する。リードコラム選択信号は、サブロウアレイに共通に設けられるリードコラム選択線によって、対応する各読出ゲートに伝達される。
【0080】
このように、リードコラムデコーダとプリンアンプとを、メモリアレイを挟んで互いに反対側に配置することによって、同一のリードデータ線対と対応付けられるセンスアンプ群に対しては、プリアンプからの距離が相対的に長い、すなわちリードデータ線上での読出データ伝搬遅延の大きいセンスアンプに対応する読出ゲートに対して、リードコラム選択信号をより早いタイミングで伝達することができる。
【0081】
最近点のセンスアンプSAnに対するリードコラム選択信号は、リードコラムデコーダ110nによって発生され、リードコラム選択線RCSLnによって伝達される。同様に、最遠点のセンスアンプSAfに対するリードコラム選択信号は、リードコラムデコーダ110fによって発生され、リードコラム選択線RCSLfによって伝達される。
【0082】
制御回路30内のコラムプリデコード回路90によって発生された読出プリデコード信号YAR<3:0>およびYBR<3:0>は、まず、メモリセルの列方向に沿った方向にYARv<3:0>およびYBRv<3:0>としてバッファ回路80に伝達される。バッファ回路80は、読出プリデコード信号を受けて、メモリセルの行方向に伝達される信号YARh<3:0>およびYBRh<3:0>として、リードコラムデコード回路100中の各リードコラムデコーダ110に伝達する。
【0083】
なお、YARh<3:0>およびYARv<3:0>は、読出プリデコード信号YAR<3:0>と同一の信号であるが、信号線による伝搬方向を区別するために、添字”h”および”v”を付したものである。YBRh<3:0>およびYBRv<3:0>についても同様である。以下の説明においても、各制御信号のうちで添字”h”が付されているものは、メモリセルの行方向(水平方向)に伝搬されているものを示し、添字”v”が付されているものは、メモリセルの列方向(垂直方向)に伝搬されているものを示すものとする。
【0084】
このような構成とすることにより、各リードコラムデコーダ110に対する読出プリデコード信号の伝搬方向を、プリアンプ活性化信号PAEの伝搬方向と同一にすることができる。
【0085】
図6は、実施の形態1に従うDRAMマクロにおける読出動作を説明するためのタイミングチャートである。
【0086】
図6を参照して、VCSLRnは、最近点のセンスアンプSAnの位置におけるリードコラム選択線CSLRnの電位レベルの変化を示し、VRDLnは、プリアンプ42nの位置におけるリードデータ線対RDLnに生じる電位差の変化を示す。同様に、VCSLRfは、最遠点のセンスアンプSAfの位置におけるリードコラム選択線CSLRfの電位レベルの変化を示し、VRDLfは、プリアンプ42fの位置におけるリードデータ線対RDLfに生じる電位差の変化を示す。PAEおよびRDLEQは、プリアンプ活性化信号およびリードデータ線イコライズ信号の活性化タイミングをそれぞれ示す。
【0087】
図4で説明したように、プリアンプ活性信号PAE、リードデータ線イコライズ信号RDLEQおよび、リードコラムデコーダに伝達される読出プリデコード信号YARh<3:0>,YBRh<3:0>は同一方向に伝搬され、かつ、これらを伝達する信号線の配線長は同一である。したがって、生じる配線遅延ΔtPAE,ΔtREQ,ΔtYRhは同一であると仮定すると、これらの制御信号に応答するリードデータ線対の電位レベルの変化タイミングは、各プリアンプ位置を基準とした場合においては、センスアンプと制御回路との距離に関わらず、相対的に同一と見ることができる。
【0088】
図6においては、VCSLRnおよびVRDLnは、リードコラムデコーダ110nがコラム選択線CSLRnにセンスアンプSAnのデータを読出すためのリードコラム選択信号を出力する時刻t0を基準として、その後の電位変化を示す。また、VCSLRfおよびVRDLfは、対応するリードコラムデコーダ110fがコラム選択線CSLRfにセンスアンプSAfのデータを読出すためのリードコラム選択信号を出力する時刻t0を基準として、その後の電位変化を示す。
【0089】
また、対応するリードコラム選択線CSLRn,CSLRfにリードコラム選択信号が出力される時刻t0までに、各リードデータ線対に対するプリチャージ/イコライズ動作が完了し、リードデータ線イコライズ信号RDLEQが非活性化される。
【0090】
時刻t0において,リードコラムデコーダ110nは、リードコラム選択信号を発生するが、センスアンプSAnの位置に伝達されるまでには、配線遅延ΔtRCSLが存在するため、VCSLRnが増幅されてリードデータ線対RDLnに電位差が生じるのは時刻t1からになる。
【0091】
一方、時刻t0において、リードコラムデコーダ110fもリードコラム選択信号を発生する。センスアンプSAfは、リードコラムデコーダ110fと近接して設けられているため、VCSLRfは時刻t0より変化する。しかし、リードデータ線対RDLfにセンスアンプSAfより伝達された電位差がプリアンプ42fの位置に伝達されるまでには配線遅延ΔtRDLを要するため、プリアンプ42fによってリードデータ線RDLf上に電位が増幅されるのは、時刻t1からとなる。なお、図6においては、リードコラム選択線CSLRn,CSLWfおよびリードデータ線RDLf,RDLnの配線長が等しいため、両者の配線遅延は等しいものと仮定して表記している。
【0092】
時刻t1より、プリアンプ42nおよび42fの両方において、リードデータ線上の電位差の増幅が開始され、時間tRE経過後の時刻t2において、VRDLnおよびVRDLfは、プリアンプ感度(図6においては200mV)に到達する。時刻t2より、プリアンプ活性化信号PAEが活性化され、リードデータ線対上の電位差が、時刻tPAE経過後の時刻t4において確定する。ここで、tPAEは、プリアンプ活性後に、読出データが確定するのに必要なプリアンプ活性期間と定義される。
【0093】
読出データの確定する時刻t4において、リードデータ線対をプリチャージ電位に初期化するためにリードデータ線イコライズ信号RDLEQの活性化され、時間ΔtREQ経過後の時刻t5においてリードデータ線の初期化が完了する。ここで、ΔtREQは、リードデータ線対をプリチャージ電位に初期化するために必要なイコライズ期間と定義される。
【0094】
このように、実施の形態1に従うDRAMマクロにおける読出動作においては、リードコラムデコーダとプリンアンプとを、メモリアレイを挟んで互いに反対側に配置することによって、リードコラム選択線上におけるリードコラム選択信号の伝搬方向と、リードデータ線上におけるセンスアンプから伝達された読出データの伝搬方向とを同一方向とすることができる。
【0095】
したがって、センスアンプの位置にかかわらず、プリアンプ位置を基準とした各制御信号に対するリードデータ線対上のデータの伝達タイミングが同一となる。そこで、このリードサイクルが連続的に行なわれる場合を考えると、イコライズが完了する図6上の時刻t5に次サイクルのリードデータの出現が開始される状態を最小動作サイクルと定義することができる。よって、最小サイクルタイムは、tRE+tPAE+tREQとできる。図22で説明した場合の最小サイクルタイムと比較して、コラム選択線および読出データを伝達する配線における信号の伝搬遅延の影響を最小サイクルタイムから排除することによって、最小動作サイクルタイムの短縮による高速動作化を図ることができる。
【0096】
[実施の形態1の変形例]
図7は、実施の形態1の変形例に従うDRAMマクロにおける読出動作に関連する回路の配置および制御信号の流れを説明するブロック図である。
【0097】
図7を参照して、実施の形態1の変形例に従うDRAMマクロは、図4に説明したDRAMマクロと比較して、コラムプリデコード回路90を、制御回路30内に持つのではなく、バッファ回路80に代えてリードコラムデコード回路100に隣接する領域に有する点で異なる。
【0098】
制御回路30は、信号発生回路32によって、リードコラム選択線の活性化タイミング制御信号CDEとコラムアドレスCA<3:0>との論理積によって得られる信号CAR<3:0>を発生する。
【0099】
コラムプリデコード回路90は、信号CAR<3:0>を受けて図4の場合と同様の読出プリデコード信号YARh<3:0>とYBRh<3:0>とを発生する。コラムデコード回路100中の各リードコラムデコーダ110は、これらの読出プリデコード信号に応答して対応するリードコラム選択線にコラムリード選択信号を出力する。
【0100】
このような構成とすることにより、図4で説明した実施の形態1においては、制御回路30とバッファ回路80との間でプリアドレスデコード信号YARv<3:0>,YBRv<3:0>の合計8ビットの信号を伝達したのに対し、図7の構成においては、制御回路30とバッファ回路80に代えて配置されるコラムプリデコード回路90との間で4ビットの信号CAR<3:0>が伝達される。
【0101】
このように、実施の形態1の変形例に従うDRAMマクロにおいては、制御回路30より列方向に沿って配置される信号線の本数を減少させることが可能になり、チップ面積を削減することが可能となる。
【0102】
各コラムデコーダによってリードコラム選択信号が出力された後における、各回路の動作タイミングは、実施の形態1で説明したのと同様であるから説明は繰返さない。
【0103】
[実施の形態2]
図8は、本発明の実施の形態2に従うDRAM内蔵システムLSI1100の概略ブロック図である。
【0104】
図8を参照して、DRAM内蔵システムLSI1100は、ロジック回路10とDRAMマクロ22とを備える。DRAMマクロ22と、実施の形態1におけるDRAMマクロ20とは、コラムデコード回路の配置領域が異なる。より具体的には、図1に示したように、メモリアレイに列方向に隣接する領域に、メモリアレイを挟んで互いに反対側にライトコラムデコード回路70およびリードコラムデコード回路100を備えたDRAMマクロ20の構成に対し、DRAMマクロ22においては、これらのコラムデコード回路は、ロウデコーダと同一領域に設けられる。図8には、これらのデコード回路が設けられる領域をデコード回路領域150として示している。コラムデコード回路の配置に伴って、リード/ライトコラム選択線は、実施の形態1の場合と異なり、メモリセルの行方向に配置される。
【0105】
その他の回路構成については、図1に示したDRAMマクロ20と同様であるので説明は繰返さない。
【0106】
図9は、実施の形態2に従うDRAMマクロ内のメモリアレイにおけるセンスアンプの配置を示す概略図である。
【0107】
図9おいても、一例として、リードデータ線対RDLおよびライトデータ線対WDLは、16個のメモリセル列ごとに配置される場合を示している。センスアンプSAは、サブロウアレイごとにメモリセルの各列に対応して設けられるので、サブロウアレイSRAm(m:0〜nの自然数)に対応して設けられる16個のセンスアンプは、1組のデータ線対RDLおよびWDLと、選択的に結合される。
【0108】
1つのサブロウアレイSRAmに対応するセンスアンプは当該サブロウアレイの上/下に隣接する領域(以下、センスアンプ段とも称する)160mおよび160m+1に分割して配置される。センスアンプ段160m中のセンスアンプ群に対しては、電源配線PS−mによって駆動電源が供給され、センスアンプ段160m+1中のセンスアンプ群に対しては、別の電源配線PS−m+1によって駆動電源が供給される。読出ゲートRGおよび書込ゲートWGの構成と、センスアンプSAと各データ線との接続態様は、図3で説明したのと同様であるので、説明は繰り返さない。
【0109】
メモリアレイ上にリードデータ線対RDL0〜RDL127と、ライトデータ線対WDL0〜WDL127が配置される。1本のリードデータ線対RDLおよびライトデータ線対WDLは、各センスアンプ段において8個のセンスアンプと接続可能であり、各サブロウアレイにおいて、読出ゲートRGおよび書込ゲートWGを介して16個のセンスアンプと選択的に結合される。
【0110】
サブロウアレイSRAmが選択されている場合には、その上/下に配置されるセンスアンプ段160m,160m+1が活性化され、行方向に延在して配置されるコラム選択線CSLRm,CSLRm+1,CSLWm,CSLWm+1によって読出ゲートRGおよび書込ゲートWGが選択的に活性化されて、対応するセンスアンプが、リードデータ線対RDLまたはライトデータ線対WDLと接続される。
【0111】
実施の形態2に従うDRAMマクロ中のメモリアレイにおいては、連続するメモリセル列に対応する2個のセンスアンプのそれぞれが、サブロウアレイを挟んで反対側のゼンスアンプ段に属するように配置される。たとえば、偶数のコラムアドレスに対応するセンスアンプは、サブロウアレイの上側領域のセンスアンプ段160mに配置され、反対に、奇数のコラムアドレスに対応するセンスアンプはサブロウアレイの下側領域のセンスアンプ段160m+1に配置される。
【0112】
これにより、コラムアドレスが偶数の場合には、サブロウアレイの上側領域160mに配置された8個のセンスアンプのうちの1個が、コラム選択線CSLRmもしくはCSLWmによって選択されて、リードデータ線対もしくはライトデータ線対と選択的に結合される。同様に、コラムアドレスが奇数の場合には、サブロウアレイの下側領域160m+1に配置された8個のセンスアンプのうちの1個が、コラム選択線CSLWm+1もしくはCSLRm+1によって選択されて、リードデータ線対もしくはライトデータ線対と選択的に結合される。
【0113】
通常、メモリアレイにおけるコラムアクセスは、順番にインクリメントされたコラムアドレスによって行なわれる場合が多いため、図9で説明したような構成とすることにより、同一の電源配線から電源の供給を受けるセンスアンプ群が連続的に活性化されて、一方の電源配線に負荷が集中することを防止することができる。
【0114】
図10は、実施の形態2に従うDRAMマクロにおける読出動作に関連する回路の配置および制御信号の流れを説明するブロック図である。
【0115】
図10を参照して、制御回路30は、実施の形態1の場合と同様に、読出プリデコード信号YAR<3:0>およびYBR<3:0>を発生する。生成された読出プリデコード信号は、制御回路30よりバッファ回路80に向けて、YARf<3:0>およびYBRf<3:0>として伝達される。バッファ回路80は、YARf<3:0>およびYBRf<3:0>を折り返して、YARb<3:0>およびYBRb<3:0>を出力する。
【0116】
YARf<3:0>およびYARb<3:0>は、読出プリデコード信号YAR<3:0>と同一の信号であるが、信号線による伝搬方向を区別するために、添字“f”および“b”を付したものである。YBRf<3:0>およびYBRb<3:0>についても同様である。なお、以下の説明においても、各制御信号のうちで添字“f”が付されているものは、メモリセルの列方向(垂直方向)に沿って、制御回路30からバッファ回路80に向かう方向(図面で下側から上側へ向かう方向)へ伝搬されているものを示し、添字“b”が付されているものは、その反対方向に伝搬されているものを示すものとする。
【0117】
デコード回路領域150に、リードコラムデコーダ110が配置される。リードコラムデコーダ110は、各サブロウアレイごとに設けられ、読出プリデコード信号YAR<3:0>およびYBR<3:0>に応答して、読出データ線対RDLと対応付けられる16個のメモリセル列の中から1列を選択するためのリードコラム選択信号を発生する。リードコラム選択信号は、リードコラム選択線によって、対応する各読出ゲートに伝達される。リードコラム選択線は、図9で説明したように、対応するサブロウアレイの上/下領域にそれぞれ配置されるセンスアンプ段中のセンスアンプと読出データ線対との間に配置される読出ゲートRGCを選択的に活性化して、センスアンプで増幅された読出データを読出データ線対に伝達する。
各リードコラムデコーダ110は、バッファ回路80より読出プリデコード信号YARb<3:0>およびYBRb<3:0>を受けて、対応するコラム選択線を活性化する。
【0118】
図10においても、図4の場合と同様に、最遠点のセンスアンプSAfと最近点のセンスアンプSAnとにおける読出動作のタイミングの差異について考える。最遠点のセンスアンプSAfに対応して設けられるコラム選択線CSLRfは、リードコラムデコーダ110fによって活性化され、最近点のセンスアンプSAnに対応して設けられるリードコラム選択線CSLRnは、リードコラムデコーダ110nによって活性化される。デコード回路領域150においては、バッファ回路80によって、読出プリデコード信号を一旦折り返してから各リードコラムデコーダに伝達する構成としているので、読出プリデコード信号は、最遠点のセンスアンプSAfに対応するリードコラムデコーダ110fから順に伝達される。すなわち、同一のリードデータ線対と対応付けられるセンスアンプ群に対しては、プリアンプからの距離が相対的に長い、すなわちリードデータ線上での読出データ伝搬遅延の大きいセンスアンプに対応する読出ゲートに対して、リードコラム選択信号を早いタイミングで伝達することができる。
【0119】
したがって、図10に示す実施の形態2に従うDRAMマクロ内においても、最遠点のセンスアンプSAfに生じるリードデータ線対における配線遅延ΔtRDLと、最近点のセンスアンプSAnからのデータの読出動作において生じる読出プリデコード信号の伝達において生じる遅延時間ΔtYRとの伝搬する方向を揃えることができる。よって、実施の形態1の場合と同様に、センスアンプの位置にかかわらず、プリアンプ位置を基準とした各制御信号に対するリードデータ線対上のデータの伝達タイミングが同一となり、読出動作時における最小動作サイクルタイムに対するコラム選択線および読出データを伝達する配線における配線遅延の影響を排除することによって、最小動作サイクルタイムの短縮による高速動作化を図ることができる。
【0120】
[実施の形態2の変形例1]
図11は、実施の形態2の変形例1に従うDRAMマクロにおける読出動作に関連する回路の配置および制御信号の流れを説明するブロック図である。
【0121】
図11を参照して、実施の形態2の変形例1においては、実施の形態2において、制御回路30内に設けられていたコラムプリデコード回路90を、バッファ回路80に代えて、デコード回路領域150を挟んで制御回路30と反対側に配置する点に特徴がある。
【0122】
制御回路30は、信号発生回路32によって、リードコラム選択線の活性化タイミング制御信号CDEとコラムアドレスCA<3:0>との論理積によって得られる信号CAR<3:0>を発生する。
【0123】
コラムプリデコード回路90は、信号CAR<3:0>を受けて図4の場合と同様の読出プリデコード信号YAR<3:0>とYBR<3:0>とを発生する。各リードコラムデコーダ110は、これらの読出プリデコード信号に応答して対応するコラム選択線にコラムリード選択信号を出力する。
【0124】
このような構成とすることにより、図10で説明した実施の形態1においては、制御回路30とバッファ回路80との間でプリアドレスデコード信号YARf<3:0>,YBRf<3:0>の合計8ビットの信号を伝達したのに対し、図11の構成においては、制御回路30とバッファ回路80に代えて配置されるコラムプリデコード回路90との間で4ビットの信号CAR<3:0>が伝達される。各コラムデコーダによってリードコラム選択信号が出力された後における、各回路の動作タイミングは、実施の形態2で説明したのと同様であるから説明は繰返さない。
【0125】
このように、実施の形態2の変形例1に従うDRAMマクロにおいては、列方向に沿って配置される信号線の本数を減少させることが可能になり、チップ面積を削減することが可能となる。
【0126】
[実施の形態2の変形例2]
図12は、実施の形態2の変形例2に従うDRAMマクロにおける読出動作に関連する回路の配置および制御信号の流れを説明するブロック図である。
【0127】
図12を参照して、制御回路30は、コラムプリデコード回路90を含む。コラムプリデコード回路90は、リードコラム選択線の活性化タイミング制御信号CDEとコラムアドレスCA<3:0>とを受けて、プリアドレスデコード信号YAR<3:0>およびYBR<3:0>とを発生する。
【0128】
実施の形態2の変形例2においては、読出プリデコード信号のうち一方の信号のみを制御信号CDEによって指示される活性化タイミングを反映した信号とし、他方の信号は、1サイクルの間活性化を維持する信号として発生する。
【0129】
図13は実施の形態2の変形例2における各読出プリデコード信号の活性化タイミングを説明する波形図である。
【0130】
図13においては、読出プリデコード信号YAR<3:0>は、コラムアドレスによるプリデコード結果と制御信号CDEとの論理積の結果得られる信号とされ、時刻t2からt3の間および時刻t6からt7の間において、活性化される。一方、YBR<3:0>については、コラム選択線の活性化期間を反映しない、1サイクルの間(時刻t1〜t4および時刻t5〜t8の間)活性化を維持する信号として発生させている。
【0131】
再び、図12を参照して、制御回路30からYARf<3:0>として発生された読出プリデコード信号は、バッファ回路80を介して折り返された後、YARb<3:0>として各プリデコーダ110に伝達される。一方、コラム選択線の活性化タイミングを反映しない信号であるYBR<3:0>は、YBRf<3:0>として、制御回路30より直接各リードコラムデコーダ110に伝達される。各コラムデコーダによってリードコラム選択信号が出力された後における、各回路の動作タイミングは、実施の形態2で説明したのと同様であるから説明は繰返さない。
【0132】
このような構成とすることによっても、各プリデコーダによる対応するコラム選択線の活性化タイミングは、図10で説明した実施の形態2の場合と同様となる。その一方で、図12の構成においては、バッファ回路80を介して折り返す信号が、読出プリデコード信号YAR<3:0>およびYBR<3:0>のうちの一方ですむので、図11で説明した実施の形態2の変形例1の場合と同様に、列方向に沿って配置される信号線の本数を減少させることが可能になり、チップ面積を削減することが可能となる。
【0133】
[実施の形態2の変形例3]
図14は、実施の形態2の変形例3に従うDRAMマクロにおける読出動作に関連する回路の配置および制御信号の流れを説明するブロック図である。
【0134】
図14を参照して、実施の形態2の変形例3において、制御回路30は、コラムプリデコード回路90を含む。コラムプリデコード回路90は、コラムアドレスCA<3:0>を受けて読出プリデコード信号YAR<3:0>およびYBR<3:0>を発生するが、これらの読出プリデコード信号については、リードコラム選択線の活性化タイミング制御信号CDEの情報は反映されない。
【0135】
図15は、実施の形態2の変形例3における読出プリデコード信号の活性化タイミングを説明する波形図である。
【0136】
図15を参照して、実施の形態2の変形例3においては、読出プリデコード信号YAR<3:0>およびYBR<3:0>は、コラム選択線の活性化タイミングに関する情報が反映されない、読出動作の1サイクルの間(時刻t1〜t4および時刻t5〜t8の間)活性状態を維持する信号として発生される。一方、活性化タイミング制御信号CDEは、リードコラム選択線を活性化すべき読出サイクルの一部期間において(時刻t2〜t3および時刻t6〜t7の間)活性化される信号として、読出プリデコード信号とは独立して各コラムデコーダに付与される。
【0137】
再び図14を参照して、制御回路30は、リードコラム選択線の活性化タイミング制御信号CDEを出力する。出力された制御信号CDEは、信号CDERfとしてバッファ回路80に伝達される。バッファ回路80で折り返された活性化タイミング制御信号は、信号CDERbとして各リードコラムデコーダ115に伝達される。各リードコラムデコーダ115は、読出プリデコード信号YAR<3:0>およびYBR<3:0>と、制御信号CDERrとを受けて、対応するコラム選択線を活性化する。
【0138】
各リードコラムデコーダ115は、予め、読出プリデコード信号YAR<3:0>およびYBR<3:0>が与えられた状態で、バッファ回路80より生成されるコラム選択線活性化タイミング制御信号CDERrの伝搬に応じて、対応するコラム選択線CSRfを活性化するためにリードコラム選択信号を出力する。
【0139】
したがって、各リードコラムデコーダ115は、最遠点のセンスアンプSAfに対応するリードコラムデコーダ115fから順に活性化され、リードコラム選択線CSRfが活性化されてからΔtYR経過後にリードコラムデコーダ115nによってリードコラム選択線CSLRnが活性化される。よって、図14の構成によっても、リードデータ線対に生じる配線遅延ΔtRDLと制御信号の伝搬における配線遅延ΔtYRとはその伝搬方向が同一であるので、各プリデコーダによる対応するコラム選択線の活性化タイミングは、図10で説明した実施の形態2の場合と同様となる。各コラムデコーダによってリードコラム選択信号が出力された後における、各回路の動作タイミングは、実施の形態2で説明したのと同様であるから説明は繰返さない。
【0140】
また、このような構成とすることによって、図12の構成においては、バッファ回路80を介して折り返す信号が、活性化タイミング制御信号CDEのみですむので、実施の形態2の変形例1および2と比較して、さらに列方向に沿って配置される信号線の本数を減少させることが可能になり、チップ面積を削減することが可能となる。
【0141】
さらに、読出プリデコード信号を、コラム選択線の活性化タイミング制御信号と切離すことによって、読出プリデコード信号を、同一領域内に配置されるライト用コラムデコーダと共用の信号とすることが可能となる。これにより、さらに、デコーダ回路領域150内に設けられる配線数の削減を図ることができ、チップ面積の縮小が可能となる。
【0142】
[実施の形態3]
図16は、実施の形態3に従うDRAMマクロにおける読出動作に関連する回路の配置および制御信号の流れを説明するブロック図である。
本発明の実施の形態3に従うDRAMマクロにおける読出動作に関連する回路を示すブロック図である。
【0143】
実施の形態3のDRAMマクロにおいては、リードデータ線対RDLのイコライズおよびプリチャージを行なうイコライズ/プリチャージ回路47が、データパス40とメモリアレイ50を挟んで反対側に配置される点を特徴とする。
【0144】
イコライズ/プリチャージ回路47は、制御回路30によって発生されるリードデータ線イコライズ信号RDLEQによって活性化される。リードデータ線イコライズ信号は、バッファ回路80を介して、信号RDLEQhとして各イコライズ/プリチャージ回路47に伝達される。
【0145】
次に、イコライズ/プリチャージ回路47をデータパス40内に配置した場合の問題点について説明する。
【0146】
本発明においては、読出プリデコード信号YAR<3:0>およびYBR<3:0>の伝搬方向と、リードコラム選択線によってセンスアンプよりリードデータ線対RDLにドライブされた読出データの伝搬方向とを揃えることによって、リード動作時の高速化を行なう方法について説明した。しかし、リードデータ線対RDLに対するイコライズ/プリチャージ動作を考えると、イコライズ/プリチャージ回路がデータパス40すなわちプリアンプ42と同じ側に配置されている場合においては、一旦活性化された読出プリデコード信号の不活性状態への変化は、図面上方から図面下方への方向に伝達されるのに対し、イコライズ/プリチャージ回路によってリードデータ線対がドライブされる方向は、図面の下方から上方への方向である。このため、リードコラム選択線が非活性化される方向と、プリチャージ回路によってリードデータ線対がドライブされる方向とは反対となる。
【0147】
したがって、たとえば、最遠点のセンスアンプSAfにおいてコラム選択線が非活性になるタイミングにイコライズ/プリチャージ動作の開始タイミングを合わせると、読出プリデコード信号の伝搬における配線遅延の影響によって、最近点のセンスアンプSAnを選択した場合に、リードコラム選択線が非活性となる前に、対応するリードデータ線対に対するイコライズ/プリチャージ動作が開始されることとなってしまう。これにより、イコライズ/プリチャージ回路と読出ゲートとの間で貫通電流が生じてしまう。
【0148】
図17は、イコライズ/プリチャージ回路と読出ゲートとの間での貫通電流の発生を説明するための回路図である。
【0149】
図17を参照して、リードデータ線対に対応して、リードデータ線イコライズ信号RDLEQに応答して活性化され、リードデータ線対を構成するRDLと/RDLをプリチャージ電圧VPCにプリチャージし、かつイコライズするイコライズ/プリチャージ回路47が設けられる。
【0150】
センスアンプSA、読出ゲートRGおよび書込ゲートWGの構成については、図3で説明したとおりであるので、説明は繰り返さない。
【0151】
イコライズ/プリチャージ回路47は、リードデータ線イコライズ信号RDLEQの活性化時に導通して、リードデータ線対を構成するRDLと/RDLとを短絡するNチャネルMOSトランジスタTGjと、リードデータ線イコライズ信号RDLEQの活性化時に導通して、リードデータ線対を構成するRDLと/RDLとのそれぞれにプリチャージ電圧VPCを伝達するNチャネルMOSトランジスタTGkおよびTGlを有する。
【0152】
リードコラム選択線が非活性となる前に、イコライズ/プリチャージ動作が開始された場合においては、読出ゲートRG内のトランジスタTGcおよびTGdがオンしているにもかかわらず、イコライズ/プリチャージ回路47中のトランジスタTGkおよびTGlがオンする。したがって、リードデータ線対RDLおよび/RDLをプリチャージ電位と結合する経路が形成され、VPC〜TGl〜RDL〜TGd〜TGf〜接地配線もしくは、VPC〜TGk〜/RDL〜TGc〜TGe〜接地配線の経路によって無駄な貫通電流が生じてしまう。
【0153】
このような貫通電流を防止するためには、最近点のセンスアンプSAnが非活性となるタイミングに合わせてイコライズ/プリチャージ動作を開始すればよいが、このようなタイミングでイコライズ/プリチャージ動作を規定すると、読出動作における最小サイクルタイムを広げることとなってしまう。
【0154】
そこで、図16に示すようにリード用データ線対のイコライズ/プリチャージ回路をメモリアレイに対して、プリアンプ42が配置されるデータパス40と反対側に配置することにより、イコライズ/プリチャージ動作時にリードデータ線対がドライブされる方向と、読出プリデコード信号YAR<3:0>,YBR<3:0>が伝搬される方向とが一致し、読出プリデコード信号の伝搬における配線遅延の影響による最小サイクルタイムの拡大を招くことなく、貫通電流の発生を防止することが可能となる。
【0155】
なお、実施の形態3に示した構成は、リードコラム選択線がリードデータ線対と同一方向に配置される実施の形態1に従う図4の構成のDRAMマクロに対しても同様に適用することが可能である。具体的には、図4の回路構成において、イコライズ/プリチャージ回路47をプリアンプ42と反対側に配置することによって、実施の形態3で説明したのと同様の効果を享受することができる。
【0156】
[実施の形態4]
図18は、本発明の実施の形態4に従うDRAMマクロにおける読出動作に関連する回路の配置および制御信号の流れを説明するブロック図である。
【0157】
図18を参照して、実施の形態4においては、メモリアレイ50は、列方向に沿って、複数の列ブロックに分割される。図18においては、一例として4つの列ブロックCB0〜CB3に分割される場合を示している。また、データパス上を伝達されるプリアンプ活性化信号PAEおよびリードデータ線イコライズ信号RDLEQは、階層構成の下で伝達される。
【0158】
一般に、DRAM内蔵システムLSIにおいては、データバス幅を広く取るために、多数のデータ線対をメモリアレイ上に配置するのでプリアンプ等の個数も多くなってしまう。したがって、これらのプリアンプ等を高速に活性化するために、制御信号を階層構成の下に制御する構成が採用される。
【0159】
具体的には、データパス40中のプリアンプおよびイコライズ/プリチャージ回路は、各列ブロックに対応するグループごとに活性化される。各プリアンプは、各列ブロックに対応して設けられるPAE10〜PAE13によって制御され、各イコライズ/プリチャージ回路は、各列ブロックに対応して設けられるRDLEQ10〜RDLEQ13によって活性化される。
【0160】
列ブロックCB0に対応するプリアンプおよびイコライズ/プリチャージ回路に対しては、制御信号PAE10およびRDLEQ10がローカル信号線DPL10によって伝達される。同様に、列ブロックCB1に対応するプリアンプおよびイコライズ/プリチャージ回路に対しては、制御信号PAE11およびRDLEQ11がローカル信号線DPL11によって伝達され、列ブロックCB2に対応するプリアンプおよびイコライズ/プリチャージ回路に対しては、制御信号PAE12およびRDLEQ12がローカル信号線DPL12によって伝達され、列ブロックCB3に対応するプリアンプおよびイコライズ/プリチャージ回路に対しては、制御信号PAE13およびRDLEQ13がローカル信号線DPL131によって伝達される。
【0161】
メインアンプおよびイコライズ/プリチャージ回路の活性化タイミングを指示する信号として、制御信号PAEMおよびRDLEQMが、各列ブロックに共通な信号としてメイン信号線DPMLによって伝達される。メイン信号線DPMLとローカル信号線DPL10〜DPL13の間には、バッファ164−0〜164−3がそれぞれ設けられる。
【0162】
実施の形態4においては、データパス40における制御信号の伝達が、列ブロックに対応した階層構成を取る場合に、これらに対応してコラム選択線の駆動についても階層構成を取ることを特徴とする。具体的には、各リードコラム選択線に対応して、列ブロックCB0〜CB3に共通にメインリードコラム選択線が設けられるとともに、それぞれの列ブロックCB0〜CB3において、リードローカルコラム選択線が設けられる。
【0163】
たとえば、最遠点のセンスアンプSAfに対応して設けられるメインリードコラム選択線CSLRMfに対応して、ローカルリードコラム選択線CSLRLf0〜CSLRLf3が列ブロックCB0〜CB3のそれぞれに対応して設けられ、最近点のセンスアンプSAnに対応して設けられるメイン読出コラム選択線CSLRMnに対しては、ローカル読出コラム選択線CSLRLn0〜CSLRLn3が列ブロックCB0〜CB3にそれぞれ対応して設けられる。
【0164】
リードコラムデコーダ110fによって生成されるリードコラム選択信号は、メイン読出コラム選択線CSLMfによって伝達され、バッファ160−0〜160−3によってそれぞれのローカルリードコラム線選択線CSLRLf0〜CSLRLf3に伝達される。
【0165】
このように、データパスにおける制御を高速化するためにデータパスの制御信号を階層構成とした場合においては、コラム選択線も併せて階層構成を採用することにより、リードコラム選択線上に生ずるリードコラム選択信号の伝搬遅延時間とデータパスに関連する制御信号PAEおよびRDLEQの伝搬遅延時間との差の拡大に起因して、最小サイクルタイムが拡大することを防止することができる。
【0166】
なお、本発明に係る半導体記憶装置について、明細書中においてはDRAM内蔵システムLSIにおけるDRAMマクロとして説明したが、本願発明の適用はこのような場合に限定されるものではない。すなわち、ロジック回路に対してデータの授受を行なう構成のみならず、データバスおよび制御バスに代えて入出力端子を設けることにより、直接外部との間でデータの授受を行なう構成に対して本願発明を適用することも可能である。
【0167】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0168】
【発明の効果】
請求項1記載の半導体記憶装置は、プリアンプへの経路が長いセンスアンプから順に読出データ線と結合されるようにコラムデコーダおよび列選択線を配置するので、読出データ線と列選択線とが同一方向に配置される場合において、制御信号の配線遅延が読出動作時の最小サイクルタイムに与える影響を軽減し、高速動作化を図ることができる。
【0170】
請求項2記載の半導体記憶装置は、プリデコード前の入力アドレス信号を第1の信号線によって伝達するため、第1の信号線の本数を減少させることができるので、制御信号の配線遅延が読出動作時の最小サイクルタイムに与える影響を軽減して高速動作化を図ることができるとともに、チップ面積の削減を図ることが可能となる。
【図面の簡単な説明】
【図1】 この発明の実施の形態1に従うDRAM内蔵システムLSI1000の全体構成を示す概略ブロック図である。
【図2】 メモリアレイにおけるコラム選択動作を説明するための概略ブロック図である。
【図3】 センスアンプに関連する回路の構成を説明する回路図である。
【図4】 実施の形態1に従うDRAMマクロにおける読出動作に関連する回路の配置および制御信号の流れを説明するブロック図である。
【図5】 読出プリデコード信号の生成を説明するためのタイミングチャートである。
【図6】 実施の形態1に従うDRAMマクロにおける読出動作を説明するためのタイミングチャートである。
【図7】 実施の形態1の変形例に従うDRAMマクロにおける読出動作に関連する回路の配置および制御信号の流れを説明するブロック図である。
【図8】 本発明の実施の形態2に従うDRAM内蔵システムLSI1100の全体構成を示す概略ブロック図である。
【図9】 実施の形態2に従うDRAMマクロ内のメモリアレイにおけるセンスアンプの配置を示す概略図である。
【図10】 実施の形態2に従うDRAMマクロにおける読出動作に関連する回路の配置および制御信号の流れを説明するブロック図である。
【図11】 実施の形態2の変形例1に従うDRAMマクロにおける読出動作に関連する回路の配置および制御信号の流れを説明するブロック図である。
【図12】 実施の形態2の変形例2に従うDRAMマクロにおける読出動作に関連する回路の配置および制御信号の流れを説明するブロック図である。
【図13】 実施の形態2の変形例2における読出プリデコード信号の活性化タイミングを説明する波形図である。
【図14】 実施の形態2の変形例3に従うDRAMマクロにおける読出動作に関連する回路の配置および制御信号の流れを説明するブロック図である。
【図15】 実施の形態2の変形例3における読出プリデコード信号の活性化タイミングを説明する波形図である。
【図16】 実施の形態3に従うDRAMマクロにおける読出動作に関連する回路の配置および制御信号の流れを説明するブロック図である。
【図17】 イコライズ/プリチャージ回路と読出ゲートとの間での貫通電流の発生を説明するための回路図である。
【図18】 実施の形態4に従うDRAMマクロにおける読出動作に関連する回路の配置および制御信号の流れを説明するブロック図である。
【図19】 従来のDRAM内蔵システムLSIの構成の一例を示す図である。
【図20】 従来のDRAMマクロのメモリアレイ部の構成を概略的に示す図である。
【図21】 従来のDRAMマクロにおける読出動作に関連する回路の配置および制御信号の流れを説明するブロック図である。
【図22】 従来のDRAMマクロにおける読出動作時の問題点を説明するためのタイミングチャートである。
【符号の説明】
40 データパス、42 プリアンプ、47 イコライズ/プリチャージ回路、100 リードコラムデコード回路、110,115 コラムデコーダ、150 デコード回路配置領域、YAR,YBR 読出プリデコード信号、CDE コラム選択線活性化タイミング制御信号、CSLW ライトコラム選択線、CSLR リードコラム選択線、RDL リードデータ線、WDL ライトデータ線、RG 読出ゲート、WG 書込ゲート。
Claims (2)
- 半導体記憶装置であって、
行列状に配置された複数のメモリセルを有するメモリセルアレイを備え、
前記メモリセルアレイは、行方向に沿って複数のサブロウアレイに分割され、
各前記複数のサブロウアレイごとに、各々がメモリセルの各列に対応して設けられる複数のセンスアンプと、
各々が、前記複数のサブロウアレイに共通に、N個(N:2以上の自然数)の前記メモリセルの列ごとに配置される複数の読出データ線と、
前記読出データ線上のデータ信号を増幅するための読出データ増幅回路と、
前記複数のセンスアンプと前記複数の読出データ線のうちの対応する1本との間に各々設けられる読出ゲート回路と、
各前記読出データ線に対応付けられるN個のメモリセルの列のうちの1個を選択的に活性化するための複数の列選択信号を発生するためのコラムデコード回路と、
各前記読出ゲート回路に前記複数の列選択信号のうちの対応する1個を伝達するための複数の列選択線とを備え、
前記コラムデコード回路および前記複数の列選択線は、同一の前記読出データ線に対応する複数の読出ゲート回路のうち、前記読出データ増幅回路からの経路が相対的に長い前記読出ゲート回路に対する前記対応する列選択信号の伝達に要する時間が相対的に短くなるように配置され、
前記複数の列選択線の各々は、前記複数のサブロウアレイに共通に、各前記メモリセルの列に対応して前記複数の読出データ線と同一方向に配置され、
前記コラムデコード回路と前記読出データ増幅回路とは、前記メモリセルアレイを挟んで互いに反対側の領域に配置され、
前記半導体記憶装置は、
前記読出データ増幅回路と隣接して配置され、前記メモリセルへのアクセス動作を制御するための制御回路をさらに備え、
前記制御回路は、読出動作時における前記列選択信号の活性化タイミングとメモリセルを選択するための入力アドレス信号のプリデコード結果との情報を有する複数の読出プリデコード信号を発生する読出プリデコード回路を含み、
前記コラムデコード回路は、前記複数の列選択線にそれぞれ対応して設けられる複数のコラムデコーダを含み、
前記読出データ増幅回路は、各々が各前記複数の読出データ線に対応して設けられる複数のプリアンプを含み、
前記半導体記憶装置は、
前記コラムデコード回路と隣接して配置されるバッファ回路と、
前記複数の読出データ線と同一の方向に設けられ、前記制御回路から前記バッファ回路へ前記複数の読出プリデコード信号を伝達する複数の第1の信号線と、
前記複数の読出データ線と交差する方向に設けられ、前記バッファ回路から前記複数のコラムデコーダに前記複数の読出プリデコード信号を伝達するための複数の第2の信号線と、
前記複数の読出データ線と交差する方向に設けられ、前記制御回路から出力される前記複数のプリアンプに対する活性化制御信号を伝達するための第3の信号線とをさらに備え、
各前記複数のコラムデコーダは、前記複数の第2の信号線から前記複数の読出プリデコード信号を受けて前記列選択信号を発生し、
前記複数の第2の信号配線における信号の伝搬方向は、前記第3の信号配線における信号の伝搬方向と同じである、半導体記憶装置。 - 半導体記憶装置であって、
行列状に配置された複数のメモリセルを有するメモリセルアレイを備え、
前記メモリセルアレイは、行方向に沿って複数のサブロウアレイに分割され、
各前記複数のサブロウアレイごとに、各々がメモリセルの各列に対応して設けられる複数のセンスアンプと、
各々が、前記複数のサブロウアレイに共通に、N個(N:2以上の自然数)の前記メモリセルの列ごとに配置される複数の読出データ線と、
前記読出データ線上のデータ信号を増幅するための読出データ増幅回路と、
前記複数のセンスアンプと前記複数の読出データ線のうちの対応する1本との間に各々設けられる読出ゲート回路と、
各前記読出データ線に対応付けられるN個のメモリセルの列のうちの1個を選択的に活性化するための複数の列選択信号を発生するためのコラムデコード回路と、
各前記読出ゲート回路に前記複数の列選択信号のうちの対応する1個を伝達するための複数の列選択線とを備え、
前記コラムデコード回路および前記複数の列選択線は、同一の前記読出データ線に対応する複数の読出ゲート回路のうち、前記読出データ増幅回路からの経路が相対的に長い前記読出ゲート回路に対する前記対応する列選択信号の伝達に要する時間が相対的に短くなるように配置され、
前記複数の列選択線の各々は、前記複数のサブロウアレイに共通に、各前記メモリセルの列に対応して前記複数の読出データ線と同一方向に配置され、
前記コラムデコード回路と前記読出データ増幅回路とは、前記メモリセルアレイを挟んで互いに反対側の領域に配置され、
前記半導体記憶装置は、
前記読出データ増幅回路と隣接して配置され、前記メモリセルへのアクセス動作を制御するための制御回路をさらに備え、
前記制御回路は、読出動作時における前記列選択信号の活性化タイミングとメモリセルを選択するための入力アドレス信号の各ビットデータとの情報を有するアドレス情報信号を発生する信号発生回路を含み、
前記コラムデコード回路は、前記複数の列選択線にそれぞれ対応して設けられる複数のコラムデコーダを含み、
前記読出データ増幅回路は、各々が各前記複数の読出データ線に対応して設けられる複数のプリアンプを含み、
前記半導体記憶装置は、
前記コラムデコード回路と隣接して配置され、前記アドレス情報信号をプリデコードして複数の読出プリデコード信号を発生する読出プリデコード回路と、
前記複数の読出データ線と同一の方向に設けられ、前記制御回路から前記読出プリデコード回路へ前記複数のアドレス情報信号を伝達する複数の第1の信号線と、
前記複数の読出データ線と交差する方向に設けられ、前記読出プリデコード回路から各前記複数のプリデコーダへ前記複数の読出プリデコード信号を伝達するための複数の第2の信号線と、
前記複数の読出データ線と交差する方向に設けられ、前記制御回路から出力される前記複数のプリアンプに対する活性化制御信号を伝達するための第3の信号線とをさらに備え、
各前記複数のコラムデコーダは、前記複数の第2の信号線から前記複数の読出プリデコード信号を受けて、前記列選択信号を発生し、
前記複数の第2の信号線における信号の伝搬方向は、前記第3の信号線における信号の伝搬方向と同じである、半導体記憶装置。
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