JP2005032426A - 高速データアクセスメモリアレイ - Google Patents

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Abstract

【課題】本発明は、メモリアレイからデータを読取る高速技術を提供する。
【解決手段】メモリアレイ中のメモリセルからデータを読取るための技術が提供されている。ローカル読み取りビット線は、NANDゲートなどの論理ゲートに連結されている。各論理ゲートの入力ターミナルは、二つのローカル読み取りビット線から信号を受信するように連結されている。ローカル読み取りビット線の一つの信号により状態が変更されるときに、論理ゲートの出力が状態を変更する。論理ゲートからの信号は、グローバルビット線へ伝達される。メモリアレイは、ワイヤの抵抗およびキャパシタンスに起因する遅延を減少させるために、複数のグローバルビット線を有することが可能である。リピータ回路は、一つのグローバルビット線から別のグローバルビット線へと信号を伝搬することが可能である。
【選択図】なし

Description

本発明はメモリアレイに関し、より詳細には、メモリアレイからデータを読取る高速技術に関する。
先行技術のメモリアレイは、スタティックランダムアクセスメモリ（SRAM）セルの行および列を含む。各SRAMセルは、1ビットのデータを格納する二つの相互連結インバータ回路を含む。複数ポート（multi-port）SRAMにおいて、メモリセルの各行は、読み取りワード線と書き込みワード線とに連結され、メモリセルの各列は、読み取りビット線と書き込みビット線に連結されている。
単一ポート（single port）SRAMにおいて、メモリセルの各行に対する読み取りワード線および書き込みワード線は同じである。さらに単一ポートSRAMでは、メモリセルの各列に対する読み取りビット線および書き込みビット線も、同じである。
選択した行に対する書き込みワード線を活性化することによって、選択した行における選択したメモリセルにデータビットを書込むことが可能である。データビットは、選択したメモリセルを制御する書き込みビット線に沿って、選択したメモリセルに伝達される。
選択した行に対する読み取りワード線を活性化することによって、選択した行における選択したメモリセルからデータビットを読取ることが可能である。データビットは、選択したメモリセルを制御する読み取りビット線に沿って、メモリアレイ外側の選択したメモリセルから伝達される。
データビットがメモリセルから読取られたら、データビットは、差動センス増幅器（differential sense amplifier）を使用してバッファリングされ、増幅されることができる。差動センス増幅器は、メモリアレイからの出力信号上のノイズの寄生効果を減少するのに使用される。ノイズにより、ビットが正確に読取られない可能性がある。例えば、ノイズにより、ロジックハイ（logic high）がロジックロー（logic low）として解釈されうる。差動増幅器は、メモリアレイからの出力信号上のノイズの影響を相殺する。
ビット線キャパシタンスが極めて高い場合がある。ビット線キャパシタンスが高い場合、差動電圧は小さく、差動ビット線全体にわたって生じる。差動増幅器により、差動ビット線信号が増幅され、メモリに対するより速いアクセス時間がもたらされる。
いくつかの先行技術のメモリアレイでは、インバータ回路を使用してビット線電圧を感知する。ビット線の電圧は（高いキャパシタンスのため）ゆっくり変化するので、インバータがビット線電圧を感知するのは遅い。
インバータの出力信号は、マルチプレクサによって多重化される。マルチプレクサは、インバータ回路の一つから信号を選択する。
一般に、メモリアレイ中の単一のマルチプレクサは、大量の読み取りビット線からの信号を多重化する。例えば、単一のマルチプレクサは、8ビット線からの信号を多重化することができる。先行技術のマルチプレクサは多数の読み取りビット線からの信号を多重化する必要があるため、メモリアレイからビットを読取るのが遅い。さらに、ワイヤが長いためにインバータの出力からマルチプレクサの入力まで延びる可能性があり、これはさらに読み取り時間を減速する。
従って、メモリアレイ中のメモリセルからデータビットをより速く読取る技術を提供することが望ましい。
本発明は、メモリアレイからデータを読取るための高速技術を提供する。メモリアレイは、個別のメモリセルの行および列を含む。ビットは、ローカル読み取りビット線に沿ってメモリセルからアクセスされる。
ローカル読み取りビット線は、論理ゲートに連結される。各論理ゲートの入力ターミナルは、二つのローカル読み取りビット線から信号を受信するように連結される。ローカルビット線上のビットは論理ゲートへと進む。本発明の一つの態様において、論理ゲートは、NANDゲートである。
論理ゲートは、グローバルビット線に連結される。論理ゲートの一つの出力信号により状態が変わるとき、プルダウントランジスタにより、グローバルビット線の電圧が状態を変化させる。
グローバルビット線上の抵抗およびキャパシタンス（RC）遅延は、ワイヤの長さが長くなりすぎた場合には問題である。本発明のメモリアレイは、RC遅延を減少するために、互いから分離される複数のグローバルビット線を有することが可能である。一つのグローバルビット線上の信号が、別のグローバルビット線に伝播できるように、リピータ回路は、二つのグローバルビット線の間に連結される。
本発明の技術は、シングルエンド式（single end）およびディファレンシャル式（differential）の読み取りビット線に適用される。ディファレンシャル式ビット線については、本発明の技術を、ディファレンシャル式ビット線の一つ一つに適用することが可能である。
本発明の他の目的、特徴および利点は、以下の詳細な説明および添付の図面とを参照することにより明らかになろう。なお図面において、同一参照符号は、図面全体を通して同一の特徴を表わしている。
本発明に係るメモリアレイ回路においては、(１)以下を含む、メモリアレイ回路であることを特徴とする：
メモリセル；
メモリセルの第一のサブセットに連結された第一の読み取りビット線；および
それぞれが二つの第一の読み取りビット線に連結された二つの入力を有する、第一の読み取りビット線に連結された第一のNANDゲート。
また、本発明に係るメモリアレイにおいては、(２)以下をさらに含む、上記(1)記載のメモリアレイであることを特徴とする：
それぞれが一つの第一のNANDゲートの出力に連結された入力を有する、第一のトランジスタ；および
第一のトランジスタのそれぞれに連結された第一のグローバルビット線。
また、本発明に係るメモリアレイにおいては、(３)以下をさらに含む、上記(2)記載のメモリアレイであることを特徴とする：
第一のグローバルビット線に連結された第二のプルアップトランジスタ；および
第一のトランジスタがプルダウントランジスタである、それぞれが第一の読み取りビット線の一つに連結された第三のプルアップトランジスタ。
また、本発明に係るメモリアレイにおいては、(４)以下をさらに含む、上記(2)記載のメモリアレイであることを特徴とする：
メモリセルの第二のサブセットに連結された第二の読み取りビット線；および
それぞれが二つの第二の読み取りビット線に連結された二つの入力を有する、第二の読み取りビット線に連結された第二のNANDゲート。
また、本発明に係るメモリアレイにおいては、(５)以下をさらに含む、上記(4)記載のメモリアレイであることを特徴とする：
それぞれが一つの第二のNANDゲートの出力に連結された入力を有する、第二のトランジスタ；および
第二のトランジスタのそれぞれに連結された第二のグローバルビット線。
また、本発明に係るメモリアレイにおいては、(６)以下をさらに含む、上記(5)記載のメモリアレイであることを特徴とする：
第一のグローバルビット線に連結された第一の入力、および、第二のグローバルビット線に連結された第二の入力とを有する第三のNANDゲート。
また、本発明に係るメモリアレイにおいては、(７)以下をさらに含む、上記(5)記載のメモリアレイであることを特徴とする：
第一のグローバルビット線と第二のグローバルビット線との間に連結されたリピータ回路。
また、本発明に係るメモリアレイにおいては、(８)リピータ回路が、第三のトランジスタに連結されたインバータを含む、上記(7)記載のメモリアレイであることを特徴とする。
また、本発明に係るメモリアレイ回路においては、(９)以下を含む、メモリアレイ回路であることを特徴とする：
メモリセル；
メモリセルの第一のサブセットに連結された第一のローカル読み取りビット線；
それぞれが二つの第一のローカル読み取りビット線上の信号を受信するように連結された、第一の論理ゲート；
第一のグローバルビット線；および
第一のグローバルビット線と第一の論理ゲートとの間に連結された、第一のトランジスタ。
また、本発明に係るメモリアレイ回路においては、(１０)以下をさらに含む、上記(9)記載のメモリアレイ回路であることを特徴とする：
メモリセルの第二のサブセットに連結された、第二のローカル読み取りビット線；
それぞれが二つの第二のローカルビット線上の信号を受信するように連結された、第二の論理ゲート；
第二のグローバルビット線；および
第二のグローバルビット線と第二の論理ゲートとの間に連結された第二のトランジスタ。
また、本発明に係るメモリアレイにおいては、(１１)以下をさらに含む、上記(10)記載のメモリアレイであることを特徴とする：
第一のグローバルビット線に連結されたインバータ回路；および
インバータ回路と第二のグローバルビット線とに連結された第三のトランジスタ。
また、本発明に係るメモリアレイにおいては、(１２)第一の論理ゲートおよび第二の論理ゲートが、NANDゲートである、上記(10)記載のメモリアレイであることを特徴とする。
また、本発明に係るメモリアレイにおいては、(１３)以下をさらに含む、上記(10)記載のメモリアレイであることを特徴とする：
第一のグローバルビット線に連結された第一の入力、および、第二のグローバルビット線に連結された第二の入力とを有する、NANDゲート。
また、本発明に係るメモリアレイ回路においては、(１４)以下をさらに含む、上記(9)記載のメモリアレイ回路であることを特徴とする：
第一のグローバルビット線に連結された第一のプリチャージトランジスタ；および
それぞれが第一のローカル読み取りビット線の一つに連結された、複数の第二のプリチャージトランジスタ。
また、本発明に係る方法においては、(１５)メモリアレイ中のメモリセルからビットを読取る方法であって、以下の段階を含む方法であることを特徴とする：
第一のローカル読み取りビット線上の第一のメモリセルから第一のビットにアクセスする段階；
第一の論理ゲートを介して、第一のローカル読み取りビット線から第一のグローバルビット線へ第一のビットを示す信号を伝達する段階；
第二のローカル読み取りビット線上の第二のメモリセルから第二のビットにアクセスする段階；および
第一の論理ゲートを介して、第二のローカル読み取りビット線から第一のグローバルビット線へ第二のビットを示す信号を伝達する段階。
また、本発明に係る方法においては、(１６)第一の論理ゲートが、NANDゲートである、上記(15)記載の方法であることを特徴とする。
また、本発明に係る方法においては、(１７)第一のビットと第二のビットとを示す信号を伝達する段階が、以下の段階をさらに含む、上記(15)記載の方法であることを特徴とする：
第一の論理ゲートから、第一のグローバルビット線に連結されたトランジスタまで第一のビットと第二のビットとを示す信号を伝達する段階。
また、本発明に係る方法においては、(１８)以下の段階をさらに含む、上記(15)記載の方法であることを特徴とする：
第三のローカル読み取りビット線上の第三のメモリセルから第三のビットにアクセスする段階；
第二の論理ゲートを介して、第三のローカル読み取りビット線から第一のグローバルビット線へ第三のビットを示す信号を伝達する段階；
第四のローカル読み取りビット線上の第四のメモリセルから第四のビットにアクセスする段階；および
第二の論理ゲートを介して、第四のローカル読み取りビット線から第一のグローバルビット線へ第四のビットを示す信号を伝達する段階。
また、本発明に係る方法においては、(１９)以下の段階をさらに含む、上記(15)記載の方法であることを特徴とする：
第三のローカル読み取りビット線上の第三のメモリセルから第三のビットにアクセスする段階；
第二の論理ゲートを介して、第三のローカル読み取りビット線から第二のグローバルビット線へ第三のビットを示す信号を伝達する段階；
第四のローカル読み取りビット線上の第四のメモリセルから第四のビットにアクセスする段階；および
第二の論理ゲートを介して、第四のローカル読み取りビット線から第二のグローバルビット線へ第四のビットを示す信号を伝達する段階。
また、本発明に係る方法においては、(２０)以下の段階をさらに含む、上記(19)記載の方法であることを特徴とする：
リピータ回路を介して、第一のグローバルビット線から第二のグローバルビット線へ第一のビットを示す信号を伝達する段階。
また、本発明に係る方法においては、(２１)リピータ回路が、電界効果トランジスタのゲートに連結されたインバータを含み、かつ、電界効果トランジスタが、第二のグローバルビット線の電圧をプルダウンする、上記(20)記載の方法であることを特徴とする。
また、本発明に係る方法においては、(２２)第一の論理ゲートおよび第二の論理ゲートが、NANDゲートである、上記(19)記載の方法であることを特徴とする。
また、本発明に係る方法においては、(２３)以下の段階をさらに含む、上記(19)記載の方法であることを特徴とする：
NANDゲートを介して、第一のグローバルビット線から第三のレベルのビット線へ第一のビットまたは第二のビットを示す信号を伝達する段階；および
NANDゲートを介して、第二のグローバルビット線から第三のレベルのビット線へ第三のビットまたは第四のビットを示す信号を伝達する段階。
本発明により、メモリアレイからデータを読取るための高速技術が提供された。
本発明は、メモリアレイからデータビットを読取るための高速技術を提供する。メモリアレイは、行および列に通常配置される大量のメモリセルを含む。本発明のメモリアレイは、SRAMセル、ダイナミックランダムアクセスメモリ（DRAM）セル、読み取り専用メモリ（ROM）セル、電気的消却・プログラム可能読み取り専用メモリ（EEPROM）セル、EPROMセル、プログラム可能論理アレイ（PLA）、FLASHメモリおよびその他多くの種類のメモリセルを含む。
本発明のメモリアレイ中で使用可能な複数ポートSRAMセルの例は、図1に例示されている。図1のSRAMセル110は、供給電圧VDDと接地との間に連結された、二つの相互連結インバータを含む。第一のインバータは、p-チャネルトランジスタ104とn-チャネルトランジスタ105とを含む。第二のインバータは、p-チャネルトランジスタ106とn-チャネルトランジスタ107とを含む。
SRAMセル110は、書き込みワード線WWL0によって制御される。書き込みワード線上のWWL0の信号が高（HIGH）となるとき、n-チャネルトランジスタ111は、入（ON）に切り替わり、SRAMセル110を書き込みビット線WBL0に連結させる。データビットは、トランジスタ111を介して、書き込みビット線WBL0からSRAMセル110へと書き込み可能である。
書き込みビット線WBL0は、HIGHビットまたは低（LOW）ビットをSRAMセル110へ書込むことが可能である。書き込み線WWL0およびWBL0上の信号がHIGHとなるとき、トランジスタ108および109は、SRAMセル110の第二の入力を接地へ連結させる。
読み取りワード線RWL0上の信号がHIGHとなるとき、トランジスタ101はONに切り替わる。トランジスタ101がONのとき、読み取りビット線RBL0は、トランジスタ102および103を含むインバータを介してSRAMセル110に連結される。RWL0上の信号がhighとなるとき、データビットは読み取りビット線RBL0に沿ってSRAMセル110から読み出される。インバータ102／103はバッファリングし、SRAMセル110からの出力信号を反転する。RBL0は常にREADが生じる前にプリチャージされる。
本発明の第一の態様は、図2に例示されている。16個のn-チャネルMOS電界効果トランジスタ202-209および221-228が、図2に示されている。トランジスタ202-209は、読み取りビット線230に連結され、トランジスタ221-228は、読み取りビット線231に連結される。
トランジスタ202-209の一つ一つは、読み取りビット線230を、対応するメモリセルに連結させる。さらに、トランジスタ221-228の一つ一つは、読み取りビット線231を、対応するメモリセルに連結させる。例えば、図1におけるトランジスタ101は、トランジスタ202-209および221-228の例である。対応するメモリセルは、例えば、図1に示されるようなSRAMセルでありうる。トランジスタ202-209および221-228のソースは、図を簡略化するために、単に接地に連結されたように示されている。
トランジスタ202-209は、読み取りワード線rwl0a-rwl7aによって、それぞれONおよび切（OFF）に切り替わる。トランジスタ221-228は、読み取りワード線rwl0b-rwl7bによって、それぞれONおよびOFFに切り替わる。一つの読み取りワード線（RWL）だけは、同時に切り替わることができる。
読み取りビット線230は、p-チャネルトランジスタ201を介して、供給電圧VDDにプリチャージされる。VPREがGND（すなわち、接地）へと進むとき、トランジスタ201はONに切り替わり、そしてビット線230はほぼVDDにプリチャージされる。読み取り線231は、p-チャネルトランジスタ229を介してVDDにプリチャージされる。VPREがGNDへと進むとき、トランジスタ229はONに切り替わり、ビット線231はほぼVDDにプリチャージされる。
読み取りビット線230および231は両方とも、図2に示されるようにNANDゲート210の入力に連結される。読み取りワード線rwl0a-rwl7aまたはrwl0b-rwl7bの一つの信号がHIGHであるとき、対応するトランジスタ202-209または221-228の一つはONに切り替わる。メモリセルに格納されるビットは、ONであるトランジスタ202-209または221-228を介して読み取りビット線230または231へと進む。
LOWビットが読み取りビット線230または231へ伝達される場合、読み取りビット線はトランジスタ202-209または221-228の一つを介してLOWへ引き下げられる（pull）。トランジスタ201および229がOFFであるように、VPREはHIGHである。NANDゲート210における入力信号の一つがLOWとなるとき、NANDゲート210の出力信号VROはHIGHとなる。読み取りビット線230-231の一つだけは、同時にLOWとなる。HIGHビットが読み取りビット線230または231へ伝達される場合、NANDゲート210の出力信号VROは、LOWのままである。
NANDゲート210は、先行技術のマルチプレクサに取って替わる。NANDゲート210は、二つの読み取りビット線の一方からその出力へと信号を進める。信号は、従来のマルチプレクサよりも速くNANDゲート210を通過する。先行技術のマルチプレクサは一般に、（センスビット線上の）インバータとして実施され、それに、トランスミッションゲートおよび別のインバータ（すなわち、マルチプレクサ）が続く。本発明は、わずか一つのゲート遅延によって、読み取りビット線を多重化する。さらに、本発明において、NANDゲート210は、選択信号を待つ必要なく、読み取りビット線からその出力へと信号を進める。
図3は、本発明の別の態様を例示している。読み取りビット線上の信号は、上述のようにNANDゲート210へ伝達される。NANDゲート210の出力は、n-チャネルトランジスタ311に連結される。トランジスタ311は、グローバルビット線330と接地との間に連結される。
メモリセルはまた、メモリアレイ中の他のローカル読み取りビット線に連結される。例えば、メモリセルは、図3に示されるローカル読み取りビット線321および322に連結される。読み取りビット線321および322はまた、ほぼ供給電圧にプリチャージされる。読み取りビット線321-322は、NANDゲート320に連結される。
読み取りビット線230-231の一方上の信号がLOWとなるとき、NANDゲート210の出力はLOWとなり、トランジスタ311はONに切り替わる。グローバルビット線330は最初に、p-チャネルトランジスタ310を介して、ほぼ供給電圧VDDにプリチャージされる。トランジスタ311がONに切り替わり、かつトランジスタ310がOFFであるとき、グローバルビット線330の電圧はLOWへ引き下げられる。
読み取りビット線321-322の一方上の信号がLOWとなるとき、NANDゲート320の出力はLOWとなり、トランジスタ312はONに切り替わる。トランジスタ312がONに切り替わり、かつトランジスタ310がOFFであるとき、グローバルビット線330の電圧はLOWへ引き下げられる。
ビットは、従来のマルチプレクサを使用することなく、メモリアレイ中のメモリセルからグローバルビット線330へ伝達される。グローバルビット線330は、ローカル読み取りビット線230、231、321および322から分離される。従って、ローカル読み取りビット線上の小さなキャパシタンスおよび抵抗は、グローバルビット線330上で伝達される信号を減速しない。
グローバルビット線330は、ローカルビット線よりも長い。従って、グローバルビット線330は、ローカルビット線よりもずっと大きなキャパシタンスおよび抵抗を有する。例えば、グローバルビット線330は1ミリメートル長でありうる。グローバルビット線330は、ワイヤRC遅延がタイミング必要条件（timing requirement）を満たせる程度の長さでありうる。
プルダウントランジスタ311および312は、トランジスタ202-209および221-228よりもずっと大きいチャネル幅を有する。グローバルビット線330が長いワイヤである（すなわち、高いキャパシタンスを有する）ので、トランジスタ311-312は、グローバルビット線330上の電圧をプルダウンして高速放電を供給するために、より大きな電流を消費する必要がある。プルダウントランジスタは、長い第一のレベルのビット線を有しかつ第二のレベルのビット線を有さない先行技術に対して速度の面で有意な増大をもたらす。
それぞれのローカルビット線は、速度の必要条件に応じて、任意の適切な数のメモリセルに連結されることが可能である。例えば、ローカルビット線230は、8、16または32個のメモリセルに接続できる。グローバルビット線330は、任意の適切な数のプルダウントランジスタに連結できる。例えば、グローバルビット線330は、2個〜16個のプルダウントランジスタに連結できる。メモリセル由来のビット一つだけが、同時に、グローバルビット線に沿って伝達されうる。
本発明によれば、メモリセルからのビットは、メモリセルの各列に対する一つのローカルビット線を使用して読取られる。先行技術では、各列に対する冗長かつ相補的な読み取りビット線を使用して、差動増幅器を駆動する。本発明のメモリアレイは先行技術よりも少ない回路素子を使用し、かつ高速である。本発明の技術には、シングルエンド式およびディファレンシャル式の読み取りビット線を使用することが可能である。ディファレンシャル式ビット線については、本発明の技術はディファレンシャル式ビット線の一つ一つに適用されることが可能である。
本発明のさらなる態様において、二つのグローバルビット線を、第二のレベルのNANDゲートの入力に連結することが可能である。このNANDゲートは、NANDゲート210と同じ機能を果たす。信号は、グローバルビット線から、多数の（一般に2以上の）入力を有する先行技術のマルチプレクサを介するよりもずっと速く、第二のレベルのNANDゲートを通過する。
本態様の例は図4に例示されている。グローバルビット線330は、NANDゲート450の第一の入力に連結される。グローバルビット線430は、NANDゲート450の第二の入力に連結される。NANDゲート450は、グローバルビット線330および430から第三のレベルの読み取りビット線へと信号を駆動して、さらなるRC分離をもたらすことができる。RC分離は、これらのワイヤの抵抗およびキャパシタンス（RC）を減少させることによって、グローバルビット線および第三のレベルのビット線の上を通過する信号を加速させる。
NANDゲート450はまた、グローバルビット線から出力ピンへ信号を駆動することが可能である。NANDゲート450は、わずか二つの入力を有する小さなデバイス（例えば、トランジスタ4つ）であるので、グローバルビット線330および430からその出力へと信号を迅速に駆動することが可能である。
グローバルビット線430は、プルアップトランジスタ425によってHIGHにプリチャージされ、トランジスタ421によってLOWへ引き下げられる。トランジスタ421は、線430の高速放電をもたらすことができるよう、大きなチャネル幅を有する。
ビットは、NANDゲート210に関して上述したように、ローカル読み取りビット線410および411に沿ってメモリセルから第一のレベルのNANDゲート420へと伝達される。NANDゲート420は、プルダウントランジスタ421を駆動する。
図5は、本発明のプリチャージ回路素子およびNANDゲートのトランジスタレベルの態様を例示している。図5のプリチャージ回路素子は、プリチャージサイクルの間に、ローカルビット線およびグローバルビット線をHIGH電圧にプリチャージする。プリチャージサイクルは、ビットがメモリセルから読取られる前に開始される。格納されたビットを示す信号は、プリチャージしたローカルビット線およびプリチャージしたグローバルビット線の一つをLOWへ引き下げることによって、メモリセルから進むことが可能である。
図5に示されるように、第一のプリチャージ電圧V1はプリチャージ回路素子の入力に印加される。電圧V1は、HIGH電圧まで増大されて、プリチャージサイクルを開始する。p-チャネルトランジスタ501およびn-チャネルトランジスタ502は、CMOSインバータを形成する。インバータ501／502の出力は、p-チャネルトランジスタ201および229のゲートに連結される。V1がHIGHとなるとき、インバータ501／502の出力電圧V2はLOWとなり、トランジスタ201および229はONに切り替わる。
トランジスタ511および201は高い供給電圧VDDとローカルビット線230との間に平行に連結される。トランジスタ201がONであるとき、ローカルビット線230の電圧はHIGH電圧にプリチャージされる。トランジスタ513および229は、高い供給電圧VDDとローカルビット線231との間に平行に連結される。トランジスタ229がONであるとき、ローカルビット線231の電圧はHIGH電圧にプリチャージされる。
インバータ501-502の出力はまた、バッファ515の入力に連結される。バッファ515は、二つのCMOSインバータを含む。バッファ515は、インバータ501／502の出力信号を遅延し、バッファリングする。バッファ515の出力信号VPREは、p-チャネルトランジスタ310のゲートへ印加される。バッファ515の遅延は、トランジスタ310および311が同時にONでないように設定されることが好ましい。
電圧V1がHIGHになった後、VPREはLOWへと遷移する。トランジスタ310はONに切り替わり、グローバルビット線330をプリチャージする。バッファ515の出力信号VPREはまた、メモリアレイ中の他のプリチャージトランジスタのゲートへ印加される。
従って、V1がHIGHとなりプリチャージサイクルを開始するとき、ローカルビット線およびグローバルビット線はHIGHにプリチャージされる。プリチャージサイクルが終了するとき、V1はLOWとなる。メモリセルからのビットはここで、メモリアレイの出力信号として、ローカルビット線およびグローバルビット線に沿って伝達されることが可能である。
図5に示されるように、二つのp-チャネルトランジスタ521-522および二つのn-チャネルトランジスタ523-524は、NANDゲート210を形成する。ローカルビット線230は、トランジスタ522および523のゲートに連結され、ローカルビット線231は、トランジスタ521および524のゲートに連結される。
NANDゲート210の出力は、p-チャネルトランジスタ511および513のゲートに連結される。NANDゲート210の出力がLOWであるとき、トランジスタ511はローカルビット線230をHIGH電圧に保持し、トランジスタ513は、ローカルビット線231をHIGH電圧に保持する。トランジスタ511および513は、読み取りサイクルの間に放電されない場合ビット線をHIGHに保持するので、「キーパー」と呼ばれる。キーパーは、極めて小さなp-チャネルトランジスタである。
ビット線230-231が両方ともHIGHであるかぎり、トランジスタ523-524がONであるため、NANDゲート210の出力はLOWのままである。ローカルビット線230またはローカルビット線231の電圧がLOWへ引き下げられるとき、トランジスタ521-522の一つはONに切り替わり、トランジスタ311のゲートをHIGHに引き上げる。トランジスタ311がONに切り替わり、グローバルビット線330の電圧をLOWへ引き下げる。ローカルビット線上のLOW信号は、このようにしてグローバルビット線330へ伝達される。
図6は、一つのグローバルビット線から別のグローバルビット線へ信号を駆動するリピータ回路の態様を例示している。図6を参照すると、読み取りビット線230および231は、NANDゲート210に連結される。読み取りビット線321および322は、NANDゲート320に連結される。読み取りビット線631および632は、NANDゲート621に連結される。読み取りビット線633および634は、NANDゲート623に連結される。
n-チャネルトランジスタ311および312は、プリチャージされたグローバルビット線330をプルダウンする。n-チャネルトランジスタ622および624は、第二のグローバルビット線650をプルダウンする。グローバルビット線650は、p-チャネルトランジスタ641によって、HIGHにプリチャージされる。
トランジスタ311または312がONに切り替わるとき、グローバルビット線330の電圧はLOWへ引き下げられる。ビット線330上のLOW信号は、リピータ回路611および612を介して第二のグローバルビット線へと伝搬されうる。グローバルビット線330の電圧がLOWになった後、インバータ611の出力はHIGHとなる。トランジスタ612はONに切り替わり、グローバルビット線650上のプリチャージした電圧をLOWへ引き下げる。インバータ611および613は、標準のCMOSインバータでよい。
グローバルビット線650上のLOW信号は、同じように、リピータ回路613および614を介して第三のビット線へ伝搬されうる。線650の電圧がLOWとなるとき、インバータ613の出力は、HIGHとなる。インバータ613の出力がHIGHとなるとき、トランジスタ614はONに切り替わり、第三のグローバルビット線上のプリチャージした電圧をLOWへ引き下げる。
信号は、図6に示されるリピータ回路素子を使用して、一つのグローバルビット線から別のグローバルビット線へ伝搬することができる。図6に示される回路素子は、本発明の単なる一つの態様である。他のタイプのリピータ回路はまた、一つのビット線から別のビット線へ信号を伝搬するのに使用されることが可能である。
さらに、ローカル読み取りビット線631-634は、回路621-624を介して、メモリセルからグロバールビット線650へビットを伝達することが可能である。ローカルビット線631-634に起因する、セグメント化したグローバルビット線650上の信号は、リピータ回路613および614を介して、他のセグメント化したグローバルビット線へ伝搬することが可能である。
図6の態様においては、大きなキャパシタンスおよび抵抗を有する一つのグローバルビット線を提供するのではなく、複数のセグメント化したグローバルビット線を提供する。ワイヤ上のキャパシタンスおよび抵抗は、ワイヤを通って伝搬する信号を減速させる傾向がある。
セグメント化したグローバルビット線330および650は短く、かつ従って、一つの長いグローバルビット線よりもキャパシタンスおよび抵抗が少ない。リピータ回路611および612は、セグメント化したグローバルビット線を分離する。信号は、リピータ回路によって分離される短いグローバルビット線を介して急速に伝搬する。
メモリセルに起因する信号は、必要に応じて多数のセグメント化したグローバルビット線へ伝搬できる。図6は、各セグメント化したグローバルビット線に対する四つのローカルビット線を示している。これは、本発明の範囲を限定することを意図したものでない、単なる例示である。任意の適切な数のローカルビットが、一つのグローバルビット線を駆動することが可能である。
本発明は、その特定の態様を参照として本明細書において記載されたが、修正、様々な変更および改変の範囲は、本発明において意図されるものである。説明されたような本発明の範囲から逸脱することなく、対応する他の特徴を使用することなく、本発明の特徴が使用される場合がある。従って、本発明の本質的な範囲および目的から逸脱することなく、開示される特定の構成または方法を適合化させるために、多数の変更を加えることができる。本発明は、開示された特定の態様に限定されるものではなく、特許請求の範囲内にあるすべての態様およびすべての同等物も含むことが意図されている。
複数ポートSRAMセルを示す。 本発明の態様によるNANDゲートに連結された二つのローカル読み取りビット線を示す。 本発明の態様による四つのローカル読み取りビット線をグローバルビット線に連結させる二つのNANDゲートおよびプルダウントランジスタとを示す。 本発明の態様による二つのグローバルビット線によって駆動されるNANDゲートを示す。 本発明の態様による二つのローカルビット線をグローバルビット線に連結させる回路素子のトランジスタレベル概略図を示す。 本発明の態様によるリピータ回路を介して第二のグローバルビット線を駆動する、第一のグローバルビット線を示す。
符号の説明
VDD 供給電圧
WWL0 書き込みワード線
WBL0 書き込みビット線
RWL0 読み取りワード線
RBL0 読み取りビット線
V1 第一のプリチャージ電圧
V2 インバータ501／502の出力電圧
VPRE バッファ515の出力信号
101、102、103 トランジスタ
104 p-チャネルトランジスタ
105 n-チャネルトランジスタ
106 p-チャネルトランジスタ
107 n-チャネルトランジスタ
108、109 トランジスタ
110 SRAMセル
111 n-チャネルトランジスタ
201 p-チャネルトランジスタ
202〜209 n-チャネルMOS電界効果トランジスタ
210 NANDゲート
221〜228 n-チャネルMOS電界効果トランジスタ
229 p-チャネルトランジスタ
230、231 ローカル読み取りビット線
310 p-チャネルトランジスタ
311、312 n-チャネルトランジスタ
320 NANDゲート
321、322 ローカル読み取りビット線
330 グローバルビット線
410、411 ローカル読み取りビット線
420 NANDゲート
421 プルダウントランジスタ
425 プルアップトランジスタ
430 グローバルビット線
450 NANDゲート
501 p-チャネルトランジスタ
502 n-チャネルトランジスタ
511、513 p-チャネルトランジスタ
515 バッファ
521、522 p-チャネルトランジスタ
523、524 n-チャネルトランジスタ
611 インバータ
612 トランジスタ
613 インバータ
614 トランジスタ
621 NANDゲート
622 n-チャネルトランジスタ
623 NANDゲート
624 n-チャネルトランジスタ
631、632、633、634 ローカル読み取りビット線
641 p-チャネルトランジスタ
650 グローバルビット線

Claims (23)

  1. 以下を含む、メモリアレイ回路：
    メモリセル；
    メモリセルの第一のサブセットに連結された第一の読み取りビット線；および
    それぞれが二つの第一の読み取りビット線に連結された二つの入力を有する、第一の読み取りビット線に連結された第一のNANDゲート。
  2. 以下をさらに含む、請求項1記載のメモリアレイ：
    それぞれが一つの第一のNANDゲートの出力に連結された入力を有する、第一のトランジスタ；および
    第一のトランジスタのそれぞれに連結された第一のグローバルビット線。
  3. 以下をさらに含む、請求項2記載のメモリアレイ：
    第一のグローバルビット線に連結された第二のプルアップトランジスタ；および
    第一のトランジスタがプルダウントランジスタである、それぞれが第一の読み取りビット線の一つに連結された第三のプルアップトランジスタ。
  4. 以下をさらに含む、請求項2記載のメモリアレイ：
    メモリセルの第二のサブセットに連結された第二の読み取りビット線；および
    それぞれが二つの第二の読み取りビット線に連結された二つの入力を有する、第二の読み取りビット線に連結された第二のNANDゲート。
  5. 以下をさらに含む、請求項4記載のメモリアレイ：
    それぞれが一つの第二のNANDゲートの出力に連結された入力を有する、第二のトランジスタ；および
    第二のトランジスタのそれぞれに連結された第二のグローバルビット線。
  6. 以下をさらに含む、請求項5記載のメモリアレイ：
    第一のグローバルビット線に連結された第一の入力、および、第二のグローバルビット線に連結された第二の入力とを有する第三のNANDゲート。
  7. 以下をさらに含む、請求項5記載のメモリアレイ：
    第一のグローバルビット線と第二のグローバルビット線との間に連結されたリピータ回路。
  8. リピータ回路が、第三のトランジスタに連結されたインバータを含む、請求項7記載のメモリアレイ。
  9. 以下を含む、メモリアレイ回路：
    メモリセル；
    メモリセルの第一のサブセットに連結された第一のローカル読み取りビット線；
    それぞれが二つの第一のローカル読み取りビット線上の信号を受信するように連結された、第一の論理ゲート；
    第一のグローバルビット線；および
    第一のグローバルビット線と第一の論理ゲートとの間に連結された、第一のトランジスタ。
  10. 以下をさらに含む、請求項9記載のメモリアレイ回路：
    メモリセルの第二のサブセットに連結された、第二のローカル読み取りビット線；
    それぞれが二つの第二のローカルビット線上の信号を受信するように連結された、第二の論理ゲート；
    第二のグローバルビット線；および
    第二のグローバルビット線と第二の論理ゲートとの間に連結された第二のトランジスタ。
  11. 以下をさらに含む、請求項10記載のメモリアレイ：
    第一のグローバルビット線に連結されたインバータ回路；および
    インバータ回路と第二のグローバルビット線とに連結された第三のトランジスタ。
  12. 第一の論理ゲートおよび第二の論理ゲートが、NANDゲートである、請求項10記載のメモリアレイ。
  13. 以下をさらに含む、請求項10記載のメモリアレイ：
    第一のグローバルビット線に連結された第一の入力、および、第二のグローバルビット線に連結された第二の入力とを有する、NANDゲート。
  14. 以下をさらに含む、請求項9記載のメモリアレイ回路：
    第一のグローバルビット線に連結された第一のプリチャージトランジスタ；および
    それぞれが第一のローカル読み取りビット線の一つに連結された、複数の第二のプリチャージトランジスタ。
  15. メモリアレイ中のメモリセルからビットを読取る方法であって、以下の段階を含む方法：
    第一のローカル読み取りビット線上の第一のメモリセルから第一のビットにアクセスする段階；
    第一の論理ゲートを介して、第一のローカル読み取りビット線から第一のグローバルビット線へ第一のビットを示す信号を伝達する段階；
    第二のローカル読み取りビット線上の第二のメモリセルから第二のビットにアクセスする段階；および
    第一の論理ゲートを介して、第二のローカル読み取りビット線から第一のグローバルビット線へ第二のビットを示す信号を伝達する段階。
  16. 第一の論理ゲートが、NANDゲートである、請求項15記載の方法。
  17. 第一のビットと第二のビットとを示す信号を伝達する段階が、以下の段階をさらに含む、請求項15記載の方法：
    第一の論理ゲートから、第一のグローバルビット線に連結されたトランジスタまで第一のビットと第二のビットとを示す信号を伝達する段階。
  18. 以下の段階をさらに含む、請求項15記載の方法：
    第三のローカル読み取りビット線上の第三のメモリセルから第三のビットにアクセスする段階；
    第二の論理ゲートを介して、第三のローカル読み取りビット線から第一のグローバルビット線へ第三のビットを示す信号を伝達する段階；
    第四のローカル読み取りビット線上の第四のメモリセルから第四のビットにアクセスする段階；および
    第二の論理ゲートを介して、第四のローカル読み取りビット線から第一のグローバルビット線へ第四のビットを示す信号を伝達する段階。
  19. 以下の段階をさらに含む、請求項15記載の方法：
    第三のローカル読み取りビット線上の第三のメモリセルから第三のビットにアクセスする段階；
    第二の論理ゲートを介して、第三のローカル読み取りビット線から第二のグローバルビット線へ第三のビットを示す信号を伝達する段階；
    第四のローカル読み取りビット線上の第四のメモリセルから第四のビットにアクセスする段階；および
    第二の論理ゲートを介して、第四のローカル読み取りビット線から第二のグローバルビット線へ第四のビットを示す信号を伝達する段階。
  20. 以下の段階をさらに含む、請求項19記載の方法：
    リピータ回路を介して、第一のグローバルビット線から第二のグローバルビット線へ第一のビットを示す信号を伝達する段階。
  21. リピータ回路が、電界効果トランジスタのゲートに連結されたインバータを含み、かつ、電界効果トランジスタが、第二のグローバルビット線の電圧をプルダウンする、請求項20記載の方法。
  22. 第一の論理ゲートおよび第二の論理ゲートが、NANDゲートである、請求項19記載の方法。
  23. 以下の段階をさらに含む、請求項19記載の方法：
    NANDゲートを介して、第一のグローバルビット線から第三のレベルのビット線へ第一のビットまたは第二のビットを示す信号を伝達する段階；および
    NANDゲートを介して、第二のグローバルビット線から第三のレベルのビット線へ第三のビットまたは第四のビットを示す信号を伝達する段階。
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