JP2017054563A - 半導体記憶装置 - Google Patents

Abstract

【課題】 メモリ容量が増大し、セクタの数が増加する場合においても、高速動作が可能な半導体記憶装置を提供する。
【解決手段】 メモリセルアレイおよび選択回路を各々有する複数のセクタ１０２−０〜１０２−３と、これらのセクタの出力信号を各々増幅して出力する複数のセンス回路１０３−０〜１０３−３と、これらのセンス回路をそれぞれ選択あるいは非選択とし、非選択とするセンス回路の出力信号を固定レベルに設定する設定手段と、これらのセンス回路の各出力信号の論理和演算結果を出力端子ＯＵＴに出力するＯＲ回路１０６（０，１）、１０６（２，３）および１０７とを有する。
【選択図】図１

Description

この発明は、半導体記憶装置に係り、特に大容量であり、かつ、高速読み出しが可能な半導体記憶装置に関する。

半導体記憶装置、特に大容量半導体記憶装置では、メモリセルを複数のセクタに分割して、ビット線の配線容量（寄生容量）を削減し、高速化を図っている。なお、この技術は例えば特許文献１に開示されている。

図１０は従来のメモリの構成例を示す回路図である。図１０に例示するメモリはフラッシュメモリ（Ｆｌａｓｈ Ｍｅｍｏｒｙ）である。図１０において、メモリセルアレイ１００は、一般的なフラッシュメモリのメモリセルＭ００〜Ｍｍ６３をマトリックス状に配置してなるものである。第０列をなすメモリセルＭ００〜Ｍｍ０は、各々を構成するＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor；金属−酸化膜−半導体型電界効果トランジスタ）のドレインがローカルビット線ＬＢＬ０に接続されている。同様に、第６３列をなすメモリセルＭ０６３〜Ｍｍ６３は、各々を構成するＭＯＳＦＥＴのドレインがローカルビット線ＬＢＬ６３に接続されている。また、第０行をなすメモリセルＭ００〜Ｍ０６３は、各々を構成するＭＯＳＦＥＴのゲートがワード線ＷＬ０に接続されている。同様に、第ｍ行をなすメモリセルＭｍ０〜Ｍｍ６３は、各々を構成するＭＯＳＦＥＴのゲートがワード線ＷＬｍに接続されている。

列選択回路１０１は、列アドレス選択信号ＣＡ０〜ＣＡ７および列アドレス選択信号ＣＢ０〜ＣＢ７に基づいて、ローカルビット線ＬＢＬ０〜ＬＢＬ６３のいずれか１つを選択してグローバルビット線ＧＢＬに接続するツリー型選択回路である。

図１０では、メモリセルアレイ１００とこの列選択回路１０１とを合わせて、セクタ１０２を構成している。

図１０に示す例では、１本のローカルビット線に、ｍ＋１個のメモリセルのＭＯＳＦＥＴのドレインが並列接続されている。このｍ＋１個のメモリセルのＭＯＳＦＥＴのドレインが接続されるローカルビット線には、メタル等で構成される配線容量、ドレインを構成する拡散容量、このドレインの拡散容量とゲートとの間の容量等の寄生容量が多く付く。従って、１本のローカルビット線にＭＯＳＦＥＴのドレインが並列接続されるメモリセルの個数ｍ＋１が大きいと、ローカルビット線の寄生容量が大きくなり、メモリセルのデータを読み出す速度が遅くなる。従って、大容量メモリでは、このローカルビット線を分割して、１つのローカルビット線に付く寄生容量を削減する手法が用いられている。１本のローカルビット線に並列接続されるメモリセルの個数ｍ＋１は、通常１２８〜１０２４程度に設定される。

図１１は、図１０のセクタとして、４個のセクタ１０２−０〜１０２−３を備えたメモリの構成を示す回路図である。図１１において、センス回路１０３−０〜１０３−３は、セクタ１０２−０〜１０２−３から４本のグローバルビット線ＧＢＬに各々出力される信号を増幅して出力する回路である。ここで、センス回路１０３−０の出力端子は、選択信号ＳＡＳ０によりスイッチ制御される選択スイッチ１０４−０を介して共通信号線であるグローバルデータ線ＧＤＬに接続される。同様にして、センス回路１０３−１の出力端子は選択信号ＳＡＳ１によりスイッチ制御される選択スイッチ１０４−１を介してグローバルデータ線ＧＤＬに接続される。セクタ１０２−２、セクタ１０３−３の出力端子も同様に、選択信号ＳＡＳ２、ＳＡＳ３によりスイッチ制御される選択スイッチ１０４−２、１０４−３を介してグローバルデータ線ＧＤＬに接続される。グローバルデータ線ＧＤＬに出力される信号は、増幅回路１０により増幅されて出力端子ＯＵＴに出力される。

このメモリによれば、メモリの全メモリセルを複数のセクタに分けることにより、各セクタのグローバルビット線に接続されるローカルビット線の容量を減らし、高速化を図ることができる。

特開平７−１０５６９３号公報

しかしながら、上述した従来のメモリは、メモリ容量が増大し、セクタの数が増加すると、読み出しデータの経路に介在するグローバルデータ線ＧＤＬの寄生容量（配線容量、ゲート容量、拡散容量等）が大きくなってグローバルデータ線ＧＤＬの信号波形の傾きが鈍り、読み出し速度が遅くなる問題があった。

本発明は、以上説明した事情に鑑みてなされたものであり、メモリ容量が増大し、セクタの数が増加する場合においても、高速動作が可能な半導体記憶装置を提供することを目的とする。

この発明は、メモリセルアレイおよび選択回路を各々有する複数のセクタと、前記複数のセクタの出力信号を各々増幅して出力する複数のセンス回路と、前記複数のセンス回路をそれぞれ選択あるいは非選択とし、非選択とするセンス回路の出力信号を固定レベルに設定する設定手段と、前記複数のセンス回路の各出力信号の論理演算結果を出力する論理回路とを有することを特徴とする半導体記憶装置を提供する。

この発明によれば、複数のセンス回路の出力先は論理回路であるので、選択されたセンス回路の負荷は、主として当該センス回路の出力信号線の寄生容量と論理回路の入力容量であり、その容量値は極めて小さい。従って、選択されたセンス回路から論理回路の出力端子までの遅延時間を少なくすることができ、メモリ容量が増大し、セクタの数が増加する場合においても、高速動作が可能な半導体記憶装置を提供することができる。

この発明における論理回路の典型例は、入出力間が絶縁された構成あるいは入出力間を結合するインピーダンスが非常に高い構成を有し、それ自体が高速動作可能な論理回路である。例えばＭＯＳＦＥＴを有し、ＭＯＳＦＥＴのゲートが入力端子に接続され、ＭＯＳＦＥＴのドレインが出力端子に接続された論理回路がこの発明に好適である。この種の論理回路を利用した場合、選択されたセンス回路の負荷が主として当該センス回路の出力信号線の寄生容量と論理回路の入力容量になるからである。

好ましい態様において、前記複数のセンス回路の各々には、前記複数のセクタの少なくとも２つのセクタの出力信号が入力される。

また、好ましい態様において、前記論理回路は、ＯＲ回路であり、前記設定手段は、非選択の前記センス回路の出力信号をＬｏｗレベルに固定する。

また、他の好ましい態様において、前記論理回路は、ＡＮＤ回路であり、前記設定手段は、非選択の前記センス回路の出力信号をＨｉｇｈレベルに固定する。

好ましい態様において、前記複数のセクタは、少なくとも２つ以上が第１の方向に配置され、さらに、前記論理回路の出力信号線は、前記第１の方向に配線される。

また、好ましい態様において、前記論理回路の出力信号線は前記複数のセクタの少なくとも１つ以上のセクタの上層部に配線される。

また、他の好ましい態様において、半導体記憶装置は、メモリアレイと選択回路とを含む複数のセクタと、前記複数のセクタの出力信号を増幅して出力する複数のセンス回路と、前記複数のセンス回路の出力端子と複数のグローバルデータ線を各々介して接続された複数の論理回路を最下位階層とし、各階層間がグローバルデータ線を介して接続されており、最下位以上の各階層の論理回路が１つ下の階層の複数の論理回路の論理演算結果を使用した論理演算を行う階層化された論理回路群と、前記複数のセンス回路をそれぞれ選択あるいは非選択とし、非選択の前記センス回路の出力信号を固定レベルに設定する設定手段とを具備する。

また、他の好ましい態様において、半導体記憶装置は、メモリセルアレイおよび選択回路を各々有する複数のセクタと、前記複数のセクタの出力信号を増幅して出力する複数のセンス回路と、各階層間がグローバルデータ線を介して接続されており、最下位以上の各階層の論理回路が１つ下の階層の複数の論理回路の論理演算結果を使用した論理演算を行う階層化された論理回路群と、前記論理回路群における最下位階層の複数の論理回路の入力端子に接続された複数のグローバルデータ線に対して各々設けられ、前記複数のセクタを分割した所定個数のセクタのうち読み出し対象であるセクタの出力信号を増幅するセンス回路の出力端子を当該グローバルデータ線に接続する複数の選択スイッチと、前記最下位階層の複数の論理回路の入力端子に接続された複数のグローバルデータ線のうち前記複数のセンス回路のいずれも接続されないグローバルデータ線を固定レベルに設定する設定手段とを具備する。

この発明の第１実施形態であるメモリの構成を示す回路図である。 この発明の第２実施形態であるメモリの構成を示す回路図である。 この発明の第３実施形態であるメモリの構成を示す回路図である。 この発明の第４実施形態であるメモリの構成を示す回路図である。 この発明の第５実施形態であるメモリの構成を示す回路図である。 この発明の第６実施形態であるメモリの構成を示す回路図である。 この発明の第７実施形態であるメモリの構成を示す回路図である。 この発明の第８実施形態であるメモリの構成を示す回路図である。 この発明の第９実施形態であるメモリの構成を示す回路図である。 従来のメモリのセクタの構成を示す回路図である。 同セクタを複数有する従来のメモリの構成を示す回路図である。

以下、図面を参照し、この発明の実施形態について説明する。

＜第１実施形態＞
図１は、この発明の第１実施形態であるメモリの構成を示す回路図である。なお、この図１において、前掲図１１に示されたものと同じ要素には同一の符号が付されている。

図１において、セクタ１０２−０〜１０２−３、センス回路１０３−０〜１０３−３の構成は、図１１に示されたものと同じである。図１において、センス回路１０３−０および１０３−１の各出力信号はグローバルデータ線ＧＤＬ１（０）およびＧＤＬ１（１）を各々介して最下位階層のＯＲ回路１０６（０，１）に入力される。また、センス回路１０３−２および１０３−３の各出力信号はグローバルデータ線ＧＤＬ１（２）およびＧＤＬ１（３）を各々介して最下位階層のＯＲ回路１０６（２，３）に入力される。ＯＲ回路１０６（０，１）およびＯＲ回路１０６（２，３）の各出力信号は、グローバルデータ線ＧＤＬ２（０，１）およびＧＤＬ２（２，３）を各々介して最下位階層の１つ上の階層（この例では最上位階層）のＯＲ回路１０７に入力される。そして、ＯＲ回路１０７の出力信号は、出力端子ＯＵＴに出力される。

また、センス回路１０３−０にはセンス回路選択信号ＳＡＳ０が入力され、センス回路１０３−１にはセンス回路選択信号ＳＡＳ１が入力され、センス回路１０３−２にはセンス回路選択信号ＳＡＳ２が入力され、センス回路１０３−３にはセンス回路選択信号ＳＡＳ３が入力される。

ここで、センス回路選択信号の役割を説明する。セクタ１０２−０が選択された時は、センス回路選択信号ＳＡＳ０がＨｉｇｈレベルとなる。この場合、セクタ１０２−０のメモリセルの読出しデータがセンス回路１０３−０からグローバルデータ線ＧＤＬ１（０）に出力される。一方、センス回路選択信号ＳＡＳ０がＬｏｗレベルの時は、センス回路１０３−０が非選択となり、メモリセルの読み出しデータ如何によらず、図示しない設定手段によりグローバルデータ線ＧＤＬ１（０）が強制的にＬｏｗレベルとされる。同様に、センス回路１０３−１にはセンス回路選択信号ＳＡＳ１が入力され、センス回路１０３−１が選択された時は、センス回路選択信号ＳＡＳ１がＨｉｇｈレベルとなり、セクタ１０２−１のメモリセルの読み出しデータがセンス回路１０３−１からグローバルデータ線ＧＤＬ１（１）に出力される。一方、センス回路選択信号ＳＡＳ１がＬｏｗレベルの時は、センス回路１０３−１が非選択となり、グローバルデータ線ＧＤＬ１（１）は強制的にＬｏｗレベルとされる。同様に、センス回路１０３−２はセンス回路選択信号ＳＡＳ２により制御され、センス回路１０３−３は、センス選択信号ＳＡＳ３により制御される。

次に、本実施形態の動作を説明する。図示しない行アドレスと列アドレスにより、セクタ１０２−０の１つのメモリセルが選択されて、センス回路選択信号ＳＡＳ０がＨｉｇｈになると、センス回路１０３−０が選択され、メモリセルの読み出しデータがグローバルデータ線ＧＤＬ１（０）に出力される。一方、セクタ１０２−１〜１０２−３は非選択となり、センス回路選択信号ＳＡＳ１〜ＳＡＳ３はＬｏｗレベルとなってセンス回路１０３−１〜１０３−３の出力信号は全てＬｏｗレベルとなる。この状態では、セクタ１０２−０のメモリセルの読み出しデータは、センス回路１０３−０、最下位階層のＯＲ回路１０６（０，１）、最下位階層の１つ上の階層のＯＲ回路１０７を経由して出力端子ＯＵＴに出力される。ここで、センス回路１０３−０の出力端子から出力端子ＯＵＴまでＯＲ回路が２段挿入されるが、このＯＲ回路は、微細化されて高速動作が可能なロジック用トランジスタで構成されている。さらにＯＲ回路は、入出力間が絶縁された構成または入出力間を結合するインピーダンスが非常に高い構成を有している。本実施形態では、このＯＲ回路を２段化して、グローバルデータ線を２本のグローバルデータ線ＧＤＬ１およびＧＤＬ２に分割するので、図１１のグローバルデータ線に比べて、それぞれの配線容量を削減することができ、高速化を達成することができる。

以上のように、本実施形態によれば、センス回路の出力信号を、選択スイッチを介さないで、直接高速動作が可能なＯＲ回路に入力することで、高速動作を実現することができる。さらに、複数のセンス回路の出力信号の伝達経路に複数段のＯＲ回路を挿入することにより、グローバルデータ線の配線容量（寄生容量）を削減でき、さらなる高速化を達成することができる。

＜第２実施形態＞
図２はこの発明の第２実施形態であるメモリの構成を示す回路図である。本実施形態では、上記第１実施形態（図１）におけるセンス回路１０３−０および１０３−１を共有化してセンス回路１０３（０，１）とし、センス回路を削減している。ここで、センス回路１０３（０，１）は、図１のセンス回路１０３−１あるいは１０３−１と同一の構成を有している。本実施形態では、センス回路１０３−０および１０３−１をセンス回路１０３（０，１）の１つにすることにより、センス回路の面積を半分にしている。同様に、図１におけるセンス回路１０３−２および１０３−３が図２ではセンス回路１０３（２，３）となっている。

次に、本実施形態を詳細に説明する。上記第１実施形態と同様、本実施形態におけるセクタ１０２−０〜１０２−３の各々は前掲図１０の構成を有している。そして、セクタ１０２−０および１０２−１の各グローバルビット線ＧＢＬはセンス回路１０３（０，１）の入力端子に共通接続されている。また、セクタ１０２−２および１０２−３の各グローバルビット線ＧＢＬはセンス回路１０３（２，３）の入力端子に共通接続されている。そして、センス回路１０３（０，１）の出力信号はグローバルデータ線ＧＤＬ（０，１）を介してＯＲ回路１０６に入力され、センス回路１０３（２，３）の出力信号はグローバルデータ線ＧＤＬ（２，３）を介してＯＲ回路１０６に入力される。そして、ＯＲ回路１０６の出力信号は出力端子ＯＵＴに出力される。センス回路１０３（０，１）およびセンス回路１０３（２，３）には、それぞれセンス回路選択信号ＳＡＳ（０，１）、ＳＡＳ（２，３）が入力される。ここで、センス回路選択信号ＳＡＳ（０，１）およびＳＡＳ（２，３）は、一方がＨｉｇｈである時、他方はＬｏｗとされる。

次に、本実施形態の動作を説明する。図示しない行アドレスと列アドレスにより、セクタ１０２−０の１つのメモリセルが選択されると、選択セクタ１０２−０のメモリセルの読み出しデータがグローバルビット線ＧＢＬを介してセンス回路１０３（０，１）に入力される。一方、非選択セクタ１０２−１では、図１０に示す列選択アドレス信号ＣＡ０〜ＣＡ７、ＣＢ０〜ＣＢ７の全てが非選択となるので、列選択回路１０１が非選択となり、グローバルビット線ＧＢＬにメモリセルのデータが出力されない。従って、センス回路１０３（０，１）にはセクタ０（１０２−０）のデータのみが入力される。また、セクタ１０２−０が選択されると、センス回路選択信号ＳＡＳ（０，１）がＨｉｇｈになり、センス回路１０３（０，１）が選択されるので、センス回路１０３（０，１）からグローバルデータ線ＧＤＬ（０，１）にセクタ１０２−０のメモリセルのデータが出力される。一方、セクタ１０２−０が選択されると、センス回路選択信号ＳＡＳ（２，３）はＬｏｗレベルとなり、センス回路１０３（２，３）は非選択となるので、図示しない設定手段により、センス回路１０３（２，３）の出力信号は強制的にＬｏｗレベルとされ、グローバルデータ線ＧＤＬ（２，３）はＬｏｗレベルとなる。従って、ＯＲ回路１０６は、セクタ１０２−０のメモリセルの読み出しデータを出力端子ＯＵＴに出力する。

本実施形態においても上記第１実施形態と同様な効果が得られる。また、本実施形態によれば、センス回路１０３（０，１）を、セクタ０とセクタ１の共有のセンス回路とし、センス回路１０３（２，３）を、セクタ２とセクタ３の共有のセンス回路とするので、センス回路の数を削減することができ、面積の縮小化を達成することができる。

＜第３実施形態＞
図３はこの発明の第３実施形態であるメモリの構成を示す回路図である。本実施形態では、上記第１実施形態（図１）におけるＯＲ回路１０６（０，１）、１０６（２，３）、１０７がＡＮＤ回路２０６（０，１）、２０６（２，３）、２０７に置き換えられている。さらに、本実施形態では、センス回路を選択あるいは非選択に制御するセンス回路選択信号ＳＡＳ０〜ＳＡＳ３の制御論理を変更している。

次に、本実施形態の動作を説明する。図示しない行アドレスと列アドレスにより、セクタ１０２−０の１つのメモリセルが選択されると、センス回路選択信号ＳＡＳ０がＨｉｇｈレベルになってセンス回路１０３−０が選択され、グローバルデータ線ＧＤＬ１（０）にメモリセルのデータが出力される。一方、センス回路制御信号ＳＡＳ１、ＳＡＳ２、ＳＡＳ３はすべてＬｏｗレベルとなり、センス回路１０３−１、１０３−２および１０３−３は、すべて非選択となり、それらの非選択のセンス回路の出力信号が全て強制的にＨｉｇｈレベルとされる。

従って、セクタ１０２−０のメモリセルのデータは、センス回路１０３−０、最下位階層のＡＮＤ回路２０６（０，１）、最下位階層の１つ上の階層のＡＮＤ回路２０７を経由して出力端子ＯＵＴに出力される。

本実施形態によれば、センス回路の出力端子から最終の出力端子ＯＵＴまで配線の途中にＡＮＤ回路が２段挿入されるが、このＡＮＤ回路は、微細化されて高速動作が可能なロジック用トランジスタで構成されている。さらに、ＡＮＤ回路は、入出力間が絶縁された構成または入出力間を結合するインピーダンスが非常に高い構成を有している。本実施形態では、このＡＮＤ回路を２段化して、センス回路の出力端子から最終の出力端子ＯＵＴまで配線をグローバルデータ線ＧＤＬ１およびＧＤＬ２に分割するので、図１１のグローバルデータ線に比べて、グローバルデータ線ＧＤＬ１およびＧＤＬ２のそれぞれの配線容量を削減することができ、高速化を達成することができる。

＜第４実施形態＞
図４はこの発明の第４実施形態であるメモリの構成を示す回路図である。本実施形態では、上記第２実施形態（図２）におけるＯＲ回路１０６がＡＮＤ回路２０６に置き換えられている。さらに、本実施形態では、センス回路を選択あるいは非選択に制御するセンス回路選択信号ＳＡＳ（０，１）およびＳＡＳ（２，３）の制御論理を変更している。

次に本実施形態の動作を説明する。図示しない行アドレスと列アドレスにより、セクタ１０２−０の１つのメモリセルが選択されて、セクタ１０２−０が選択されて、センス回路選択信号ＳＡＳ（０，１）がＨｉｇｈレベルとなる。選択セクタ１０２−０では、メモリセルのデータが読み出されてグローバルビット線ＧＢＬに出力される。一方、非選択セクタ１０２−１では、図１０に示す列選択アドレス信号ＣＡ０〜ＣＡ７、ＣＢ０〜ＣＢ７の全てが非選択となるので、列選択回路１０１が非選択となり、グローバルビット線ＧＢＬには、メモリセルのデータが出力されない。従って、センス回路１０３（０，１）には、セクタ１０２−０のメモリセルのデータが入力される。そして、センス回路選択信号ＳＡＳ（０，１）がＨｉｇｈになると、センス回路１０３（０，１）が選択され、センス回路１０３（０，１）からグローバルデータ線ＧＤＬ（０，１）にセクタ１０２−０のメモリセルのデータが出力される。一方、セクタ１０２−０が選択されると、セクタ１０２−２および１０２−３が非選択となる。このため、センス回路選択信号ＳＡＳ（２，３）がＬｏｗレベルとなり、センス回路１０３（２，３）が非選択となり、図示しない設定手段により、センス回路１０３（２，３）の出力信号が強制的にＨｉｇｈレベルとされ、グローバルデータ線ＧＤＬ（２，３）がＨｉｇｈレベルとされる。従って、セクタ１０２−０のメモリセルのデータがＡＮＤ回路２０６を介して出力端子ＯＵＴに出力される。

本実施形態によれば、センス回路の出力信号を、選択スイッチを介さないで、直接高速動作が可能なＡＮＤ回路に入力することで、高速動作を実現することができる。さらに、センス回路１０３（０，１）を、セクタ１０２−０とセクタ１０２−１の共有のセンス回路とし、センス回路１０３（２，３）を、セクタ１０２−２とセクタ１０２−３の共有のセンス回路とすることにより、センス回路の数を削減することができ、メモリの面積の縮小化を達成することができる。

＜第５実施形態＞
図５はこの発明の第５実施形態であるメモリの構成を示す回路図である。本実施形態は、上記第１実施形態（図１）におけるセクタ１０２−０〜１０２−３のチップ内レイアウトに関するものである。本実施形態では、図５に示すように、チップ内にセクタ１０２−０〜１０２−３が縦一列に配置されている。また、上記第１実施形態（図１）では、グローバルデータ線ＧＤＬ２（０，１）およびＧＤＬ２（２，３）がセクタ領域外（メモリアレイの外）に配置されるのに対して、本実施形態（図５）では、グローバルデータ線ＧＤＬ２（０，１）およびＧＤＬ２（２，３）は、セクタ領域の上に配置される。このように、セクタ領域の上に配置することにより、図１における配線領域を削減することができ、面積の縮小されたメモリを提供することができる。

次に、本実施形態の構成の詳細について説明する。本実施形態では、図５に示すように、セクタ１０２−０〜１０２−３が、縦方向に順番に配置される。セクタ１０２−０の出力信号はグローバルビット線ＧＢＬを介してセンス回路１０３−０に入力され、センス回路１０３−０の出力信号はグローバルデータ線ＧＤＬ１（０）を介してＯＲ回路１０６（０，１）に入力される。セクタ１０２−１の出力信号はグローバルビット線ＧＢＬを介してセンス回路１０３−１に入力され、センス回路１０３−１の出力信号はグローバルデータ線ＧＤＬ１（１）を介してＯＲ回路１０６（０，１）に入力される。ここで、ＯＲ回路１０６（０，１）は、セクタ１０２−０とセクタ１０２−１の間に配置される。

同様にして、セクタ１０２−２の出力信号はグローバルビット線ＧＢＬを介してセンス回路１０３−２に入力され、センス回路１０３−２の出力信号はグローバルデータ線ＧＤＬ１（２）を介してＯＲ回路１０６（２，３）に入力される。セクタ１０２−３の出力信号はグローバルビット線ＧＢＬを介してセンス回路１０３−３に入力され、センス回路１０３−３の出力信号はグローバルデータ線ＧＤＬ１（３）を介してＯＲ回路１０６（２，３）に入力される。ここで、ＯＲ回路１０６（２，３）は、セクタ１０２−２とセクタ１０２−３の間に配置される。

ＯＲ回路１０６（０，１）の出力信号はグローバルデータ線ＧＤＬ２（０，１）を介してＯＲ回路１０７に入力され、ＯＲ回路１０６（２，３）の出力信号はグローバルデータ線ＧＤＬ２（２，３）を介してＯＲ回路１０７に入力される。ここで、ＯＲ回路１０７はセクタ１０２−１とセクタ１０２−２の間に配置される。

従って、グローバルデータ線ＧＤＬ２（０，１）は、セクタ１０２−０とセクタ１０２−１の間に配置されたＯＲ回路１０６（０，１）から、セクタ１０２−１とセクタ１０２−２の間に配置されたＯＲ回路１０７まで、セクタ１０２−１の上を通って最短の距離にて配線される。同様に、グローバルデータ線ＧＤＬ２（２，３）は、セクタ１０２−２とセクタ１０２−３の間に配置されたＯＲ回路１０６（２，３）から、セクタ１０２−１とセクタ１０２−２の間に配置されたＯＲ回路１０７まで、セクタ２の上を通って最短の距離にて配線される。ＯＲ回路１０７の出力信号はグローバルデータ線ＧＤＬ３を介して、図示しない次の段に入力される。センス回路１０３−０〜１０３−３には、センス回路選択信号ＳＡＳ０〜ＳＡＳ３が入力される。

ここで、各回路を接続する配線層について言及しておく。メモリセルのドレインを接続するローカルビット線は、通常、最下層である第１メタル配線層により構成される。図５におけるグローバルビット線ＧＢＬ、センス回路の出力信号線であるグローバルデータ線ＧＤＬ１（０），ＧＤＬ１（１）、ＧＤＬ１（２）、ＧＤＬ３（３）も、第１メタル配線層により構成される。グローバルデータ線ＧＤＬ２（０，１）およびＧＤＬ２（２，３）は、セクタ１０２−１あるいはセクタ１０２−２の上層に配置されるので、第１メタル配線層の上層にある第２メタル配線層により構成される。また、ＯＲ回路１０７の出力信号線であるグローバルデータ線ＧＤＬ３は、配線の自由度を得るために、第２メタル層よりさらに上層である第３メタル配線層により構成する。

本実施形態の動作については、基本動作は図１の第１実施形態と同一である。なお、最下位階層ＯＲ回路１０６（０，１）、１０６（２，３）あるいは最下位階層の１つ上の階層のＯＲ回路１０７の特性を最適化するために、最下位階層のグローバルデータ線ＧＤＬ１（０）とＧＤＬ１（１）、あるいはＧＤＬ１（２）とＧＤＬ１（３）、あるいは最下位階層の１つ上の階層のＧＤＬ２（０，１）とＧＤＬ２（２，３）の配線長（配線容量）を出来るだけ合わせることが好ましい。

本実施形態によれば、センス回路の出力信号を、選択スイッチを介さないで、直接高速動作が可能なＯＲ回路に入力することで、高速動作を実現することができる。さらに、複数のセンス回路の出力信号を、順次、複数段数のＯＲ回路で分割することにより、グローバルデータ線の配線容量（寄生容量）を削減でき、さらなる高速化を達成することができる。さらに、セクタを構成するローカルビット線（第１メタル配線層）の上層部にグローバルデータ線（第２メタル配線層）を配線することで、面積が縮小されたメモリを提供することができる。

＜第６実施形態＞
図６はこの発明の第６実施形態であるメモリの構成を示す回路図である。本実施形態（図６）は、上述した第２実施形態（図２）と第５実施形態（図５）の特徴を組み合わせて、より具体的なメモリ構成を実現したものである。

第２実施形態（図２）あるいは第５実施形態（図５）と異なるところは、セクタ数を、セクタ１０２−０〜１０２−１５の１６セクタ構成に増やしたこと、１セクタ内のメモリ構成を、３２ビットの出力ビット端子（×３２）構成としたことである。すなわち、本実施形態では、１つのセクタの中に、図１０に記載されているメモリセルアレイが３２個含まれており、出力ビット線として、３２本のグローバルビット線ＧＢＬ０〜ＧＢＬ３１が設けられている。なお、図６において、図２あるいは図５と同一の機能を有するブロックには同一の符号が付されている。

本実施形態において、複数のセンス回路の後段には、階層化された論理回路群が設けられている。図６において、ＯＲ回路１０６−０（０，１，２，３）〜１０６−３１（０，１，２，３）、１０６−０（４，５，６，７）〜１０６−３１（４，５，６，７）、１０６−０（８，９，１０，１１）〜１０６−３１（８，９，１０，１１）、１０６−０（１２，１３，１４，１５）〜１０６−３１（１２，１３，１４，１５）は、最下位階層の論理回路であり、各々グローバルデータ線を各々介してセンス回路に接続されている。そして、この論理回路群では、各階層間がグローバルデータ線を介して接続されており、最下位以上の各階層の論理回路は、１つ下の階層の複数の論理回路の論理演算結果を使用した論理演算を行う。そして、図６では、ＯＲ回路１０８−０〜１０８−３１が最上位階層の論理回路である。

図６において、セクタ１０２−０〜１０２−１５は、各々が、図１０に記載されたセクタ１０２と同様な構成を有している。ただし、前述したように、各セクタには、３２本のグローバルビット線が設けられている。例えばセクタ１０２−０にはグローバルビット線ＧＢＬ０（０，１）〜ＧＢＬ３１（０，１）が設けられている。一方、セクタ１０２−１にもグローバルビット線ＧＢＬ０（０，１）〜ＧＢＬ３１（０，１）が設けられている。

セクタ１０２−０のグローバルビット線ＧＢＬ０（０，１）〜ＧＢＬ３１（０，１）とセクタ１０２−１のグローバルビット線ＧＢＬ０（０，１）〜ＧＢＬ３１（０，１）は、３２個のセンス回路１０３の入力端子にそれぞれ共通接続されている。３２個のセンス回路１０３の出力信号は、グローバルデータ線ＧＤＬ０（０，１）〜ＧＤＬ３１（０，１）を各々介して、３２個の最下位階層のＯＲ回路１０６−０（０，１，２，３）〜１０６−３１（０，１，２，３）に入力される。

セクタ１０２−２のグローバルビット線ＧＢＬ０（２，３）〜ＧＢＬ３１（２，３）とセクタ１０２−３のグローバルビット線ＧＢＬ０（２，３）〜ＧＢＬ３１（２，３）は３２個のセンス回路１０３の入力端子にそれぞれ共通接続されている。各センス回路１０３の出力信号は、グローバルデータ線ＧＤＬ０（２，３）〜ＧＤＬ３１（２，３）を各々介して、３２個の最下位階層のＯＲ回路１０６−０（０，１，２，３）〜１０６−３１（０，１，２，３）に入力される。

同様に、セクタ１０２−４のグローバルビット線ＧＢＬ０（４，５）〜ＧＢＬ３１（４，５）と、セクタ１０２−５のグローバルビット線ＧＢＬ０（４，５）〜ＧＢＬ３１（４，５）が３２個のセンス回路１０３の入力端子にそれぞれ共通接続されている。各センス回路１０３の出力信号は、グローバルデータ線ＧＤＬ０（４，５）〜ＧＤＬ３１（４，５）を各々介して３２個の最下位階層のＯＲ回路１０６−０（４，５，６，７）〜１０６−３１（４，５，６，７）に入力される。

セクタ１０２−６のグローバルビット線ＧＢＬ０（６，７）〜ＧＢＬ３１（６，７）とセクタ１０２−７のグローバルビット線ＧＢＬ０（６，７）〜ＧＢＬ３１（６，７）は、３２個のセンス回路１０３の入力端子にそれぞれ共通接続されている。各センス回路１０３の出力信号は、グローバルデータ線ＧＤＬ０（６，７）〜ＧＤＬ３１（６，７）を各々介して３２個の最下位階層のＯＲ回路１０６−０（４，５，６，７）〜１０６−３１（４，５，６，７）に入力される。

最下位階層のＯＲ回路１０６−０（０，１，２，３）〜１０６−３１（０，１，２，３）の出力先となるグローバルデータ線ＧＤＬ０（０，１，２，３）と、最下位階層のＯＲ回路１０６−０（４，５，６，７）〜１０６−３１（４，５，６，７）の出力先となるグローバルデータ線ＧＤＬ０（４，５，６，７）は、それぞれ、最下位階層の１つ上の階層のＯＲ回路１０７Ｌ０〜１０７Ｌ３１に入力される。さらに、ＯＲ回路１０７Ｌ０〜１０７Ｌ３１の出力となるグローバルデータ線ＧＤＬ０Ｌ〜ＧＤＬ３１Ｌは、それぞれ最上位階層のＯＲ回路１０８−０〜１０８−３１に入力される。

セクタ１０２−８のグローバルビット線ＧＢＬ０（８，９）〜ＧＢＬ３１（８，９）とセクタ１０２−９のグローバルビット線ＧＢＬ０（８，９）〜ＧＢＬ３１（８，９）は、それぞれ３２個のセンス回路１０３の入力端子にそれぞれ共通接続されている。各センス回路１０３の出力信号は、グローバルデータ線ＧＤＬ０（８，９）〜ＧＤＬ３１（８，９）を各々介して３２個の最下位階層のＯＲ回路１０６−０（８，９，１０，１１）〜１０６−３１（８，９，１０，１１）に入力される。

セクタ１０２−１０のグローバルビット線ＧＢＬ０（１０，１１）〜ＧＢＬ３１（１０，１１）とセクタ１０２−１１のグローバルビット線ＧＢＬ０（１０，１１）〜ＧＢＬ３１（１０，１１）は３２個のセンス回路１０３の入力端子にそれぞれ共通接続されている。各センス回路１０３の出力信号は、グローバルデータ線ＧＤＬ０（８，９）〜ＧＤＬ３１（８，９）を各々介して、３２個の最下位階層のＯＲ回路１０６−０（８，９，１０，１１）〜１０６−３１（８，９，１０，１１）に入力される。

同様に、セクタ１０２−１２のグローバルビット線ＧＢＬ０（１２、１３）〜ＧＢＬ３１（１２，１３）とセクタ１０２−１３のグローバルビット線ＧＢＬ０（１２、１３）〜ＧＢＬ３１（１２，１３）は、３２個のセンス回路１０３に入力端子にそれぞれ共通接続されている。各センス回路１０３の出力信号は、グローバルデータ線ＧＤＬ０（１２，１３）〜ＧＤＬ３１（１２，１３）を各々介して、３２個の最下位階層のＯＲ回路１０６−０（１２，１３，１４，１５）〜１０６−３１（１２，１３，１４，１５）に入力される。

セクタ１０２−１４のグローバルビット線ＧＢＬ０（１４，１５）〜ＧＢＬ３１（１４，１５）とセクタ１０２−１５のグローバルビット線ＧＢＬ０（１４，１５）〜ＧＢＬ３１（１４，１５）は、３２個のセンス回路１０３の入力端子にそれぞれ共通接続されている。各センス回路１０３の出力信号は、グローバルデータ線ＧＤＬ０（１４，１５）〜ＧＤＬ３１（１４，１５）を各々介して、３２個の最下位階層のＯＲ回路１０６−０（１２，１３，１４，１５）〜１０６−３１（１２，１３，１４，１５）に入力される。

最下位階層のＯＲ回路１０６−０（８，９，１０，１１）〜１０６−３１（８，９，１０，１１）の出力信号は、グローバルデータ線ＧＤＬ０（８，９，１０，１１）〜ＧＤＬ３１（８，９，１０，１１）を各々介して３２個の最下位階層の１つ上の階層のＯＲ回路１０７Ｒ０〜１０７Ｒ３１に各々入力される。また、３２個の最下位階層のＯＲ回路１０６−０（１２，１３，１４，１５）〜１０６−３１（１２，１３，１４，１５）の出力信号は、グローバルデータ線ＧＤＬ０（１２，１３，１４，１５）〜ＧＤＬ３１（１２，１３，１４，１５）を各々介して、３２個の最下位階層の１つ上の階層のＯＲ回路１０７Ｒ０〜１０７Ｒ３１に各々入力される。さらに、ＯＲ回路１０７Ｒ０〜１０７Ｒ３１の出力信号は、グローバルデータ線ＧＤＬ０Ｒ〜ＧＤＬ３１Ｒを各々介して、３２個の最上位階層のＯＲ回路１０８−０〜１０８−３１に各々入力される。最上位階層のＯＲ回路１０８−０〜１０８−３１の出力信号は、それぞれ出力端子ＯＵＴ０〜ＯＵＴ３１に出力される。

セクタ１０２−０とセクタ１０２−１が共有しているセンス回路１０３には、センス回路選択信号ＳＡＳ（０，１）が入力され、セクタ１０２−２とセクタ１０２−３が共有しているセンス回路１０３には、センス回路選択信号ＳＡＳ（２，３）が入力され、セクタ１０２−４とセクタ１０２−５が共有しているセンス回路１０３には、センス回路選択信号ＳＡＳ（４，５）が入力され、セクタ１０２−６とセクタ１０２−７が共有しているセンス回路１０３には、センス回路選択信号ＳＡＳ（６，７）が入力され、セクタ１０２−８とセクタ１０２−９が共有しているセンス回路１０３には、センス回路選択信号ＳＡＳ（８，９）が入力され、セクタ１０２−１０とセクタ１０２−１１が共有しているセンス回路１０３には、センス回路選択信号ＳＡＳ（１０，１１）が入力され、セクタ１０２−１２とセクタ１０２−１３が共有しているセンス回路１０３には、センス回路選択信号ＳＡＳ（１２，１３）が入力され、セクタ１０２−１４とセクタ１０２−１５が共有しているセンス回路１０３には、センス回路選択信号ＳＡＳ（１４，１５）が入力される。

ここで、グローバルデータ線ＧＤＬ０（０，１）〜ＧＤＬ３１（０，１）は、セクタ１０２−１の上層部に配線されている。グローバルデータ線ＧＤＬ０（２，３）〜ＧＤＬ３１（２，３）は、セクタ１０２−２の上層部に配線されている。また、グローバルデータ線ＧＤＬ０（０，１，２，３）〜ＧＤＬ３１（０，１，２，３）は、セクタ１０２−２と１０２−３の上層部に配線されている。他のグローバルデータ線も、同様に、それぞれのセクタの上層部に配線されている。

次に、本実施形態の詳細な動作を説明する。図示しない行アドレスと列アドレスにより、セクタ１０２−０内の３２個のメモリセルが選択されて、この３２個のメモリセルのデータがグローバルビット線ＧＢＬ０（０，１）〜ＧＢＬ３１（０，１）を介して３２個のセンス回路１０３に入力される。一方、非選択セクタ１０２−１〜１０２−１５では、図１０に示す列選択アドレス信号ＣＡ０〜ＣＡ７、ＣＢ０〜ＣＢ７の全てが非選択となるので、列選択回路１０１が非選択となり、図６のグローバルビット線ＧＢＬ０（０，１）には、メモリセルのデータが出力されない。従って、３２個のセンス回路１０３には、セクタ１０２−０の３２個のメモリセルのデータが各々入力される。この状態で、センス回路選択信号ＳＡＳ（０，１）がＨｉｇｈになると、３２個のセンス回路１０３が選択されるので、この３２個のセンス回路１０３からグローバルデータ線ＧＤＬ０（０，１）〜ＧＤＬ３１（０，１）にセクタ１０２−０の３２個のメモリセルのデータが出力される。

一方、非選択セクタ１０２−１〜１０２−１５でも、図１０に示す列選択アドレス信号ＣＡ０〜ＣＡ７、ＣＢ０〜ＣＢ７の全てが非選択となるので、列選択回路１０１が非選択となり、図６の他のグローバルビット線には、メモリセルのデータが出力されない。また、センス回路選択信号ＳＡＳ（２，３）、ＳＡＳ（４，５），ＳＡＳ（６，７），ＳＡＳ（８，９）、ＳＡＳ（１０，１１）、ＳＡＳ（１２，１３）およびＳＡＳ（１４，１５）は全てＬｏｗレベルとなり、該当するセンス回路１０３は非選択となるので、図示しない設定手段により、非選択のセンス回路１０３の出力先であるグローバルデータ線ＧＤＬ０（４，５）〜ＧＤＬ３１（４，５）、ＧＤＬ０（６，７）〜ＧＤＬ３１（６，７）、ＧＤＬ０（８，９）〜ＧＤＬ３１（８，９）、ＧＤＬ０（１０，１１）〜ＧＤＬ３１（１０，１１）、ＧＤＬ０（１２，１３）〜ＧＤＬ３１（１２，１３）およびＧＤＬ０（１４，１５）〜ＧＤＬ３１（１４，１５）は、全て強制的にＬｏｗレベルとされる。従って、セクタ１０２−０の３２個のメモリセルのデータが最下位階層のＯＲ回路１０６−０（０，１，２，３）〜１０６−３１（０，１，２，３）を介してグローバルデータ線ＧＤＬ０（０，１，２，３）〜ＧＤＬ３１（０，１，２，３）に出力される。

一方、他のＯＲ回路１０６−０（４，５，６，７）〜１０６−３１（４，５，６，７）、１０６−０（８，９，１０，１１）〜１０６−３１（８，９，１０，１１）、１０６−０（１２，１３，１４，１５）〜１０６−３１（１２，１３，１４，１５）の出力先であるグローバルデータ線ＧＤＬ０（４，５，６，７）〜ＧＤＬ３１（４，５，６，７）、ＧＤＬ０（８，９，１０，１１）〜ＧＤＬ３１（８，９，１０，１１）、ＧＤＬ０（１２，１３，１４，１５）〜ＧＤＬ３１（１２，１３，１４，１５）は、全てＬｏｗレベルとなる。

従って、最下位階層の１つ上の階層のＯＲ回路１０７Ｌ０〜１０７Ｌ３１の出力先であるグローバルデータ線ＧＤＬ０Ｌ〜ＧＤＬ３１Ｌには、セクタ１０２−０のメモリセルのデータが読みだされ、他のＯＲ回路１０７Ｒ０〜１０７Ｒ３１の出力先であるグローバルデータ線ＧＤＬ０Ｒ〜ＧＤＬ３１Ｒは全てＬｏｗレベルとなる。

最上位階層のＯＲ回路１０８−０〜１０８−３１には、グローバルデータ線ＧＤＬ０Ｌ〜ＧＤＬ３１ＬおよびＧＤＬ０Ｒ〜ＧＤＬ３１Ｒがそれぞれ入力されているので、結局、ＯＲ回路１０８−０〜１０８−３１には、セクタ１０２−０のメモリセルのデータが読み出され、出力端子ＯＵＴに出力される。他のセクタのメモリセルにおいても、同様にして、指定されたアドレスに対応して、センス回路１０３、最下位階層のＯＲ回路、その１つ上の階層のＯＲ回路および最上位階層のＯＲ回路を介して、出力端子ＯＵＴ０〜ＯＵＴ３１にデータが読み出される。

なお、本実施形態では、出力ビット０〜３１の配置の順番を、図６の左側のセクタと右側のセクタでは逆にしている。すなわち、左側のセクタでは、出力ビットは、左から出力ビット０、出力ビット１、・・・、出力ビット３１としており、右側のセクタでは、左から出力ビット３１、出力ビット３０、・・・、出力ビット０としている。この理由としては、最下位階層の１つ上の階層のＯＲ回路１０８−０〜１０８−３１の入力信号であるグローバルデータ線において、ＧＤＬ０ＬとＧＤＬ０Ｒ、ＧＤＬ１ＬとＧＤＬ１Ｒ、・・・、ＧＤＬ３１ＬとＧＤＬ３１Ｒの２入力信号の配線長（寄生容量）を出来るだけ等価にするためである。

本実施形態によれば、センス回路の出力信号を、選択スイッチを介さないで、直接高速動作が可能なＯＲ回路に入力することで、高速動作を実現することができる。さらに、センス回路１０３（０，１）を、セクタ１０２−０とセクタ１０２−１の共有のセンス回路とし、センス回路１０３（２，３）を、セクタ１０２−２とセクタ１０２−３の共有のセンス回路とすることにより、センス回路の数を削減することができ、面積の縮小化を達成することができる。さらに、グローバルデータ線をセクタの上に配置することにより、配線容量および配線領域を削減することができ、高速で、かつ面積の縮小された大容量メモリを提供することができる。

＜第７実施形態＞
図７はこの発明の第７実施形態であるメモリの構成を示す回路図である。本実施形態（
図７）が第６実施形態（図６）と異なるところは、第６実施形態（図６）の最下位階層のＯＲ回路１０６−０（０，１，２，３）〜１０６−３１（０，１，２，３）、１０６−０（４，５，６，７）〜１０６−３１（４，５，６，７）、１０６−０（８，９，１０，１１）〜１０６−３１（８，９，１０，１１）、１０６−０（１２，１３，１４，１５）〜１０６−３１（１１２，１３，１４，１５）を削除して、それぞれのセンス回路１０３の出力側にＣＭＯＳ構成による選択スイッチ１０４を設け、センス回路１０３の出力端子を、選択スイッチ１０４を介して、グローバルデータ線に接続したことである。さらに、非選択のグローバルデータ線を強制的にＬｏｗレベルにする手段として、ＮＭＯＳ型（Ｎ−Ｃｈａｎｎｅｌ Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）であるグローバルデータ線選択スイッチ１０５と、このグローバルデータ線選択スイッチ１０５を選択するグローバルデータ線選択反転信号ＳＥＬＢ０〜ＳＥＬＢ３を設けているところである。なお、図７において、図６と同じ構成の要素には同一の符号が付されている。

次に、本実施形態の構成の詳細を説明する。図７において、セクタ１０２−０〜１０２−１５は、図１０に記載されたセクタ１０２と同様な構成のセクタである。ただし、前述したように、各セクタには、３２本のグローバルビット線が設けられている。例えばセクタ１０２−０にはグローバルビット線ＧＢＬ０（０，１）〜ＧＢＬ３１（０，１）が設けられている。一方、セクタ１０２−１にもグローバルビット線ＧＢＬ０（０，１）〜ＧＢＬ３１（０，１）が設けられている。

セクタ１０２−０のグローバルビット線ＧＢＬ０（０，１）〜ＧＢＬ３１（０，１）とセクタ１０２−１のグローバルビット線ＧＢＬ０（０，１）〜ＧＢＬ３１（０，１）は、３２個のセンス回路１０３の入力端子にそれぞれ共通接続されている。各センス回路１０３の出力信号は、３２個の選択スイッチ１０４を各々介してグローバルデータ線ＧＤＬ０（０，１，２，３）〜ＧＤＬ３１（０，１，２，３）に出力される。

同様に、セクタ１０２−２のグローバルビット線ＧＢＬ０（２，３）〜ＧＢＬ３１（２，３）とセクタ１０２−３のグローバルビット線ＧＢＬ０（２，３）〜ＧＢＬ３１（２，３）は、３２個のセンス回路１０３の入力端子にそれぞれ共通接続されている。各センス回路１０３の出力信号は、３２個の選択スイッチ１０４を各々介してグローバルデータ線ＧＤＬ０（０，１，２，３）〜ＧＤＬ３１（０，１，２，３）に各々出力される。

セクタ１０２−４のグローバルビット線ＧＢＬ０（４，５）〜ＧＢＬ３１（４，５）とセクタ１０２−５のグローバルビット線ＧＢＬ０（４，５）〜ＧＢＬ３１（４，５）は、３２個のセンス回路１０３の入力端子にそれぞれ共通接続されている。各センス回路１０３の出力信号は、３２個の選択スイッチ１０４を各々介してグローバルデータ線ＧＤＬ０（４，５，６，７）〜ＧＤＬ３１（４，５，６，７）に出力される。

同様に、セクタ１０２−６のグローバルビット線ＧＢＬ０（６，７）〜ＧＢＬ３１（６，７）とセクタ１０２−７のグローバルビット線ＧＢＬ０（６，７）〜ＧＢＬ３１（６，７）は、３２個のセンス回路１０３の入力端子にそれぞれ共通接続されている。各センス回路１０３の出力信号は、３２個の選択スイッチ１０４を各々介してグローバルデータ線ＧＤＬ０（４，５，６，７）〜ＧＤＬ３１（４，５，６，７）に各々出力される。

グローバルデータ線ＧＤＬ０（０，１，２，３）〜ＧＤＬ３１（０，１，２，３）およびＧＤＬ０（４，５，６，７）〜ＧＤＬ３１（４，５，６，７）と基準電圧（ＧＮＤ）の間には６４個のグローバルデータ線選択トランジスタ１０５が各々設けられている。グローバルデータ線ＧＤＬ０（０，１，２，３）〜ＧＤＬ３１（０，１，２，３）に設けられた３２個のグローバルデータ線選択トランジスタ１０５のゲートには、それぞれ、グローバルデータ線選択反転信号ＳＥＬＢ０が入力される。また、グローバルデータ線ＧＤＬ０（４，５，６，７）〜ＧＤＬ３１（４，５，６，７）に設けられた３２個のグローバルデータ線選択トランジスタ１０５のゲートには、それぞれ、グローバルデータ線選択反転信号ＳＥＬＢ１が入力される。

グローバルデータ線ＧＤＬ０（０，１，２，３）〜ＧＤＬ３１（０，１，２，３）とＧＤＬ０（４，５，６，７）〜ＧＤＬ３１（４，５，６，７）の各信号は、それぞれ最下位階層のＯＲ回路１０６Ｌ０〜１０６Ｌ３１に入力される。さらに、最下位階層のＯＲ回路１０６Ｌ０〜１０６Ｌ３１の出力信号は、グローバルデータ線ＧＤＬ０Ｌ〜ＧＤＬ３１Ｌを各々介して、最下位階層の１つ上の階層のＯＲ回路１０７−０〜１０７−３１に各々入力される。

セクタ１０２−８のグローバルビット線ＧＢＬ０（８，９）〜ＧＢＬ３１（８，９）とセクタ１０２−９のグローバルビット線ＧＢＬ０（８，９）〜ＧＢＬ３１（８，９）は、３２個のセンス回路１０３の入力端子にそれぞれ共通接続されている。各センス回路１０３の出力信号は、３２個の選択スイッチ１０４を各々介してグローバルデータ線ＧＤＬ０（８，９，１０，１１）〜ＧＤＬ３１（８，９，１０，１１）に各々出力される。

同様に、セクタ１０２−１０のグローバルビット線ＧＢＬ０（１０，１１）〜ＧＢＬ３１（１０，１１）とセクタ１０２−１１のグローバルビット線ＧＢＬ０（１０，１１）〜ＧＢＬ３１（１０，１１）は、３２個のセンス回路１０３の入力端子にそれぞれ共通接続されている。各センス回路１０３の出力信号は、３２個の選択スイッチ１０４を各々介してグローバルデータ線ＧＤＬ０（８，９，１０，１１）〜ＧＤＬ３１（８，９，１０，１１）に各々出力される。

セクタ１０２−１２のグローバルビット線ＧＢＬ０（１２，１３）〜ＧＢＬ３１（１２，１３）とセクタ１０２−１３のグローバルビット線ＧＢＬ０（１２，１３）〜ＧＢＬ３１（１２，１３）は、３２個のセンス回路１０３の入力端子にそれぞれ共通接続されている。各センス回路１０３の出力信号は、３２個の選択スイッチ１０４を各々介してグローバルデータ線ＧＤＬ０（１２，１３，１４，１５）〜ＧＤＬ３１（１２，１３，１４，１５）に各々出力される。

同様に、セクタ１０２−１４のグローバルビット線ＧＢＬ０（１４，１５）〜ＧＢＬ３１（１４，１５）とセクタ１０２−１５のグローバルビット線ＧＢＬ０（１４，１５）〜ＧＢＬ３１（１４，１５）は、３２個のセンス回路１０３の入力端子にそれぞれ共通接続されている。各センス回路１０３の出力信号は、３２個の選択スイッチ１０４を各々介してグローバルデータ線ＧＤＬ０（１２，１３，１４，１５）〜ＧＤＬ３１（１２，１３，１４，１５）に各々出力される。

グローバルデータ線ＧＤＬ０（０，１，２，３）〜ＧＤＬ３１（０，１，２，３）およびＧＤＬ０（４，５，６，７）〜ＧＤＬ３１（４，５，６，７）と基準電圧（ＧＮＤ）の間には６４個のグローバルデータ線選択トランジスタ１０５が各々設けられている。グローバルデータ線ＧＤＬ０（０，１，２，３）〜ＧＤＬ３１（０，１，２，３）に設けられた３２個のグローバルデータ線選択トランジスタ１０５のゲートには、それぞれ、グローバルデータ線選択反転信号ＳＥＬＢ０が入力される。また、グローバルデータ線ＧＤＬ０（４，５，６，７）〜ＧＤＬ３１（４，５，６，７）に設けられた３２個のグローバルデータ線選択トランジスタ１０５のゲートには、それぞれ、グローバルデータ線選択反転信号ＳＥＬＢ１が入力される。

グローバルデータ線ＧＤＬ０（８，９，１０，１１）〜ＧＤＬ３１（８，９，１０，１１）とＧＤＬ０（１２，１３，１４，１５）〜ＧＤＬ３１（１２，１３，１４，１５）の各信号は、それぞれ最下位階層のＯＲ回路１０６Ｒ０〜１０６Ｒ３１に入力される。さらに、最下位階層のＯＲ回路１０６Ｒ０〜１０６Ｒ３１の出力先であるグローバルデータ線ＧＤＬ０Ｒ〜ＧＤＬ３１Ｒの各信号は、それぞれ最下位階層の１つ上の階層のＯＲ回路１０７−０〜１０７−３１に入力される。

ＯＲ回路１０７−０〜１０７−３１は、それぞれグローバルデータ線ＧＤＬ０Ｌ〜ＧＤＬ３１Ｌとグローバルデータ線ＧＤＬ０Ｒ〜ＧＤＬ３１Ｒの各信号が入力され、それぞれ出力信号が出力端子ＯＵＴ０〜ＯＵＴ３１に出力される。

各センス回路の出力を制御する選択スイッチには、各セクタに対応して、センス回路選択信号が入力される。すなわち、セクタ１０２−０とセクタ１０２−１を選択する選択スイッチ１０４には、選択信号ＳＡＳ（０，１）が入力される。セクタ１０２−２とセクタ１０２−３を選択する選択スイッチ１０４には、選択信号ＳＡＳ（２，３）が入力される。セクタ１０２−４とセクタ１０２−５を選択する選択スイッチ１０４には、選択信号ＳＡＳ（４，５）が入力される。セクタ１０２−６とセクタ１０２−７を選択する選択スイッチ１０４には、選択信号ＳＡＳ（６，７）が入力される。セクタ１０２−８とセクタ１０２−９を選択する選択スイッチ１０４には、選択信号ＳＡＳ（８，９）が入力される。セクタ１０２−１０とセクタ１０２−１１を選択する選択スイッチ１０４には、選択信号ＳＡＳ（１０，１１）が入力される。セクタ１０２−１２とセクタ１０２−１３を選択する選択スイッチ１０４には、選択信号ＳＡＳ（１２，１３）が入力される。セクタ１０２−１４とセクタ１０２−１５を選択する選択スイッチ１０４には、選択信号ＳＡＳ（１４，１５）が入力される。

ここで、グローバルデータ線ＧＤＬ０（０，１，２，３）〜ＧＤＬ３１（０，１，２，３）は、セクタ１０２−１〜セクタ１０２−３の上に配線され、グローバルデータ線ＧＤＬ０（４，５，６，７）〜ＧＤＬ３１（４，５，６，７）は、セクタ１０２−４〜セクタ１０２−７の上に配線され、グローバルデータ線ＧＤＬ０（８，９，１０，１１）〜ＧＤＬ３１（８，９，１０，１１）は、セクタ１０２−９〜セクタ１０２−１１の上に配線され、グローバルデータ線ＧＤＬ０（１２，１３，１４，１５）〜ＧＤＬ３１（１２，１３，１４，１５）は、セクタ１０２−１２〜セクタ１０２−１４の上に配線される。

次に、本実施形態の動作を説明する。図示しない行アドレスと列アドレスによりセクタ１０２−０内の３２個のメモリセルが選択されると、この３２個のメモリセルのデータがグローバルビット線ＧＢＬ０（０，１）〜ＧＢＬ３１（０，１）各々を介して３２個のセンス回路１０３に各々入力される。一方、非選択セクタ１０２−１〜１０２−１５では、図１０に示す列選択アドレス信号ＣＡ０〜ＣＡ７、ＣＢ０〜ＣＢ７の全てが非選択となるので、列選択回路１０１が非選択となり、図７のグローバルビット線ＧＢＬ０（０，１）〜ＧＢＬ３１（０，１）には、メモリセルのデータが出力されない。このため、３２個のセンス回路１０３には、セクタ１０２−０の３２個のメモリセルのデータが入力される。この状態で、センス回路選択信号ＳＡＳ（０，１）がＨｉｇｈになると、３２個の選択スイッチ１０４がオンとなり、グローバルデータ線ＧＤＬ０（０，１，２，３）〜ＧＤＬ３１（０，１，２，３）にセクタ１０２−０の３２個のメモリセルのデータが出力される。

一方、非選択セクタ１０２−１〜１０２−１５においても、図１０に示す列選択アドレス信号ＣＡ０〜ＣＡ７、ＣＢ０〜ＣＢ７の全てが非選択となるので、列選択回路１０１が非選択となり、図７の他のグローバルビット線には、メモリセルのデータが出力されない。

また、センス回路選択信号ＳＡＳ（２，３）、ＳＡＳ（４，５），ＳＡＳ（６，７），ＳＡＳ（８，９）、ＳＡＳ（１０，１１）、ＳＡＳ（１２，１３）およびＳＡＳ（１４，１５）は全てＬｏｗレベルとなり、該当する選択スイッチ１０４がオフとなるので、グローバルデータ線ＧＤＬ０（０，１，２，３）〜ＧＤＬ３１（０，１，２，３）、ＧＤＬ０（４，５，６，７）〜ＧＤＬ３１（４，５，６，７）、ＧＤＬ０（８，９，１０，１１）〜ＧＤＬ３１（８，９，１０，１１）、ＧＤＬ０（１２，１３，１４，１５）〜ＧＤＬ３１（１２，１３，１４，１５）は、セクタ１０２−２〜１０２−１５のセンス回路から切り離される。

ここで、グローバルデータ線選択反転信号ＳＥＬＢ０がＬｏｗレベル（選択）、他のグローバルデータ線選択反転信号ＳＥＬＢ１、ＳＥＬＢ２、ＳＥＬＢ３はＨｉｇｈ（非選択）となるので、グローバルデータ線ＧＤＬ０（０，１，２，３）〜ＧＤＬ３１（０，１，２，３）にセクタ０（１０２−０）のメモリセルのデータが出力され、他のグローバルデータ線ＧＤＬ０（４，５，６，７）〜ＧＤＬ３１（４，５，６，７）、グローバルデータ線ＧＤＬ０（８，９，１０，１１）〜ＧＤＬ３１（８，９，１０，１１）、グローバルデータ線ＧＤＬ０（１２，１３，１４，１５）〜ＧＤＬ３１（１２，１３，１４，１５）は全て強制的にＬｏｗレベルとなる。従って、セクタ１０２−０の３２個のメモリセルのデータが最下位階層のＯＲ回路１０６Ｌ０〜１０６Ｌ３１を介してグローバルデータ線ＧＤＬ０Ｌ〜ＧＤＬ３１Ｌに出力される。この時、他のグローバルデータ線ＧＤＬ０Ｒ〜ＧＤＬ３１Ｒは、ＯＲ回路１０６Ｒ０〜１０６Ｒ３１を介してＬｏｗレベルが出力されており、セクタ１０２−０の３２個のメモリセルのデータが最下位階層の１つ上の階層のＯＲ回路１０７−０〜１０７−３１を各々介して出力端子ＯＵＴ０〜ＯＵＴ３１に各々出力される。

なお、本実施形態では、出力ビット０〜３１の配置の順番を、図６の左側のセクタと右側のセクタでは逆にしている。すなわち、左側のセクタでは、出力ビットは、左から出力ビット０、出力ビット１、・・・、出力ビット３１としており、右側のセクタでは、左から出力ビット３１、出力ビット３０、・・・、出力ビット０としている。この理由としては、最下位階層の１つ上の階層のＯＲ回路１０８−０〜１０８−３１の入力信号であるグローバルデータ線において、ＧＤＬ０ＬとＧＤＬ０Ｒ、ＧＤＬ１ＬとＧＤＬ１Ｒ、・・・、ＧＤＬ３１ＬとＧＤＬ３１Ｒの２入力信号の配線長（寄生容量）を出来るだけ等価にするためである。

本実施形態によれば、センス回路の出力を制御する選択スイッチに接続されるグローバルデータ線を分割して配線容量等の寄生容量を削減し、さらに、このグローバルデータ線の信号を高速動作が可能なＯＲ回路に入力することで、高速動作を実現することができる。さらに、センス回路１０３（０，１）を、セクタ１０２−０とセクタ１０２−１の共有のセンス回路とし、センス回路１０３（２，３）を、セクタ１０２−２とセクタ１０２−３の共有のセンス回路とすることにより、センス回路の数を削減でき、メモリの面積の縮小化を達成することができる。さらに、グローバルデータ線をセクタの上に配置することにより、配線容量および配線領域を削減することができ、高速で、かつ面積の縮小された大容量メモリを提供することができる。

＜第８実施形態＞
図８はこの発明の第８実施形態であるメモリの構成を示す回路図である。本実施形態（図８）が上記第７実施形態（図７）と異なるところは、図７において、最下位階層のＯＲ回路１０６Ｌ０〜１０６Ｌ３１および１０６Ｒ０〜１０６Ｒ３１を削除して、簡略化された構成としたことである。なお、図８において、図７と同じ構成の要素には、同一の符号が付されている。

図８において、セクタ１０２−０〜１０２−１５は、図７と同じ構成のセクタである。セクタ１０２−０のグローバルビット線ＧＢＬ０（０，１）〜ＧＢＬ３１（０，１）とセクタ１０２−１のグローバルビット線ＧＢＬ０（０，１）〜ＧＢＬ３１（０，１）は、３２個のセンス回路１０３の入力端子にそれぞれ共通接続されている。各センス回路１０３の出力信号は、３２個の選択スイッチ１０４を各々介してグローバルデータ線ＧＤＬ０Ｌ〜ＧＤＬ３１Ｌに各々出力される。

セクタ１０２−２のグローバルビット線ＧＢＬ０（２，３）〜ＧＢＬ３１（２，３）とセクタ１０２−３のグローバルビット線ＧＢＬ０（２，３）〜ＧＢＬ３１（２，３）は、３２個のセンス回路１０３の入力端子にそれぞれ共通接続されている。各センス回路１０３の出力信号は、３２個の選択スイッチ１０４を各々介してグローバルデータ線ＧＤＬ０Ｌ〜ＧＤＬ３１Ｌに各々出力される。

同様にして、セクタ１０２−６のグローバルビット線ＧＢＬ０（６，７）〜ＧＢＬ３１（６，７）とセクタ１０２−７のグローバルビット線ＧＢＬ０（６，７）〜ＧＢＬ３１（６，７）は、３２個のセンス回路１０３の入力端子にそれぞれ共通接続されている。各センス回路１０３の出力信号は、３２個の選択スイッチ１０４を各々介してグローバルデータ線ＧＤＬ０Ｌ〜ＧＤＬ３１Ｌに各々出力される。

グローバルデータ線ＧＤＬ０Ｌ〜ＧＤＬ３１Ｌと基準電圧（ＧＮＤ）の間には３２個のグローバルデータ線選択トランジスタ１０５が各々設けられている。グローバルデータ線ＧＤＬ０Ｌ〜ＧＤＬ３１Ｌに設けられた３２個のグローバルデータ線選択トランジスタ１０５のゲートには、それぞれ、グローバルデータ線選択反転信号ＳＥＬＢＬが入力される。

グローバルデータ線ＧＤＬ０Ｌ〜ＧＤＬ３１Ｌの各信号は、ＯＲ回路１０７−０〜１０７−３１に入力される。

セクタ１０２−８のグローバルビット線ＧＢＬ０（８，９）〜ＧＢＬ３１（８，９）とセクタ１０２−９のグローバルビット線ＧＢＬ０（８，９）〜ＧＢＬ３１（８，９）は、３２個のセンス回路１０３の入力端子にそれぞれ共通接続されている。各センス回路１０３の出力信号は、３２個の選択スイッチ１０４を各々介してグローバルデータ線ＧＤＬ０Ｒ〜ＧＤＬ３１Ｒに各々出力される。

セクタ１０２−１０のグローバルビット線ＧＢＬ０（１０，１１）〜ＧＢＬ３１（１０，１１）とセクタ１０２−１１のグローバルビット線ＧＢＬ０（１０，１１）〜ＧＢＬ３１（１０，１１）は、３２個のセンス回路１０３の入力端子にそれぞれ共通接続されている。各センス回路１０３の出力信号は、３２個の選択スイッチ１０４を各々介してグローバルデータ線ＧＤＬ０Ｒ〜ＧＤＬ３１Ｒに各々出力される。

同様にして、セクタ１０２−１４のグローバルビット線ＧＢＬ０（１４，１５）〜ＧＢＬ３１（１４，１５）とセクタ１０２−１５のグローバルビット線ＧＢＬ０（１４，１５）〜ＧＢＬ３１（１４，１５）は、３２個のセンス回路１０３の入力端子にそれぞれ共通接続されている。各センス回路１０３の出力信号は、３２個の選択スイッチ１０４を各々介してグローバルデータ線ＧＤＬ０Ｒ〜ＧＤＬ３１Ｒに各々出力される。

グローバルデータ線ＧＤＬ０Ｒ〜ＧＤＬ３１Ｒと基準電圧（ＧＮＤ）の間には３２個のグローバルデータ線選択トランジスタ１０５が各々設けられている。この３２個のグローバルデータ線選択トランジスタ１０５のゲートには、それぞれ、グローバルデータ線選択反転信号ＳＥＬＢＲが入力される。

ＯＲ回路１０７−０〜１０７−３１は、グローバルデータ線ＧＤＬ０Ｌ〜ＧＤＬ３１Ｌの各信号とグローバルデータ線ＧＤＬ０Ｒ〜ＧＤＬ３１Ｒの各信号の各論理和を示す各信号を出力端子ＯＵＴ０〜ＯＵＴ３１に各々出力する。

各センス回路の出力を制御する選択スイッチ１０４には、各セクタに対応して、センス回路選択信号が入力される。すなわち、セクタ１０２−０とセクタ１０２−１を選択する選択スイッチ１０４には、選択信号ＳＡＳ（０，１）が入力される。セクタ１０２−２とセクタ１０２−３を選択する選択スイッチ１０４には、選択信号ＳＡＳ（２，３）が入力される。セクタ１０２−４とセクタ１０２−５を選択する選択スイッチ１０４には、選択信号ＳＡＳ（４，５）が入力される。セクタ１０２−６とセクタ１０２−７を選択する選択スイッチ１０４には、選択信号ＳＡＳ（６，７）が入力される。セクタ１０２−８とセクタ１０２−９を選択する選択スイッチ１０４には、選択信号ＳＡＳ（８，９）が入力される。セクタ１０２−１０とセクタ１０２−１１を選択する選択スイッチ１０４には、選択信号ＳＡＳ（１０，１１）が入力される。セクタ１０２−１２とセクタ１０２−１３を選択する選択スイッチ１０４には、選択信号ＳＡＳ（１２，１３）が入力される。セクタ１０２−１４とセクタ１０２−１５を選択する選択スイッチ１０４には、選択信号ＳＡＳ（１４，１５）が入力される。

ここで、グローバルデータ線ＧＤＬ０Ｌ〜ＧＤＬ３１Ｌは、セクタ１０２−１〜セクタ１０２−７の上に配置され、グローバルデータ線ＧＤＬ０Ｒ〜ＧＤＬ３１Ｒは、セクタ１０２−９〜セクタ１０２−１５の上に配置される。

次に、本実施形態の動作を説明する。基本動作は、上記第７実施形態（図７）と同様である。図示しない行アドレスと列アドレスにより、セクタ１０２−０内の３２個のメモリセルが選択されると、この３２個のメモリセルのデータがグローバルビット線ＧＢＬ０（０，１）〜ＧＢＬ３１（０，１）を各々介して３２個のセンス回路１０３に入力される。一方、非選択セクタ１０２−１〜非選択セクタ１０２−１５では、図１０に示す列選択アドレス信号ＣＡ０〜ＣＡ７、ＣＢ０〜ＣＢ７の全てが非選択となるので、列選択回路１０１が非選択となり、図８のグローバルビット線ＧＢＬ０（０，１）〜ＧＢＬ３１（０，１）には、メモリセルのデータが出力されない。このため、３２個のセンス回路１０３には、セクタ１０２−０の３２個のメモリセルのデータが入力される。この状態で、センス回路選択信号ＳＡＳ（０，１）がＨｉｇｈになり３２個の選択スイッチ１０４がオンとなると、グローバルデータ線ＧＤＬ０Ｌ〜ＧＤＬ３１Ｌにセクタ１０２−０の３２個のメモリセルのデータが出力される。

一方、非選択セクタ１０２−１〜非選択セクタ１０２−１５においても、図１０に示す列選択アドレス信号ＣＡ０〜ＣＡ７、ＣＢ０〜ＣＢ７の全てが非選択となるので、列選択回路１０１が非選択となり、図８の他のグローバルビット線には、メモリセルのデータが出力されない。

また、センス回路選択信号ＳＡＳ（２，３）、ＳＡＳ（４，５），ＳＡＳ（６，７），ＳＡＳ（８，９）、ＳＡＳ（１０，１１）、ＳＡＳ（１２，１３）およびＳＡＳ（１４，１５）は全てＬｏｗレベルとなり、該当する選択スイッチ１０４がオフとなるので、グローバルデータ線ＧＤＬ０Ｌ〜ＧＤＬ３１Ｌ、ＧＤＬ０Ｒ〜ＧＤＬ３１Ｒは、セクタ１０２−２〜１０２−１５のセンス回路から切り離される。

ここで、図示しないアドレス回路により、グローバルデータ線選択反転信号ＳＥＬＢＬがＬｏｗレベル（選択）、ＳＥＬＢＲがＨｉｇｈレベル（非選択）とされるので、グローバルデータ線ＧＤＬ０Ｌ〜ＧＤＬ３１Ｌにセクタ１０２−０の３２個のメモリセルのデータが読み出され、グローバルデータ線ＧＤＬ０Ｒ〜ＧＤＬ３１Ｒは全て強制的にＬｏｗレベルとなる。従って、ＯＲ回路１０７−０〜１０７−３１を介してセクタ１０２−０の３２個のメモリセルのデータが出力端子ＯＵＴ０〜ＯＵＴ３１に出力される。

なお、本実施形態では、出力ビット０〜３１の配置の順番は、図７の配置とは異なり、左側のセクタと、右側のセクタとで、同じ順番にしている。このように配置することで、配置の容易性が増す。デメリットとしては、ＯＲ回路１０７−０〜１０７−３１へ入力される組の配線、グローバルデータ線ＧＤＬ０ＬとＧＤＬ０Ｒ、ＧＤＬ１ＬとＧＤＬ１Ｒ、・・・・、ＧＤＬ３１ＬとＧＤＬ３１Ｒの配線長（寄生容量）に差が生じる懸念があるが、ＯＲ回路１０７−０〜１０７−３１の配置場所を最適化することにより、等価に近づけることが可能である。

本実施形態によれば、センス回路の出力を制御する選択スイッチに接続されるグローバルデータ線を分割して配線容量等の寄生容量を削減し、さらに、このグローバルデータ線の信号を高速動作が可能なＯＲ回路に入力することで、高速動作を実現することができる。さらに、センス回路１０３（０，１）を、セクタ０とセクタ１の共有のセンス回路とし、センス回路１０３（２，３）を、セクタ２とセクタ３の共有のセンス回路とすることにより、センス回路の数を削減することができ、面積の縮小化を達成することができる。さらに、グローバルデータ線をセクタの上に配置することにより、配線容量および配線領域を削減することができ、高速で、かつ面積の縮小された大容量メモリを提供することができる。

＜第９実施形態＞
図９はこの発明の第９実施形態であるメモリの構成を示す回路図である。本実施形態（図９）は、上記第２実施形態（図２）を２セット設けたものである。本実施形態では、セクタ１０２−０とセクタ１０２−１の出力先を共有のセンス回路１０３（０，１）とし、セクタ１０２−２とセクタ１０２−３の出力先を共有のセンス回路１０３（２，３）とし、セクタ１０２−４とセクタ１０２−５の出力先を共有のセンス回路１０３（４，５）とし、セクタ１０２−６とセクタ１０２−７の出力先を共有のセンス回路１０３（６，７）としている。センス回路１０３（０，１）、センス回路１０３（２，３）、センス回路１０３（４，５）、センス回路１０３（６，７）の出力先であるグローバルデータ線ＧＤＬ（０，１）、ＧＤＬ（２，３）、ＧＤＬ（４，５）、ＧＤＬ（６，７）の各信号は、ＯＲ回路１０６に入力され、ＯＲ回路１０６の出力信号が出力端子ＯＵＴに出力される。

第２実施形態では、ＯＲ回路として２入力のＯＲ回路を用いたが、本実施形態のように、４入力のＯＲ回路１０６を用いると、ＯＲ回路の削減が可能となる。すなわち、センス回路の削減およびＯＲ回路の削減が達成できる。

次に、本実施形態の動作を説明する。図示しない行アドレスと列アドレスにより、セクタ１０２−０の１つのメモリセルが選択されて、セクタ１０２−０のメモリセルのデータがグローバルビット線ＧＢＬを介してセンス回路１０３（０，１）に入力される。一方、非選択セクタ１０２−１は、図１０に示す列選択アドレス信号ＣＡ０〜ＣＡ７、ＣＢ０〜ＣＢ７の全てが非選択となるので、列選択回路１０１が非選択となり、グローバルビット線ＧＢＬには、メモリセルのデータが出力されない。このため、センス回路１０３（０，１）には、セクタ１０２−０のデータが入力される。また、センス回路選択信号ＳＡＳ（０，１）がＨｉｇｈになりセンス回路１０３（０，１）が選択されるので、グローバルデータ線ＧＤＬ（０，１）にセクタ１０２−０のメモリセルのデータが読み出される。一方、センス回路選択信号ＳＡＳ（２，３）、ＳＡＳ（４，５）、ＳＡＳ（６，７）はＬｏｗレベルとなり、センス回路１０３（２，３）、センス回路１０３（４，５）、センス回路１０３（６，７）は非選択となるので、図示しない設定手段により、センス回路１０３（２，３）、センス回路１０３（４，５）、センス回路１０３（６，７）の各出力信号は強制的にＬｏｗレベルとされ、グローバルデータ線ＧＤＬ（２，３）、グローバルデータ線ＧＤＬ（４，５）、グローバルデータ線ＧＤＬ（６，７）は全てＬｏｗレベルとなる。従って、ＯＲ回路１０６は、セクタ１０２−０のメモリセルのデータを出力する。

本実施形態によれば、センス回路の出力信号を、選択スイッチを介さないで、直接高速動作が可能なＯＲ回路に入力することで、高速動作を実現することができる。さらに、センス回路１０３（０，１）を、セクタ１０２−０とセクタ１０２−１の共有のセンス回路とし、センス回路１０３（２，３）を、セクタ１０２−２とセクタ１０２−３の共有のセンス回路とし、センス回路１０３（４，５）を、セクタ１０２−４とセクタ１０２−５の共有のセンス回路とし、センス回路１０３（６，７）を、セクタ１０２−６とセクタ１０２−７の共有のセンス回路とすることにより、センス回路の数を削減することができ、面積の縮小化を達成することができる。さらに、センス回路１０３（０，１）、センス回路１０３（２，３）、センス回路１０３（４，５）、センス回路１０３（６，７）の各出力信号を、４入力のＯＲ回路に入力することで、ＯＲ回路の削減とともに、ＯＲ回路の段数も削減することができ、さらなる面積削減と高速化を達成することができる。

＜他の実施形態＞
以上、この発明の第１〜第９実施形態を説明したが、この発明には他の実施形態が考えられる。例えば次の通りである。

（１）上記第５〜第８実施形態（図５〜図８）では、論理回路としてＯＲ回路を使用したが、第３〜第４実施形態（図３〜図４）のように、論理回路としてＡＮＤ回路を使用してもよい。

（２）上記第６〜第８実施形態（図６〜図８）において、読み出し対象であるメモリセルを含まないセクタを非選択セクタとし、この非選択セクタでは、図１０に示す列選択アドレス信号ＣＡ０〜ＣＡ７、ＣＢ０〜ＣＢ７の全てを非選択とした。しかし、これは、一例であり、読み出し対象であるメモリセルを含まないセクタを非選択とせずに、当該セクタからセンス回路に何等かのメモリセルのデータを読み出すようにしてもよい。この場合、当該セクタのために設けられたセンス回路のセンス回路選択スイッチ１０４がオフしているので、データがグローバルデータ線に読み出されることはない。この場合には、センス回路選択信号にアドレスを割り付けることで、センス回路に読み出されたメモリセルのデータを、順次センス回路選択信号を切り替えて読み出す、いわゆるページモード読出しが可能となる。

（３）上記第２、第４、第６〜第８実施形態（図２、図４、図６〜図８）では、２つのセクタ毎に１つのセンス回路を設けたが、この実施形態に限らず、複数のセクタ毎に１つのセンス回路を設けてもよい。たとえば、４つのセクタのグローバルビット線を１つのセンス回路の入力端子に共通接続すれば、４つのセクタに１つのセンス回路を設けることとなり、センス回路の面積を削減することができる。この場合において、４つのセクタを共通接続するグローバルビット線をセクタの上部に配置すると、配線領域を削減することができ、面積縮小に効果的である。

（４）上記第２、第４および第８実施形態（図２、図４および図８）では、論理回路（ＯＲ回路あるいはＡＮＤ回路）が１段にて構成された。また、上記第１、第３、第５および第７実施形態（図１、図３、図５および図７）では、論理回路（ＯＲ回路あるいはＡＮＤ回路）が１段目と２段目の２段にて構成された。また、上記第６実施形態（図６）では、論理回路（ＯＲ回路あるいはＡＮＤ回路）が１段目、２段目および３段目の３段にて構成された。しかし、論理回路の段数を３段以上としてもよい。

（５）上記各実施形態では、ローカルビット線は第１層目のメタル配線層、グローバルデータ線ＧＤＬは第２層目のメタル配線層とした。しかし、重要なのは、グローバルデータ線ＧＤＬがローカルビット線の上層部に配置されることであり、グローバルデータ線ＧＤＬがローカルビット線の間に他の層の配線があっても問題ない。例えば、適用されるプロセスに応じて、ローカルビット線を第２層目のメタル配線層、グローバルデータ線ＧＤＬを第４層目のメタル配線層としてもよい。

（６）上記各実施形態において、メモリセルは、１トランジスタ／セルで構成されるフラッシュメモリセルであった。しかし、他のメモリセル、例えば、２トランジスタ／セルで構成されるＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、あるいは、ビット線と反転ビット線を有するＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏａｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ ）でも同様の構成が可能である。

１００……メモリセルアレイ、１０１……列選択回路、１０２−０〜１０２−１５……セクタ、１０３……センス回路、１０４……ＣＭＯＳ選択スイッチ、１０５……ＮＭＯＳ選択トランジスタ、１０６，１０７，１０８，１０９……ＯＲ回路、２０６……ＡＮＤ回路。

Claims (18)

1. メモリセルアレイおよび選択回路を各々有する複数のセクタと、
   前記複数のセクタの出力信号を各々増幅して出力する複数のセンス回路と、
   前記複数のセンス回路をそれぞれ選択あるいは非選択とし、非選択とするセンス回路の出力信号を固定レベルに設定する設定手段と、
   前記複数のセンス回路の各出力信号の論理演算結果を出力する論理回路と
   を有することを特徴とする半導体記憶装置。
2. 前記複数のセンス回路の各々には、前記複数のセクタの少なくとも２つのセクタの出力信号が入力されることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記論理回路は、ＯＲ回路であり、前記設定手段は、非選択の前記センス回路の出力信号をＬｏｗレベルに固定することを特徴とする請求項１または２に記載の半導体記憶装置。
4. 前記論理回路は、ＡＮＤ回路であり、前記設定手段は、非選択の前記センス回路の出力信号をＨｉｇｈレベルに固定することを特徴とする請求項１または２に記載の半導体記憶装置。
5. 前記複数のセクタは、少なくとも２つ以上が第１の方向に配置され、さらに、前記論理回路の出力信号線は、前記第１の方向に配線されることを特徴とする請求項１〜４のいずれか１の請求項に記載の半導体記憶装置。
6. 前記論理回路の出力信号線は前記複数のセクタの少なくとも１つ以上のセクタの上層部に配線されることを特徴とする請求項１〜５のいずれか１の請求項に記載の半導体記憶装置。
7. メモリアレイと選択回路とを含む複数のセクタと、
   前記複数のセクタの出力信号を増幅して出力する複数のセンス回路と、
   前記複数のセンス回路の出力端子と複数のグローバルデータ線を各々介して接続された複数の論理回路を最下位階層とし、各階層間がグローバルデータ線を介して接続されており、最下位以上の各階層の論理回路が１つ下の階層の複数の論理回路の論理演算結果を使用した論理演算を行う階層化された論理回路群と、
   前記複数のセンス回路をそれぞれ選択あるいは非選択とし、非選択の前記センス回路の出力信号を固定レベルに設定する設定手段と
   を具備することを特徴とする半導体記憶装置。
8. 前記センス回路の入力端子に、前記複数のセクタの少なくとも２つのセクタの出力信号が共通接続されることを特徴とする請求項７に記載の半導体記憶装置。
9. 前記論理回路はＯＲ回路であり、前記設定手段は、前記非選択のセンス回路の出力信号をＬｏｗレベルとすることを特徴とする請求項７または８に記載の半導体記憶装置。
10. 前記論理回路はＡＮＤ回路であり、前記設定手段は、前記非選択のセンス回路の出力信号をＨｉｇｈレベルとすることを特徴とする請求項７または８に記載の半導体記憶装置。
11. 前記複数のセクタは、少なくとも２つ以上が第１の方向に配置され、さらに、前記グローバルデータ線のうちの１本または複数本のグローバルデータ線は、前記第１の方向に配線されることを特徴とする請求項７〜１０のいずれか１の請求項に記載の半導体記憶装置。
12. 前記グローバルデータ線における１本または複数本のグローバルデータ線は、前記複数のセクタの少なくとも１つ以上のセクタの上層部に配線されることを特徴とする請求項７〜１１のいずれか１の請求項に記載の半導体記憶装置。
13. メモリセルアレイおよび選択回路を各々有する複数のセクタと、
    前記複数のセクタの出力信号を増幅して出力する複数のセンス回路と、
    各階層間がグローバルデータ線を介して接続されており、最下位以上の各階層の論理回路が１つ下の階層の複数の論理回路の論理演算結果を使用した論理演算を行う階層化された論理回路群と、
    前記論理回路群における最下位階層の複数の論理回路の入力端子に接続された複数のグローバルデータ線に対して各々設けられ、前記複数のセクタを分割した所定個数のセクタのうち読み出し対象であるセクタの出力信号を増幅するセンス回路の出力端子を当該グローバルデータ線に接続する複数の選択スイッチと、
    前記最下位階層の複数の論理回路の入力端子に接続された複数のグローバルデータ線のうち前記複数のセンス回路のいずれも接続されないグローバルデータ線を固定レベルに設定する設定手段と
    を具備することを特徴とする半導体記憶装置。
14. 前記センス回路の入力端子には、前記複数のセクタの少なくとも２つのセクタの出力信号線が共通接続されることを特徴とする請求項１３に記載の半導体記憶装置。
15. 前記論理回路はＯＲ回路であり、前記設定手段は、前記複数のセンス回路のいずれも接続されないグローバルデータ線をＬｏｗレベルとすることを特徴とする請求項１３または１４に記載の半導体記憶装置。
16. 前記論理回路はＡＮＤ回路であり、前記設定手段は、前記複数のセンス回路のいずれも接続されないグローバルデータ線をＨｉｇｈレベルとすることを特徴とする請求項１３または１４に記載の半導体記憶装置。
17. 前記複数のセクタは、少なくとも２つ以上が第１の方向に配置され、さらに、前記グローバルデータ線における１本または複数本のグローバルデータ線は、前記第１の方向に配線されることを特徴とする請求項１３〜１６のいずれか１の請求項に記載の半導体記憶装置。
18. 前記グローバルデータ線における１本または複数本のグローバルデータ線は、前記複数のセクタの少なくとも１つ以上のセクタの上層部に配線されることを特徴とする請求項１３〜１７のいずれか１の請求項に記載の半導体記憶装置。

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