JP2019033327A - 半導体集積回路 - Google Patents

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Abstract

【課題】低消費電力化が可能でかつ高速な書込みおよび読み出しが可能な半導体集積回路を提供する。【解決手段】半導体集積回路は、第１配線１２１〜１２ｍと、第１配線と交差する第２配線１６１、１６２と、第１配線と交差する第３配線１６３〜１６ｎ＋２と、第１配線と第２配線との交差領域に配置された第１メモリ素子１０と、第１配線と第３配線との交差領域に配置された第２メモリ素子と、第１配線に接続された第１書込み制御回路と、第２配線１６１に接続され第１電位ＶＤＤを供給する書込み回路３０ａと、第２配線の他の１本に接続され第１電位よりも低い第２電位ＶＳＳを供給する書込み回路３０ｂと、第３配線のそれぞれに接続されたＳＲＡＭセル３５１〜３５ｎと、第１配線のそれぞれに接続されたｍ個の入力端子と、出力端子と、を有し、入力信号に応じてｍ個の入力端子のうちの一つを出力端子に接続する選択回路２２０と、を備えている。【選択図】図４

Description

本発明の実施形態は、半導体集積回路に関する。
近年、フィールドプログラマブルゲートアレイ（以下、ＦＰＧＡ(Field Programmable Gate Array)ともいう）に代表されるようなリコンフィギャラブルな半導体集積回路が注目されている。ＦＰＧＡは、論理ブロックで基本的な論理情報を実現し、論理ブロック間の接続をスイッチブロックで切り換える。これによって、ＦＰＧＡは、利用者が任意の論理機能を実現することができる。論理ブロックの論理情報や接続を切り換えるスイッチブロックのデータはコンフィグレーションメモリ(Configuration Memory)に格納され、このデータに基づいて任意の論理機能が実現される。コンフィグレーションメモリは大きく分けて２つの回路で用いられる。すなわち、配線接続を切り替えるためのマルチプレクサ回路（以下、ＭＵＸ(Multiplexor)回路ともいう）の選択情報と、任意の論理を実現するためのルックアップテーブル回路（以下、ＬＵＴ(Look Up Table)回路ともいう）の論理情報である。
コンフィグレーションメモリの情報を不揮発性にすることで不揮発性ＦＰＧＡが実現される。不揮発性にすることで、ＦＰＧＡ起動時に外部メモリからデータを読み込む必要がなくなり、ＦＰＧＡの瞬時な起動やＦＰＧＡの未使用時の電源遮断による低消費電力化などの機能が実現される。
一方、ＬＵＴ回路に用いられるコンフィグレーションメモリは、小規模なＲＡＭ（Random Access Memory）としても活用することができる。このＬＵＴ回路で形成されるＲＡＭ（以下ＬＵＴ−ＲＡＭともいう）は、クロックタイミングに関わらず非同期にアクセスしてデータを扱え、高速な書込みや読み出しが可能になる特徴を有する。
しかし、ＬＵＴ回路のコンフィグレーションメモリを不揮発性にすると、不揮発性メモリの書込み消去に時間がかかるため、ＬＵＴ−ＲＡＭとして用いることが困難になる。特にコンフィグレーションメモリとしてアンチヒューズデバイスのような１回書込み可能なメモリを用いると書込み消去が必要なＬＵＴ−ＲＡＭとして用いることはできない。
米国特許出願公開第２０１４／０２５４２３２号明細書
本実施形態は、低消費電力化が可能でかつ高速な書込みおよび読み出しが可能な半導体集積回路を提供する。
本実施形態による半導体集積回路は、ｍ（ｍ≧１）本の第１配線と、前記第１配線のそれぞれと立体的に交差する少なくとも２本の第２配線と、前記第１配線のそれぞれと立体的に交差するｎ（ｎ≧１）本の第３配線と、前記第１配線と前記第２配線との交差領域に配置され、対応する第１配線に接続された第１端子と、対応する第２配線に接続された第２端子とを有する第１メモリ素子と、前記第１配線と前記第３配線との交差領域に配置され、対応する第１配線に接続された第３端子と、対応する第３配線に接続された第４端子とを有する第２メモリ素子と、前記第１配線に接続された第１書込み制御回路と、前記第２配線のうちの１本に接続され第１電位を供給する第１回路と、前記第２配線のうちの他の１本に接続され前記第１電位よりも低い第２電位を供給する第２回路と、前記第３配線のそれぞれに接続されたＳＲＡＭセルと、前記第１配線のそれぞれに接続されたｍ個の入力端子と、出力端子と、を有し、入力信号に応じて前記ｍ個の入力端子のうちの一つを前記出力端子に接続する選択回路と、を備えている。
一般的なＦＰＧＡの構成を示す図。 ＭＵＸ回路の一例を示す回路図。 ＳＲＡＭの一例を示す回路図。 第１実施形態による半導体集積回路を示す図。 図５Ａ，５Ｂはそれぞれ、メモリ素子の具体例を示す図。 図６Ａ、６Ｂはそれぞれ、書込み回路の具体例を示す図。 第１実施形態の半導体集積回路におけるメモリ素子の書込みを説明する図。 第１実施形態における不揮発性ＬＵＴ動作を説明する図。 第１実施形態におけるＬＵＴ−ＲＡＭ動作を説明する図。 第２実施形態による半導体集積回路を示す図。 第３実施形態による半導体集積回路を示す図。 ＮＡＮＤゲートの一具体例を示す回路図。 第４実施形態による半導体集積回路を示す図。 第５実施形態による半導体集積回路を示す図。 第６実施形態による半導体集積回路を示す図。 第７実施形態による半導体集積回路を示す図。
実施形態について説明する前に、本発明の実施形態に至った経緯について説明する。
まず、一般的なＦＰＧＡの構成について説明する。図１に示すように、一般に、ＦＰＧＡ１００は、アレイ状に配置された複数の基本ブロック１１０を有している。各基本ブロック１１０は、隣接する基本ブロック１１０と配線で接続される。各基本ブロック１１０は、論理ブロック１２０と、スイッチブロック１３０と、を備えている。論理ブロック１２０は論理演算を行うブロックであり、その基本構成は真理値表を実装したルックアップテーブル（以下、ＬＵＴともいう）を用いて行う。各スイッチブロック１３０は、隣接する基本ブロック１１０に接続される配線の接続／非接続を制御し、任意の方向へ信号を伝達することを可能にする。また、各スイッチブロック１３０は、このスイッチブロック１３０が含まれる基本ブロック１１０に属する論理ブロック１２０との接続も行う。論理ブロック１２０およびスイッチブロック１３０はともにプログラマブル論理回路、すなわちコンフィグレーションメモリに記憶されたデータに基づいて接続の制御を行うことができる。
論理ブロック１２０内で用いられるＬＵＴ回路２００の一例を図２に示す。図２では例として３入力１出力のＬＵＴ回路２００を示す。このＬＵＴ回路２００は、演算結果として出力される論理値を格納する８個のメモリセル２１０１〜２１０８と、入力信号ＩＮ１，ＩＮ２，ＩＮ３の値に従って８個のメモリセル２１０１から２１０８の値から一つを選択出力するＭＵＸ回路２２０とを備えている。
このＭＵＸ回路２２０は、第１段に配置された８個のトランスファーゲート２２１１〜２２１８およびインバータ２２２と、第２段に配置された４個のトランスファーゲート２２３１〜２２３４およびインバータ２２４と、第３段に配置された２個のトランスファーゲート２２５１、２２５２およびインバータ２２６と、を有している。インバータ２２２は入力端子に入力信号ＩＮ１を受け、インバータ２２４は入力端子に入力信号ＩＮ２を受け、インバータ２２６は入力端子に入力信号ＩＮ３を受ける。
トランスファーゲート２２１ｉ（ｉ＝１，・・・８）は、入力端子がメモリ２１０ｉに接続され、ｉが奇数の場合は、ｐチャネルトランジスタのゲートに入力信号ＩＮ１を受け、ｎチャネルトランジスタのゲートがインバータ２２２の出力信号を受ける。また、ｉが偶数の場合は、ｎチャネルトランジスタのゲートに入力信号ＩＮ１を受け、ｐチャネルトランジスタのゲートがインバータ２２２の出力信号を受ける。
トランスファーゲート２２３ｉ（ｉ＝１，・・・，４）は、入力端子がトランスファーゲート２２１２ｉ−１の出力端子およびトランスファーゲート２２１２ｉの出力端子に接続され、ｉが奇数の場合は、ｐチャネルトランジスタのゲートが入力信号ＩＮ２を受け、ｎチャネルトランジスタのゲートがインバータ２２４の出力信号を受ける。また、ｉが偶数の場合は、ｎチャネルトランジスタのゲートに入力信号ＩＮ１を受け、ｐチャネルトランジスタのゲートがインバータ２２２の出力信号を受ける。
トランスファーゲート２２５ｉ（ｉ＝１，２）は、入力端子がトランスファーゲート２２３２ｉ−１の出力端子およびトランスファーゲート２２３２ｉの出力端子に接続され、ｐチャネルトランジスタのゲートが入力信号ＩＮ３受け、ｎチャネルトランジスタのゲートがインバータ２２６の出力信号を受ける。トランスファーゲート２２５１および２２５２の出力端子がＭＵＸ回路２２０の出力端子に接続される。
図２ではＭＵＸ回路２２０を、トランスファーゲートを用いて構成する例を示しているが、ＣＭＯＳゲートなど他の要素を用いて構成しも構わない。メモリセル２１０１〜２１０８には、入力信号ＩＮ１，ＩＮ２，ＩＮ３の値に応じた論理演算の値が格納される。例えば３入力であれば、場合の数は２３＝８通りであり、８個のメモリセル２１０１〜２１０８にそれぞれの値を格納することで演算を行う。なお、この図２に示すＭＵＸ回路２２０は３つの入力信号に応じた２３（＝８）個の入力端子を有し、これらの入力端子にそれぞれメモリセルが接続されていたが、入力信号がｎ（ｎ≧１）であれば、ＭＵＸ回路の入力端子は２ｎ個となり、それぞれの入力端子にメモリセルが接続される。
メモリセル２１０として通常用いられるＳＲＡＭセルの最小構成の回路を図３に示す。このメモリセル２１０は、ｐチャネルトランジスタ２１１およびｎチャネルトランジスタ２１２からなる第１インバータと、ｐチャネルトランジスタ２１３およびｎチャネルトランジスタ２１４からなる第２インバータと、ｎチャネルトランジスタ２１５、２１６とを備えている。第１インバータの入力端子と第２インバータの出力端子が接続され、第１インバータの出力端子と第２インバータの入力端子が接続される。すなわち第１および第２インバータはクロスカップリングされる。また、トランジスタ２１５のソースおよびドレインの一方が第１インバータの入力端子に接続され、トランジスタ２１６のソースおよびドレインの一方が第２インバータの入力端子に接続される。
メモリセル２１０に図３に示すＳＲＡＭセルを用いた場合、図２に示すＬＵＴ回路２００は８ビットの容量を持つＬＵＴ−ＲＡＭとしても使うことができる。メモリセルに不揮発性メモリやワンタイムメモリを用いた場合、ＦＰＧＡを不揮発性化することが出来るため、起動時に必要な外付けＲＯＭが不要であること、および待機時に電源遮断ができるようになる等のなどの低消費電力化が可能になる利点が得られる。しかし、書込み消去時間や書換え回数の制限により、高速な書込みおよび読み出しができず、ＬＵＴ回路をＬＵＴ−ＲＡＭとして使うことが難しくなる。そこで、本発明者達は、鋭意研究に努め、低消費電力化が可能でかつ高速な書込みおよび読み出しが可能な半導体集積回路を見出した。これを以下の実施形態として説明する。
（第１実施形態）
第１実施形態による半導体集積回路を図４に示す。この半導体集積回路は、ＬＵＴ回路であって、ｍ（ｍ≧２）行（ｎ＋２）（ｎ≧１）列に配置されたメモリ素子１０を有するクロスバーアレイ１と、書込み用のトランジスタ２０１〜２０ｍと、書込み回路３０ａ、３０ｂと、ＳＲＡＭセル３５１〜３５ｎと、ＭＵＸ回路２２０と、を備えている。
クロスバーアレイ１は、行配線１２１〜１２ｍと、行配線１２１〜１２ｍにそれぞれ立体的に交差する列配線１６１〜１６ｎ＋２とを更に備えている。ここで、「配線Ａと配線Ｂが立体的に交差する」とは、配線Ａと配線Ｂは互いに異なる層に配置され、上方から見たときに交差していることを意味する。
メモリ素子１０は、行配線１２ｉ（ｉ＝１，・・・，ｍ）と列配線１６ｊ（ｊ＝１，・・・，（ｎ＋２））との交差領域にそれぞれ配置される。メモリ素子１０はそれぞれ第１端子および第２端子を有し、第１端子は対応する行配線に接続され、第２端子は対応する列配線に接続される。
行配線１２ｉ（ｉ＝１，・・・，ｍ）は、一端がトランジスタ２０ｉのソースおよびドレインの一方に接続され、他端がＭＵＸ回路の複数の入力端子の一つに接続される。列配線１６１、１６２はそれぞれ一端が書込み回路３０ａ、３０ｂに接続され、列配線１６ｊ（ｊ＝３，・・・、（ｎ＋２））は一端がＳＲＡＭセル３５ｊ−２に接続される。書込み回路３０ａの他端は電源電圧ＶＤＤに接続され、書込み回路３０ｂの他端は接地電源ＶＳＳに接続される。
ＭＵＸ回路２２０は、入力信号ＩＮ１〜ＩＮｋ（ｋ≧１）に応じて複数の入力端子の一つを選択し、この選択した入力端子に入力される信号を出力端子から出力する。すなわち、ＭＵＸ回路２２０は、入力信号ＩＮ１〜ＩＮｋ（ｋ≧１）に応じて複数の入力端子の一つを出力端子に接続する選択回路となっている。
メモリ素子１０の定常状態は高抵抗状態（ＯＦＦ状態）であり、一つの行配線に接続される複数のメモリ素子１０のうち高々１つのメモリ素子に書込みが行われて低抵抗状態（ＯＮ状態）になる。
トランジスタ２０ｉ（ｉ＝１，・・・，ｍ）は、書込み電圧が行方向から印加される場合には、例えばｐチャネルＭＯＳトランジスタが用いられる。メモリ素子の書込み電圧がロジック回路の電源電圧ＶＤＤよりも高い場合、このｐチャネルトランジスタはゲート絶縁膜厚が厚い高電圧トランジスタであることが信頼性の面で望ましい。書込み用トランジスタ２０１〜２０ｍは、クロスバーアレイ１の書込み行制御回路を構成する。
行配線１２１〜１２ｍの本数ｍはＭＵＸ回路２２０の選択される場合の数、すなわちＬＵＴの入力信号の個数をｋとすると、基本的には２ｋ本である。その場合、列配線１６１〜１６ｎ＋２の最小本数は、２＋２ｋであり、２ｋ個のＳＲＡＭセル３５１〜３５ｎと、書込み回路３０ａ、３０ｂに接続される。ただし、ＳＲＡＭセルにリダンダンシを持たせる場合や、一つのＳＲＡＭセルの値を複数のＭＵＸ回路の入力端子に用いる場合は、行配線１２１〜１２ｍの本数ｍは２ｋ本から変わることもあり得る。２端子メモリ素子１０を用いたクロスバーアレイ１はＣＭＯＳトランジスタで形成する複数のマルチプレクサに比べて面積が圧倒的に小さい。このため、本実施形態のＬＵＴ回路を構成するのに有利である。なお、図４においては、書込み回路３０ａ、３０ｂはそれぞれ列配線１６１、１６２に接続されていたが、列配線１６３〜１６ｎ＋２のうちのいずれかに接続されていても良い。例えば、書込み回路３０ａが列配線１６２に接続され、書込み回路３０ｂが列配線１６４に接続されてもよい。この場合、ＳＲＡＭセル３５１が例えば列配線１６１に接続され、ＳＲＡＭセル３５２が例えば列配線１６３に接続され、ＳＲＡＭセル３５３〜３５ｎが例えば列配線１６４〜１６ｎ＋２に接続される。
（メモリ素子）
次に、２端子メモリ素子１０の第１具体例を図５Ａに示す。この第１具体例のメモリ素子１０は、ＭＯＳトランジスタのゲート破壊を用いるもので、１回書込み可能（ＯＴＰ(One Time Programmable)）メモリである。このＭＯＳトランジスタは、半導体層４１に離間して配置されたソース４２ａおよびドレイン４２ｂと、ソース４２ａとドレイン４２ｂとの間のチャネル４２ｃとなる半導体層の領域上に配置されたゲート絶縁層４３と、ゲート絶縁層４３上に配置されたゲート電極４４（ゲート１４ともいう）と、ソース４２ａに接続された端子４５ａと、ドレインに接続された端子４５ｂと、ゲート４４に接続された端子４５ｃと、を備えている。
このメモリ素子１０においては、通常状態はゲート４４とソース４２ａとの間およびゲート４４とドレイン４２ｂとの間はゲート絶縁層４３が存在しており、高抵抗状態である。書込み時は、端子４５ｃと端子４５ａとの間および端子４５ｃと端子４５ｂとの間に書込み電圧Ｖｐｒｏｇを印加し、ゲート絶縁層４３を破壊することで、ゲート４４と、ソース４２ａおよびドレイン４２ｂのうちの少なくとも一方との間を導通させる。ここでは、書込み時に、端子４５ａと端子４５ｂを電源に接続したが、端子４５ａと端子４５ｂのうちの一方の端子に電源を接続してもよい。また、書込み電圧Ｖｐｒｏｇを印加する際は、高電圧は、ゲート４４に印加してもよいし、ソース４２ａまたはドレイン４２ｂに印加してもよい。しかし、ソース４２ａまたはドレイン４２ｂに高電圧を印加する場合は半導体層４１へのリークが発生することや、ソース４２ａと半導体層４１との間の接合またはドレイン４２ｂと半導体層４１との間の接合の破壊が生じる可能性がある。このため、ゲート４４、すなわち端子４５ｃに高電圧を印加する方が好ましい。すなわち、図４に示すＬＵＴ回路においては、行配線にゲート４４を接続する方が好ましい。
メモリ素子１０の第２具体例を図５Ｂに示す。この第２具体例のメモリ素子１０は、ＣＭＯＳの配線層に作製可能な抵抗変化型のメモリ素子であって、下部電極４６と上部電極４８との間に抵抗変化層４７が挟まれた構造を有している。上部電極４８および下部電極４６は、例えば、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ａｌ、Ｃｕ、Ｎｉ、Ａｕ、Ａｇ、ドープされたＳｉ、ポリＳｉ、およびアモルファスＳｉの群から選択された一つの金属、上記金属の合金、または上記金属の化合物などが用いられる。上部電極４８と下部電極４６は、それぞれ同じものでも、異なるものでもよい。抵抗変化層４７は通常、絶縁体、例えば、ＳｉＯ２、ＴｉＯ２、Ｔａ２Ｏ５、ＨｆＯ２、ＺｒＯ２、またはＡｌ２Ｏ３などやそれらの積層膜が用いられる。この抵抗変化層４７は、下部電極４６と上部電極４８との間に電圧を印加するかまたは電流を流すことで抵抗変化層中に導電性フィラメントを生成したり消滅させたりすることで抵抗変化を起こす。なお、抵抗変化型のメモリ素子にはＯＮ状態またはＯＦＦ状態の変化を電圧の方向で変えるバイポーラ型と、電圧方向は一定で電圧の値で変えるユニポーラ型があるが、本実施形態ではユニポーラ型を主に考える。バイポーラ型に対応する回路については後半で述べる。
（書込み回路）
書込み回路３０ａ，３０ｂの第１具体例を図６Ａに示す。この第１具体例の書込み回路３０は、カットオフトランジスタ５１と、ｎチャネルトランジスタ５２と、ｐチャネルトランジスタ５３，５４と、インバータ５５と、を備えている。カットオフトランジスタ５１は、ソースおよびドレインの一方が電源ＶＤＤまたは接地電源ＶＳＳに接続され、他方がインバータ５５の入力端子に接続され、ゲートにカットオフ信号を受ける。なお、カットオフトランジスタ５１のソースおよびドレインの一方は、書込み回路３０の入力端子となる。すなわち、書込み回路３０の入力端子は電源ＶＤＤまたは接地電源ＶＳＳに接続される。
トランジスタ５４，５３，５２は直列に接続された直列回路を形成する。この直列回路の一端は電源ＶＤＤに接続され、他端が接地電源ＶＳＳに接続される。トランジスタ５４はゲートにイネーブル信号を受ける。トランジスタ５３，５２はインバータを形成し、このインバータは、入力端子が書込み回路３０ａまたは書込み回路３０ｂを選択する選択列配線１８に接続され、出力端子がインバータ５５の入力端子に接続される。インバータ５５の出力端子は書込み回路３０に対応する列配線１６に接続される。行配線１２と列配線１６との交差領域にメモリ素子１０が配置される。
次に、この第１具体例の書込み回路３０の動作について説明する。通常動作時はカットオフ信号にトランジスタ５１がＯＮとなる電圧を与え、書込み回路３０の入力端子に電源電位ＶＤＤまたは接地電位ＶＳＳを与え、インバータ５５により反転された信号がクロスバーアレイ１の列配線１６に供給される。
メモリ素子１０への書込み時は、カットオフ信号にトランジスタ５１がＯＦＦになる信号を与え、イネーブル信号に接地電位ＶＳＳ、すなわち接続されるトランジスタ５４をＯＮにする。列選択線１８に接地電位ＶＳＳが与えられる場合は、クロスバーアレイ１の列配線１６に接地電位ＶＳＳが出力され、行配線１２に与えられる書込み電位Ｖｐｒｏｇと接地電位ＶＳＳとの電位差（＝Ｖｐｒｏｇ−ＶＳＳ）がメモリ素子１０に与えられ、メモリ素子１０が書き込まれる。列選択線１８に電源電位ＶＤＤが与えられる場合は、クロスバーアレイ１の列配線１６に電源電位ＶＤＤが出力されるが、メモリ素子１０に印加される電位差Ｖｐｒｏｇ−ＶＤＤがメモリ素子１０の書込み電圧に達しないように書込み電位Ｖｐｒｏｇを設定することで、メモリ素子１０への書込みを保護することができる。
第２具体例の書込み回路３０を図６Ｂに示す。この第２具体例の書込み回路３０は、トランスファーゲート５６，５７と、インバータ５８とを備えている。トランスファーゲート５６は、入力端子が列選択線１８に接続され、出力端子がインバータ５８の入力端子に接続される。トランスファーゲート５７は、入力端子が電源ＶＤＤまたは接地電源ＶＳＳに接続され、出力端子がインバータ５８の入力端子に接続される。また、トランスファーゲート５６のｎチャネルトランジスタのゲートおよびトランスファーゲート５７のｐチャネルトランジスタのゲートにイネーブル信号が入力され、トランスファーゲート５６のｐチャネルトランジスタのゲートおよびトランスファーゲート５７のｎチャネルトランジスタのゲートにイネーブル信号が反転されたイネーブル反転信号が入力される。インバータ５８の出力端子は書込み回路３０に対応する列配線１６に接続される。行配線１２と列配線１６との交差領域にメモリ素子１０が配置される。
次に、第２具体例の書込み回路３０の動作について説明する。通常動作時はイネーブル信号を接地電位ＶＳＳに、イネーブル反転信号を電源電位ＶＤＤにすることで、電源電位ＶＤＤまたは接地電位ＶＳＳが選択され、インバータ５８により反転された信号がクロスバーアレイ１の列配線１６に供給される。
メモリ素子１０の書込み時は、イネーブル信号を電源電位ＶＤＤに、イネーブル反転信号を接地電位ＶＳＳにすることで、列選択線１８の信号を選択する。列選択線１８が電源電位ＶＤＤの場合、クロスバーアレイ１の列配線１６には接地電位ＶＳＳが出力され、書込み電位Ｖｐｒｏｇと接地電位ＶＳＳとの差（＝Ｖｐｒｏｇ−ＶＳＳ）がメモリ素子１０に印加され、メモリ素子１０が書き込まれる。列選択線１８に接地電位ＶＳＳが与えられる場合は、クロスバーアレイ１には列配線１６を介して電源電位ＶＤＤが出力されるが、電位差Ｖｐｒｏｇ−ＶＤＤがメモリ素子１０の書込み電圧に達しないように書込み電位Ｖｐｒｏｇを設定することで、メモリ素子１０に書込みを行わないようにすることができる。
図６Ａ、６Ｂに示す第１および第２具体例の書込み回路３０は、書込み後のＯＮ状態のメモリ素子１０の抵抗値はインバータ５５、５８を構成するｎチャネルトランジスタが流すことが出来る電流量に依存する。ＯＮ状態の抵抗値が低い方がＦＰＧＡ動作時の信号遅延に有利であるため、インバータ５５，５８を構成するトランジスタのチャネル幅を大きく取っておく方が、ＦＰＧＡ動作の遅延として有利である。その際、電源電位ＶＤＤまたは接地電位ＶＳＳや、列選択線の信号がインバータ５５，５８を駆動することが難しければ、トランジスタのチャネル幅の異なるインバータを多段に接続することで回避できる。また、電源電位ＶＤＤと接地電位ＶＳＳの信号が反転して出力されることが混乱を生むようであれば、インバータ５５，５８を偶数個にすることで回避できる。なお、図６Ａ、６Ｂは、とも回路構成の具体例を示したもので、これに限定されない。例えば、ｐチャネルトランジスタとｎチャネルトランジスタとを入れ替え、各信号線の電源ＶＤＤと接地電源ＶＳＳの役割を逆にすることで、同様の効果を得ることができる。
（書込み動作）
次に、第１実施形態の半導体集積回路の書込み動作について図７を参照して説明する。
図７はＳＲＡＭセル３５に接続されるメモリ素子１０の書込み動作について説明する図である。ＳＲＡＭセル３５は、ｐチャネルトランジスタ６１およびｎチャネルトランジスタ６２からなる第１インバータと、ｐチャネルトランジスタ６３およびｎチャネルトランジスタ６４からなる第２インバータと、ｎチャネルトランジスタ６５、６６とを備えている。第１インバータの入力端子と第２インバータの出力端子が接続され、第１インバータの出力端子と第２インバータの入力端子が接続される。すなわち第１および第２インバータはクロスカップリングされる。また、トランジスタ６５のソースおよびドレインの一方が第１インバータの入力端子に接続され、トランジスタ６６のソースおよびドレインの一方が第２インバータの入力端子に接続される。トランジスタ６５、６６のゲートはワード線に接続される。トランジスタ６５のソースおよびドレインの他方がビット線６８ａに接続され、トランジスタ６６のソースおよびドレインの他方がビット線６８ｂに接続される。
メモリ素子１０に書込みを行う際には、ＳＲＡＭセル３５が接続されるクロスバーアレイ１の列配線１６を接地電位ＶＳＳにする。これは以下のように行われる。ＳＲＡＭセル３５が接続されるワード線に電源電位ＶＤＤを印加してトランジスタ６５および６６をＯＮし、ＳＲＡＭセル３５に接続されるビット線６８ａ，６８ｂの一方のビット線、例えばビット線６８ａを接地電位ＶＳＳに他方のビット線６８ｂを電源電位ＶＤＤとする。これにより、クロスバーアレイ１の列配線１６には接地電位ＶＳＳが出力され、行配線１２に書込み電位Ｖｐｒｏｇが印加されるので、メモリ素子１０には電位差（＝Ｖｐｒｏｇ−ＶＳＳ）が印加されるとともに、図７において破線の矢印で示す書込み電流が流れ、メモリ素子１０が書き込まれる。
逆に、書込みを行わないメモリ素子１０には、このメモリ素子１０が接続される列配線１６、すなわちＳＲＡＭセル３５が接続されるクロスバーアレイ１の列配線１６を電源電位ＶＤＤになるように設定する。これは以下のように行われる。ＳＲＡＭセル３５が接続されるワード線に電源電位ＶＤＤを印加してトランジスタ６５および６６をＯＮし、ＳＲＡＭセル３５に接続されるビット線６８ａ，６８ｂの一方のビット線、例えばビット線６８ａを電源電位ＶＤＤに他方のビット線６８ｂを接地電位ＶＳＳとする。
このように、メモリ素子１０が接続される列配線１６を電源電位にすることで、メモリ素子１０の第１端子と第２端子の間には電位差Ｖｐｒｏｇ−ＶＤＤが印加される。このとき、上記電位差がメモリ素子１０の書込み電圧に達しないように書込み電位Ｖｐｒｏｇを設定することで、メモリ素子１０に書込みを行わないようにすることができる。書き込み時の電流はインバータを構成するｎチャネルトランジスタ６２または６４とワード線にゲートが接続されるｎチャネルトランジスタ６５または６６を通じて流れるため、書込み後のＯＮ状態の抵抗値はこれらのｎチャネルトランジスタを流れる書込み電流量に依存する。
（不揮発性ＬＵＴ動作）
第１実施形態の半導体集積回路（ＬＵＴ回路）を不揮発性ＬＵＴとして用いる際の動作を図８を参照して説明する。
本実施形態のＬＵＴ回路を不揮発性ＬＵＴとして用いる際には、書込み回路３０ａ、３０ｂが接続される列配線、例えば列配線１６１、１６２に第２端子が接続されるメモリ素子１０に書込みを行うことで実現することができる。この場合、各行配線１２ｉ（ｉ＝１，・・・）に対して、列配線１６１および列配線１６２の一方の列配線に接続されるメモリ素子に書込みを行うが他方の列配線に接続されたメモリ素子１０には書込みを行わない。例えば、図８に示すように、行配線１２１に対しては、列配線１６１に接続されたメモリ素子１０に書込みを行い低抵抗状態にする。しかし、列配線１６２に接続されたメモリ素子１０には書込みを行わず、高抵抗状態にする。図８においては、低抵抗状態のメモリ素子１０を黒丸で、高抵抗状態のメモリ素子１０を白丸で表示している。
このように構成することで、ＶＤＤまたはＶＳＳの固定電位をＬＵＴ回路に与えることができる。この時、ＳＲＡＭセル３５１〜３５ｎに接続されるメモリ素子は書込みを行わず高抵抗状態のままにしておく。これにより、ＬＵＴ回路の論理値は不揮発性化され、電源遮断を行っても瞬時に電源電位ＶＤＤないし接地電位ＶＳＳの論理値をＭＵＸ回路２２０から出力することができる。すなわち、低消費電力化が可能となる。
（ＬＵＴ−ＲＡＭ動作）
第１実施形態の半導体集積回路（ＬＵＴ回路）をＬＵＴ−ＲＡＭとして用いる場合を図９を参照して説明する。
第１実施形態のＬＵＴ回路をＬＵＴ−ＲＡＭとして使う場合は、ＳＲＡＭセル３５１〜３５ｎに対応する列配線１６３〜１６ｎ＋２に接続されたメモリ素子１０に書込みを行う。例えば図９に示すように、列配線１６３に対してこの列配線１６３と行配線１２３に接続されるメモリ素子１０に書込みを行い低抵抗状態にし、列配線１６４に対してこの列配線１６４と行配線１２４に接続されるメモリ素子１０に書込みを行い、低抵抗状態にする。なお、図９では、一つの列配線に接続される複数のメモリ素子のうち一つのメモリ素子に書込みを行ったが、一つの列配線に接続される２つ以上のメモリ素子に書込みを行ってよい。この場合、同一の行配線に接続される複数のメモリ素子のうち、書込みを行うことができるメモリ素子は高々一つである。また、書込み回路３０ａ、３０ｂに対応する列配線１６１、１６２に接続されたメモリ素子１０には、書込みを行わず、高抵抗状態にしておく。
このように構成することにより、ＬＵＴ回路にＳＲＡＭセルを用いることが可能になるため、ＬＵＴ−ＲＡＭとして利用することができる。すなわち、高速な書込みおよび読み出しが可能になる。
以上説明したように、第１実施形態によれば、低消費電力化が可能でかつ高速な書込みおよび読み出しが可能な半導体集積回路を提供することができる。
（第２実施形態）
第２実施形態による半導体集積回路を図１０に示す。この第２実施形態の半導体集積回路は、図４に示す第１実施形態の半導体集積回路（ＬＵＴ回路）において、クロスバーアレイ１の行配線１２ｉ（ｉ＝１，・・・，ｍ）と、この行配線に対応するＭＵＸ回路２２の入力端子との間に保護トランジスタ２１ｉとインバータ２２ｉとを配置した構成を有している。保護トランジスタ２１ｉ（ｉ＝１，・・・，ｍ）は、ソースおよびドレインの一方が対応する行配線１２ｉに接続され、ソースおよびドレインの他方が対応するインバータ２２ｉの入力端子に接続され、ゲートに制御信号を受ける。インバータ２２ｉ（ｉ＝１，・・・，ｍ）は、出力端子が対応する、ＭＵＸ２２０の入力端子に接続される。
図４に示す第１実施形態において、書込み回路３０ａ、３０ｂ、ＳＲＡＭセル３５１〜３５ｎからクロスバーアレイ１を通ってＭＵＸ回路２２０を直接駆動するときに駆動力が足りない場合は、図１０に示す第２実施形態のように、クロスバーアレイ１とＭＵＸ回路２２０との間にインバータ２２１〜２２ｍを挿入して信号を増幅することがある。その際、メモリ書込み電位Ｖｐｒｏｇでインバータが破壊されないように、保護素子としてトランジスタ２１１〜２１ｍをクロスバーアレイ１とインバータ２２１〜２２ｍとの間に直列に挿入する。
保護トランジスタ２１１〜２１ｍのゲート端子は電源電位ＶＤＤないし書込み電位Ｖｐｒｏｇよりも小さい電位を与える。このようにすることで、クロスバーアレイ１を通じてもＭＵＸ回路２２０の駆動力を確保することができる。なお、ＭＵＸ回路２２０がＣＭＯＳロジックをベースに作られる場合は、インバータ２２１〜２２ｍを挿入せず、保護素子を挿入する構成も可能である。
この第２実施形態も第１実施形態と同様に、不揮発性ＬＵＴ動作を行うことが可能になるとともにＬＵＴ−ＲＡＭ動作を行うことが可能となる。これにより、第２実施形態も第１実施形態と同様に、低消費電力化が可能でかつ高速な書込みおよび読み出しが可能な半導体集積回路を提供することができる。
（第３実施形態）
第３実施形態による半導体集積回路を図１１に示す。この第３実施形態の半導体集積回路は、図４に示す第１実施形態の半導体集積回路（ＬＵＴ回路）において、クロスバーアレイ１の行配線１２ｉ（ｉ＝１，・・・，ｍ）と、この行配線に対応するＭＵＸ回路２２の入力端子との間にＮＡＮＤゲート２３ｉを配置した構成を有している。なお、ＮＡＮＤゲート２３ｉ（ｉ＝１，・・・，ｍ）は、一つの入力端子に対応する行配線１２ｉが接続され、他の入力端子にイネーブル信号が入力される。
クロスバーアレイ１の出力端子からＭＵＸ回路を直接駆動するには駆動力が足りない場合に、ＮＡＮＤゲート２３ｉ（ｉ＝１，・・・，ｍ）により信号を増幅する。また、ＮＡＮＤゲート２３ｉ（ｉ＝１，・・・，ｍ）によりメモリ素子１０の書込みの際の高電圧からＭＵＸ回路２２０を保護する。
ＮＡＮＤゲート２３ｉ（ｉ＝１，・・・，ｍ）の一具体例を図１２に示す。この具体例のＮＡＮＤゲート２３は、ｐチャネルトランジスタ２３ａと、ｎチャネルトランジスタ２３ｂと、ｎチャネルトランジスタ２３ｃと、ｐチャネルトランジスタ２３ｄと、を備えている。トランジスタ２３ａと、トランジスタ２３ｂと、トランジスタ２３ｃは、直列に接続される。トランジスタ２３ａおよびトランジスタ２３ｂのそれぞれゲートはクロスバーアレイ１の対応する行配線に接続され、トランジスタ２３ａのドレインおよびトランジスタ２３ｂのドレインは、ＭＵＸ回路２２０の対応する入力端子に接続される。また、トランジスタ２３ｃのゲートとトランジスタ２３ｄのゲートに書込みイネーブル信号を受ける。また、トランジスタ２３ｄのドレインはＭＵＸ回路２２０の対応する入力端子に接続される。すなわち、書込イネーブル信号は、ＮＡＮＤゲート２３の１つのｐチャネルトランジスタ２３ｄのゲート端子およびＶＳＳ電源に近い側のｎチャネルトランジスタ２３ｃのゲート端子に接続される。
メモリ素子１０の書込みの際は、書込みイネーブル信号にＶＳＳ電位を与え、一つのｐチャネルトランジスタ２３ｄをＯＮし、電源に近い側に配置されたｎチャネルトランジスタ２３ｃをＯＦＦにする。これにより、クロスバーアレイ１が接続されるトランジスタ２３ａ、２３ｂのソース、ドレインや、チャネルの電位は電源電位ＶＤＤとなり、クロスバーアレイ１から書き込みの高電圧が印加されても、電源電位ＶＤＤによりトランジスタは保護される。
ＦＰＧＡ動作時には、書込イネーブル信号は電源電位ＶＤＤとする。ＮＡＮＤゲート２３ｉ（ｉ＝１，・・・，ｍ）を用いる場合には、第２実施形態のように、保護トランジスタとインバータを用いる場合に比べて、必要となるトランジスタは増えるものの、使用する電圧が電源電位ＶＤＤと接地電位ＶＳＳという論理電圧で実現することできるメリットがある。これにより、回路を劣化させることなく、クロスバーアレイ１を通じてもＭＵＸ回路２２０の駆動力を確保することができる。なお、このＮＡＮＤゲートをＭＵＸ回路２２０の入力回路として、ＭＵＸ回路２２０を構成することもできる。
この第３実施形態も第１実施形態と同様に、不揮発性ＬＵＴ動作を行うことが可能になるとともにＬＵＴ−ＲＡＭ動作を行うことが可能となる。これにより、第３実施形態も、第１実施形態と同様に、低消費電力化が可能でかつ高速な書込みおよび読み出しが可能な半導体集積回路を提供することができる。
（第４実施形態）
第４実施形態による半導体集積回路を図１３に示す。この第４実施形態の半導体集積回路は、図４に示す第１実施形態の半導体集積回路（ＬＵＴ回路）において、書込み回路３０ａ、３０ｂと、対応する列配線１６１、１６２との間に保護トランジスタ１５１，１５２を配置するとともに、ＳＲＡＭセル３５ｊ（ｊ＝１，・・・，ｎ）と、対応する列配線１６ｊ＋２との間に保護トランジスタ１５ｊ＋２を配置した構成を有している。
メモリ素子の書き込みにメモリ素子１０に高い電圧を印加するが、メモリ素子１０をＯＮ状態からＯＦＦ状態に変化させる際や、ＯＦＦ状態からＯＮ状態に変化した直後の短い時間には、書込み電圧が書込み回路３０ａ、３０ｂやＳＲＡＭセル３５１〜３５ｎに直接印加される。その際、書込み回路３０ａ、３０ｂおよびＳＲＡＭセル３５１〜３５ｎへのダメージを軽減するために、保護トランジスタ１５ｊ（ｊ＝１，・・・，（ｎ＋２））を直列に挿入し、書込み回路３０ａ、３０ｂやＳＲＡＭセル３５１〜３５ｎを保護することができる。保護トランジスタのゲート端子は電源電位ＶＤＤないし書込み電位Ｖｐｒｏｇよりも小さい電位を与える。
この第４実施形態も第１実施形態と同様に、不揮発性ＬＵＴ動作を行うことが可能になるとともにＬＵＴ−ＲＡＭ動作を行うことが可能となる。これにより、第４実施形態も、第１実施形態と同様に、低消費電力化が可能でかつ高速な書込みおよび読み出しが可能な半導体集積回路を提供することができる。
（第５実施形態）
第５実施形態による半導体集積回路を図１４に示す。この第５実施形態の半導体集積回路は、図１０に示す第２実施形態の半導体集積回路（ＬＵＴ回路）において、書込み用トランジスタ２０１〜２０ｍおよび書込み回路３０ａ、３０ｂを削除し、書込み行制御回路３００と、書込み列制御回路３１０と、保護トランジスタ１５１〜１５ｎ＋２と、トランスファーゲート１１１〜１１ｍと、トランスファーゲート１７１〜１７ｎ＋２と、を新たに設けた構成を有している。
保護トランジスタ１５１は書込み回路３０ａの代わりに配置され、ソースおよびドレインの一方が電源電位ＶＤＤに接続され、他方が対応する列配線１６１に接続される。保護トランジスタ１５２は書込み回路３０ｂの代わりに配置され、ソースおよびドレインの一方が接地電位ＶＳＳに接続され、他方が対応する列配線１６２に接続される。また、保護トランジスタ１５ｊ＋２（ｊ＝１，・・・，ｎ）は、ＳＲＡＭセル３５ｊと、対応する列配線１６ｊ＋２との間に配置される。
トランスファーゲート１１ｉ（ｉ＝１，・・・，ｍ）は、書込み行制御回路３００と、行配線１２ｉとの間に配置される。トランスファーゲート１７ｊ（ｊ＝１，・・・，（ｎ＋２））は、書込み列制御回路３１０と、列配線１６ｉとの間に配置される。
書込み行制御回路３００は、トランスファーゲート１１ｉ（ｉ＝１，・・・，ｍ）を介してクロスバーアレイ１の書込みを行うメモリセル１０の選択を行う。書込み列制御回路３１０は、トランスファーゲート１７ｊ（ｊ＝１，・・・，（ｎ＋２））を介してクロスバーアレイ１の書込みを行うメモリセル１０の選択を行う。
このように構成された第５実施形態においては、メモリ素子１０への書き込みの際は、トランジスタ１５１〜１５ｎ＋２はＯＦＦ状態とし、メモリ素子１０への書込みは書込み行制御回路３００と書込み列制御回路３１０との間を通電して行う。このようにすることで、ＳＲＡＭセル３５１〜３５ｎへのダメージを削減することができる。また、第５実施形態は、メモリ素子１０としてバイポーラ素子を用いた場合や、複雑な電圧および電流制御が必要な場合でも、書込み制御回路の設計で動作させることが可能である。
この第５実施形態も第２実施形態と同様に、不揮発性ＬＵＴ動作を行うことが可能になるとともにＬＵＴ−ＲＡＭ動作を行うことが可能となる。これにより、第５実施形態も、第２実施形態と同様に、低消費電力化が可能でかつ高速な書込みおよび読み出しが可能な半導体集積回路を提供することができる。
（第６実施形態）
第６実施形態による半導体集積回路を図１５に示す。この第６実施形態の半導体集積回路は、図４に示す第１実施形態の半導体集積回路（ＬＵＴ回路）において、ＳＲＡＭセル３５１〜３５ｎのクロスバーアレイ１と反対側にデマルチプレクサ回路３３０を新たに設けた構成を有している。
このような構成とすることにより、第６実施形態の半導体集積回路（ＬＵＴ回路）と独立してＳＲＡＭセル３５１〜３５ｎへのデータ書込みを行うことができる。図１５ではＳＲＡＭセル３５１〜３５ｎに接続するデマルチプレクサ回路３３０は一つの例を示している。一つのデマルチプレクサ回路３３０の代わりに複数のデマルチプレクサ回路を接続し、様々な信号を用いてＬＵＴ回路にアクセスできるようにしてもよい。また、ＳＲＡＭセル３５１〜３５ｎを複数のドメインに分けて、小さなデマルチプレクサ回路を複数個接続してもよい。
なお、第６実施形態は第２乃至第５実施形態にも適用することができる。
この第６実施形態も第１実施形態と同様に、不揮発性ＬＵＴ動作を行うことが可能になるとともにＬＵＴ−ＲＡＭ動作を行うことが可能となる。これにより、第６実施形態も、第１実施形態と同様に、低消費電力化が可能でかつ高速な書込みおよび読み出しが可能な半導体集積回路を提供することができる。
（第７実施形態）
第７実施形態による半導体集積回路を図１６に示す。この第７実施形態の半導体集積回路は、図１５に示す第６実施形態の半導体集積回路（ＬＵＴ回路）において、デマルチプレクサ回路３３０の代わりにクロスバーアレイ３４０を設けた構成を有している。このクロスバーアレイ３４０は、クロスバーアレイ１と同様に、複数の行配線（図示せず）と、上記行配線のそれぞれと立体的に交差するｎ本の列配線（図示せず）と、行配線のそれぞれと列配線のそれぞれとの交差領域に配置された２端子メモリ素子（図示せず）と、を備え、各メモリ素子の一つの端子は対応する行配線に接続され、他の端子は対応する列配線に接続された構成を有している。
このような構成とすることにより、第６実施形態の半導体集積回路（ＬＵＴ回路）と独立してＳＲＡＭセル３５１〜３５ｎへのデータ書込みを行うことができる。また、クロスバーアレイ３４０は、多入力多出力ＭＵＸ回路と見做すことができる。多入力多出力ＭＵＸ回路の代わりに、多数のＭＵＸ回路や小さいＭＵＸ回路を複数個配置することが可能である。しかし、クロスバーアレイを一つ設けた第７実施形態の方が面積を小さくできる。
なお、第７実施形態は第２乃至第５実施形態に適用することができる。
この第７実施形態も第６実施形態と同様に、不揮発性ＬＵＴ動作を行うことが可能になるとともにＬＵＴ−ＲＡＭ動作を行うことが可能となる。これにより、第７実施形態も、第６実施形態と同様に、低消費電力化が可能でかつ高速な書込みおよび読み出しが可能な半導体集積回路を提供することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１・・・クロスバーアレイ、１０・・・メモリ素子、１１１〜１１ｍ・・・トランスファーゲート、１２，１２１〜１２ｍ・・・行配線、１５１〜１５ｎ＋２・・・保護トランジスタ、１６，１６１〜１６ｎ＋２・・・列配線、１７１〜１７ｎ＋２・・・トランスファーゲート、１８・・・列選択線、２０１〜２０ｍ・・・書込み用トランジスタ、２１１〜２１ｍ・・・保護トランジスタ、２２１〜２２ｍ・・・インバータ、２３，２３１〜２３ｍ・・・ＮＡＮＤゲート、３０，３０ａ，３０ｂ・・・書込み回路、３５，３５１〜３５ｎ・・・ＳＲＡＭセル、４１・・・半導体層、４２ａ・・・ソース、４２ｂ・・・ドレイン、４２ｃ・・・チャネル、４３・・・ゲート絶縁層、４４・・・ゲート（ゲート電極）、４５ａ，４５ｂ，４５ｃ・・・端子、４６・・・下部電極、４７・・・抵抗変化層、４８・・・上部電極、１１０・・・基本ブロック、１２０・・・論理ブロック、１３０・・・スイッチブロック、２２０・・・マルチプレクサ回路（ＭＵＸ回路）、３００・・・書込み行制御回路、３１０・・・書込み列制御回路、３３０・・・デマルチプレクサ回路、３４０・・・クロスバーアレイ

Claims (12)

  1. ｍ（ｍ≧１）本の第１配線と、
    前記第１配線のそれぞれと立体的に交差する少なくとも２本の第２配線と、
    前記第１配線のそれぞれと立体的に交差するｎ（ｎ≧１）本の第３配線と、
    前記第１配線と前記第２配線との交差領域に配置され、対応する第１配線に接続された第１端子と、対応する第２配線に接続された第２端子とを有する第１メモリ素子と、
    前記第１配線と前記第３配線との交差領域に配置され、対応する第１配線に接続された第３端子と、対応する第３配線に接続された第４端子とを有する第２メモリ素子と、
    前記第１配線に接続された第１書込み制御回路と、
    前記第２配線のうちの１本に接続され第１電位を供給する第１回路と、
    前記第２配線のうちの他の１本に接続され前記第１電位よりも低い第２電位を供給する第２回路と、
    前記第３配線のそれぞれに接続されたＳＲＡＭセルと、
    前記第１配線のそれぞれに接続されたｍ個の入力端子と、出力端子と、を有し、入力信号に応じて前記ｍ個の入力端子のうちの一つを前記出力端子に接続する選択回路と、
    を備えた半導体集積回路。
  2. 前記第１回路は、
    ソースおよびドレインの一方が前記第１電位に接続されゲートがカットオフ信号を受ける第１トランジスタと、
    ソースおよびドレインの一方が前記第１電位に接続され、ゲートにイネーブル信号を受ける第２トランジスタと、
    ソースおよびドレインの一方が前記第２トランジスタのソースおよびドレインの他方に接続され、ゲートが第４配線に接続された第３トランジスタと、
    ソースおよびドレインの一方が前記第３トランジスタのソースおよびドレインの他方に接続されゲートが前記第４配線に接続されソースおよびドレインの他方が前記第２電位に接続された第４トランジスタと、
    前記第１トランジスタのソースおよびドレインの他方と前記第３トランジスタのソースおよびドレインの前記他方と前記第４トランジスタのソースおよびドレインの前記一方とに接続された入力端子と、対応する第２配線に接続された出力端子とを有する第１インバータと、
    を備え、
    前記第２回路は、
    ソースおよびドレインの一方が前記第２電位に接続されゲートがカットオフ信号を受ける第５トランジスタと、
    ソースおよびドレインの一方が前記第１電位に接続され、ゲートにイネーブル信号を受ける第６トランジスタと、
    ソースおよびドレインの一方が前記第６トランジスタのソースおよびドレインの他方に接続され、ゲートが第５配線に接続された第７トランジスタと、
    ソースおよびドレインの一方が前記第７トランジスタのソースおよびドレインの他方に接続されゲートが前記第５配線に接続されソースおよびドレインの他方が前記第２電位に接続された第８トランジスタと、
    前記第５トランジスタのソースおよびドレインの他方と前記第７トランジスタのソースおよびドレインの前記他方と前記第８トランジスタのソースおよびドレインの前記一方とに接続された入力端子と、対応する第２配線に接続された出力端子とを有する第２インバータと、
    を備えた請求項１記載の半導体集積回路。
  3. 前記第１回路は、
    入力端子が第４配線に接続された第１トランスファーゲートと、入力端子が前記第１電位に接続された第２トランスファーゲートと、前記第１および第２トランスファーゲートのそれぞれの出力端子に接続された入力端子および対応する第２配線に接続された出力端子を有する第１インバータと、を備え、前記第１トランスファーゲートのｎチャネルトランジスタのゲートおよび前記第２トランスファーゲートのｐチャネルトランジスタのゲートがイネーブル信号を受け、前記第１トランスファーゲートのｐチャネルトランジスタのゲートおよび前記第２トランスファーゲートのｎチャネルトランジスタのゲートがイネーブル信号の反転信号を受け、
    前記第２回路は、
    入力端子が第５配線に接続された第３トランスファーゲートと、入力端子が前記第２電位に接続された第４トランスファーゲートと、前記第３および第４トランスファーゲートのそれぞれの出力端子に接続された入力端子および対応する第２配線に接続された出力端子を有する第２インバータと、を備え、前記第３トランスファーゲートのｎチャネルトランジスタのゲートおよび前記第４トランスファーゲートのｐチャネルトランジスタのゲートがイネーブル信号を受け、前記第３トランスファーゲートのｐチャネルトランジスタのゲートおよび前記第４トランスファーゲートのｎチャネルトランジスタのゲートがイネーブル信号の反転信号を受ける請求項１記載の半導体集積回路。
  4. 前記第１配線のそれぞれと前記選択回路の対応する入力端子との間に配置されソースおよびドレインの一方が対応する第１配線に接続された第１保護トランジスタと、
    前記第１保護トランジスタのそれぞれと前記選択回路の対応する入力端子との間に配置され入力端子が前記第１保護トランジスタのソースおよびドレインの他方に接続され、出力端子が前記選択回路の対応する入力端子に接続されたインバータ回路と、
    を更に備えた請求項１乃至３のいずれかに記載の半導体集積回路。
  5. 前記第１配線のそれぞれと前記選択回路の対応する入力端子との間に配置されたＮＡＮＤゲートを更に備えた請求項１乃至３のいずれかに記載の半導体集積回路。
  6. 前記第２配線のそれぞれと対応する第１および第２回路との間に配置された第２保護トランジスタと、前記第３配線のそれぞれと対応する前記ＳＲＡＭセルとの間に配置された第３保護トランジスタと、を更に備えた請求項１乃至５のいずれかに記載の半導体集積回路。
  7. 前記第１書込み制御回路は、前記第１配線に対応して配置された書込みトランジスタを備えている請求項１乃至６のいずれかに記載の半導体集積回路。
  8. 前記第２配線および前記第３配線に接続する第２書込み制御回路と、前記第１書込み制御回路と前記第１配線のそれぞれとの間に配置された第１トランスファーゲートと、前記第２書込み制御回路と前記第２配線および前記第３配線のそれぞれとの間に配置された第２トランスファーゲートと、を更に備え、前記第１回路はソースおよびドレインの一方が前記第１電位に接続され、他方が対応する第２配線に接続された第２保護トランジスタを有し、前記第２回路はソースおよびドレインの一方が前記第２電位に接続され、他方が対応する第２配線に接続された第３保護トランジスタを有している請求項１記載の半導体集積回路。
  9. 前記ＳＲＡＭセルのそれぞれに書込みデータを送付するデマルチプレクサ回路を更に備えた請求項１乃至８のいずれかに記載の半導体集積回路。
  10. 前記ＳＲＡＭセルのそれぞれに書込みデータを送付するクロスバーアレイを更に備えた請求項１乃至８のいずれかに記載の半導体集積回路。
  11. 前記第１メモリ素子はＭＯＳトランジスタであって、前記第１端子が前記ＭＯＳトランジスタのゲートでありかつ前記第２端子がソースおよびドレインの少なくとも一方であるか、または前記第１端子が前記ＭＯＳトランジスタのソースおよびドレインの少なくとも一方でありかつ前記第２端子がゲートであり、
    前記第２メモリ素子はＭＯＳトランジスタであって、第３端子が前記ＭＯＳトランジスタのゲートでありかつ第４端子がソースおよびドレインの少なくとも一方であるか、または前記第３端子が前記ＭＯＳトランジスタのソースおよびドレインの少なくとも一方でありかつ前記第４端子がゲートである請求項１乃至１０のいずれかに記載の半導体集積回路。
  12. 前記第１および第２メモリ素子は、第１および第２電極と、前記第１電極と前記第２電極との間に配置された抵抗変化層と備えている抵抗変化型のメモリ素子である請求項１乃至１０のいずれかに記載の半導体集積回路。
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