JP7209068B1 - 半導体記憶装置 - Google Patents

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Abstract

【課題】 学習処理の能力や効率を向上させることができる半導体記憶装置を提供する。【解決手段】 本発明に係る半導体記憶装置１００は、ＮＯＲ型のメモリセルアレイが形成されたメモリセルアレイ１１０と、複数の行、複数の列、各行と各列との交差部に可変抵抗素子が形成されたクロスバーアレイ２００と、メモリセルアレイ１１０とクロスバーアレイ２００との間に配置され、選択信号ＳＥＬに基づきメモリセルアレイの選択されたビット線をクロスバーアレイ２００に接続するエントリーゲート１７０と、列選択／信号処理部２１０とを含む。列選択／信号処理部２１０は、メモリセルアレイ１１０から読み出されたデータをクロスバーアレイの選択された列に書込み列書込み部３２０と、クロスバーアレイ２００の選択された列のデータを読み出す列読出し部３３０と、少なくとも列読出し部３３０で読み出されたデータをメモリセルアレイ１１０に書込むＮＯＲ書込み部３５０とを含む。【選択図】 図３

Description

本発明は、クロスバーアレイとＮＯＲ型またはＮＡＮＤ型のメモリセルアレイとを含む半導体記憶装置に関し、特にニューロモルフィックデバイスとして利用可能な半導体記憶装置に関する。
シナプスおよびニューロンを構造的にシミュレートするＡＩ（人工知能）ハードウエアとして可変抵抗素子を用いたクロスバーアレイが実用化されつつある（例えば、特許文献１）。図１に、クロスバーアレイの一例を示す。クロスバーアレイは、複数の行ライン１と、複数の列ライン２と、行ライン１と列ライン２との交差部に接続された可変抵抗素子３とを含んで構成される。可変抵抗素子３は、電圧または電流を加えることで異なる抵抗値（コンダクタンス）を記憶する不揮発性の記憶素子である。可変抵抗素子に所望の抵抗値を書込むことで、例えば、行ライン１に印加された入力信号が可変抵抗素子３の抵抗値によって重み付けされ、列ライン２から出力される。
シナプスとは、神経情報を出力する側と入力される側の間に発達した情報伝達のための接触構造であり、シナプス前細胞の軸索末端がシナプス後細胞の樹状突起に接触する。シナプス前細胞とシナプス後細胞がともに高頻度で連続発火するとシナプスの伝達効率が増加するが、シナプス前細胞とシナプス後細胞の発火時間差のみによっても結合強度に変化が見られ、これをスパイクタイミング依存シナプス可塑性（ＳＴＤＰ; Spike Timing Dependent Plasticity）という。クロスバーアレイにニューラルネットワークを適用する場合、可変抵抗素子にＳＴＤＰの電気信号を書込むようにしてもよい。例えば、ある行ラインにスパイク信号Ｓｐｒｅを印加し、ある列ラインにスパイク信号Ｓｐｏｓｔを印加し、可変抵抗素子に、シナプス前細胞とシナプス後細胞で生成されるスパイク信号Ｓｐｒｅ／Ｓｐｏｓｔの差分が書込まれ、可変抵抗素子のコンダクタンス（シナプスの結合強度）が変調される（特許文献２）。
特許第６８１８１１６号公報 特許第６８９９０２４号公報
クロスバーアレイを用いてニューラルネットワークを実現した場合、クロスバーアレイの可変抵抗素子の抵抗は、学習によって変調される。図２は、従来の学習機能を備えたシナプスアレイ装置の構成を示すブロック図である。シナプスアレイ装置１０は、学習用データを格納するフラッシュメモリ２０と、クロスバーアレイ３０と、コントローラ４０とを含んで構成される。コントローラ４０は、フラッシュメモリ２０から学習用データを読出し、読み出した学習用データをクロスバーアレイ３０に書き込むことで可変抵抗素子に保持されたデータの学習を行う。また、コントローラ４０は、クロスバーアレイ３０から学習されたデータを読出し、当該学習されたデータをフラッシュメモリ２０に書き込む。
従来のシナプスアレイ装置１０では、クロスバーアレイ３０に書き込むデータをフラッシュメモリ２０から読出し、あるいはクロスバーアレイ３０から読み出した学習されたデータをフラッシュメモリ２０に書き込むため、データ転送効率が低く、結果としてＡＩの学習処理に時間がかかってしまうという課題がある。
本発明は、このような従来の課題を解決し、学習処理の能力や効率を向上させることができる半導体記憶装置を提供することを目的とする。
本発明に係る半導体記憶装置は、行列状に不揮発性のメモリセルが複数形成されたメモリセルアレイと、複数の行、複数の列、各行と各列との交差部に可変抵抗素子が形成されたクロスバーアレイと、前記メモリセルアレイと前記クロスバーアレイとの間に配置され、選択信号に基づき前記メモリセルアレイの選択されたビット線を前記クロスバーアレイに接続する接続手段と、少なくとも前記メモリセルアレイから読み出されたデータを前記クロスバーアレイの選択された列に書込む列書込み手段と、前記クロスバーアレイの選択された列のデータを読み出す列読出し手段と、少なくとも前記列読出し手段で読み出されたデータを前記メモリセルアレイに書込む書込み手段とを含む。
ある態様では、半導体記憶装置はさらに、前記クロスバーアレイの選択された行のデータを読み出す行読出し手段と、少なくとも前記行読出し手段で読み出されたデータを前記クロスバーアレイの選択された行に書込む行書込み手段とを含む。ある態様では、半導体記憶装置はさらに、前記列読出し手段で読み出されたデータまたは前記行読出し手段で読み出されたデータを、前記列書込み手段または前記書込み手段に提供する列側選択手段を含む。ある態様では、半導体記憶装置はさらに、前記行読出し手段で読み出されたデータを行書込み手段または前記列側選択手段に提供する行側選択手段を含む。ある態様では、半導体記憶装置はさらに、アドレス情報に基づき前記クロスバーアレイの列を選択する列選択手段と、アドレス情報に基づき前記クロスバーアレイの行を選択する行選択手段とを含み、前記列書込み手段は、前記列選択手段によって選択された列に書込みを行い、前記列読出し手段は、前記列選択手段によって選択された列の読出しを行い、前記行書込み手段は、前記行選択手段によって選択された行に書込みを行い、前記行読出し手段は、前記行選択手段によって選択された行の読出しを行う。ある態様では、前記列書込み手段は、読出しデータに基づき選択された列に書込みパルスを印加する。ある態様では、前記行行書込み手段は、読出しデータに基づき選択された行に書込みパルスを印加する。ある態様では、前記列選択手段は、複数の列を選択し、前記列書込み手段は、選択された複数の列に同時に書込みを行う。ある態様では、前記行選択手段は、複数の行を選択し、前記行書込み手段は、選択された複数の行に同時に書込みを行う。ある態様では、前記書込み手段は、前記クロスバーアレイから読み出されたアナログデータをｍビットのデジタルデータに変換するＡＤ変換手段を含み、前記書込み手段は、前記メモリセルアレイの選択されたｍ個のメモリセルにｍビットのデータを書込む。ある態様では、前記列書込み手段は、前記メモリセルアレイから読み出されたｍビットのデジタルデータをアナログデータに変換するＤＡ変換手段を含み、前記列書込み手段は、前記クロスバーアレイの選択された列に前記アナログデータを書込む。ある態様では、前記列書込み手段、前記列読出し手段、前記書込み手段、前記列側選択手段および列選択手段は、前記クロスバーアレイの列側に配置され、前記行書込み手段、前記行読出し手段、前記行側選択手段および行選択手段は、前記クロスバーアレイの行側に配置され、前記クロスバーアレイが前記メモリセルアレイ上に、または前記メモリセルアレイが前記クロスバーアレイ上に積層される。ある態様では、前記メモリセルアレイは、ＮＯＲ型またはＮＡＮＤ型のメモリセルアレイである。ある態様では、前記メモリセルアレイは、ＡＩ学習用データを記憶し、前記クロスバーアレイは、前記メモリセルアレイから読み出されたＡＩ学習用データを行列演算し、行列演算したデータを前記メモリセルアレイに書込む。
本発明によれば、半導体記憶装置にメモリセルアレイとクロスバーアレイとを包含させることで、学習処理の能力や効率を向上させることができる。これにより、ニューロモルフィックデバイスに適した半導体記憶装置を提供することができる。
一般的なクロスバーアレイの構成例を示す図である。 従来のシナプスアレイ装置の構成を示すブロック図である。 本発明の実施例に係る半導体記憶装置の構成を示すブロック図 本発明の実施例に係る半導体記憶装置のメモリセルアレイとクロスバーアレイとの電気的な接続関係を示す図である。 本実施例の列選択／信号処理部の構成を示す図である。 本実施例の行選択／信号処理部の構成を示す図である。 本発明の実施例によるクロスバーアレイへの書込み例を示す図である。 本発明の実施例によるクロスバーアレイへの書込み例を示す図である。 本発明の実施例によるＮＯＲメモリセルアレイへの書込み例を示す図である。 ニューラルネットワークを利用したオートエンコーダの一例を示す図である。 本発明の第２の実施例に係る列書込み部の構成を示すブロック図である。 本発明の第２の実施例に係る列書込み部の書込み例を示す図である。
本発明に係る半導体記憶装置は、ＮＯＲ型またはＮＡＮＤ型のフラッシュメモリと可変抵抗素子を含むクロスバーアレイとを組み合わせた不揮発性メモリに関する。ある態様では、半導体記憶装置は、フラッシュメモリチップとクロスバーアレイチップとの積層を含む。また、別な態様では、半導体記憶装置は、同一チップ上にフラッシュメモリとクロスバーアレイとを集積させる。
本発明に係る半導体記憶装置は、学習機能を備えたＡＩメモリまたはニューロモルフィックデバイスとして機能することができる。フラッシュメモリチップは、学習用データを格納し、フラッシュメモリチップから読み出された学習用データがクロスバーアレイチップに書込まれる。クロスバーアレイチップは、行列演算等によって学習用データを可変抵抗素子に書込むことによって可変抵抗素子の抵抗を変調させ、つまり抵抗の学習を行う。また、クロスバーアレイチップで学習されたデータは、フラッシュメモリチップに書き戻され、フラッシュメモリチップに書き戻された学習データがＡＩコントローラによって使用される。
次に、本発明の実施例について図面を参照して詳細に説明する。図３は、本発明の実施例に係る半導体記憶装置１００の構成を示すブロック図である。同図に示すように、半導体記憶装置１００は、例えば、ＮＯＲ型のメモリセルアレイ１１０、入出力回路１５０で受け取られたアドレスを保持するアドレスバッファ１２０、行アドレスに基づきメモリセルアレイ１１０のワード線を選択するＸデコーダ１３０、列アドレスに基づきメモリセルアレイ１１０のビット線／ソース線を選択するＹデコーダ１４０、外部からコマンド、データ、アドレスを受け取ったり、データを外部に出力する入出力回路１５０、デバイス全体の動作を制御する制御部１６０、メモリセルアレイ１１０の端部に配置されたエントリーゲート１７０、可変抵抗素子を用いたクロスバーアレイ２００、列選択／信号処理部２１０、行選択／信号処理部２２０、バス２３０を含んで構成される。
メモリセルアレイ１１０、アドレスバッファ１２０、Ｘデコーダ１３０、Ｙデコーダ１４０、入出力回路１５０、制御部１６０およびエントリーゲート１７０は、ＮＯＲ型のフラッシュメモリチップを構成し、クロスバーアレイ２００、列選択／信号処理部２１０および行選択／信号処理部２２０は、クロスバーアレイチップを構成する。本実施例では、フラッシュメモリチップ上にクロスバーアレイチップが積層される。このとき、メモリセルアレイ１１０上にクロスバーアレイ２００が配置され、Ｘデコーダ１３０上に行選択／信号処理部２２０が配置され、Ｙデコーダ１４０およびエントリーゲート１７０上に列選択／信号処理部２１０が配置され、両チップ間の信号の送受は、バス２３０によって行われる。メモリセルアレイ１１０およびクロスバーアレイ２００の記憶容量は特に限定されないが、例えば、メモリセルアレイ１１０は１６ＭＢであり、クロスバーアレイ２００は１ＭＢである。
図４は、メモリセルアレイとクロスバーアレイとの電気的な接続関係を示す図である。メモリセルアレイ１１０内には、複数のメモリセルが行列状に形成される。列方向に隣接するメモリセルのドレイン領域が共通に接続され、このドレイン領域がビット線ＢＬ０、ＢＬ１、・・・、ＢＬｒ、ＢＬｓに共通に接続される。また、行方向のメモリセルの各ゲートは、行方向のワード線ＷＬ０、ＷＬ１、・・・、ＷＬｎに共通に接続され、行方向のメモリセルの各ソース領域が行方向のソース線ＳＬ０、ＳＬ１、・・・、ＳＬｋに共通に接続される。
メモリセルは、電荷を蓄積する電荷蓄積層（例えば、酸化膜－窒化膜－酸化膜（ＯＮＯ））を含み、その上にポリシリコンまたは金属等の導電性のゲートを含み、ゲートはワード線に接続される。例えば、メモリセルＭａの読出しが行われるとき、選択ワード線ＷＬ１に或る正の電圧が印加され、選択ビット線ＢＬ０と選択ソース線ＳＬ１との間に流れる電流または電圧が制御部１６０においてセンスされる。メモリセルＭａへの書込み（プログラム）が行われるとき、選択ワード線ＷＬ１に或る電圧が印加され、選択ビット線ＢＬ０に書込みデータに応じた電圧が印加され、選択ビット線ＢＬ０から選択ソース線ＳＬ１に流れるホットエレクトロンが電荷蓄積層に蓄積される。但し、書込み方法は、これ以外であってもよく、ＦＮトンネリングにより電荷を電荷蓄積層にトラップさせてもよい。メモリセルＭａの消去は、選択ワード線ＷＬ１に或る電圧が印加され、例えば、ホットホールを電荷蓄積層に注入したり、電荷蓄積層に蓄積された電荷をＦＮトンネリングにより排出させる。なお、消去は、メモリセル単位ではなくセクタ単位で行うことも可能である。
メモリセルアレイ１１０の各ビット線はエントリーゲート１７０に接続される。エントリーゲート１７０は、メモリセルアレイ１１０とクロスバーアレイチップの列選択／信号処理部２１０との境界に配置され、クロスバーアレイ２００へのアクセスが行われるとき、メモリセルアレイ１１０の選択されたビット線ＢＬをグローバルビット線ＧＢＬを介して列選択／信号処理部２１０に接続する。ここでは、エントリーゲート１７０は、メモリセルアレイ１１０の４本のビット線を１組とし、４本のビット線ＢＬの中の１つのビット線を選択的に１つのグローバルビット線ＧＢＬに接続する。例えば、ビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３は、選択トランジスタＱ０、Ｑ１、Ｑ２、Ｑ３を介してグ１つのグローバルビット線ＧＢＬ０に接続され、選択トランジスタＱ０、Ｑ１、Ｑ２、Ｑ３は、制御部１６０からの選択信号ＳＥＬまたは列アドレスから生成された選択信号ＳＥＬによって選択的にオンされる。
アドレスバッファ１２０は、外部から入力されたアドレスを受け取り、受け取った行アドレスおよび列アドレスをＸデコーダ１３０およびＹデコーダ１４０に提供する。Ｘデコーダ１３０は、行アドレスに基づきワード線を選択し、選択したワード線に動作に応じた電圧（例えば、読出し、書込み、消去など）を印加する。Ｙデコーダ１４０は、列アドレスに基づきビット線およびソース線を選択し、選択されたビット線およびソース線に動作に応じた電圧（例えば、読出し、書込み、消去など）を印加する。
入出力回路１５０は、外部からコマンド、アドレス、データ等を受け取り、あるいはメモリセルアレイ１１０から読み出したデータを外部に出力する。入出力回路１５０で受け取られたコマンドやデータは、制御部１６０に提供される。
制御部１６０は、入力されたコマンドに基づきメモリセルアレイ１１０の読出し、書込み、消去を制御する。さらに制御部１６０は、クロスバーアレイ２００に学習処理を実行させるための学習コマンドに対応し、学習コマンドが入力された場合には、学習コマンドに基づきメモリセルアレイ１１０から読み出されたデータをクロスバーアレイ２００に書き込んだり、あるいはクロスバーアレイ２００で学習されたデータをメモリセルアレイ１１０へ書込む（プログラム）する動作を制御する。
制御部１６０は、メモリセルアレイ１１０の選択メモリセルから読み出されたデータをセンスするためのセンスアンプＳＡ、選択メモリセルへの書込みを行うための書込みアンプＷＡ、種々の動作を制御するためのマイクロコントローラなどを含む。マイクロコントローラは、プログラムを格納したＲＯＭ／ＲＡＭと、当該プログラムを実行するマイクロプロセッサを含み、プログラムを実行することで半導体記憶装置１００の動作を制御する。
次に、クロスバーアレイチップについて説明する。クロスバーアレイ２００は、複数の行Ｒ０、Ｒ１、・・・、Ｒｎと複数の列Ｃ０、Ｃ１、・・・、Ｃｎとの各交差部に可変抵抗素子ＶＲを接続し、可変抵抗素子ＶＲは、選択された行または列に印加された電圧または電流に基づきアナログレベルの抵抗値を記憶する。可変抵抗素子は、例えば、酸化ハフニウム（ＨｆＯｘ）等の遷移金属酸化物から構成され、ある方向から書込みパルスが印加されると低抵抗状態に向かい、反対の方向から書込みパルスが印加されると高抵抗状態に向かう。例えば、列Ｃ０から行Ｒ０に書込みパルスを印加すると、その交差部の可変抵抗素子Ｒ０の抵抗が書込みパルス分だけ高くなる。もし、複数回の書込みパルスが印加されれば、その印加回数に応じた分だけ抵抗が高くなる。反対に、行Ｒ０から列Ｃ０に書込みパルスを印加すると、その交差部の可変抵抗素子Ｒ０の抵抗が書込みパルス分だけ低くなる。このように可変抵抗素子は、印加される書込みパルスの極性に応じて抵抗を増減させ、かつ印加されるエネルギーに応じて抵抗の大きさを変化させる。また、別な態様では、書込みパルスの印加回数に変えて、可変抵抗素子に印加する書込みパルスの波高値を変えることで、可変抵抗素子の抵抗を変化させるようにしてもよい。
列選択／信号処理部２１０は、クロスバーアレイ２００の列を選択し、メモリセルアレイ１１０の選択メモリセルから読み出した読出しデータに基づき選択された列に書込みパルスを印加したり、あるいは選択された列から読み出された学習データをメモリセルアレイ１１０の選択メモリセルに書き込む機能を備える。
図５は、列選択／信号処理部２１０の内部構成を示す図である。列選択／信号処理部２１０は、エントリーゲート１７０を介してメモリセルアレイの選択メモリセルのデータを読み出すＮＯＲ読出し部３００と、クロスバーアレイ２００の列を選択する列選択部３１０と、選択された列に書込みパルスを印加する列書込み部３２０と、選択された列から出力されるデータを読み出す列読出し部３３０と、列読出し部３３０からの読出しデータまたは行読出し部４３０からの読出しデータの入力の選択および列書込む部３２０またはＮＯＲ書込み部３５０に出力するデータを選択するデータ選択部３４０と、データ選択部３４０から出力される読出しデータをメモリセルアレイ１１０の選択メモリセルに書込むＮＯＲ書込み部３５０とを含んで構成される。
クロスバーアレイ２００へのアクセスが行われるとき、例えば、メモリセルアレイ１１０の選択メモリセルから読み出された読出しデータをクロスバーアレイ２００の選択された可変抵抗素子へ書込むとき、エントリーゲート１７０がイネーブルされ（トランジスタＱ０～Ｑ３のいずれかがオンされ）、メモリセルアレイ１１０の選択ビット線ＢＬが選択グローバルビット線ＧＢＬを介して列選択／信号処理部２１０のＮＯＲ読出し部３００に接続される。
ＮＯＲ読出し部３００は、選択グローバルビット線ＧＢＬを介して選択メモリセルの読出しデータをセンスするセンスアンプを含み、センスした読出しデータを保持する。例えば、メモリセルＭａ、Ｍｂ、Ｍｃ、Ｍｄが選択されるとき、エントリーゲート１７０は、トランジスタＱ０、Ｑ１、Ｑ２、Ｑ３を順次オンし、ＮＯＲ読出し部３００は、ビット線ＢＬ０～ＢＬ３を介して４つの選択メモリセルＭａ、Ｍｂ、Ｍｃ、Ｍｄに記憶された４ビットの読出しデータを読み出す。
列選択部３１０は、バス２３０を介して制御部１６０から列選択信号を受け取り、当該列選択信号に基づきクロスバーアレイ２００の列を選択する。選択される列は、必ずしも１つに限らず、複数の列が同時に選択されてもよい。
列書込み部３２０は、ＮＯＲ読出し部３００が保持する読出しデータまたはデータ選択部３４０から出力される読出しデータに基づき、列選択部３２０によって選択された列に書込みパルスを印加する書込みアンプを含む。列書込み部３２０によって選択された列に書込みパルスが印加されるとき、行選択／信号処理部２２０の行書込み部４１０は、選択された行にＧＮＤを印加する。例えば、列Ｃ０が選択され、行Ｒ０が選択され、読出しデータが「０」であるとき、列書込み部３２０は、列Ｃ０に書込みパルスを印加し、行書込み部４２０は、行Ｒ０にＧＮＤを印加する。これにより、列Ｃ０と行Ｒ０とが交差する可変抵抗素子ＶＲに書込みパルスが印加され、その書込みパルスの分だけ抵抗が高くなる。他方、読出しデータが「１」であるとき、列書き込み部３２０は書込みパルスを印加せず、可変抵抗素子ＶＲの抵抗は変化されない。また、列書込み部３２０の書込みアンプは、行書込み部４１０によって選択された行への書込みが行われるとき、選択された列にＧＮＤを印加する。
ある例では、ＮＯＲ読出し部３００がエントリーゲート１７０を介して選択グローバルビット線ＧＢＬから４ビットの読出しデータを順次受け取ったとき、列書込み部３２０は、４ビットの読出しデータ「０」の数に応じた書込みパルスを選択された列に印加する。４ビットの読出しデータが全て「０」であれば、列書込み部３２０は、選択された列に４回の書込みパルスを印加し、３ビットが「０」であれば、３回の書込みパルスを印加し、２ビットが「０」であれば、２回の書込みパルスを印加し、１ビットが「０」であれば、１回の書込みパルスを印加し、４ビットの読出しデータが全て「１」であれば、書込みパルスを印加しない。こうして、選択された列と選択された行との交差部の可変抵抗素子には、４ビットの読出しデータの加算結果が記憶される。
別な態様では、列書込み部３２０は、書込みパルスの印加回数によって可変抵抗素子の抵抗を変化させる以外にも、例えば、ＤＡコンバータを含み、ＮＯＲ読出し部３００またはデータ選択部３４０から出力される複数ビットのデータをアナログレベルに変換し、変換したアナログレベルの波高値を有する書込みパルスを選択された列に印加するようにしてもよい。例えば、読出しデータの４ビットであれば、ＤＡコンバータは、１６レベルの波高値の書込みパルスを生成し、これを可変抵抗素子に印加する。この場合、読出しデータが全て「０」であれば、波高値が最も高い書込みパルスが生成され、読出しデータが全て「１」であれば、波高値がゼロの書込みパルスを印加するか、あるいは書込みパルスが印加されない。
列読出し部３３０は、列選択部３１０によって選択された列から出力される読出しデータをセンスし、センスした読出しデータを保持する。列読出し部３３０によって選択された列の読出しが行われるとき、行選択／信号処理部２２０の行読出し部４２０は、選択された行に読出し電圧を印加する。例えば、列Ｃ０が選択され、行Ｒ０が選択されたとき、行読出し部４３０は、行Ｒ０に読出し電圧を印加し、列読出し部３３０は、行Ｒ０と列Ｃ０が交差する可変抵抗素子を流れる読出し電圧または読出し電流をセンスする。また、行読出し部４２０によって選択された行の読出しが行われるとき、列読出し部３３０は、選択された列に読出し電圧を印加する。
列読出し部３３０は、アナログレベルの読出し電圧または読出し電流をｍビット（ｍは２以上の整数）のデジタルデータに変換するためのＡＤコンバータを含む。例えば、列読出し部３３０は、読出し電流または読出し電圧を４ビットの読出しデータに変換し、可変抵抗素子の抵抗を１６レベルに分解する。
データ選択部３４０は、制御部１６０からの選択信号に基づき、列読出し部３３０の読出しデータまたは行選択／信号処理部２２０のデータ選択部４３０で選択された読出しデータを入力し、入力したいずれかの読出しデータを列書込み部３２０またはＮＯＲ書込み部３５０に提供する。
図５（Ｂ）に、データ選択部３４０の入出力データの選択例を示す。２ビットの選択信号が「００」のとき、データ選択部３４０は、列読出し部３３０から入力した読出しデータを列書込み部３２０に出力し、これにより、選択された列から読み出したデータを選択された別の列に書込みすることを可能にする。選択信号が「０１」のとき、データ選択部３４０は、列読出し部３３０から入力した読出しデータをＮＯＲ書込み部３５０に出力し、これにより、選択された列から読み出されたデータをメモリセルアレイ１１０の選択メモリセルに書込みすることを可能にする。選択信号が「１０」のとき、データ選択部３４０は、行読出し部４２０から入力された読出しデータを列書込み部３２０に出力し、これにより、選択された行から読み出されたデータを選択された列に書込むことを可能にする。選択信号が「１１」のとき、データ選択部３４０は、行読出し部４２０から入力された読出しデータをＮＯＲ書込み部３５０に出力し、これにより、選択された行から読み出されたデータをメモリセルアレイ１１０の選択メモリセルに書込むことを可能にする。
ＮＯＲ書込み部３５０は、データ選択部３４０から出力された読出しデータをエントリーゲート１７０を介してメモリセルアレイ１１０の選択メモリセルに書込む。例えば、４ビットの読出しデータを選択メモリセルＭａ、Ｍｂ、Ｍｃ、Ｍｄに書込む場合、エントリーゲート１７０によってトランジスタＱ０～Ｑ３が順次オンされ、ＮＯＲ書込み部３５０は、グローバルビット線ＧＢＬ０を介してビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３に読出しデータに応じた書込み電圧を順次印加する。このとき、ワード線ＷＬ１には書込み用の電圧が印加され、ソース線ＳＬ１にＧＮＤが印加される。非選択ワード線、非選択ビット線、非選択ソース線はフローティング状態である。こうして、選択メモリセルＭａ、Ｍｂ、Ｍｃ、Ｍｄには、選択された可変抵抗素子に記憶されたデータ、つまり学習によって変調されたデータが書き戻される。
行選択／信号処理部２２０は、クロスバーアレイ２００の行を選択し、選択した行のデータを読出したり、選択した行にデータを書込む。
図６は、行選択／信号処理部２２０の内部構成を示す図である。行選択／信号処理部２２０は、クロスバーアレイ２００の行を選択する行選択部４００と、選択された行に書込みパルスを印加する行書込み部４１０と、選択された行のデータを読み出す行読出し部４２０と、行読出し部４２０から入力された読出しデータを行書込み部４１０または列選択／信号処理部２１０のデータ選択部３４０に出力するデータ選択部４３０とを含んで構成される。
行選択部４００は、バス２３０を介して制御部１６０から行選択信号を受け取り、当該行選択信号に基づきクロスバーアレイ２００の行を選択する。選択される行は、必ずしも１つに限らず、複数の行が同時に選択されてもよい。
行書込み部４１０および行読出し部４２０は、列選択／信号処理部２１０の列書込み部３２０および列読出し部３３０と同様に構成される。行書込み部４１０は、データ選択部４３０から出力された読出しデータに基づき選択された行に書込みパルスを印加する。行書込み部４１０により選択された行に書込みパルスが印加されるとき、列書込み部３２０は、選択された列にＧＮＤを印加する。例えば、行Ｒ１が選択され、列Ｃ１が選択され、データが「０」であるとき、行書込み部４１０は、行Ｃ１に書込みパルスを印加し、列書込み部３２０は、列Ｃ１にＧＮＤを印加する。これにより、行Ｒ１と列Ｃ１とが交差する可変抵抗素子ＶＲに書込みパルスが印加され、書込みパルス分だけ抵抗が低くなる。他方、入力データが「１」であるとき、行書き込み部４１０は書込みパルスを印加せず、可変抵抗素子ＶＲの抵抗は変化されない。
行読出し部４２０は、行選択部４００によって選択された行から出力される読出しデータをセンスする。行読出し部４２０により読出しが行われるとき、列読出し部３３０は、選択された列に読出し電圧を印加する。例えば、行Ｒ１が選択され、列Ｃ１が選択されたとき、列読出し部３３０は、列Ｃ１に読出し電圧を印加し、行読出し部４２０は、列Ｃ１と行Ｒ１が交差する可変抵抗素子ＶＲを流れる読出し電圧または読出し電流をセンスする。
行読出し部４２０は、アナログレベルの読出し電圧または読出し電流をｍビット（ｍは２以上の整数）のデジタルデータに変換するためのＡＤコンバータを含む。例えば、行読出し部４２０は、読出し電流または読出し電圧を４ビットの読出しデータに変換し、可変抵抗素子の抵抗を１６レベルに分解する。
データ選択部４３０は、制御部１６０からの選択信号に基づき、行読出し部４２０から入力される読出しデータを行書込み部４１０または列選択／信号処理部２１０のデータ選択部３４０に出力する。
図６（Ｂ）に、データ選択部４３０の入出力データの選択例を示す。１ビットの選択信号が「０」のとき、データ選択部４３０は、行読出し部４２から入力された読出しデータを行書込み部４１０に出力し、これにより、選択された行から読み出されたデータを選択された別の行に書込むことを可能にする。選択信号が「１」のとき、データ選択部４３０は、行読出し部４２０から入力された読出しデータをＮＯＲ書込み部３５０に出力し、これにより、選択された行から読み出されたデータを選択された列に書込むこと、あるいはメモリセルアレイ１１０の選択メモリセルに書込むことを可能にする。
次に、本実施例の半導体記憶装置１００の動作について説明する。
［読出し動作］
外部端子から読出しコマンドよびアドレスが入力されると、Ｘデコーダ１３０は、行アドレスに従いワード線を選択し、Ｙデコーダ１４０は、列アドレスに従いビット線／ソース線を選択する。制御部１６０は、読出しコマンドに応じて選択ワード線に正の電圧を印加し、選択ビット線に読出し電圧を印加し、選択ソース線にＧＮＤを印加する。非選択ビット線はフローティング状態である。制御部１６０は、メモリセルアレイ１１０のみの動作が行われる期間中、エントリーゲート１７０をディスエーブルし（全てのトランジスタＱ０～Ｑ３をオフ）、メモリセルアレイ１１０からクロスバーアレイ２００を切り離す。
例えば、図４のメモリセルＭａが選択された場合、選択ワード線ＷＬ１に正の電圧が印加され、選択ビット線ＢＬ０に読出し電圧が印加され、選択ソース線ＳＬ１にＧＮＤが印加される。メモリセルＭａは、記憶したデータに応じたオン／オフし、制御部１６０のセンスアンプは、ビット線ＢＬ０の電圧または電流をセンスする。
［書込み動作］
外部端子から書込みコマンド、アドレスおよびデータが入力されると、Ｘデコーダ１３０は、行アドレスに従いワード線を選択し、Ｙデコーダ１４０は、列アドレスに従いビット線／ソース線を選択する。非選択ビット線は、フローティング状態である。制御部１６０は、書込みコマンドに応じて選択ワード線に書込み電圧を印加し、選択ビット線にデータに応じた書込み電圧を印加し、ソース線にＧＮＤを印加する。
例えば、メモリセルＭａにデータ「０」を書込む場合、選択ワード線ＷＬ１に書込み電圧が印加され、選択ビット線ＢＬ０にデータ「０」に応じた書込み電圧が印加され、選択ソース線ＳＬ１にＧＮＤが印加される。
［消去動作］
外部端子から消去コマンドおよびアドレスが入力されると、Ｘデコーダ１３０は、行アドレスに従いワード線を選択し、Ｙデコーダ１４０は、列アドレスに従いビット線／ソース線を選択する。制御部１６０は、消去コマンドに応じて選択ワード線にＧＮＤを印加し、選択ビット線をフローティング状態にし、選択ソース線に消去電圧を印加する。選択メモリセルのゲートとソース間に高電圧が印加され、選択メモリセル内の電子がソース側に抜け、データ「１」となる。なお、消去は、セクタ内の複数のメモリセルを一括して消去するようにしてもよい。
次に、クロスバーアレイ２００への書込みまたは読出し動作について説明する。
[クロスバーアレイへの書込み動作]
制御部１６０は、外部端子から入力されたコマンドおよびアドレスに応じてメモリセルアレイ１１０の選択メモリセルから読み出したデータをクロスバーアレイ２００に書込む動作を行う。クロスバーアレイ２００への書込みは、複数のコマンドや複数のアドレスの組合せであることができ、例えば、メモリセルアレイ１１０の読出しコマンドおよびアドレスを入力した後、クロスバーアレイ２００の書込みコマンドおよびアドレスを入力することができる。
例えば、図７（Ａ）に示すように、選択ワード線ＷＬ１に接続された４つのメモリセルＭａ、Ｍｂ、Ｍｃ、Ｍｄから読み出したデータをクロスバーアレイ２００の列Ｃ０と行Ｒ０との交差部の可変抵抗素子ＶＲ０に書込む動作について説明する。メモリセルから読み出したデータをクロスバーアレイ２００に書込む場合、制御部１６０は、メモリセルアレイ側のセンスアンプをディスエーブルし、その代わりに列選択／信号処理部２１０のＮＯＲ読出し部３００にイネーブルする。
外部からの読出しコマンドおよびアドレスに従いメモリセルＭａが選択されるとき、エントリーゲート１７０は、選択信号ＳＥＬに基づきトランジスタＱ０をオンさせ（他のトランジスタはオフ）、グローバルビット線ＧＢＬ０を介してビット線ＢＬ０をＮＯＲ読出し部３００に接続させ、ＮＯＲ読出し部３００は、メモリセルＭａのデータを読出す。
次に、外部からのクロスバーアレイへの書込みコマンドおよびアドレスに従い列書込み部３２０は、ＮＯＲ読出し部３００で保持された読出しデータを受け取る。列選択部３１０は、入力された列アドレスに基づき列Ｃ０を選択し、行選択部４００は、入力された行アドレスに基づき行Ｒ０を選択し、列書込み部３２０は、列Ｃ０に読出しデータに応じた書込みパルスを印加し、行書込み部３２０は、行Ｒ０にＧＮＤを印加する。例えば、読出しデータが「０」であれば、列Ｃ０に書込みパルスが印加され、読出しデータが「１」であれば、列Ｃ０に書込みパルスが印加されない。
次に、外部からの読出しコマンドおよびアドレスに従いメモリセルＭｂが選択されると、エントリーゲート１７０は、選択信号ＳＥＬに基づきトランジスタＱ１をオンさせ、グローバルビット線ＧＢＬ０を介してビット線ＢＬ１をＮＯＲ読出し部３００に接続させ、ＮＯＲ読出し部３００は、メモリセルＭｂのデータを読出す。次に、外部からのクロスバーアレイへの書込みコマンドおよびアドレスに従い、上記と同様に列書込み部３２０は、ＮＯＲ読出し部３００で読み出されたデータに基づき列Ｃ０に書込みパルスを印加する。上以後同様に、メモリセルＭｃ、Ｍｄのデータが読み出され、列書込み部３２０は、列Ｃ０に読出しデータに応じた書込みパルスを印加する。メモリセルＭａ、Ｍｂ、Ｍｃ、Ｍｄの４ビットのデータが全て「０」であれば、列Ｃ０と行Ｒ０の交差部の可変抵抗素子ＶＲ０には、４回の書込みパルスが印加され、可変抵抗素子ＶＲ０には、メモリセルＭａ、Ｍｂ、Ｍｃ、Ｍｄの４ビットのデータの加算結果が書込まれる。
上記の方法は、メモリセルＭａ、Ｍｂ、Ｍｃ、Ｍｄのデータを読み出す毎にコマンドおよびアドレスを入力したが、これに限らず、１回のコマンドによって同一ワード線上の複数のメモリセルをバースト読出しするようしてもよい。また、クロスバーアレイへの書込みも１回のコマンドによって行うようにしてもよく、この場合、ＮＯＲ読出し部３００がバースト読出しされた４ビットのデータを保持し、列書込み部３２０がＮＯＲ読出し部３００に保持された４ビットのデータに基づく書込みパルスを印加する。また、列書込み部３２０は、ＤＡコンバータによって４ビットのデータをアナログレベルの波高値の書込みパルスに変換し、１回の書込みパルスを可変抵抗素子に印加するようにしてもよい。
また、メモリセルＭａ、Ｍｂ、Ｍｃ、Ｍｄの４ビットの読出しデータを可変抵抗素子ＶＲ０に書込む例を示したが、これは一例であり、入力するアドレスに応じて任意の位置の任意の数のメモリセルから読み出された読出しデータを、任意の位置の任意の数の可変抵抗素子に書込むことが可能である。
例えば、同一ワード線上の８つのメモリセルを選択し、選択されたメモリセルの８ビットのデータの加算結果を１つの可変抵抗素子に書込むようにしてもよい。また、図７（Ｂ）に示すように、列選択部３１０によって複数の列Ｃ０、Ｃ１を選択し、メモリセルＭａ、Ｍｂ、Ｍｃ、Ｍｄの４ビットのデータを可変抵抗素子ＶＲ０、ＶＲ１に同時に書込むようにしてもよい。
さらに、図８（Ａ）に示すように、異なるワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３のメモリセルＭａ、Ｍｂ、Ｍｃ、Ｍｄを選択し、これらの４ビットのデータの加算結果を可変抵抗素子ＶＲ０に書込むようにしてもよい。また、図８（Ｂ）に示すように、異なるワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３の同一ビット線ＢＬ０上のメモリセルＭａ、Ｍｂ、Ｍｃ、Ｍｄを選択し、これらの４ビットのデータの加算結果を可変抵抗素子ＶＲ０に書込むようにしてもよい。
また、列書込み部３２０は、図５（Ａ）、（Ｂ）に示したように、データ選択部３４０から出力された列読出し部３３０からの読出しデータ、または行読出し部４２０からの読出しデータを選択された列に書込むことも可能である。
[ＮＯＲアレイへの書込み動作]
制御部１６０は、外部から入力されたコマンドおよびアドレスに応じてクロスバーアレイ２００から読み出したデータをメモリセルアレイ１１０の選択メモリセルに書込む動作を行う。メモリセルアレイ１１０への書込みは、複数のコマンドや複数のアドレスの組合せであることができ、例えば、クロスバーアレイ２００の読出しコマンドおよびアドレスを入力した後にメモリセルアレイ１１０の書込みコマンドおよびアドレスを入力することができる。
例えば、図９（Ａ）に示すように、列Ｃ２と行Ｒ２との交差部の可変抵抗素子ＶＲ２に接続された可変抵抗素子ＶＲ２の読出しデータを選択ワード線ＷＬ１に接続された４つのメモリセルＭａ、Ｍｂ、Ｍｃ、Ｍｄに書込む例について説明する。なお、可変抵抗素子ＶＲ２のアナログデータを４ビットに変換するものとする。また、メモリセルＭａ、Ｍｂ、Ｍｃ、Ｍｄは消去状態（データ「１」）にあるものとする。
クロスバーアレイ２００の読出しデータをメモリセルアレイ１１０に書込む場合、制御部１６０は、メモリセルアレイ側の書込みアンプをディスエーブルし、その代わりに列選択／信号処理部２１０のＮＯＲ書込み部３５０をイネーブルする。
外部からの読出しコマンドおよびアドレスに従い可変抵抗素子ＶＲ２が選択されるとき、行読出し部４２０は、行選択部４００によって選択された行Ｒ２に読出し電圧を印加し、列読出し部３３０は、列選択部３１０によって選択された列Ｃ２の読出し電圧または読出し電流を受け取り、これをＡＤコンバータによって４ビットのデータに変換し、これを保持する。
次に、外部からの書込みコマンドおよびアドレスに従いエントリーゲート１７０は、選択信号ＳＥＬに基づきトランジスタＱ０をオンさせ（他のトランジスタはオフ）、グローバルビット線ＧＢＬ０を介してビット線ＢＬ０を選択する。選択ワード線ＷＬ１に書込み電圧が印加され、選択ソース線ＳＬ１にＧＮＤが印加され、ＮＯＲ書込み部３５０は、列読出し部３３０で保持された４ビットのデータのうちの１ビットの読出しデータを選択ビット線ＢＬ０を介してメモリセルＭａに書込む。
次に、外部からの書込みコマンドおよびアドレスに従いエントリーゲート１７０は、選択信号ＳＥＬに基づきトランジスタＱ１をオンさせ（他のトランジスタはオフ）、グローバルビット線ＧＢＬを介してビット線ＢＬ１を選択する。選択ワード線ＷＬ１に書込み電圧が印加され、選択ソース線ＳＬ１にＧＮＤが印加され、ＮＯＲ書込み部３５０は、列読出し部３３０で保持された４ビットのデータのうちの１ビットの読出しデータを選択ビット線ＢＬ１を介してメモリセルＭｂに書込む。上記と同様にしてメモリセルＭｃ、Ｍｄへの書込みが行われる。これにより、メモリセルＭａ、Ｍｂ、Ｍｃ、Ｍｄには、可変抵抗素子ＶＲ２の学習されたデータが記憶される。
また、ＮＯＲ書込み部３５０は、図９（Ｂ）に示すように、行読出し部４２０によって読み出された読出しデータをメモリセルアレイ１１０のメモリセルＭａ、Ｍｂ、Ｍｃ、Ｍｄに書込むことも可能である。この例では、メモリセルＭａ、Ｍｂ、Ｍｃ、Ｍｄは、異なるワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３に接続されている。
さらに上記の例では、メモリセルＭａ、Ｍｂ、Ｍｃ、Ｍｄに４ビットの読出しデータを書込むようにしたが、これは一例であり、可変抵抗素子が記憶するアナログデータをデジタルデータに変換するＡＤコンバータの分解能（ビット数）に応じて選択するメモリセルの数を決定することができる。例えば、ＡＤコンバータによって８ビットのデータが生成されるならば、８ビットのデータは、８つのメモリセルにそれぞれ書込まれる。また、メモリセルが多値データを記憶することができる場合には、それに応じたメモリセルの数が選択される。さらに、入力するアドレスに応じてクロスバーアレイ２００の任意の位置の可変抵抗素子のデータの読出しが可能であり、かつ入力するアドレスに応じて任意の位置のメモリセルに読出しデータを書込むことが可能である。
図１０にニューラルネットワークを利用したオートエンコーダの一例を示す。オートエンコーダは、入力と出力との間に、複数のエンコーダのレイヤと複数のデコーダのレイヤとを含み、エンコーダおよびデコーダの重み付けまたは符号は学習よって調整される。クロスバーアレイ２００は、入力と出力との間で、エンコーダおよびデコーダの各レイヤの処理を行う。つまり、メモリセル１１０からの読出しデータをｉ番目のレイヤで処理し、その出力信号を、次のｉ＋１番目のレイヤに入力し、ｉ＋１番目のレイヤで処理した出力信号を次のｉ＋２番目のレイヤに入力し、このような処理を順次繰り返す。
また、クロスバーアレイ２００で学習されたデータは、メモリセルアレイ１１０に書込むことで（コピーバックすることで）、メモリセルアレイ１１０は、学習されたデータを保持し、外部のコントローラは、学習データを用いて種々の処理（例えば、画像処理、予測処理、自然言語処理など）を実施することができる。
このように本実施例によれば、フラッシュメモリセルアレイとクロスバーアレイとを含む半導体記憶装置を構成することで、ＡＩ学習機能を有するニューロモルフィックチップとして利用することが可能となる。また、フラッシュのメモリセルアレイに格納された学習用データをクロスバーアレイ上で演算させることで、演算処理の効率化および高速化を図ることができる。さらにクロスバーアレイの列側に列選択／信号処理部を配置し、行側に行選択／信号処理部を配置することで、信号伝達によるロスを抑制しつつクロスバーアレイによる行列演算を効率良く行うことができる。
次に、本発明の第２の実施例について説明する。第１の実施例では、読出しデータ「０」、「１」に応じて書込みパルスを印加する例を示したが、第２の実施例では、列書込み部および行書込み部は、ニューラルネットワークのＳＴＤＰに適したスパイク信号の書込みを行う。
図１１に、第２の実施例による列書込み部の構成を示す。なお、行書込み部は、列書込み部と同様に構成されるので、ここでの説明を省略する。本実施例の列書込み部３２０Ａは、読出しデータに基づき書込みパルスを生成する書込みパルス生成部５００と、書込みパルスに基づきスパイク信号を生成するスパイク信号生成部５１０とを含んで構成される。
書込みパルス生成部５００は、例えば、ＮＯＲ読出し部３００からの読出しデータが「０」であるとき、一定のパルス幅を有する書込みパルスを生成し、これをスパイク信号生成部５１０に出力する。読出しデータが「１」であるとき、書込みパルスは出力されない。
スパイク信号生成部５１０は、ニューロンが発生するシナプス信号を疑似的に生成する。スパイク信号生成部５１０は、書込みパルス生成部５００からの書込みパルスに応答して電荷をキャパシタに充電する充電回路５１２と、キャパシタに充電された電荷を経時的にリークまたは放電させるリーク回路５１４と、キャパシタに充電された電荷が閾値に到達したときスパイク信号Ｓｐを出力する出力回路５１６と、スパイク信号Ｓｐが出力されたとき、キャパシタの電荷をリセットするリセット回路５１８とを含んで構成される。
充電回路５１２は、書込みパルスが印加されたとき、書込みパルスのパルス幅の期間中、キャパシタに電荷を充電する。リーク回路５１４は、例えば、キャパシタに並列に接続された抵抗を含み、キャパシタに充電された電荷を抵抗を介して放電させる。抵抗を調整することで電荷の放電速度が変更される。充電回路５１２は、書込みパルスの印加に応じてキャパシタに電荷を蓄積するが、その一方で、キャパシタに充電された電荷がリーク回路５１４によって放電される。次の書込みパルスが印加されるまでの時間が長いと、それだけキャパシタに充電された電荷のリークも大きくなる。リーク回路５１４の働きは、人間の頭脳でいう忘却等に相当するものであり、ＳＴＤＰのスパイク信号Ｓｐの生成を可能にする。
出力回路５１６は、キャパシタの電荷によって生じるキャパシタ電圧と閾値とを比較し、キャパシタ電圧が閾値を超えたとき、スパイク信号Ｓｐを出力する。スパイク信号Ｓｐは、列選択部３１０によって選択された列に印加される。
図１２に列書込み部３２０Ａの書込み例を示す。ここでは、メモリセルアレイ１１０の列Ａ、列Ｂの８ビットデータを読出し、この読出しデータをクロスバーアレイの選択された列に書込むものとする。図１２（Ａ）に示すように、ＮＯＲ読出し部３００は、列Ａの８ビットデータを読出し、この読出しデータが列書込み部３２０Ａに提供される。書込みパルス生成部５００は、８ビットの読出しデータのうち６ビットのデータ「０」に応答して書込みパルスを生成する。つまり、６回の書込みパルスが順次スパイク信号生成部５１０へ出力される。充電回路５１２は、６回の書込みパルスに応答した電荷をキャパシタに充電し、６回目の書込みパルスでキャパシタ電圧が閾値に到達した場合、出力回路５１６はスパイク信号Ｓｐを出力し、これと同時にリセット回路５１８によってキャパシタの電荷がＧＮＤに放電される。
一方、ＮＯＲ読出し部３００は、図１２（Ｂ）に示すように、列Ｂの８ビットデータを読出した場合、書込みパルス生成部５００は、８ビットの読出しデータのうち４ビットのデータ「０」に応答して書込みパルスを生成する。充電回路５１２は、４回の書込みパルスに応答した電荷をキャパシタに充電するが、キャパシタ電圧が閾値に到達しないので、出力回路５１６からはスパイク信号Ｓｐが出力されない。スパイク信号Ｓｐが出力されないため、リセット回路５１８によるリセットは行われず、キャパシタには電荷そのまま保持されが、リーク回路５１４により経時的に電荷がリークされる。リークされる電荷が大きいと、仮に、その後に２回の書込みパルスが印加されたとしても、キャパシタ電圧は閾値に到達せず、スパイク信号Ｓｐは出力されない。
このように本実施例によれば、ＳＴＤＰのスパイク信号を生成するようにしたので、シナプスの結合強度を最適化するニューロモルフィックデバイスを提供することができる。
上記実施例では、クロスバーアレイ２００の列側の処理を行う列選択／信号処理部２１０と行側の処理を行う行選択／信号処理部２２０とを設ける構成を示したが、本発明は、この構成に限定されるものではなく、クロスバーアレイの行側からの読出しや書込みを省略し、クロスバーアレイ２００の列側からのみ読出しや書込みを行う構成であってもよい。この場合、列選択／信号処理部２１０は、メモリセルアレイ１１０から読み出されたデータを列側からクロスバーアレイ２００に書込み、クロスバーアレイ２００の列側から読み出されたデータをメモリセルアレイ１１０へ書込み、クロスバーアレイ２００の行側は、行アドレスに基づき行を選択する。例えば、列選択／信号処理部２１０は、メモリセルアレイ１１０から読み出された複数のデータをクロスバーアレイ２００の選択された可変抵抗素子に何度も繰り返し書込むことで、当該可変抵抗素子の抵抗を変化させ（つまり学習させ）、その後、当該可変抵抗素子の学習されたデータを読出し、読み出したデータをメモリセルアレイ１１０に書込む。
さらに上記実施例では、ＮＯＲ型のフラッシュメモリにクロスバーアレイを搭載する例を示したが、ＮＯＲ型に変えてＮＡＮＤ型フラッシュメモリにクロスバーアレイを搭載するようにしてもよい。
本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１００：半導体記憶装置
１１０：メモリセルアレイ
１２０：アドレスバッファ
１３０：Ｘデコーダ
１４０：Ｙデコーダ
１５０：入出力回路
１６０：制御部
１７０：エントリーゲート
２００：クロスバーアレイ
２１０：列選択／信号処理部
２２０：行選択／信号処理部
２３０：バス

Claims (14)

  1. 行列状に不揮発性のメモリセルが複数形成されたメモリセルアレイと、
    複数の行、複数の列、各行と各列との交差部に可変抵抗素子が形成されたクロスバーアレイと、
    前記メモリセルアレイと前記クロスバーアレイとの間に配置され、選択信号に基づき前記メモリセルアレイの選択されたビット線を前記クロスバーアレイに接続する接続手段と、
    少なくとも前記メモリセルアレイから読み出されたデータを前記クロスバーアレイの選択された列に書込む列書込み手段と、
    前記クロスバーアレイの選択された列のデータを読み出す列読出し手段と、
    少なくとも前記列読出し手段で読み出されたデータを前記メモリセルアレイに書込む書込み手段と、
    を含む半導体記憶装置。
  2. 半導体記憶装置はさらに、前記クロスバーアレイの選択された行のデータを読み出す行読出し手段と、
    少なくとも前記行読出し手段で読み出されたデータを前記クロスバーアレイの選択された行に書込む行書込み手段とを含む、請求項１に記載の半導体記憶装置。
  3. 半導体記憶装置はさらに、前記列読出し手段で読み出されたデータまたは前記行読出し手段で読み出されたデータを、前記列書込み手段または前記書込み手段に提供する列側選択手段を含む、請求項２に記載の半導体記憶装置。
  4. 半導体記憶装置はさらに、前記行読出し手段で読み出されたデータを行書込み手段または前記列側選択手段に提供する行側選択手段を含む、請求項３に記載の半導体記憶装置。
  5. 半導体記憶装置はさらに、アドレス情報に基づき前記クロスバーアレイの列を選択する列選択手段と、アドレス情報に基づき前記クロスバーアレイの行を選択する行選択手段とを含み、
    前記列書込み手段は、前記列選択手段によって選択された列に書込みを行い、前記列読出し手段は、前記列選択手段によって選択された列の読出しを行い、
    前記行書込み手段は、前記行選択手段によって選択された行に書込みを行い、前記行読出し手段は、前記行選択手段によって選択された行の読出しを行う、請求項２または４に記載の半導体記憶装置。
  6. 前記列書込み手段は、前記メモリセルアレイから読み出された読出しデータに基づき、前記選択された列に書込みパルスを印加する、請求項１に記載の半導体記憶装置。
  7. 前記行書込み手段は、前記行読出し手段で読み出された読出しデータに基づき、前記選択された行に書込みパルスを印加する、請求項２に記載の半導体記憶装置。
  8. 前記列選択手段は、複数の列を選択し、前記列書込み手段は、選択された複数の列に同時に書込みを行う、請求項５に記載の半導体記憶装置。
  9. 前記行選択手段は、複数の行を選択し、前記行書込み手段は、選択された複数の行に同時に書込みを行う、請求項５に記載の半導体記憶装置。
  10. 前記書込み手段は、前記クロスバーアレイから読み出されたアナログデータをｍビットのデジタルデータに変換するＡＤ変換手段を含み、
    前記書込み手段は、前記メモリセルアレイの選択されたｍ個のメモリセルにｍビットのデータを書込む、請求項１に記載の半導体記憶装置。
  11. 前記列書込み手段は、前記メモリセルアレイから読み出されたｍビットのデジタルデータをアナログデータに変換するＤＡ変換手段を含み、
    前記列書込み手段は、前記クロスバーアレイの選択された列に前記アナログデータを書込む、請求項１に記載の半導体記憶装置。
  12. 前記列書込み手段、前記列読出し手段、前記書込み手段、および列選択手段は、前記クロスバーアレイの列側に配置され、
    前記行書込み手段、前記行読出し手段、および行選択手段は、前記クロスバーアレイの行側に配置され、
    前記クロスバーアレイが前記メモリセルアレイ上に、または前記メモリセルアレイが前記クロスバーアレイ上に積層される、請求項２に記載の半導体記憶装置。
  13. 前記メモリセルアレイは、ＮＯＲ型またはＮＡＮＤ型のメモリセルアレイである、請求項１ないし１１いずれか１つに記載の半導体記憶装置。
  14. 前記メモリセルアレイは、ＡＩ学習用データを記憶し、前記クロスバーアレイは、前記メモリセルアレイから読み出されたＡＩ学習用データを行列演算し、行列演算したデータを前記メモリセルアレイに書込む、請求項１ないし１１いずれか１つに記載の半導体記憶装置。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019033327A (ja) 2017-08-04 2019-02-28 株式会社東芝 半導体集積回路
US20190369873A1 (en) 2017-06-16 2019-12-05 Huawei Technologies Co., Ltd. Peripheral Circuit and System Supporting RRAM-Based Neural Network Training
WO2020229468A1 (en) 2019-05-16 2020-11-19 International Business Machines Corporation Training of artificial neural networks
JP6818116B1 (ja) 2019-11-22 2021-01-20 ウィンボンド エレクトロニクス コーポレーション クロスバーアレイを用いた電子装置およびデータ処理方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10199105B2 (en) * 2016-05-12 2019-02-05 Crossbar, Inc. Non-volatile resistive memory configuration cell for field programmable gate array
TWI674579B (zh) * 2018-11-14 2019-10-11 華邦電子股份有限公司 用於記憶體操作的電路和方法
US11409352B2 (en) * 2019-01-18 2022-08-09 Silicon Storage Technology, Inc. Power management for an analog neural memory in a deep learning artificial neural network

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190369873A1 (en) 2017-06-16 2019-12-05 Huawei Technologies Co., Ltd. Peripheral Circuit and System Supporting RRAM-Based Neural Network Training
JP2019033327A (ja) 2017-08-04 2019-02-28 株式会社東芝 半導体集積回路
WO2020229468A1 (en) 2019-05-16 2020-11-19 International Business Machines Corporation Training of artificial neural networks
JP6818116B1 (ja) 2019-11-22 2021-01-20 ウィンボンド エレクトロニクス コーポレーション クロスバーアレイを用いた電子装置およびデータ処理方法

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