CN115995244A - 半导体存储装置 - Google Patents

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Abstract

本发明相关的半导体存储装置，包含：存储单元阵列，形成有NOR型存储单元阵列；交错式阵列，具有多个列与多个行，于各列与各行的交叉处形成可变电阻元件；入口闸道，配置于存储单元阵列与交错式阵列之间，基于选择信号，将存储单元阵列的选择位线与交错式阵列连接；以及行选择/信号处理单元。行选择/信号处理单元包含：行写入单元，将从存储单元阵列读取的数据，写入交错式阵列的选择行；行读取单元，读取交错式阵列的选择行的数据；以及NOR写入单元，至少将行读取单元读取的数据，写入存储单元阵列。通过让半导体存储装置包含存储单元阵列以及交错式阵列，就能够提高学习处理的能力或效率。

Description

半导体存储装置
技术领域
本发明是关于一种半导体存储装置，其包含交错式阵列、以及NOR型或NAND型的存储单元阵列，特别是关于一种可作为类神经形态装置的半导体存储装置。
背景技术
使用可变电阻元件，将突触与神经元进行构造式模拟，作为AI(人工智能)硬件的交错式阵列正逐步实用化(例如，专利文献1:JP 6818116 B1)。图1示意交错式阵列的一例。交错式阵列包含：多个列线1、多个行线2、以及于列线1与行线2的交叉处连接的可变电阻元件3。可变电阻元件3，是通过施加电压或电流来存储不同的电阻值的非挥发性存储元件。
所谓的“突触”，是发达于输出神经信息侧与输入侧之间，用来进行信息传递的接触构造，突触前细胞的轴突末端与突触后细胞的树突接触。突触前细胞与突触后细胞以高频率连续击发，则突触的传递效率将增加；但光是根据突触前细胞与突触后细胞的击发时间差，结合强度就会看出变化，此现象称为「脉冲时序依赖可塑性」(STDP，Spike TimingDependent Plasticity)。将类神经网路应用于交错式阵列时，也可以对可变电阻元件写入STDP的电信号。举例来说，对某个列线施加突波信号Spre，对某个行线施加突波信号Spost，突触前细胞与突触后细胞产生的突波信号Spre/Spost的差分会写入可变电阻元件，而调变可变电阻元件的电导(突触的结合强度)(专利文献2:JP6899024B1)。
使用交错式阵列实现类神经网路时，交错式阵列的可变电阻元件的电阻会根据学习而调变。图2为一方块图，示意具有既有的学习机能的突触阵列装置的构成。突触阵列装置10包含：储存学习用数据的快闪存储器20、交错式阵列30、以及控制器40。控制器40从快闪存储器20读取学习用数据，通过将读取的学习用数据写入交错式阵列30，来进行维持于可变电阻元件的数据的学习。另外，控制器40从交错式阵列30读取学习的数据，将该学习的数据写入快闪存储器20。
既有的突触阵列装置10当中，由于是从快闪存储器读取写入交错式阵列30的数据，或是将从交错式阵列30读取的学习数据写入快闪存储器20，因此，有数据传送效率很低，且结果来说AI的学习处理很花时间的问题。
发明内容
为了解决现有技术中突触阵列装置数据传送效率低的问题，本发明提供以下方案。
本发明提供一种半导体存储装置，包含：存储单元阵列，以行列状形成多个非挥发性的存储单元；交错式阵列，具有多个列与多个行，于各列与各行的交叉处形成可变电阻元件；连接装置，配置于该存储单元阵列与该交错式阵列之间，基于选择信号，将该存储单元阵列的选择位线与该交错式阵列连接；行写入装置，至少将从该存储单元阵列读取的数据，写入该交错式阵列的选择行；行读取装置，读取该交错式阵列的选择行的数据；以及写入装置，至少将该行读取装置读取的数据，写入该存储单元阵列。
根据本发明，通过让半导体存储装置包含存储单元阵列以及交错式阵列，就能够提高学习处理的能力或效率。以此，就能够提供一种适用于类神经形态装置的半导体存储装置。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在附图中：
图1为一示意图，示意一般的交错式阵列的构成例。
图2为一方块图，示意既有的突触阵列装置的构成。
图3为一方块图，示意本发明的实施例相关的半导体存储装置的构成。
图4为一示意图，示意本发明的实施例相关的半导体存储装置的存储单元阵列与交错式阵列之间的电气连接关系。
图5(A)、(B)为示意图，示意本实施例的行选择/信号处理单元的构成。
图6(A)、(B)为示意图，示意本实施例的列选择/信号处理单元的构成。
图7(A)、(B)为示意图，示意通过本发明的实施例，对交错式阵列进行写入。
图8(A)、(B)为示意图，示意通过本发明的实施例，对交错式阵列进行写入。
图9(A)、(B)为示意图，示意通过本发明的实施例，对NOR存储单元阵列进行写入。
图10为一示意图，示意利用类神经网路的自动编码器的一例。
图11为一方块图，示意本发明的第2实施例相关的行写入单元的构成。
图12(A)、(B)为示意图，示意本发明的第2实施例相关的行写入单元的写入例。
符号说明：
1:列线
2:行线
3:可变电阻元件
10:突触阵列装置
20:快闪存储器
30:交错式阵列
40:控制器
100:半导体存储装置
110:NOR存储单元阵列
120:地址缓冲器
130:X解码器
140:Y解码器
150:输入输出电路
160:控制单元
170:入口闸道
200:交错式阵列
210:行选择/信号处理单元
220:列选择/信号处理单元
230:汇流排
300:NOR读取单元
310:行选择单元
320,320A:行写入单元
330:行读取单元
340:数据选择单元
350:NOR写入单元
400:列选择单元
410:列写入单元
420:列读取单元
430:数据选择单元
500:写入脉冲产生单元
510:突波信号产生单元
512:充电电路
514:漏电电路
516:输出电路
518:重设电路
BL0～BLs:位线
C0～Cn:行(column)
GBL0～GBLm:全域位线
Ma～Md:存储单元
Q0～Q3:选择晶体管
R0～Rn:列(row)
SEL:选择信号
SL0～SLk:源极线
VR,VR0～VR2:可变电阻元件
WL0～WLn:字线
具体实施方式
本发明相关的半导体存储装置，是关于非挥发性存储器，其组合了NOR型或NAND型的快闪存储器、以及包含可变电阻元件的交错式阵列。某实施例中，半导体存储装置包含快闪存储器芯片与交错式阵列芯片之间的堆叠。另外，其他实施例中，半导体存储装置于同一个芯片上堆叠快闪存储器与交错式阵列。
本发明相关的半导体存储装置，可以作为具备学习机能的AI存储器或类神经形态装置而发挥功能。快闪存储器芯片储存学习用数据，从快闪存储器芯片读取的学习用数据，将写入交错式阵列芯片。交错式阵列芯片通过矩阵演算等，将学习用数据写入可变电阻元件，以此调变可变电阻元件的电阻，也就是进行电阻的学习。另外，交错式阵列芯片学习的数据，将覆写在快闪存储器芯片，AI控制器使用覆写在快闪存储器芯片的学习数据。
接着，针对本发明的实施例，参照图式详细说明。图3为一方块图，示意本发明的实施例相关的半导体存储装置100的构成。本实施例的半导体存储装置100包含：NOR型的存储单元阵列110；地址缓冲器120，保持输入输出电路150接收的地址；X解码器130，基于列地址选择存储单元阵列110的字线；Y解码器140，基于行地址选择存储单元阵列110的位线、源极线；输入输出电路150，从外部接收指令、数据、地址，或将数据输出至外部；控制单元160，控制装置整体的操作；入口闸道170，配置于存储单元阵列110的端部；交错式阵列200，使用了可变电阻元件；行选择/信号处理单元210；列选择/信号处理单元220；以及汇流排230。
存储单元阵列110、地址缓冲器120、X解码器130、Y解码器140、输入输出电路150、控制单元以及入口闸道170，构成NOR型的快闪存储器芯片；交错式阵列200、行选择/信号处理单元210以及列选择/信号处理单元220，构成交错式阵列芯片。本实施例中，交错式阵列芯片堆叠在快闪存储器芯片上。此时，交错式阵列200配置于存储单元阵列110上，列选择/信号处理单元220配置于X解码器130上，行选择/信号处理单元210配置于Y解码器140以及入口闸道170上，两芯片间信号的传送接收，通过汇流排230进行。存储单元阵列110以及交错式阵列200的存储容量并未特别限定，举例来说，存储单元阵列110为16MB，交错式阵列200为1MB。
图4为一示意图，示意存储单元阵列与交错式阵列之间的电气连接关系。存储单元阵列110以行列状形成多个存储单元。行方向邻接的存储单元的漏极区域共同连接，该漏极区域与位线BL0、BL1、…、BLr、BLs共同连接。另外，列方向的存储单元的各栅极，与列方向的字线WL0、WL1、…、WLn共同连接，列方向的存储单元的各源极区域，与列方向的源极线SL0、SL1、…、SLk共同连接。
存储单元包含储存电荷的电荷存储层(例如，氧化膜-氮化膜-氧化膜(ONO))，在其上包含多晶硅或金属等导电性的栅极，栅极与字线连接。举例来说，进行存储单元Ma的读取时，对选择字线WL1施加某个正的电压，由控制单元160感测选择位线BL0与选择源极线SL1之间流通的电流或电压。进行存储单元Ma的写入(编程)时，对选择字线WL1施加某个电压，对选择位线BL0施加写入数据对应的电压，从选择位线BL0流到选择源极线SL1的热电子，将储存于电荷存储层。然而，写入方法用这以外的方式亦可，通过FN穿隧，将电荷局限于电荷存储层亦可。存储单元Ma的抹除，是对选择字线WL1施加某个电压，举例来说，将热电洞注入电荷存储层，使得储存于电荷存储层的电荷通过FN穿隧而排出。另外，抹除也能够以区段单位来进行，而不是以存储单元单位来进行。
存储单元阵列110的各位线，与入口闸道170连接。入口闸道170配置于存储单元阵列110与交错式阵列芯片的行选择/信号处理单元210之间的边界，对交错式阵列200进行存取时，通过全域位线GBL，将存储单元阵列110的选择位线BL，与行选择/信号处理单元210连接。此处，我们假设入口闸道170当中，存储单元阵列110的4根位线为1组，4根位线BL当中的1个位线，可选式地连接1个全域位线GBL。举例来说，位线BL0、BL1、BL2、BL3通过选择晶体管Q0、Q1、Q2、Q3，与1个全域位线GBL连接，选择晶体管Q0、Q1、Q2、Q3通过来自于控制单元160的选择信号SEL或行地址产生的选择信号SEL，而可选式地导通。
地址缓冲器120接收从外部输入的地址，将接收的列地址以及行地址提供给X解码器130以及Y解码器140。X解码器130基于列地址选择字线，对选择的字线施加操作对应的电压(例如，读取、写入、抹除等)。Y解码器140基于行地址选择位线以及源极线，对选择的位线以及源极线施加操作对应的电压(例如，读取、写入、抹除等)。
输入输出电路150从外部接收指令、地址、数据等，或是将从存储单元阵列110读取的数据输出至外部。输入输出电路150接收的指令或数据，将提供给控制单元160。
控制单元160基于输入的指令，控制存储单元阵列110的读取、写入、抹除。另外，控制单元160对应用来让交错式阵列200执行学习处理的学习指令，当输入学习指令时，基于学习指令，将从存储单元阵列110读取的数据，写入交错式阵列200，或是控制写入(编程)操作，将交错式阵列200学习的数据，写入存储单元阵列100。
控制单元160包含感测放大器SA、写入放大器WA、微控制器等，感测放大器SA是用来感测从存储单元阵列110的选择存储单元读取的数据，写入放大器WA是用来对选择存储单元进行写入，微控制器是用来控制各种的操作。微控制器包含：储存程序的ROM/RAM、以及执行该程序的微处理器，通过执行程序，来控制半导体存储装置100的操作。
接着，针对交错式阵列芯片进行说明。交错式阵列200的多个列R0、R1、…、Rn与多个行C0、C1、…、Cn的各交叉处连接可变电阻元件VR，可变电阻元件VR基于选择的列或行施加的电压或电流，来存储模拟电平的电阻值。可变电阻元件举例来说，由氧化铪(HfOx)等过渡金属氧化物所构成，若从某个方向施加写入脉冲，则朝向低电阻状态，若从相反的方向施加写入脉冲，则朝向高电阻状态。举例来说，若从行C0往列R0施加写入脉冲，则该交叉处的可变电阻元件VR的电阻，将随着写入脉冲的大小而变高。若施加多次写入脉冲，则电阻将随着其施加的次数而变高。相反地，若从列R0往行C0施加写入脉冲，则该交叉处的可变电阻元件VR的电阻，将随着写入脉冲的大小而变低。像这样，可变电阻元件根据施加的写入脉冲的极性使得电阻增减，并根据施加的能量使得电阻的大小变化。另外，其他实施例中，通过改变写入脉冲的施加次数，且改变施加于可变电阻元件的写入脉冲的波高值，使得可变电阻元件的电阻变化亦可。
行选择/信号处理单元210具备写入机能，选择交错式阵列200的行，基于从存储单元阵列110的选择存储单元读取的读取数据，对选择的行施加写入脉冲，或是将从选择的行读取的学习数据，写入存储单元阵列110的选择存储单元。
图5为一示意图，示意行选择/信号处理单元210的内部构成。行选择/信号处理单元210包含：NOR读取单元300，通过入口闸道170读取存储单元阵列的选择存储单元的数据；行选择单元310，选择交错式阵列200的行；行写入单元320，对选择的行施加写入脉冲；行读取单元330，读取从选择的行输出的数据；数据选择单元340，选择来自于行读取单元330的读取数据或是来自于列读取单元420的读取数据的输入、以及选择输出至行写入单元320或NOR写入单元350的数据；以及NOR写入单元350，将从数据选择单元340输出的读取数据，写入存储单元阵列110的选择存储单元。
对交错式阵列200进行存取时，举例来说，将从存储单元阵列110的选择存储单元读取的读取数据，写入交错式阵列200的选择可变电阻元件时，入口闸道170使能(晶体管Q1～Q3的任何一者导通)，存储单元阵列110的选择位线BL，通过选择全域位线GBL，与行选择/信号处理单元210的NOR读取单元300连接。
NOR读取单元300包含感测放大器，通过选择全域位线GBL感测选择存储单元的读取数据，保持感测的读取数据。举例来说，选择存储单元Ma、Mb、Mc、Md时，入口闸道170使晶体管Q0、Q1、Q2、Q3依序导通，NOR读取单元300通过位线BL0～BL3，读取存储于4个选择存储单元Ma、Mb、Mc、Md的4位的读取数据。
行选择单元310通过汇流排230从控制单元160接收行选择信号，基于该行选择信号选择交错式阵列200的行。选择的行未必只限1个，也可以同时选择多个行。
行写入单元320包含写入放大器，基于NOR读取单元300保持的读取数据或是从数据选择单元340输出的读取数据，对行选择单元320选择的行施加写入脉冲。对行写入单元320选择的行施加写入脉冲时，列选择/信号处理单元220的列写入单元410，对选择的列施加GND。举例来说，选择了行C0，选择了列R0，读取数据为“0”时，行写入单元320对行C0施加写入脉冲，列写入单元410对列R0施加GND。以此，对行C0与列R0交叉的可变电阻元件VR施加写入脉冲，电阻随着该写入脉冲的大小而变高。另一方面，当读取数据为“1”时，行写入单元320不施加写入脉冲，可变电阻元件VR的电阻不变化。另外，对列写入单元410选择的列进行写入时，行写入单元320的写入感测器对选择的行施加GND。
某个例子中，当NOR读取单元300通过入口闸道170，从选择全域位线GBL依序接收4位的读取数据时，行写入单元320对选择的行，施加4位的读取数据“0”的数量对应的写入脉冲。若4位的读取数据全部为“0”，则行写入单元320对选择的行施加4次写入脉冲；若3个位为“0”，则施加3次写入脉冲；若2个位为“0”，则施加2次写入脉冲；若1个位为“0”，则施加1次写入脉冲；若4位的读取数据全部为“1”，则行写入单元320不施加写入脉冲。像这样，选择的行与选择的列的交叉处的可变电阻元件，存储4位的读取数据的加算结果。
其他实施例中，行写入单元320除了根据写入脉冲的施加次数，使可变电阻元件的电阻产生变化之外，举例来说，还包含DA转换器，将从NOR读取单元300或数据选择单元340输出的多个位的数据转换为模拟电平，并且对选择的行，施加具有转换后的模拟电平的波高值的写入脉冲。举例来说，若读取数据为4位，则DA转换器产生16个电平的波高值的写入脉冲，并将其施加于可变电阻元件。此时，若读取数据全部为“0”，则产生波高值最高的写入脉冲；或读取数据全部为“1”，则施加波高值为0的写入脉冲，或是不施加写入脉冲。
行读取单元330感测从行选择单元310选择的行输出的读取数据，保持感测的读取数据。对行读取单元330选择的行进行读取时，列选择/信号处理单元220的列读取单元420，对选择的列施加读取电压。举例来说，选择了行C0，选择了列R0时，列读取单元420对列R0施加读取电压，行读取单元330感测列R0与行C0交叉的可变电阻元件流过的读取电压或读取电流。另外，对列读取单元420选择的列进行读取时，行读取单元330对选择的行施加读取电压。
行读取单元330包含AD转换器，AD转换器是用来将模拟电平的读取电压或读取电流，转换为m位(m为2以上的整数)的数位数据。举例来说，行读取单元330将读取电流或读取电压转换为4位的读取数据，将可变电阻元件的电阻分解为16电平。
数据选择单元340基于来自于控制单元160的选择信号，输入行读取单元330的读取数据或列选择/信号处理单元220的数据选择单元430选择的读取数据，将输入的任何一个读取数据，提供给行写入单元320或NOR写入单元350。
图5(B)示意数据选择单元340的输入输出数据的选择例。2位的选择信号为“00”时，数据选择单元340将从行读取单元330输入的读取数据，输入至行写入单元320，以此，就能够将从选择的行读取的数据，写入其他选择的行。选择信号为“01”时，数据选择单元340将从行读取单元330输入的读取数据，输出至NOR写入单元350，以此，就能够将从选择的行读取的数据，写入存储单元阵列110的选择存储单元。选择信号为“10”时，数据选择单元340将从列读取单元420输入的读取数据，输出至行写入单元320，以此，就能够将从选择的列读取的数据，写入选择的行。选择信号为“11”时，数据选择单元340将从列读取单元420输入的读取数据，输出至NOR写入单元350，以此，就能够将从选择的列读取的数据，写入存储单元阵列110的选择存储单元。
NOR写入单元350通过入口闸道170，将从数据选择单元340输出的读取数据，写入存储单元阵列110的选择存储单元。举例来说，将4位的读取数据写入选择存储单元Ma、Mb、Mc、Md时，入口闸道170依序使晶体管Q0～Q3导通，NOR写入单元350通过全域位线GBL0，依序对位线BL0、BL1、BL2、BL3施加读取数据对应的写入电压。此时，对字线WL1施加写入用电压，对源极线SL1施加GND。非选择字线、非选择位线、非选择源极线为浮动(floating)状态。这样一来，选择的可变电阻元件存储的数据，也就是通过学习而调变的数据，就会覆写在选择存储单元Ma、Mb、Mc、Md。
列选择/信号处理单元220选择交错式阵列200的列，读取选择的列的数据，将数据写入选择的列。
图6为一示意图，示意列选择/信号处理单元220的内部构成。列选择/信号处理单元220包含：列选择单元400，选择交错式阵列200的列；列写入单元410，对选择的列施加写入脉冲；列读取单元420，读取选择的列的数据；以及数据选择单元430，将从列读取单元420输入的读取数据，输出至列写入单元410或行选择/信号处理单元210的数据选择单元340。
列选择单元400通过汇流排230从控制单元160接收列选择信号，基于该列选择信号选择交错式阵列200的列。选择的列未必只限1个，也可以同时选择多个列。
列写入单元410以及列读取单元420，与行选择/信号处理单元210的行写入单元320以及行读取单元330同样构成。列写入单元410基于从数据选择单元430输出的读取数据，对选择的列施加写入脉冲。列写入单元410对选择的列施加写入脉冲时，行写入单元320对选择的行施加GND。举例来说，选择了列R1，选择了行C1，数据为“0”时，列写入单元410对列R1施加写入脉冲，行写入单元320对行C1施加GND。藉此，对列R1与行C1交叉的可变电阻元件VR施加写入脉冲，电阻随着写入脉冲的大小而变低。另一方面，当输入数据为“1”时，列写入单元410不施加写入脉冲，可变电阻元件VR的电阻不变化。
列读取单元420通过列选择单元400，感测从选择的列输出的读取数据。通过列读取单元420进行读取时，行读取单元300对选择的行施加读取电压。举例来说，选择了列R1，选择了行C1时，行读取单元300对行C1施加读取电压，列读取单元420感测行C1与列R1交叉的可变电阻元件流过的读取电压或读取电流。
列读取单元420包含AD转换器，AD转换器是用来将模拟电平的读取电压或读取电流，转换为m位(m为2以上的整数)的数位数据。举例来说，列读取单元420将读取电流或读取电压转换为4位的读取数据，将可变电阻元件的电阻分解为16电平。
数据选择单元430基于来自于控制单元160的选择信号，将从列读取单元420输入的读取数据，输出至列写入单元410或行选择/信号处理单元210的数据选择单元340。
图6(B)示意数据选择单元430的输入输出数据。1位的选择信号为“0”时，数据选择单元430将从列读取单元420输入的读取数据，输出至列写入单元410，藉此，就能够将从选择的列读取的数据，写入其他选择的列。选择信号为“1”时，数据选择单元430将从列读取单元420输入的读取数据，输出至NOR写入单元350，藉此，就能够将从选择的列读取的数据，写入存储单元阵列110的选择存储单元。
接着，针对本实施例的半导体存储装置100的操作进行说明。
[读取操作]
当读取指令以及地址从外部端子输入时，X解码器130根据列地址选择字线，Y解码器140根据行地址选择位线、源极线。控制单元160根据读取指令，对选择字线施加正的电压，对选择位线施加读取电压，对选择源极线施加GND。控制单元160只有在存储单元阵列110的操作进行的期间中，将入口闸道170禁能(关闭所有的晶体管Q0～Q3)，使交错式阵列200与存储单元阵列110分离。
举例来说，选择图4的存储单元Ma时，对选择字线WL1施加正的电压，对选择位线BL0施加读取电压，对选择源极线SL1施加GND。存储单元Ma根据存储的数据而导通、关闭，控制单元160的感测放大器感测位线BL0的电压或电流。
[写入操作]
当写入指令以及地址从外部端子输入时，X解码器130根据列地址选择字线，Y解码器140根据行地址选择位线、源极线。非选择位线为浮动状态。控制单元160根据写入指令，对选择字线施加写入电压，对选择位线施加数据对应的写入电压，对源极线施加GND。
举例来说，将数据“0”写入存储单元Ma时，对选择字线WL1施加写入电压，对选择位线BL0施加数据“0”对应的写入电压，对选择源极线SL1施加GND。
[抹除操作]
当抹除指令以及地址从外部端子输入时，X解码器130根据列地址选择字线，Y解码器140根据行地址选择位线、源极线。控制单元160根据抹除指令，对选择字线施加GND，让选择位线变为浮动状态，对选择源极线施加抹除电压。于选择存储单元的栅极与源极之间施加高电压，选择存储单元内的电子从源极侧脱离，成为数据“1”。另外，也可以一次性地抹除区段内的多个存储单元。
接着，针对交错式阵列200进行的读取或写入操作进行说明。
[对交错式阵列进行的写入操作]
控制单元160进行写入操作，根据从外部端子输入的指令以及地址，将从存储单元阵列110的选择存储单元读取的数据，写入交错式阵列200。对交错式阵列200的写入，可以是多个指令或多个地址的组合，举例来说，在输入存储单元阵列110的读取指令以及地址之后，可以输入交错式阵列200的写入指令以及地址。
举例来说，如图7(A)所示，针对将从选择字线WL1连接的4个存储单元Ma、Mb、Mc、Md读取的数据，写入交错式阵列200的行C0与列R0的交叉处的可变电阻元件VR0的操作进行说明。将从存储单元读取的数据写入交错式阵列200时，控制单元160使存储单元阵列侧的感测放大器禁能，而使行选择/信号处理单元210的NOR读取单元300使能。
根据来自于外部的读取指令以及地址选择存储单元Ma时，入口闸道170基于选择信号SEL使晶体管Q0导通(其他的晶体管关闭)，通过全域位线GBL0，使位线BL0与NOR读取单元300连接，NOR读取单元300读取存储单元Ma的数据。
接着，行写入单元320根据来自于外部对交错式阵列的写入指令以及地址，接收NOR读取单元330保持的读取数据。行选择单元310基于输入的行地址选择行C0，列选择单元400基于输入的列地址选择列R0，行写入单元320对行C0施加读取数据对应的写入脉冲，列写入单元410对列R0施加GND。举例来说，若读取数据为“0”，则对行C0施加写入脉冲；若读取数据为“1”，则不对行C0施加写入脉冲。
接着，根据来自于外部的读取指令以及地址选择存储单元Mb时，入口闸道170基于选择信号SEL使晶体管Q1导通，通过全域位线GBL0，使位线BL1与NOR读取单元300连接，NOR读取单元300读取存储单元Mb的数据。接着，根据来自于外部对交错式阵列的写入指令以及地址，与上述相同，行写入单元320基于NOR读取单元300读取的数据，对行C0施加写入脉冲。之后同样地，读取存储单元Mc、Md的数据，行写入单元320对行C0施加数据对应的写入脉冲。若存储单元Ma、Mb、Mc、Md的4位的数据全部为“0”，则对行C0与列R0的交叉处的可变电阻元件VR0施加4次写入脉冲，存储单元Ma、Mb、Mc、Md的4位的数据的加算结果，将写入可变电阻元件VR0。
上述方法是每当读取存储单元Ma、Mb、Mc、Md时就输入指令与地址，但并不以此为限，也可以通过1次指令来突发(burst)读取同一字线上的多个存储单元。另外，也可以设定成以1次指令来进行交错式阵列的写入，此时，NOR读取单元300保持突发读取的4位的数据，行写入单元320基于NOR读取单元300保持的4位的数据，施加写入脉冲。另外，行写入单元320也可以通过DA转换器，将4位的数据转换为模拟电平的波高值的写入脉冲，对可变电阻元件施加1次写入脉冲。
另外，虽然示意了将存储单元Ma、Mb、Mc、Md的4位的读取数据写入可变电阻元件VR0的实施例，但这仅为一例，也可以根据输入的地址，将从任意地址、任意数量的存储单元读取的读取数据，写入任意地址、任意数量的可变电阻元件。
举例来说，也可以选择同一字线上的8个存储单元，将选择的存储单元的8位数据的加算结果写入1个可变电阻元件。另外，如图7(B)所示，也可以通过行选择单元310选择多个行C0、C1，将存储单元Ma、Mb、Mc、Md的4位数据同时写入可变电阻元件VR0、VR1。
另外，如图8(A)所示，也可以选择不同位线WL0、WL1、WL2、WL3的存储单元Ma、Mb、Mc、Md，将该等4位数据的加算结果写入可变电阻元件VR0。另外，如图8(B)所示，也可以选择不同位线WL0、WL1、WL2、WL3的同一字线BL0上的存储单元Ma、Mb、Mc、Md，将该等4位数据的加算结果写入可变电阻元件VR0。
另外，行写入单元320如图5(A)、(B)所示，可以将从数据选择单元340所输出、来自于行读取单元330的读取数据，或是来自于列读取单元420的读取数据，写入选择的行。
[对NOR阵列进行的写入操作]
控制单元160进行写入操作，根据从外部输入的指令以及地址，将从交错式阵列200读取的数据，写入存储单元阵列110的选择存储单元。对存储单元阵列110的写入，可以是多个指令或多个地址的组合，举例来说，在输入交错式阵列200的读取指令以及地址之后，可以输入存储单元阵列110的写入指令以及地址。
举例来说，如图9(A)所示，针对将从行C2与列R2的交叉处的可变电阻元件VR2连接的可变电阻元件VR2的读取数据，写入选择字线WL1连接的4个存储单元Ma、Mb、Mc、Md的实施例。另外，我们假设将可变电阻元件VR2的模拟数据转换为4位。另外，我们假设存储单元Ma、Mb、Mc、Md处于抹除状态(数据“1”)。
将交错式阵列200的读取数据写入存储单元阵列110时，控制单元160使存储单元阵列侧的写入放大器禁能，并将行选择/信号处理单元210的NOR写入单元350使能。
根据来自于外部的读取指令以及地址选择可变电阻元件VR时，列读取单元420对列选择单元400选择的列R2施加读取电压，行读取单元330接收行选择单元310选择的行C2的读取电压或读取电流，通过AD转换器将其转换为4位的数据，并将其保持。
接着，入口闸道170基于来自于外部的写入指令以及地址，基于选择信号SEL使晶体管Q0导通(其他的晶体管关闭)，通过全域位线GBL0选择位线BL0。对选择字线WL1施加写入电压，对选择源极线SL1施加GND，NOR写入单元350通过选择位线BL0，将行读取单元330保持的4位的数据之中的1位的读取数据写入存储单元Ma。
接着，入口闸道170基于来自于外部的写入指令以及地址，基于选择信号SEL使晶体管Q1导通(其他的晶体管关闭)，通过全域位线GBL0选择位线BL1。对选择字线WL1施加写入电压，对选择源极线SL1施加GND，NOR写入单元350通过选择位线BL1，将行读取单元330保持的4位的数据之中的1位的读取数据写入存储单元Mb。与上述相同地，对存储单元Mc、Md进行写入。以此，存储单元Ma、Mb、Mc、Md存储了可变电阻元件VR2的学习数据。
另外，NOR写入单元350如图9(B)所示，可以将列读取单元420读取的读取数据，写入存储单元阵列110的存储单元Ma、Mb、Mc、Md。此例中，存储单元Ma、Mb、Mc、Md连接不同的字线WL0、WL1、WL2、WL3。
另外上述实施例中，是将4位的读取数据写入存储单元Ma、Mb、Mc、Md，但这仅为一例，也可以根据AD转换器的分解能(位数量)来决定选择的存储单元的数量，AD转换器将可变电阻元件存储的模拟数据，转换为数位数据。举例来说，若AD转换器产生8位的数据，则8位的数据将分别写入8个存储单元。另外，若存储单元能够存储多值数据时，则选择与其对应的存储单元的数量。另外，也可以根据输入的地址，读取交错式阵列200的任意位置的可变电阻元件的数据，也可以根据输入的地址，将读取数据写入任意位置的存储单元。
图10示意利用类神经网路的自动编码器的一例。自动编码器包含多个编码器的层与多个解码器的层，位于输入与输出之间，通过学习调整编码器以及解码器的权重或符号。交错式阵列200于输入与输出之间，进行编码器以及解码器的各层的处理。换言之，来自于存储单元110的读取数据由第i层进行处理，将该输出信号输入至后面的第i+1层，由第i+1层进行处理的输出信号，输入至后面的第i+2层，依序不断重复这样的处理。
另外，交错式阵列200学习的数据，通过写入(写回)存储单元阵列110，存储单元阵列110保持学习的数据，外部的控制器就可以使用学习数据，来实施各式各样的处理(例如，影像处理、估测处理、自然语言处理等)。
像这样根据本实施例，通过构成包含快闪存储器阵列与交错式阵列在内的半导体存储装置，就可以用来当作是具有AI学习机能的类神经形态芯片。另外，通过在交错式阵列上演算快闪存储器阵列储存的学习用数据，就可以谋求演算处理的效率化以及高速化。另外，藉由在交错式阵列的行侧配置行选择/信号处理单元，在列侧配置列选择/信号处理单元，就可以抑制信号传递造成的损失，同时以良好效率进行交错式阵列的矩阵演算。
接着，针对本发明的第2实施例进行说明。第1实施例中，示意了根据读取数据“0”、“1”施加写入脉冲，而第2实施例中，行写入单元以及列写入单元，将进行适用于类神经网路的STDP的突波信号的写入。
图11示意第2实施例的行写入单元的构成。另外，由于列写入单元与行写入单元具有相同的构成，故省略此处的说明。本实施例的行写入单元320A包含：写入脉冲产生单元500，基于读取数据产生写入脉冲；以及突波信号产生单元510，基于写入脉冲产生突波信号。
写入脉冲产生单元500举例来说，当来自于NOR读取单元300的读取数据为“0”时，产生具有一定脉冲宽度的写入脉冲，并将其输出至突波信号产生单元510。当读取数据为“1”时，则不输出写入脉冲。
突波信号产生单元510模拟产生神经元产生的突触信号。突波信号产生单元510包含：充电电路512，响应来自于写入脉冲产生单元500的写入脉冲，将电荷充电至电容器；漏电电路514，将充电至电容器的电荷随着时间推移漏电或放电；输出电路516，当充电至电容器的电荷到达临界值时，输出突波信号Sp；以及重设电路518，当输出突波信号Sp时，重设电容器的电荷。
当施加写入脉冲时，充电电路512在写入脉冲的脉冲宽度的期间中，将电荷充电至电容器。漏电电路514举例来说包含电阻，该电阻与电容器并联，通过电阻将充电至电容器的电荷放电。通过调整电阻，就可以变更电荷的放电速度。充电电路512根据写入脉冲的施加，使电荷累积于电容器；另一方面，漏电电路514将充电至电容器的电荷放电。若距离下一个施加写入脉冲的时间很长，则相对应地，充电至电容器的电容的放电也跟着变大。漏电电路514的用途就相当于人类头脑的遗忘，而能够产生STDP的突波信号Sp。
输出电路516将电容器的电荷产生的电容器电压与临界值比较，当电容器电压超过临界值时，输出突波信号Sp。突波信号Sp施加于行选择单元310选择的行。
图12示意行写入单元320A的写入例。此处，我们假设读取存储单元阵列110的行A、行B的8位数据，将该读取数据写入交错式阵列的选择列。如图12(A)所示，NOR读取单元300读取行A的8位数据，将该读取数据提供给行写入单元320A。写入脉冲产生单元500响应8位的读取数据之中的6位数据“0”产生写入脉冲。换言之，6次写入脉冲将依序输出至突波信号产生单元510。充电电路512响应6次写入脉冲，将电荷充电至电容器，当电容器电压于第6次写入脉冲到达临界值时，输出电路516输出突波信号Sp，与此同时，重设电路518将电容器的电荷放电至GND。
另一方面，NOR读取单元300如图12(B)所示，当读取行B的8位数据时，写入脉冲产生单元500响应8位的读取数据之中的4位数据“0”产生写入脉冲。充电电路512响应4次写入脉冲，将电荷充电至电容器，然而由于电容器电压并未到达临界值，故突波信号Sp并不会从输出电路516输出。由于并未输出突波信号Sp，因此重设电路518并不会进行重设，电荷将照样保持于电容器，随着时间推移，电荷通过漏电电路514漏电。若漏电的电荷很大，就算后面再施加2次写入脉冲，电容器电压也不会到达临界值，而不会输出突波信号Sp。
像这样根据本实施例，产生STDP的突波信号，因此能够提供一种将突触的结合强度最佳化的类神经形态装置。
上述实施例中，示意了设置行选择/信号处理单元210，进行交错式阵列200的行侧的处理；以及列选择/信号处理单元220，进行列侧的处理，但本发明并不以此构成为限，也可以省略来自于交错式阵列200的列侧的读取或写入，只进行来自于交错式阵列200的行侧的读取或写入。此时，行选择/信号处理单元210将从存储单元阵列110读取的数据，从行侧写入交错式阵列200，将从交错式阵列200的行侧读取的数据，写入存储单元阵列110，交错式阵列200的列侧，则是基于列地址来选择列。举例来说，行选择/信号处理单元210将从存储单元阵列110读取的多个数据，重复数次写入交错式阵列200的选择的可变电阻元件，以此改变该可变电阻元件的电阻(也就是使其学习)，其后，读取该可变电阻元件的学习数据，将读取的数据写入存储单元阵列110。
另外，上述实施例中，示意了将交错式阵列搭载于NOR型的快闪存储器，但也可以将NOR型进行取代，将交错式阵列搭载于NAND型的快闪存储器。
已针对本发明的较佳实施例进行详述，但本发明并不以特定的实施例为限，在记载于申请专利范围的本发明要旨范围内，可以进行各式各样的变形、变更。

Claims (14)

1.一种半导体存储装置，其特征在于，所述半导体存储装置包含：
存储单元阵列，以行列状形成多个非挥发性的存储单元；
交错式阵列，具有多个列与多个行，于各列与各行的交叉处形成可变电阻元件；
连接装置，配置于所述存储单元阵列与所述交错式阵列之间，基于选择信号，将所述存储单元阵列的选择位线与所述交错式阵列连接；
行写入装置，至少将从所述存储单元阵列读取的数据，写入所述交错式阵列的选择行；
行读取装置，读取所述交错式阵列的选择行的数据；以及
写入装置，至少将所述行读取装置读取的数据，写入所述存储单元阵列。
2.如权利要求1所述的半导体存储装置，其特征在于，所述半导体存储装置更包含：
列读取装置，读取所述交错式阵列的选择列的数据；以及
列写入装置，至少将所述列读取装置读取的数据，写入所述交错式阵列的选择列。
3.如权利要求2所述的半导体存储装置，其特征在于，所述半导体存储装置更包含：
行侧选择装置，将所述行读取装置读取的数据或所述列读取装置读取的数据，提供给所述行写入装置或所述写入装置。
4.如权利要求3所述的半导体存储装置，其特征在于，所述半导体存储装置更包含：
列侧选择装置，将所述列读取装置读取的数据，提供给所述列写入装置或所述行侧选择装置。
5.如权利要求2所述的半导体存储装置，其特征在于，所述半导体存储装置更包含：
行选择装置，基于地址信息选择所述交错式阵列的行；以及
列选择装置，基于所述地址信息选择所述交错式阵列的列；
其中，所述行写入装置对所述行选择装置选择的行进行写入，所述行读取装置对所述行选择装置选择的行进行读取；
其中，所述列写入装置对所述列选择装置选择的列进行写入，所述列读取装置对所述列选择装置选择的列进行读取。
6.如权利要求1所述的半导体存储装置，其特征在于，所述行写入装置将写入脉冲，施加于基于读取数据选择的行。
7.如权利要求2所述的半导体存储装置，其特征在于，所述列写入装置将写入脉冲，施加于基于读取数据选择的列。
8.如权利要求5所述的半导体存储装置，其特征在于，所述行选择装置选择多个行，所述行写入装置对选择的多个行同时进行写入。
9.如权利要求5所述的半导体存储装置，其特征在于，所述列选择装置选择多个列，所述列写入装置对选择的多个列同时进行写入。
10.如权利要求1所述的半导体存储装置，其特征在于，所述写入装置包含AD转换装置，将从所述交错式阵列读取的模拟数据，转换为m位的数位数据；
其中，所述写入装置将m位的数据写入所述存储单元阵列当中选择的m个存储单元。
11.如权利要求1所述的半导体存储装置，其特征在于，所述写入装置包含DA转换装置，将从所述存储单元阵列读取的m位的数位数据，转换为模拟数据；
其中，所述写入装置将所述模拟数据写入所述交错式阵列当中选择的行。
12.如权利要求1至11任一项所述的半导体存储装置，其特征在于，所述行写入装置、所述行读取装置、所述写入装置、行侧选择装置以及行选择装置，配置于所述交错式阵列的行侧；
其中，列写入装置、列读取装置、列侧选择装置以及列选择装置，配置于所述交错式阵列的列侧；
其中，所述交错式阵列堆叠在所述存储单元阵列上，或是所述存储单元阵列堆叠在所述交错式阵列上。
13.如权利要求1至11任一项所述的半导体存储装置，其特征在于，所述存储单元阵列为NOR型或NAND型存储单元阵列。
14.如权利要求1至11任一项所述的半导体存储装置，其特征在于，所述存储单元阵列存储AI学习用数据；
其中，所述交错式阵列对从所述存储单元阵列读取的所述AI学习用数据进行矩阵演算，将矩阵演算后的数据写入所述存储单元阵列。
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