TW202318407A - 半導體記憶裝置 - Google Patents

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Abstract

本發明相關的半導體記憶裝置，包含：記憶單元陣列，形成有NOR型記憶單元陣列；交錯式陣列，具有複數個列與複數個行，於各列與各行的交叉處形成可變電阻元件；入口閘道，配置於記憶單元陣列與交錯式陣列之間，基於選擇訊號，將記憶單元陣列的選擇位元線與交錯式陣列連接；以及行選擇/訊號處理單元。行選擇/訊號處理單元包含：行寫入單元，將從記憶單元陣列讀取的資料，寫入交錯式陣列的選擇行；行讀取單元，讀取交錯式陣列的選擇行的資料；以及NOR寫入單元，至少將行讀取單元讀取的資料，寫入記憶單元陣列。

Description

半導體記憶裝置
本發明是關於一種半導體記憶裝置，其包含交錯式陣列、以及NOR型或NAND型的記憶單元陣列，特別是關於一種可作為類神經形態裝置的半導體記憶裝置。
使用可變電阻元件，將突觸與神經元進行構造式模擬，作為AI(人工智慧)硬體的交錯式陣列正逐步實用化(例如，專利文獻1: JP 6818116 B1)。第1圖示意交錯式陣列的一例。交錯式陣列包含：複數個列線1、複數個行線2、以及於列線1與行線2的交叉處連接的可變電阻元件3。可変電阻元件3，是透過施加電壓或電流來記憶不同的電阻值的非揮發性記憶元件。
所謂的「突觸」，是發達於輸出神經資訊之側與輸入之側之間，用來進行資訊傳遞的接觸構造，突觸前細胞的軸突末端與突觸後細胞的樹突接觸。突觸前細胞與突觸後細胞以高頻率連續擊發，則突觸的傳遞效率將增加；但光是根據突觸前細胞與突觸後細胞的擊發時間差，結合強度就會看出變化，此現象稱為「脈衝時序依賴可塑性」(STDP，Spike Timing Dependent Plasticity)。將類神經網路應用於交錯式陣列時，也可以對可變電阻元件寫入STDP的電訊號。舉例來說，對某個列線施加突波訊號Spre，對某個行線施加突波訊號Spost，突觸前細胞與突觸後細胞產生的突波訊號Spre/Spost的差分會寫入可變電阻元件，而調變可變電阻元件的電導(突觸的結合強度)(專利文獻2: JP 6899024 B1)。
使用交錯式陣列實現類神經網路時，交錯式陣列的可變電阻元件的電阻會根據學習而調變。第2圖為一方塊圖，示意具有既有的學習機能之突觸陣列裝置的構成。突觸陣列裝置10包含：儲存學習用資料的快閃記憶體20、交錯式陣列30、以及控制器40。控制器40從快閃記憶體20讀取學習用資料，藉由將讀取的學習用資料寫入交錯式陣列30，來進行維持於可變電阻元件的資料的學習。另外，控制器40從交錯式陣列30讀取學習的資料，將該學習的資料寫入快閃記憶體20。
既有的突觸陣列裝置10當中，由於是從快閃記憶體讀取寫入交錯式陣列30的資料，或是將從交錯式陣列30讀取的學習資料寫入快閃記憶體20，因此，有資料傳送效率很低，且結果來說AI的學習處理很花時間的問題。
本發明相關的半導體記憶裝置，包含：記憶單元陣列，以行列狀形成複數個非揮發性的記憶單元；交錯式陣列，具有複數個列與複數個行，於各列與各行的交叉處形成可變電阻元件；連接裝置，配置於該記憶單元陣列與該交錯式陣列之間，基於選擇訊號，將該記憶單元陣列的選擇位元線與該交錯式陣列連接；行寫入裝置，至少將從該記憶單元陣列讀取的資料，寫入該交錯式陣列的選擇行；行讀取裝置，讀取該交錯式陣列的選擇行的資料；以及寫入裝置，至少將該行讀取裝置讀取的資料，寫入該記憶單元陣列。
根據本發明，藉由讓半導體記憶裝置包含記憶單元陣列以及交錯式陣列，就能夠提高學習處理的能力或效率。藉此，就能夠提供一種適用於類神經形態裝置的半導體記憶裝置。
本發明相關的半導體記憶裝置，是關於非揮發性記憶體，其組合了NOR型或NAND型的快閃記憶體、以及包含可變電阻元件的交錯式陣列。某實施態樣中，半導體記憶裝置包含快閃記憶體晶片與交錯式陣列晶片之間的堆疊。另外，其他實施態樣中，半導體記憶裝置於同一個晶片上堆疊快閃記憶體與交錯式陣列。
本發明相關的半導體記憶裝置，可以作為具備學習機能的AI記憶體或類神經形態裝置而發揮功能。快閃記憶體晶片儲存學習用資料，從快閃記憶體晶片讀取的學習用資料，將寫入交錯式陣列晶片。交錯式陣列晶片透過矩陣演算等，將學習用資料寫入可變電阻元件，藉以調變可變電阻元件的電阻，也就是進行電阻的學習。另外，交錯式陣列晶片學習的資料，將覆寫在快閃記憶體晶片，AI控制器使用覆寫在快閃記憶體晶片的學習資料。
接著，針對本發明的實施例，參照圖式詳細說明。第3圖為一方塊圖，示意本發明的實施例相關的半導體記憶裝置100的構成。本實施例的半導體記憶裝置100包含：NOR型的記憶單元陣列110；位址緩衝器120，保持輸入輸出電路150接收的位址；X解碼器130，基於列位址選擇記憶單元陣列110的字元線；Y解碼器140，基於行位址選擇記憶單元陣列110的位元線、源極線；輸入輸出電路150，從外部接收指令、資料、位址，或將資料輸出至外部；控制單元160，控制裝置整體的操作；入口閘道170，配置於記憶單元陣列110的端部；交錯式陣列200，使用了可變電阻元件；行選擇/訊號處理單元210；列選擇/訊號處理單元220；以及匯流排230。
記憶單元陣列110、位址緩衝器120、X解碼器130、Y解碼器140、輸入輸出電路150、控制單元以及入口閘道170，構成NOR型的快閃記憶體晶片；交錯式陣列200、行選擇/訊號處理單元210以及列選擇/訊號處理單元220，構成交錯式陣列晶片。本實施例中，交錯式陣列晶片堆疊在快閃記憶體晶片上。此時，交錯式陣列200配置於記憶單元陣列110上，列選擇/訊號處理單元220配置於X解碼器130上，行選擇/訊號處理單元210配置於Y解碼器140以及入口閘道170上，兩晶片間訊號的傳送接收，透過匯流排230進行。記憶單元陣列110以及交錯式陣列200的記憶容量並未特別限定，舉例來說，記憶單元陣列110為16MB，交錯式陣列200為1MB。
第4圖為一示意圖，示意記憶單元陣列與交錯式陣列之間的電氣連接關係。記憶單元陣列110以行列狀形成複數個記憶單元。行方向鄰接的記憶單元的汲極區域共同連接，該汲極區域與位元線BL0、BL1、…、BLr、BLs共同連接。另外，列方向的記憶單元的各閘極，與列方向的字元線WL0、WL1、…、WLn共同連接，列方向的記憶單元的各源極區域，與列方向的源極線SL0、SL1、…、SLk共同連接。
記憶單元包含儲存電荷的電荷儲存層(例如，氧化膜-氮化膜-氧化膜(ONO))，在其上包含多晶矽或金屬等導電性的閘極，閘極與字元線連接。舉例來說，進行記憶單元Ma的讀取時，對選擇字元線WL1施加某個正的電壓，由控制單元160感測選擇位元線BL0與選擇源極線SL1之間流通的電流或電壓。進行記憶單元Ma的寫入(編程)時，對選擇字元線WL1施加某個電壓，對選擇位元線BL0施加寫入資料對應的電壓，從選擇位元線BL0流到選擇源極線SL1的熱電子，將儲存於電荷儲存層。然而，寫入方法用這以外的方式亦可，透過FN穿隧，將電荷侷限於電荷儲存層亦可。記憶單元Ma的抹除，是對選擇字元線WL1施加某個電壓，舉例來說，將熱電洞注入電荷儲存層，使得儲存於電荷儲存層的電荷透過FN穿隧而排出。另外，抹除也能夠以區段單位來進行，而不是以記憶單元單位來進行。
記憶單元陣列110的各位元線，與入口閘道170連接。入口閘道170配置於記憶單元陣列110與交錯式陣列晶片的行選擇/訊號處理單元210之間的邊界，對交錯式陣列200進行存取時，透過全域位元線GBL，將記憶單元陣列110的選擇位元線BL，與行選擇/訊號處理單元210連接。此處，我們假設入口閘道170當中，記憶單元陣列110的4根位元線為1組，4根位元線BL當中的1個位元線，可選式地連接1個全域位元線GBL。舉例來說，位元線BL0、BL1、BL2、BL3透過選擇電晶體Q0、Q1、Q2、Q3，與1個全域位元線GBL連接，選擇電晶體Q0、Q1、Q2、Q3透過來自於控制單元160的選擇訊號SEL或行位址產生的選擇訊號SEL，而可選式地導通。
位址緩衝器120接收從外部輸入的位址，將接收的列位址以及行位址提供給X解碼器130以及Y解碼器140。X解碼器130基於列位址選擇字元線，對選擇的字元線施加操作對應的電壓(例如，讀取、寫入、抹除等)。Y解碼器140基於行位址選擇位元線以及源極線，對選擇的位元線以及源極線施加操作對應的電壓(例如，讀取、寫入、抹除等)。
輸入輸出電路150從外部接收指令、位址、資料等，或是將從記憶單元陣列110讀取的資料輸出至外部。輸入輸出電路150接收的指令或資料，將提供給控制單元160。
控制單元160基於輸入的指令，控制記憶單元陣列110的讀取、寫入、抹除。另外，控制單元160對應用來讓交錯式陣列200執行學習處理的學習指令，當輸入學習指令時，基於學習指令，將從記憶單元陣列110讀取的資料，寫入交錯式陣列200，或是控制寫入(編程)操作，將交錯式陣列200學習的資料，寫入記憶單元陣列100。
控制單元160包含感測放大器SA、寫入放大器WA、微控制器等，感測放大器SA是用來感測從記憶單元陣列110的選擇記憶單元讀取的資料，寫入放大器WA是用來對選擇記憶單元進行寫入，微控制器是用來控制各種的操作。微控制器包含：儲存程式的ROM/RAM、以及執行該程式的微處理器，藉由執行程式，來控制半導體記憶裝置100的操作。
接著，針對交錯式陣列晶片進行說明。交錯式陣列200的複數個列R0、R1、…、Rn與複數個行C0、C1、…、Cn的各交叉處連接可變電阻元件VR，可變電阻元件VR基於選擇的列或行施加的電壓或電流，來記憶類比位準的電阻值。可變電阻元件舉例來說，由氧化鉿(HfOx)等過渡金屬氧化物所構成，若從某個方向施加寫入脈衝，則朝向低電阻狀態，若從相反的方向施加寫入脈衝，則朝向高電阻狀態。舉例來說，若從行C0往列R0施加寫入脈衝，則該交叉處的可變電阻元件VR的電阻，將隨著寫入脈衝的大小而變高。若施加複數次寫入脈衝，則電阻將隨著其施加的次數而變高。相反地，若從列R0往行C0施加寫入脈衝，則該交叉處的可變電阻元件VR的電阻，將隨著寫入脈衝的大小而變低。像這樣，可變電阻元件根據施加的寫入脈衝的極性使得電阻增減，並根據施加的能量使得電阻的大小變化。另外，其他實施態樣中，藉由改變寫入脈衝的施加次數，且改變施加於可變電阻元件的寫入脈衝的波高值，使得可變電阻元件的電阻變化亦可。
行選擇/訊號處理單元210具備寫入機能，選擇交錯式陣列200的行，基於從記憶單元陣列110的選擇記憶單元讀取的讀取資料，對選擇的行施加寫入脈衝，或是將從選擇的行讀取的學習資料，寫入記憶單元陣列110的選擇記憶單元。
第5圖為一示意圖，示意行選擇/訊號處理單元210的內部構成。行選擇/訊號處理單元210包含：NOR讀取單元300，透過入口閘道170讀取記憶單元陣列的選擇記憶單元的資料；行選擇單元310，選擇交錯式陣列200的行；行寫入單元320，對選擇的行施加寫入脈衝；行讀取單元330，讀取從選擇的行輸出的資料；資料選擇單元340，選擇來自於行讀取單元330的讀取資料或是來自於列讀取單元420的讀取資料的輸入、以及選擇輸出至行寫入單元320或NOR寫入單元350的資料；以及NOR寫入單元350，將從資料選擇單元340輸出的讀取資料，寫入記憶單元陣列110的選擇記憶單元。
對交錯式陣列200進行存取時，舉例來說，將從記憶單元陣列110的選擇記憶單元讀取的讀取資料，寫入交錯式陣列200的選擇可變電阻元件時，入口閘道170致能(電晶體Q1~Q3的任何一者導通)，記憶單元陣列110的選擇位元線BL，透過選擇全域位元線GBL，與行選擇/訊號處理單元210的NOR讀取單元300連接。
NOR讀取單元300包含感測放大器，透過選擇全域位元線GBL感測選擇記憶單元的讀取資料，保持感測的讀取資料。舉例來說，選擇記憶單元Ma、Mb、Mc、Md時，入口閘道170使電晶體Q0、Q1、Q2、Q3依序導通，NOR讀取單元300透過位元線BL0~BL3，讀取記憶於4個選擇記憶單元Ma、Mb、Mc、Md的4位元的讀取資料。
行選擇單元310透過匯流排230從控制單元160接收行選擇訊號，基於該行選擇訊號選擇交錯式陣列200的行。選擇的行未必只限1個，也可以同時選擇複數個行。
行寫入單元320包含寫入放大器，基於NOR讀取單元300保持的讀取資料或是從資料選擇單元340輸出的讀取資料，對行選擇單元320選擇的行施加寫入脈衝。對行寫入單元320選擇的行施加寫入脈衝時，列選擇/訊號處理單元220的列寫入單元410，對選擇的列施加GND。舉例來說，選擇了行C0，選擇了列R0，讀取資料為「0」時，行寫入單元320對行C0施加寫入脈衝，列寫入單元410對列R0施加GND。藉此，對行C0與列R0交叉的可變電阻元件VR施加寫入脈衝，電阻隨著該寫入脈衝的大小而變高。另一方面，當讀取資料為「1」時，行寫入單元320不施加寫入脈衝，可變電阻元件VR的電阻不變化。另外，對列寫入單元410選擇的列進行寫入時，行寫入單元320的寫入感測器對選擇的行施加GND。
某個例子中，當NOR讀取單元300透過入口閘道170，從選擇全域位元線GBL依序接收4位元的讀取資料時，行寫入單元320對選擇的行，施加4位元的讀取資料「0」的數量對應的寫入脈衝。若4位元的讀取資料全部為「0」，則行寫入單元320對選擇的行施加4次寫入脈衝；若3個位元為「0」，則施加3次寫入脈衝；若2個位元為「0」，則施加2次寫入脈衝；若1個位元為「0」，則施加1次寫入脈衝；若4位元的讀取資料全部為「1」，則行寫入單元320不施加寫入脈衝。像這樣，選擇的行與選擇的列的交叉處的可變電阻元件，記憶4位元的讀取資料的加算結果。
其他實施態樣中，行寫入單元320除了根據寫入脈衝的施加次數，使可變電阻元件的電阻產生變化之外，舉例來說，還包含DA轉換器，將從NOR讀取單元300或資料選擇單元340輸出的複數個位元的資料轉換為類比位準，並且對選擇的行，施加具有轉換後的類比位準的波高值之寫入脈衝。舉例來說，若讀取資料為4位元，則DA轉換器產生16個位準的波高值的寫入脈衝，並將其施加於可變電阻元件。此時，若讀取資料全部為「0」，則產生波高值最高的寫入脈衝；或讀取資料全部為「1」，則施加波高值為0的寫入脈衝，或是不施加寫入脈衝。
行讀取單元330感測從行選擇單元310選擇的行輸出的讀取資料，保持感測的讀取資料。對行讀取單元330選擇的行進行讀取時，列選擇/訊號處理單元220的列讀取單元420，對選擇的列施加讀取電壓。舉例來說，選擇了行C0，選擇了列R0時，列讀取單元420對列R0施加讀取電壓，行讀取單元330感測列R0與行C0交叉的可變電阻元件流過的讀取電壓或讀取電流。另外，對列讀取單元420選擇的列進行讀取時，行讀取單元330對選擇的行施加讀取電壓。
行讀取單元330包含AD轉換器，AD轉換器是用來將類比位準的讀取電壓或讀取電流，轉換為m位元(m為2以上的整數)的數位資料。舉例來說，行讀取單元330將讀取電流或讀取電壓轉換為4位元的讀取資料，將可變電阻元件的電阻分解為16位準。
資料選擇單元340基於來自於控制單元160的選擇訊號，輸入行讀取單元330的讀取資料或列選擇/訊號處理單元220的資料選擇單元430選擇的讀取資料，將輸入的任何一個讀取資料，提供給行寫入單元320或NOR寫入單元350。
第5圖(B)示意資料選擇單元340的輸入輸出資料的選擇例。2位元的選擇訊號為「00」時，資料選擇單元340將從行讀取單元330輸入的讀取資料，輸入至行寫入單元320，藉此，就能夠將從選擇的行讀取的資料，寫入其他選擇的行。選擇訊號為「01」時，資料選擇單元340將從行讀取單元330輸入的讀取資料，輸出至NOR寫入單元350，藉此，就能夠將從選擇的行讀取的資料，寫入記憶單元陣列110的選擇記憶單元。選擇訊號為「10」時，資料選擇單元340將從列讀取單元420輸入的讀取資料，輸出至行寫入單元320，藉此，就能夠將從選擇的列讀取的資料，寫入選擇的行。選擇訊號為「11」時，資料選擇單元340將從列讀取單元420輸入的讀取資料，輸出至NOR寫入單元350，藉此，就能夠將從選擇的列讀取的資料，寫入記憶單元陣列110的選擇記憶單元。
NOR寫入單元350透過入口閘道170，將從資料選擇單元340輸出的讀取資料，寫入記憶單元陣列110的選擇記憶單元。舉例來說，將4位元的讀取資料寫入選擇記憶單元Ma、Mb、Mc、Md時，入口閘道170依序使電晶體Q0~Q3導通，NOR寫入單元350透過全域位元線GBL0，依序對位元線BL0、BL1、BL2、BL3施加讀取資料對應的寫入電壓。此時，對字元線WL1施加寫入用電壓，對源極線SL1施加GND。非選擇字元線、非選擇位元線、非選擇源極線為浮動(floating)狀態。這樣一來，選擇的可變電阻元件記憶的資料，也就是透過學習而調變的資料，就會覆寫在選擇記憶單元Ma、Mb、Mc、Md。
列選擇/訊號處理單元220選擇交錯式陣列200的列，讀取選擇的列的資料，將資料寫入選擇的列。
第6圖為一示意圖，示意列選擇/訊號處理單元220的內部構成。列選擇/訊號處理單元220包含：列選擇單元400，選擇交錯式陣列200的列；列寫入單元410，對選擇的列施加寫入脈衝；列讀取單元420，讀取選擇的列的資料；以及資料選擇單元430，將從列讀取單元420輸入的讀取資料，輸出至列寫入單元410或行選擇/訊號處理單元210的資料選擇單元340。
列選擇單元400透過匯流排230從控制單元160接收列選擇訊號，基於該列選擇訊號選擇交錯式陣列200的列。選擇的列未必只限1個，也可以同時選擇複數個列。
列寫入單元410以及列讀取單元420，與行選擇/訊號處理單元210的行寫入單元320以及行讀取單元330同樣構成。列寫入單元410基於從資料選擇單元430輸出的讀取資料，對選擇的列施加寫入脈衝。列寫入單元410對選擇的列施加寫入脈衝時，行寫入單元320對選擇的行施加GND。舉例來說，選擇了列R1，選擇了行C1，資料為「0」時，列寫入單元410對列R1施加寫入脈衝，行寫入單元320對行C1施加GND。藉此，對列R1與行C1交叉的可變電阻元件VR施加寫入脈衝，電阻隨著寫入脈衝的大小而變低。另一方面，當輸入資料為「1」時，列寫入單元410不施加寫入脈衝，可變電阻元件VR的電阻不變化。
列讀取單元420透過列選擇單元400，感測從選擇的列輸出的讀取資料。透過列讀取單元420進行讀取時，行讀取單元300對選擇的行施加讀取電壓。舉例來說，選擇了列R1，選擇了行C1時，行讀取單元300對行C1施加讀取電壓，列讀取單元420感測行C1與列R1交叉的可變電阻元件流過的讀取電壓或讀取電流。
列讀取單元420包含AD轉換器，AD轉換器是用來將類比位準的讀取電壓或讀取電流，轉換為m位元(m為2以上的整數)的數位資料。舉例來說，列讀取單元420將讀取電流或讀取電壓轉換為4位元的讀取資料，將可變電阻元件的電阻分解為16位準。
資料選擇單元430基於來自於控制單元160的選擇訊號，將從列讀取單元420輸入的讀取資料，輸出至列寫入單元410或行選擇/訊號處理單元210的資料選擇單元340。
第6圖(B)示意資料選擇單元430的輸入輸出資料。1位元的選擇訊號為「0」時，資料選擇單元430將從列讀取單元420輸入的讀取資料，輸出至列寫入單元410，藉此，就能夠將從選擇的列讀取的資料，寫入其他選擇的列。選擇訊號為「1」時，資料選擇單元430將從列讀取單元420輸入的讀取資料，輸出至NOR寫入單元350，藉此，就能夠將從選擇的列讀取的資料，寫入記憶單元陣列110的選擇記憶單元。
接著，針對本實施例的半導體記憶裝置100的操作進行說明。 [讀取操作] 當讀取指令以及位址從外部端子輸入時，X解碼器130根據列位址選擇字元線，Y解碼器140根據行位址選擇位元線、源極線。控制單元160根據讀取指令，對選擇字元線施加正的電壓，對選擇位元線施加讀取電壓，對選擇源極線施加GND。控制單元160只有在記憶單元陣列110的操作進行的期間中，將入口閘道170禁能(關閉所有的電晶體Q0~Q3)，使交錯式陣列200與記憶單元陣列110分離。
舉例來說，選擇第4圖的記憶單元Ma時，對選擇字元線WL1施加正的電壓，對選擇位元線BL0施加讀取電壓，對選擇源極線SL1施加GND。記憶單元Ma根據記憶的資料而導通、關閉，控制單元160的感測放大器感測位元線BL0的電壓或電流。
[寫入操作] 當寫入指令以及位址從外部端子輸入時，X解碼器130根據列位址選擇字元線，Y解碼器140根據行位址選擇位元線、源極線。非選擇位元線為浮動狀態。控制單元160根據寫入指令，對選擇字元線施加寫入電壓，對選擇位元線施加資料對應的寫入電壓，對源極線施加GND。
舉例來說，將資料「0」寫入記憶單元Ma時，對選擇字元線WL1施加寫入電壓，對選擇位元線BL0 施加資料「0」對應的寫入電壓，對選擇源極線SL1施加GND。
[抹除操作] 當抹除指令以及位址從外部端子輸入時，X解碼器130根據列位址選擇字元線，Y解碼器140根據行位址選擇位元線、源極線。控制單元160根據抹除指令，對選擇字元線施加GND，讓選擇位元線變為浮動狀態，對選擇源極線施加抹除電壓。於選擇記憶單元的閘極與源極之間施加高電壓，選擇記憶單元內的電子從源極側脫離，成為資料「1」。另外，也可以一次性地抹除區段內的複數個記憶單元。
接著，針對交錯式陣列200進行的讀取或寫入操作進行說明。 [對交錯式陣列進行的寫入操作] 控制單元160進行寫入操作，根據從外部端子輸入的指令以及位址，將從記憶單元陣列110的選擇記憶單元讀取的資料，寫入交錯式陣列200。對交錯式陣列200的寫入，可以是複數個指令或複數個位址的組合，舉例來說，在輸入記憶單元陣列110的讀取指令以及位址之後，可以輸入交錯式陣列200的寫入指令以及位址。
舉例來說，如第7圖(A)所示，針對將從選擇字元線WL1連接的4個記憶單元Ma、Mb、Mc、Md讀取的資料，寫入交錯式陣列200的行C0與列R0的交叉處的可變電阻元件VR0之操作進行說明。將從記憶單元讀取的資料寫入交錯式陣列200時，控制單元160使記憶單元陣列側的感測放大器禁能，而使行選擇/訊號處理單元210的NOR讀取單元300致能。
根據來自於外部的讀取指令以及位址選擇記憶單元Ma時，入口閘道170基於選擇訊號SEL使電晶體Q0導通(其他的電晶體關閉)，透過全域位元線GBL0，使位元線BL0與NOR讀取單元300連接，NOR讀取單元300讀取記憶單元Ma的資料。
接著，行寫入單元320根據來自於外部對交錯式陣列的寫入指令以及位址，接收NOR讀取單元330保持的讀取資料。行選擇單元310基於輸入的行位址選擇行C0，列選擇單元400基於輸入的列位址選擇列R0，行寫入單元320對行C0施加讀取資料對應的寫入脈衝，列寫入單元410對列R0施加GND。舉例來說，若讀取資料為「0」，則對行C0施加寫入脈衝；若讀取資料為「1」，則不對行C0施加寫入脈衝。
接著，根據來自於外部的讀取指令以及位址選擇記憶單元Mb時，入口閘道170基於選擇訊號SEL使電晶體Q1導通，透過全域位元線GBL0，使位元線BL1與NOR讀取單元300連接，NOR讀取單元300讀取記憶單元Mb的資料。接著，根據來自於外部對交錯式陣列的寫入指令以及位址，與上述相同，行寫入單元320基於NOR讀取單元300讀取的資料，對行C0施加寫入脈衝。之後同樣地，讀取記憶單元Mc、Md的資料，行寫入單元320對行C0施加資料對應的寫入脈衝。若記憶單元Ma、Mb、Mc、Md的4位元的資料全部為「0」，則對行C0與列R0的交叉處的可變電阻元件VR0施加4次寫入脈衝，記憶單元Ma、Mb、Mc、Md的4位元的資料的加算結果，將寫入可變電阻元件VR0。
上述方法是每當讀取記憶單元Ma、Mb、Mc、Md時就輸入指令與位址，但並不以此為限，也可以透過1次指令來突發(burst)讀取同一字元線上的複數個記憶單元。另外，也可以設定成以1次指令來進行交錯式陣列的寫入，此時，NOR讀取單元300保持突發讀取的4位元的資料，行寫入單元320基於NOR讀取單元300保持的4位元的資料，施加寫入脈衝。另外，行寫入單元320也可以透過DA轉換器，將4位元的資料轉換為類比位準的波高值的寫入脈衝，對可變電阻元件施加1次寫入脈衝。
另外，雖然示意了將記憶單元Ma、Mb、Mc、Md的4位元的讀取資料寫入可變電阻元件VR0之例，但這僅為一例，也可以根據輸入的位址，將從任意位址、任意數量的記憶單元讀取的讀取資料，寫入任意位址、任意數量的可變電阻元件。
舉例來說，也可以選擇同一字元線上的8個記憶單元，將選擇的記憶單元的8位元資料的加算結果寫入1個可變電阻元件。另外，如第7圖(B)所示，也可以透過行選擇單元310選擇複數個行C0、C1，將記憶單元Ma、Mb、Mc、Md的4位元資料同時寫入可變電阻元件VR0、VR1。
另外，如第8圖(A)所示，也可以選擇不同位元線WL0、WL1、WL2、WL3的記憶單元Ma、Mb、Mc、Md，將該等4位元資料的加算結果寫入可變電阻元件VR0。另外，如第8圖(B)所示，也可以選擇不同位元線WL0、WL1、WL2、WL3的同一字元線BL0上的記憶單元Ma、Mb、Mc、Md，將該等4位元資料的加算結果寫入可變電阻元件VR0。
另外，行寫入單元320如第5圖(A)、(B)所示，可以將從資料選擇單元340所輸出、來自於行讀取單元330的讀取資料，或是來自於列讀取單元420的讀取資料，寫入選擇的行。
[對NOR陣列進行的寫入操作] 控制單元160進行寫入操作，根據從外部輸入的指令以及位址，將從交錯式陣列200讀取的資料，寫入記憶單元陣列110的選擇記憶單元。對記憶單元陣列110的寫入，可以是複數個指令或複數個位址的組合，舉例來說，在輸入交錯式陣列200的讀取指令以及位址之後，可以輸入記憶單元陣列110的寫入指令以及位址。
舉例來說，如第9圖(A)所示，針對將從行C2與列R2的交叉處的可變電阻元件VR2連接的可變電阻元件VR2的讀取資料，寫入選擇字元線WL1連接的4個記憶單元Ma、Mb、Mc、Md之例。另外，我們假設將可變電阻元件VR2的類比資料轉換為4位元。另外，我們假設記憶單元Ma、Mb、Mc、Md處於抹除狀態(資料「1」)。
將交錯式陣列200的讀取資料寫入記憶單元陣列110時，控制單元160使記憶單元陣列側的寫入放大器禁能，並將行選擇/訊號處理單元210的NOR寫入單元350致能。
根據來自於外部的讀取指令以及位址選擇可變電阻元件VR時，列讀取單元420對列選擇單元400選擇的列R2施加讀取電壓，行讀取單元330接收行選擇單元310選擇的行C2的讀取電壓或讀取電流，透過AD轉換器將其轉換為4位元的資料，並將其保持。
接著，入口閘道170基於來自於外部的寫入指令以及位址，基於選擇訊號SEL使電晶體Q0導通(其他的電晶體關閉)，透過全域位元線GBL0選擇位元線BL0。對選擇字元線WL1施加寫入電壓，對選擇源極線SL1施加GND，NOR寫入單元350透過選擇位元線BL0，將行讀取單元330保持的4位元的資料之中的1位元的讀取資料寫入記憶單元Ma。
接著，入口閘道170基於來自於外部的寫入指令以及位址，基於選擇訊號SEL使電晶體Q1導通(其他的電晶體關閉)，透過全域位元線GBL0選擇位元線BL1。對選擇字元線WL1施加寫入電壓，對選擇源極線SL1施加GND，NOR寫入單元350透過選擇位元線BL1，將行讀取單元330保持的4位元的資料之中的1位元的讀取資料寫入記憶單元Mb。與上述相同地，對記憶單元Mc、Md進行寫入。藉此，記憶單元Ma、Mb、Mc、Md記憶了可變電阻元件VR2的學習資料。
另外，NOR寫入單元350如第9圖(B)所示，可以將列讀取單元420讀取的讀取資料，寫入記憶單元陣列110的記憶單元Ma、Mb、Mc、Md。此例中，記憶單元Ma、Mb、Mc、Md連接不同的字元線WL0、WL1、WL2、WL3。
另外上述之例中，是將4位元的讀取資料寫入記憶單元Ma、Mb、Mc、Md，但這僅為一例，也可以根據AD轉換器的分解能(位元數量)來決定選擇的記憶單元的數量，AD轉換器將可變電阻元件記憶的類比資料，轉換為數位資料。舉例來說，若AD轉換器產生8位元的資料，則8位元的資料將分別寫入8個記憶單元。另外，若記憶單元能夠記憶多值資料時，則選擇與其對應的記憶單元的數量。另外，也可以根據輸入的位址，讀取交錯式陣列200的任意位置的可變電阻元件的資料，也可以根據輸入的位址，將讀取資料寫入任意位置的記憶單元。
第10圖示意利用類神經網路的自動編碼器的一例。自動編碼器包含複數個編碼器的層與複數個解碼器的層，位於輸入與輸出之間，透過學習調整編碼器以及解碼器的權重或符號。交錯式陣列200於輸入與輸出之間，進行編碼器以及解碼器的各層的處理。換言之，來自於記憶單元110的讀取資料由第i層進行處理，將該輸出訊號輸入至後面的第i+1層，由第i+1層進行處理的輸出訊號，輸入至後面的第i+2層，依序不斷重複這樣的處理。
另外，交錯式陣列200學習的資料，藉由寫入(寫回)記憶單元陣列110，記憶單元陣列110保持學習的資料，外部的控制器就可以使用學習資料，來實施各式各樣的處理(例如，影像處理、估測處理、自然語言處理等)。
像這樣根據本實施例，藉由構成包含快閃記憶體陣列與交錯式陣列在內的半導體記憶裝置，就可以用來當作是具有AI學習機能的類神經形態晶片。另外，藉由在交錯式陣列上演算快閃記憶體陣列儲存的學習用資料，就可以謀求演算處理的效率化以及高速化。另外，藉由在交錯式陣列的行側配置行選擇/訊號處理單元，在列側配置列選擇/訊號處理單元，就可以抑制訊號傳遞造成的損失，同時以良好效率進行交錯式陣列的矩陣演算。
接著，針對本發明的第2實施例進行說明。第1實施例中，示意了根據讀取資料「0」、「1」施加寫入脈衝之例，而第2實施例中，行寫入單元以及列寫入單元，將進行適用於類神經網路的STDP的突波訊號的寫入。
第11圖示意第2實施例的行寫入單元的構成。另外，由於列寫入單元與行寫入單元具有相同的構成，故省略此處的說明。本實施例的行寫入單元320A包含：寫入脈衝產生單元500，基於讀取資料產生寫入脈衝；以及突波訊號產生單元510，基於寫入脈衝產生突波訊號。
寫入脈衝產生單元500舉例來說，當來自於NOR讀取單元300的讀取資料為「0」時，產生具有一定脈衝寬度的寫入脈衝，並將其輸出至突波訊號產生單元510。當讀取資料為「1」時，則不輸出寫入脈衝。
突波訊號產生單元510模擬產生神經元產生的突觸訊號。突波訊號產生單元510包含：充電電路512，響應來自於寫入脈衝產生單元500的寫入脈衝，將電荷充電至電容器；漏電電路514，將充電至電容器的電荷隨著時間推移漏電或放電；輸出電路516，當充電至電容器的電荷到達臨界值時，輸出突波訊號Sp；以及重設電路518，當輸出突波訊號Sp時，重設電容器的電荷。
當施加寫入脈衝時，充電電路512在寫入脈衝的脈衝寬度的期間中，將電荷充電至電容器。漏電電路514舉例來說包含電阻，該電阻與電容器並聯，透過電阻將充電至電容器的電荷放電。藉由調整電阻，就可以變更電荷的放電速度。充電電路512根據寫入脈衝的施加，使電荷累積於電容器；另一方面，漏電電路514將充電至電容器的電荷放電。若距離下一個施加寫入脈衝的時間很長，則相對應地，充電至電容器的電容的放電也跟著變大。漏電電路514的用途就相當於人類頭腦的遺忘，而能夠產生STDP的突波訊號Sp。
輸出電路516將電容器的電荷產生的電容器電壓與臨界值比較，當電容器電壓超過臨界值時，輸出突波訊號Sp。突波訊號Sp施加於行選擇單元310選擇的行。
第12圖示意行寫入單元320A的寫入例。此處，我們假設讀取記憶單元陣列110的行A、行B的8位元資料，將該讀取資料寫入交錯式陣列的選擇列。如第12圖(A)所示，NOR讀取單元300讀取行A的8位元資料，將該讀取資料提供給行寫入單元320A。寫入脈衝產生單元500響應8位元的讀取資料之中的6位元資料「0」產生寫入脈衝。換言之，6次寫入脈衝將依序輸出至突波訊號產生單元510。充電電路512響應6次寫入脈衝，將電荷充電至電容器，當電容器電壓於第6次寫入脈衝到達臨界值時，輸出電路516輸出突波訊號Sp，與此同時，重設電路518將電容器的電荷放電至GND。
另一方面，NOR讀取單元300如第12圖(B)所示，當讀取列B的8位元資料時，寫入脈衝產生單元500響應8位元的讀取資料之中的4位元資料「0」產生寫入脈衝。充電電路512響應4次寫入脈衝，將電荷充電至電容器，然而由於電容器電壓並未到達臨界值，故突波訊號Sp並不會從輸出電路516輸出。由於並未輸出突波訊號Sp，因此重設電路518並不會進行重設，電荷將照樣保持於電容器，隨著時間推移，電荷透過漏電電路514漏電。若漏電的電荷很大，就算後面再施加2次寫入脈衝，電容器電壓也不會到達臨界值，而不會輸出突波訊號Sp。
像這樣根據本實施例，產生STDP的突波訊號，因此能夠提供一種將突觸的結合強度最佳化的類神經形態裝置。
上述實施例中，示意了設置行選擇/訊號處理單元210，進行交錯式陣列200的行側的處理；以及列選擇/訊號處理單元220，進行列側的處理，但本發明並不以此構成為限，也可以省略來自於交錯式陣列200的列側的讀取或寫入，只進行來自於交錯式陣列200的行側的讀取或寫入。此時，行選擇/訊號處理單元210將從記憶單元陣列110讀取的資料，從行側寫入交錯式陣列200，將從交錯式陣列200的行側讀取的資料，寫入記憶單元陣列110，交錯式陣列200的列側，則是基於列位址來選擇列。舉例來說，行選擇/訊號處理單元210將從記憶單元陣列110讀取的複數個資料，重複數次寫入交錯式陣列200的選擇的可變電阻元件，藉以改變該可變電阻元件的電阻(也就是使其學習)，其後，讀取該可變電阻元件的學習資料，將讀取的資料寫入記憶單元陣列110。
另外，上述實施例中，示意了將交錯式陣列搭載於NOR型的快閃記憶體之例，但也可以將NOR型進行取代，將交錯式陣列搭載於NAND型的快閃記憶體。
已針對本發明的較佳實施形態進行詳述，但本發明並不以特定的實施形態為限，在記載於申請專利範圍的本發明要旨範圍內，可以進行各式各樣的變形、變更。
1:列線 2:行線 3:可變電阻元件 10:突觸陣列裝置 20:快閃記憶體 30:交錯式陣列 40:控制器 100:半導體記憶裝置 110:NOR記憶單元陣列 120:位址緩衝器 130:X解碼器 140:Y解碼器 150:輸入輸出電路 160:控制單元 170:入口閘道 200:交錯式陣列 210:行選擇/訊號處理單元 220:列選擇/訊號處理單元 230:匯流排 300:NOR讀取單元 310:行選擇單元 320,320A:行寫入單元 330:行讀取單元 340:資料選擇單元 350:NOR寫入單元 400:列選擇單元 410:列寫入單元 420:列讀取單元 430:資料選擇單元 500:寫入脈衝產生單元 510:突波訊號產生單元 512:充電電路 514:漏電電路 516:輸出電路 518:重設電路 BL0~BLs:位元線 C0~Cn:行(column) GBL0~GBLm:全域位元線 Ma~Md:記憶單元 Q0~Q3:選擇電晶體 R0~Rn:列(row) SEL:選擇訊號 SL0~SLk:源極線 VR,VR0~VR2:可變電阻元件 WL0~WLn:字元線
第1圖為一示意圖，示意一般的交錯式陣列的構成例。 第2圖為一方塊圖，示意既有的突觸陣列裝置的構成。 第3圖為一方塊圖，示意本發明的實施例相關的半導體記憶裝置的構成。 第4圖為一示意圖，示意本發明的實施例相關的半導體記憶裝置的記憶單元陣列與交錯式陣列之間的電氣連接關係。 第5圖(A)、(B)為示意圖，示意本實施例的行選擇/訊號處理單元的構成。 第6圖(A)、(B)為示意圖，示意本實施例的列選擇/訊號處理單元的構成。 第7圖(A)、(B)為示意圖，示意透過本發明的實施例，對交錯式陣列進行寫入之例。 第8圖(A)、(B)為示意圖，示意透過本發明的實施例，對交錯式陣列進行寫入之例。 第9圖(A)、(B)為示意圖，示意透過本發明的實施例，對NOR記憶單元陣列進行寫入之例。 第10圖為一示意圖，示意利用類神經網路的自動編碼器的一例。 第11圖為一方塊圖，示意本發明的第2實施例相關的行寫入單元的構成。 第12圖(A)、(B)為示意圖，示意本發明的第2實施例相關的行寫入單元的寫入例。
100:半導體記憶裝置
110:NOR記憶單元陣列
120:位址緩衝器
130:X解碼器
140:Y解碼器
150:輸入輸出電路
160:控制單元
170:入口閘道
200:交錯式陣列
210:行選擇/訊號處理單元
220:列選擇/訊號處理單元
230:匯流排

Claims (14)

  1. 一種半導體記憶裝置，包含： 記憶單元陣列，以行列狀形成複數個非揮發性的記憶單元； 交錯式陣列，具有複數個列與複數個行，於各列與各行的交叉處形成可變電阻元件； 連接裝置，配置於該記憶單元陣列與該交錯式陣列之間，基於選擇訊號，將該記憶單元陣列的選擇位元線與該交錯式陣列連接； 行寫入裝置，至少將從該記憶單元陣列讀取的資料，寫入該交錯式陣列的選擇行； 行讀取裝置，讀取該交錯式陣列的選擇行的資料；以及 寫入裝置，至少將該行讀取裝置讀取的資料，寫入該記憶單元陣列。
  2. 如請求項1之半導體記憶裝置，更包含： 列讀取裝置，讀取該交錯式陣列的選擇列的資料；以及 列寫入裝置，至少將該列讀取裝置讀取的資料，寫入該交錯式陣列的選擇列。
  3. 如請求項2之半導體記憶裝置，更包含： 行側選擇裝置，將該行讀取裝置讀取的資料或該列讀取裝置讀取的資料，提供給該行寫入裝置或該寫入裝置。
  4. 如請求項3之半導體記憶裝置，更包含： 列側選擇裝置，將該列讀取裝置讀取的資料，提供給該列寫入裝置或該行側選擇裝置。
  5. 如請求項2之半導體記憶裝置，更包含： 行選擇裝置，基於位址資訊選擇該交錯式陣列的行；以及 列選擇裝置，基於該位址資訊選擇該交錯式陣列的列； 其中，該行寫入裝置對該行選擇裝置選擇的行進行寫入，該行讀取裝置對該行選擇裝置選擇的行進行讀取； 其中，該列寫入裝置對該列選擇裝置選擇的列進行寫入，該列讀取裝置對該列選擇裝置選擇的列進行讀取。
  6. 如請求項1之半導體記憶裝置， 其中，該行寫入裝置將寫入脈衝，施加於基於讀取資料選擇的行。
  7. 如請求項2之半導體記憶裝置， 其中，該列寫入裝置將寫入脈衝，施加於基於讀取資料選擇的列。
  8. 如請求項5之半導體記憶裝置， 其中，該行選擇裝置選擇複數個行，該行寫入裝置對選擇的複數個行同時進行寫入。
  9. 如請求項5之半導體記憶裝置， 其中，該列選擇裝置選擇複數個列，該列寫入裝置對選擇的複數個列同時進行寫入。
  10. 如請求項1之半導體記憶裝置， 其中，該寫入裝置包含AD轉換裝置，將從該交錯式陣列讀取的類比資料，轉換為m位元的數位資料； 其中，該寫入裝置將m位元的資料寫入該記憶單元陣列當中選擇的m個記憶單元。
  11. 如請求項1之半導體記憶裝置， 其中，該寫入裝置包含DA轉換裝置，將從該記憶單元陣列讀取的m位元的數位資料，轉換為類比資料； 其中，該寫入裝置將該類比資料寫入該交錯式陣列當中選擇的行。
  12. 如請求項1至11任一項之半導體記憶裝置， 其中，該行寫入裝置、該行讀取裝置、該寫入裝置、該行側選擇裝置以及該行選擇裝置，配置於該交錯式陣列的行側； 其中，該列寫入裝置、該列讀取裝置、該列側選擇裝置以及該列選擇裝置，配置於該交錯式陣列的列側； 其中，該交錯式陣列堆疊在該記憶單元陣列上，或是該記憶單元陣列堆疊在該交錯式陣列上。
  13. 如請求項1至11任一項之半導體記憶裝置， 其中，該記憶單元陣列為NOR型或NAND型記憶單元陣列。
  14. 如請求項1至11任一項之半導體記憶裝置， 其中，該記憶單元陣列記憶AI學習用資料； 其中，該交錯式陣列對從該記憶單元陣列讀取的該AI學習用資料進行矩陣演算，將矩陣演算後的資料寫入該記憶單元陣列。
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