JP3907664B2 - 半導体記憶装置 - Google Patents

Description

本発明は強誘電体容量を内蔵した高速に再構成可能な論理回路に関するものである。

近年、「ＬＳＩの処理内容の高度化に従って出荷前までデバッグを行いたい」、あるいは「出荷後に発見されたバグの修正を行いたい」というニーズが高まっており、これに合致して電気的に再構成可能な論理回路の需要が高まっている。商業化されている再構成可能な論理回路には、ＦＰＧＡ（Field Programmable Gate Array）、あるいはＰＬＤ（Programmable Logic Device）などがある。

従来の再構成可能な論理回路を、図面を参照しながら説明する。図１Ａ〜図１Ｄは、再構成可能な論理回路で使われる回路要素を示す図である。図１Ａはパストランジスタの構成を示す。トランジスタの端子ａと端子ｂの導通／非導通は、ゲートに接続されたＳＲＡＭ（Static Random Access Memory）により制御される。図１Ｂはバッファの構成を示す。端子ｉｎに入力された信号を端子ｏｕｔに出力するか否かがＳＲＡＭにより制御される。図１Ｃはマルチプレクサの構成を示す。入力端子ｉｎ０，１の何れかと出力端子ｏｕｔとの接続がＳＲＡＭにより制御される。図１Ｄはルックアップテーブルの構成を示す。４つの入力端子ｉｎ０，１，２，３の入力に従って出力端子ｏｕｔから出力されるデータはＳＲＡＭにより定められる。以上のように、全ての回路要素は、ＳＲＡＭの論理状態によって、その動作が決定される。

再構成可能な論理回路は、これらの回路要素を組み合わせることによって構成される。各回路要素内のＳＲＡＭに適宜バイナリデータを書き換えることによって回路構成が変更される。すなわち、パストランジスタのオン／オフ切り替えによる結線、バッファへ入力された信号の出力、ＭＵＸの切り替えによる信号選択、ＬＵＴにおける論理和や比較等のデータ処理、などが変更される。ＳＲＡＭに格納されるバイナリデータを回路構成情報と呼ぶ。回路構成情報は外部の不揮発メモリに記録されており、再構成可能な論理回路を起動するときに、あるいはデータ処理内容を変更するときに、不揮発メモリからシリアルインタフエースを介して再構成可能な論理回路に取り込まれる。

この再構成可能な論理回路においては、不揮発メモリからシリアルインタフエースを介してＳＲＡＭへ回路構成情報を転送するので、再構成に時間がかかる難点があった。

再構成を高速に行うために複数のＳＲＡＭを内蔵し、起動時に外部の不揮発メモリから回路構成情報をＳＲＡＭに格納し、これを切り替えることによって異なる動作への高速な再構成を可能とする方法が提案されている。

さらに、ＳＲＡＭの保存データを不揮発に記録できる不揮発ＳＲＡＭを用い、複数の回路構成情報を格納した再構成可能な論理回路が、提案されている（例えば非特許文献１）。

図２は従来のＳＲＡＭの構成を示す回路図である。従来のＳＲＡＭは、Ｎ型トランジスタＱｎ０，Ｑｎｘ０とＰ型トランジスタＱｐ０，Ｑｐｘ０で構成されたインバータ２つをクロスカップル接続することによりラッチ回路を形成している。ラッチ回路の記憶ノードＮ，ＮＸには、制御線ＰＲＧで制御されるアクセストランジスタＱｎ１，Ｑｎｘ１を介して回路構成情報を書き込むためのデータ線対ＤＬ，ＤＬｘが接続されている。記憶ノードＮまたはＮＸは、上述した回路要素に接続される。

この記憶ノードＮ，ＮＸそれぞれに接続された強誘電体容量を有する不揮発性ＳＲＡＭが、例えば特開平１１−３９８８３号公報に開示されている。

図３は、この不揮発性ＳＲＡＭの構成を示す回路図である。記憶ノードＮ，ＮＸには強誘電体容量Ｃｆ０，Ｃｆｘ０，Ｃｆ１，Ｃｆｘ１の一方の電極が接続されている。

強誘電体容量の他方の電極（記憶ノードＮ，ＮＸに接続されない電極）には、プレート線ＰＬＣ０，ＰＬＣ１が接続される。ＰＬＣ０，ＰＬＣ１を適宜駆動することにより、記憶ノードＮ（ＮＸ）から強誘電体容量Ｃｆ０，Ｃｆ１（Ｃｆｘ０，Ｃｆｘ１）への書き込み、あるいは強誘電体容量から記憶ノードへの書き込みが行われる。回路構成情報は強誘電体容量の分極方向として記録され、電圧を切っても分極方向は保存される。不揮発ＳＲＡＭは回路構成情報を不揮発に保存できるため、起動時に取り込む必要はない。これにより高速な再構成を可能としている。

例えば、特許文献１や、非特許文献２等には、強誘電体容量とＳＲＡＭセル（ラッチ回路）を組み合わせた半導体記憶装置として強誘電体メモリ装置が提案されている。

従来の強誘電体メモリ装置の駆動方法を、図面を参照しながら説明する。
図４は、文献１に開示されたラッチ回路と強誘電体容量を組み合わせた不揮発性ラッチ回路の回路図である。ラッチ回路は２つのインバータＩＮＶ０，１をクロスカップル接続して構成され、ワード線ＷＬにゲート制御されたアクセストランジスタＱ０，ＸＱ０によってビット線ＢＬ，ＸＢＬからのデータ書き込み、読み出しが行われる。ラッチ回路の２つの記憶ノードＮ０，ＸＮ０には２つの強誘電体容量ＣＦ０，ＸＣＦ０が接続され、それらの他方の電極はプレート線ＰＬに接続される。この回路では、電源オフ時には強誘電体容量ＣＦ０，ＸＣＦ０の分極方向としてデータを格納し、電源オン時には強誘電体容量からラッチ回路へとデータを移し、通常動作状態における外部からのアクセスは専らラッチ回路に行われる。

しかし、強誘電体容量のデータ読み出し動作における負荷容量が小さく、安定した読み出しが困難であった。これを解決するため、記憶ノードに強誘電体容量を２つ接続した回路が、非特許文献3に提案されている。その回路図を、図５に示す。

この回路では、記憶ノードＮ０，ＸＮ０にはさらに２つの強誘電体容量ＣＦ１，ＸＣＦ１が接続され、それらの他方の電極はプレート線ＰＬ１に接続された構成としている。記憶ノードのデータは、２つの強誘電体容量ＣＦ０とＣＦ１、ＸＣＦ０とＸＣＦ１に分極方向として格納される。データ格納する分極方向は、お互いが相補となるように書き込まれる。すなわち、ペアとなるＣＦ０，ＣＦ１およびＸＣＦ０，ＸＣＦ１の分極方向は反対方向であり、かつＣＦ０，ＸＣＦ０およびＣＦ１，ＸＣＦ１の分極方向は反対方向である。例えば、ＣＦ０，ＣＦ１の分極方向がＮ０側を向く場合、ＸＣＦ０，ＸＣＦ１はプレート線側を向く。ＣＦ０，ＣＦ１の分極方向がプレート線側を向く場合、ＸＣＦ０，ＸＣＦ１はＸＮ０側を向く。このように強誘電体容量に格納されたデータを読み出すには、ＰＬ０，ＰＬ１間に電圧を印加し、直列接続された２つ強誘電体容量ペアＣＦ０，ＣＦ１およびＸＣＦ０，ＸＣＦ１の接続点、すなわち記憶ノードＮ０，ＸＮ０に発生する電位差をラッチ回路で増幅する。
特開２０００−２９３９８９号公報 「2002Symposium on VLSI Circuits Digest of Technical Papers」200頁〜203頁 「A 512Kbit low-voltage NV-ＳＲＡＭ with the size of a conventional ＳＲＡＭ」,2001 Symposium on VLSI Circuits Digest of Technical Papers,2001年,p129-132 「Ferroelectric Memory Based Secure Dynamically Programmable Gate Array」（2002 Symposium on VLSI Circuits Digest of Technical Papers,2002年,p200-203）

しかしながら、上記の従来技術によれば、第１に、不揮発性ＲＡＭ内の強誘電体容量の記憶性能（分極によるリテンション特性）が経年変化により劣化し、動作の信頼性が低下するという問題がある。また、第２に、不揮発性ＲＡＭを有する回路要素をＬＳＩ化する場合に、大規模に集積化することが困難であるという問題がある。

第１について、図３、図４に示す不揮発性ＳＲＡＭによれば、強誘電体容量Ｃｆ０、Ｃｆ１またはＣｆｘ０、Ｃｆｘ１には、装置の通電中に常に記憶ノードＮまたはＮｘの電圧が印加されている。強誘電体容量は、電圧が印加されている状態が持続すると分極による記憶性能（リテンション特性）が劣化し、ひいては動作不良を引き起こす場合がある。

第１について別言すれば、図５のように、記憶ノードに複数の強誘電体容量が接続された強誘電体内蔵ラッチ回路は、分極状態によっては、データ保持中の熱履歴により性能が劣化し、不安定な読み出し動作が誘引される可能性がある。すなわち、２つの強誘電体容量ペアＣＦ０，ＣＦ１およびＸＣＦ０，ＸＣＦ１には相補方向に分極を書き込み、さらに、読み出し動作でプレート線に電圧を印加したとき、ペアとなる強誘電体の一方は読み出しによって分極反転する。強誘電体を高温下に置くと、分極ヒステリシスが歪んで（焼き付いて）しまう現象（インプリントと呼ぶ）があり、分極方向が異なる強誘電体はインプリントによる分極ヒステリシスの歪みが異なる。従って、従来の方法で分極を書き込まれた強誘電体は、読み出し前後でインプリント方向が異なり、安定した読み出し動作が困難となるという問題がある。

第２について、従来の強誘電体内蔵ラッチ回路は、図４、図５に示すように、一つのラッチ回路の記憶ノードに対応して、一つの不揮発メモリ（２個あるいは４個の強誘電体容量で構成）を接続しており、メモリセルの面積が大きく、高集積化が困難であるという問題がある。

また第２について、図３に示した不揮発性ＳＲＡＭは６個のトランジスタを含むために、各々の不揮発性ＳＲＡＭに６個のトランジスタを内蔵させたまま集積度を向上させると、面積が大きくなり、かつ全ての回路要素に複数の不揮発性ＳＲＡＭを設けることで回路規模が大きくなるという問題を有する。

このように、従来の強誘電体容量を用いた不揮発性ＳＲＡＭを備える再構成可能な論理回路は、性能劣化と集積化困難という問題がある。

本発明の目的は、性能劣化の少ない安定した読み出し動作をする半導体記憶装置を提供することにある。

また、本発明の他の目的は、集積度を向上させることが容易な半導体記憶装置を提供することにある。

上記目的を達成する半導体記憶装置は、データを保持する揮発性のラッチ回路と、データを保持する不揮発性の強誘電体容量回路と、前記ラッチ回路と前記強誘電体容量回路とを接続および切断するスイッチ回路とを備える。

この構成によれば、不揮発性記憶装置の通電中に強誘電体容量回路とラッチ回路との間は、スイッチ回路により電気的に切断できるので、通電中に強誘電体容量回路に電圧が印加されることによって強誘電体容量の特性（リテンション特性）を劣化させることを防止することができる。つまり、半導体記憶装置は性能劣化の少ない安定した読み出し動作をすることができる。

ここで、前記スイッチ回路は、前記ラッチ回路と前記強誘電体容量回路との間でデータを入出力時のみ接続するようにしてもよい。

この構成によれば、不揮発性記憶装置の通電中に強誘電体容量回路は必要最小限の期間つまりデータ入出力時にのみ電圧が印加されるので、強誘電体容量回路の性能劣化を最小限に抑えることができる。

ここで、前記半導体記憶装置は、さらに、ラッチ回路に保持されたデータに応じて回路構成を変更可能な論理回路を有していてもよい。

この構成によれば、ラッチ回路は強誘電体容量回路に格納されたデータを読み出すセンス回路として機能するので、強誘電体容量回路からスイッチ回路を介してラッチ回路にデータを出力するだけで再構成するので、再構成を高速化することができる。

ここで、前記強誘電体容量回路は、データを保持する不揮発性の強誘電体素子を含む第１回路と、データを保持する不揮発性の強誘電体素子を含む第２回路とを有し、前記スイッチ回路は、第１回路および第２回路の何れかを選択し、選択された回路とラッチ回路とをデータ入出力時のみ接続するようにしてもよい。

この構成によれば、論理回路を構成するための回路構成情報の２種類を強誘電体容量回路に保持させているので、スイッチ回路により切り換えることにより再構成を高速にすることができる。

ここで、前記論理回路は、（ａ）ラッチ回路に保持されたデータによりスイッチトランジスタ、（ｂ）ラッチ回路に保持されたデータにより出力制御されるバッファ回路、および（ｃ）ラッチ回路に保持されたデータにより選択制御される選択回路の何れかであるように構成してもよい。

この構成によれば、スイッチトランジスタのオン／オフ切り替えによる結線、バッファ回路へ入力された信号の出力制御、選択回路による信号選択、を動的に構成することができる。

ここで、前記半導体記憶装置は、複数の単位回路からなるテーブル回路を備え、各単位回路は、前記ラッチ回路、前記強誘電体容量回路および前記スイッチ回路を含み、前記論理回路は、複数の単位回路から１つを選択する選択回路であるようにしてもよい。

この構成によれば、テーブル回路に論理和や比較等のデータ処理結果を保持させることにより、単位回路をルックアップテーブル（ＬＵＴ）として動的に変更することができる。

ここで、前記半導体記憶装置は、データを処理するための複数の回路ブロックを備え、各回路ブロックは、前記ラッチ回路、前記強誘電体容量回路、前記スイッチ回路および前記論理回路を含むようにしてもよい。

ここで、前記半導体記憶装置は、さらに、各回路ブロックについて回路構成の再構成を制御する制御部を備えるようにしてもよい。

この構成によれば、各回路ブロックの構成を独立に変更することができる。
ここで、前記複数の回路ブロックは、第１、第２の回路ブロックを含み、前記制御部は、第１の回路ブロックでデータ処理中に、第２の回路ブロックの回路構成を再構成するようにしてもよい。

ここで、前記制御部は、回路ブロック毎に独立したタイミングで回路ブロックの回路構成を再構成するようにしてもよい。

この構成によれば、データ処理中のブロックの動作を停止することなく、データ処理が終了したブロックの構成を独立して再構成するので、複数の回路ブロックを効率的に利用することができる。

ここで、前記複数の回路ブロックは、パイプライン処理のステージを分担する回路ブロック群を含み、前記制御部は、前記回路ブロック群に属する回路ブロックの回路構成をステージ順に再構成するようにしてもよい。

この構成によれば、全体の構成を一括して変更するよりもピーク電力を削減できるので、特に、バッテリーなど駆動能力の小さい電源回路を使用することができる。

ここで、前記制御部は、回路ブロックをステージの処理を行う回路構成に再構成し、再構成された回路ブロックから順にステージの処理を開始するようにしてもよい。

ここで、前記制御部は、ステージの処理が完了した回路ブロックから順に、回路ブロックをステージの処理を行う回路構成から他の処理を行う回路構成に再構成するようにしてもよい。

この構成によれば、現在のパイプライン処理から異なるパイプライン処理に再構成する場合に、再構成に要する時間を短縮することができる。

ここで、前記データ処理は繰り返し処理を含み、前記制御部は、最初の繰り返しの前に、処理結果を保持し自身にフィードバックするように１つの回路ブロックを再構成し、最後の繰り返しの前に当該回路ブロックをフィードバックしないように再構成するようにしてもよい。

この構成によれば、繰り返し処理を１つの回路ブロックによって実行することにより、回路ブロックを効率よく使用することができる。

ここで、前記強誘電体容量回路から前記ラッチ回路へのデータ転送は、少なくとも２クロックで行うようにしてもよい。

この構成によれば、少なくとも２クロックかけてデータ転送することによって、強誘電体容量回路から前記ラッチ回路へのデータ転送時間を確保するので、論理回路の動作クロックの周波数を高くすることができる。また、強誘電体容量回路の読み出しに時間のかかる場合であっても、論理回路の動作周波数を低下させることなくデータ処理を行うことができる。

ここで、前記半導体装置は、前記強誘電体容量回路に負荷容量として接続される強誘電体容量である負荷容量回路を備えるようにしてもよい。

また、本発明の半導体装置は、データを保持する揮発性のラッチ回路と、ラッチ回路から入出力されるデータを保持する不揮発性の強誘電体容量回路と、前記強誘電体容量回路に負荷容量として接続される強誘電体容量である負荷容量回路とを備える。

ここで、前記負荷容量回路の分極は、前記強誘電体容量回路からのデータ読み出し工程で反転しない方向にあるようにしてもよい。

この構成によれば、負荷容量は読み出し前後で変化しないので、読み出し後の２つの負荷容量の分極が異なる方向を向くことはない。すなわち、インプリントによる負荷容量の分極ヒステリシスの歪みは一様となり、安定した読み出しが可能となる。

ここで、前記半導体記憶装置は、前記負荷容量回路の分極を一方向に揃えるための駆動信号を出力する駆動手段を備えるようにしてもよい。

この構成によれば、読み出し後あるいは電源オフ時などに駆動手段は負荷容量の分極方向を揃えるので、インプリントによる負荷容量の分極ヒステリシスの歪みは一様となり、安定した読み出しが可能となる。

ここで、前記駆動手段は、前記負荷容量回路の分極を一方向かつ読み出し動作で分極反転しない方向に揃えるようにしてもよい。

この構成によれば、読み出し後あるいは電源オフ時などに駆動手段は負荷容量の分極方向を揃えるので、インプリントによる負荷容量の分極ヒステリシスの歪みは一様となり、安定した読み出しが可能となる。

ここで、前記半導体記憶装置は、前記ラッチ回路と強誘電体容量回路とからなる記憶セルを複数備え、前記負荷容量回路と前記記憶セルとは１対多で接続されるようにしてもよい。

この構成によれば、負荷容量回路を複数の記憶セルで共有するためにセル面積を小さくできる。つまり、回路規模を小さくし高集積化を容易にする。

ここで、前記半導体記憶装置は、前記ラッチ回路と強誘電体容量回路とからなる記憶セルを複数備え、前記負荷容量回路と前記記憶セルとは１対１で接続されるようにしてもよい。

この構成によれば、例えば本半導体記憶装置をメモリデバイスとして製造する場合に適している。

ここで、前記強誘電体容量回路は１対の強誘電体容量素子を含み、前記負荷容量回路は１対の強誘電体容量素子を含むようにしてもよい。

本発明の半導体記憶装置によれば、強誘電体容量の特性（リテンション特性）劣化を防止することができる。その結果、性能劣化の少ない安定した読み出し動作をすることができる。また、回路規模を小さくし高集積化を容易にすることができる。さらに、再構成を高速化することができる。

（実施の形態１）
本発明の実施の形態１における再構成可能な論理回路を説明する。図６Ａ〜図６Ｄは、再構成可能な論理回路で使われる回路要素を示す図である。

図６Ａはパストランジスタとして機能する回路要素を示す。このパストランジスタは、不揮発メモリセルＮＶＣ（ａ）、ＮＶＣ（ｂ）と、スイッチ回路ＳＷと、ＳＲＡＭと、トランジスタとを備える。ＮＶＣ（ａ）は、強誘電体容量を記憶セルとする不揮発性メモリセルであり、回路構成情報の一部となるデータを保持する。ＮＶＣ（ｂ）も同様のメモリセルであり、他の回路構成情報の一部となるデータを保持する。スイッチ回路ＳＷは、再構成制御信号ＲＣに従って不揮発性メモリセルＮＶＣ（ａ）およびＮＶＣ（ｂ）の何れかを選択し、選択された不揮発性メモリセルとＳＲＡＭとをデータ入出力時のみ接続する。ＳＲＡＭは、不揮発性メモリセルＮＶＣ（ａ）またはＮＶＣ（ｂ）とスイッチ回路ＳＷを介してデータを入出力するラッチ回路である。トランジスタは、ゲートに接続されたＳＲＡＭによって端子ａと端子ｂ間を導通または非導通を制御される。このトランジスタは論理回路における結線の変更に用いられる。

図６Ｂはバッファとして機能する回路要素を示す。同図のバッファは、図６Ａと比べてトランジスタの代わりにトライステートゲートが備えられている。同じ点は説明を省略して異なる点を中心に説明する。トライステートゲートは、出力制御端子にＳＲＡＭに保持されたデータが入力され、端子ｉｎに入力された信号を端子ｏｕｔに出力するか、ハイインピーダンス出力するかをＳＲＡＭからのデータにより制御される。

図６Ｃはマルチプレクサとして機能する回路要素を示す。同図のマルチプレクサは、図６Ａと比べてトランジスタの代わりにセレクタが備えられている。同じ点は説明を省略して異なる点を中心に説明する。セレクタは、選択制御端子にＳＲＡＭに保持されたデータが入力され、入力端子ｉｎ０，１の何れかと出力端子ｏｕｔとの接続をＳＲＡＭからのデータにより制御される。

図６Ｄはルックアップテーブル（以下ＬＵＴと略す。）として機能する回路要素を示す。このＬＵＴは、１６個の不揮発メモリセルＮＶＣ０（ａ）〜ＮＶＣ１５（ａ）と、１６個の個不揮発メモリセルＮＶＣ０（ｂ）〜ＮＶＣ１５（ｂ）と、１６個のＳＲＡＭと、選択スイッチＳＷと、１６入力１出力の選択回路とを備える。不揮発メモリセルＮＶＣ０（ａ）〜ＮＶＣ１５（ａ）は１６ビットの第１のテーブルデータを保持する。不揮発メモリセルＮＶＣ０（ｂ）〜ＮＶＣ１５（ｂ）は１６ビットの第２のテーブルデータを保持する。選択スイッチＳＷは、再構成制御信号ＲＣに従って不揮発性メモリセルＮＶＣ０（ａ）〜ＮＶＣ１５（ａ）およびＮＶＣ０（ｂ）〜ＮＶＣ１５（ｂ）の何れかを選択し、選択された１６個の不揮発性メモリセルと１６個ＳＲＡＭとの間でデータ入出力時のみそれぞれ接続する。１６入力１出力の選択回路は、４つの入力端子ｉｎ０，１，２，３の入力に従って出力端子ｏｕｔに、１６個のＳＲＡＭの１つを選択する。ここで１６個のＳＲＡＭは第１のテーブルデータと第２のテーブルデータのうち何れが格納されている。第１および第２のテーブルデータは、論理和，比較等のデータ処理結果を表し、ＬＵＴはデータ処理を変更かのうである。

以上のように、全ての回路要素が内蔵するＳＲＡＭの論理状態によって、回路要素の動作は決定される。各回路要素は２つの不揮発メモリＮＶＣ（ａ），ＮＶＣ（ｂ）を内蔵しており、再構成制御信号ＲＣで制御されたスイッチＳＷを切り替え、不揮発メモリに記録された回路構成情報をＳＲＡＭに書き込むことで、異なる動作状態に切り替えることができる。スイッチＳＷは、不揮発メモリからにＳＲＡＭに書き込むとき、またはＳＲＡＭから不揮発メモリに書き込むときにのみ接続し、それ以外は切断する。これにより、不揮発メモリにはデータ入出力時以外は電圧がかからないので、不揮発メモリ特に強誘電体メモリの特性劣化を抑えることができる。

また、不揮発メモリ（ＥＥＰＲＯＭ、強誘電体メモリＦｅＲＡＭ、磁気メモリＭＲＡＭ）はＳＲＡＭよりも小さく、かつ内蔵するＳＲＡＭが１個であるので回路面積が小さいという特長を有する。さらに、不揮発メモリとＳＲＡＭはスイッチを介して直接接続されているので、高速に再構成することができる。

図７は、上記の回路要素を組み合わせた演算素子の構成例を示す。同図の演算素子は、４入力１出力のルックアップテーブルＬＵＴと、ＤフリップフロツプＤＦＦと、マルチプレクサＭＵＸと、３２個のパストランジスタＰＴＲとで構成される。マルチプレクサＭＵＸは、ＬＵＴの出力と、ＬＵＴからＤＦＦを介した出力とを選択する。図７中に四角の記号で示したＰＴＲは、これと交差する上下配線と左右配線にＰＴＲの端子ａ，ｂが接続されており、２つの配線を結線するか否かを制御する。演算素子は上下左右に４つずつの端子Ｎ０〜Ｎ３、Ｓ０〜Ｓ３、Ｗ０〜Ｗ３、Ｅ０〜Ｅ３を有している。ＬＵＴの４入力およびＭＵＸの出力は、３２個のＰＴＲによって任意の端子Ｎ０〜Ｎ３、Ｓ０〜Ｓ３、Ｗ０〜Ｗ３、Ｅ０〜Ｅ３に接続できるようになっている。

図８は、図７に示した複数の演算素子を配列した演算素子アレイの構成を示す図である。この演算素子アレイは、１６個の演算素子ＰＥ００〜ＰＥ３３と、４つの入出力回路ブロックＩ／Ｏと、再構成制御部とを含む。演算素子ＰＥ００〜ＰＥ３３はマトリクス配置される。各演算素子の上下左右の４端子が隣接演算素子またはＩ／Ｏ部に接続されている。何れかのＩ／Ｏから入力されたデータは、演算素子アレイでデータ処理され、何れかのＩ／Ｏから出力される。再構成制御回路は、４つの再構成制御信号ＲＣ０〜ＲＣ３を出力する。再構成制御信号ＲＣ０〜ＲＣ３は演算素子アレイの列に入力されており、これを構成する演算素子の内部回路要素の再構成制御信号ＲＣに接続される。

すなわち、ＰＴＲのオン／オフ切り替えによる結線変更、ＬＵＴにおける論理和，比較等のデータ処理の変更、ＭＵＸの切り替えによってＬＵＴ出力をクロックＣＬＫに従って出力するか否かの選択などの変更が可能となる。

図９Ａは図８に示した演算素子アレイの第１の再構成例を示す。図９Ａに示すように演算素子アレイは４つのＰＥからなる演算素子群（ブロック）に分けられている。ブロックＡ（ＰＥ００〜０３），ブロックＢ（ＰＥ１０〜ＰＥ１３），ブロックＣ（ＰＥ２０〜ＰＥ２３），ブロックＤ（ＰＥ３０〜ＰＥ３３）には、それぞれ異なる再構成制御信号ＲＣ０〜ＲＣ３が入力される。ブロックＡおよびＢは処理単位α、ブロックＣ，Ｄは処理単位βとする。

図９Ｂは、図９Ａに示した演算素子アレイの再構成タイミングを示す図である。同図のように、ブロックＡおよびＢは処理単位α、ブロックＣ，Ｄは処理単位βとしている。処理単位α、βにおいて、同図のようにデータ処理Ｘ、データ処理Ｙ、データ処理Ｚを行う。すなわち、ブロックＡ，Ｂにおけるデータ処理Ｘが終了した後、再構成制御回路は、ＲＣ０，ＲＣ１に再構成命令を出力することにより、ブロックＡ，Ｂで構成される処理単位αの回路構成を変更する。これにより新たなデータ処理Ｚを開始することができる。このように演算素子アレイを複数の処理単位に分け、それぞれで異なるデータ処理を行うことによって、ある処理単位においてデータ処理中であったとしても、当該処理単位のデータ処理を中断せずに、データ処理が終了した処理単位のみを再構成することができる。従って、データ処理の高速化が実現できる。

図１０Ａは図８に示した演算素子アレイの第２の再構成例を示す。図１０Ａでは、全部の演算素子を1つの処理単位とし、データ処理を行うように回路を構成する。この場合、データ処理が終了したときに全体を一括して再構成するのではなく、再構成制御回路は、図１０ＢのようにブロックＡ，Ｂ，Ｃ，Ｄと順に再構成する。これにより、一括して再構成する場合にはピーク電力として消費される電力を平準化でき、低電力の電源回路が使用可能となる。従って、第2の再構成例では、電源回路の規模を小さくできる。

図１１Ａは図８に示した演算素子アレイの第３の再構成例を示す。図１１Ａでは、ブロックＡ〜Ｄは、パイプライン処理のステージを分担するよう構成される。この場合、ブロックＡ〜Ｄの各演算要素におけるＭＵＸはＤＦＦを選択している。これにより、ブロックＡ〜Ｄは、動作ステージ１〜動作ステージ４からなる４段のパイプライン処理を行う。すなわち、Ｉ／Ｏから入力されたストリームデータａのデータＤａ０、Ｄａ１、Ｄａ２はそれぞれ動作ステージ１，２，３，４にて次々とパイプライン処理される。この回路を再構成する際、再構成制御回路は、データ処理が終了した動作ステージのブロックに順にと再構成命令を出す。具体的には、動作ステージ１でＤａ２の処理が終了したタイミングで再構成制御信号ＲＣ０をアクティブにしてブロックＡを再構成する。動作ステージ２でＤａ２の処理が終了し、かつブロックＡの再構成が終了したタイミングで再構成制御信号ＲＣ１をアクティブにしてブロックＢを再構成する。動作ステージ３でＤａ２の処理が終了し、かつブロックＢの再構成が終了したタイミングで再構成制御信号ＲＣ２をアクティブにしてブロックＣを再構成する。動作ステージ４でＤａ２の処理が終了し、かつブロックＣの再構成が終了したタイミングで再構成制御信号ＲＣ３をアクティブにしてブロックＤを再構成する。さらに、全ブロックの再構成が完了する前に、新しいデータ処理ｂのストリームデータDb０，１，2を動作ステージ1から処理を開始する。

図１０Ｂに示した第２再構成例では２クロック期間必要なブロック再構成を４つのブロックについて順に再構成していたために、全ブロックの再構成には８クロック期間が必要であった。これに対して、第３の再構成例ではパイプライン動作中にデータ処理が終了した動作ステージのブロックから再構成を順に行い、かつ再構成が終了したブロックでデータ処理を開始する。その結果、データストリームａの最終データＤａ２の出力からデータストリームｂの先頭データＤｂ０の出力までを５クロックに短縮できる。従って、第３の再構成例は、回路構成情報の読み出しに時間のかかる不揮発メモリの高速再構成および高速データ処理に有効である。具体的には、不揮発メモリからの読み出しに１クロックサイクルではなく、少なくとも２クロックサイクルを割り当てることで、不揮発メモリの読み出しに合わせてクロック周波数を設定するよりも高速にデータ処理できる。かつ、パイプライン動作におけるデータの流れに追従して再構成していくことにより、あるブロックが再構成動作中であっても他のブロックではデータ処理が可能であり、データ処理のスループットが向上する。

なお、第２の再構成例と第３の再構成例とでは、各ブロックの再構成が重ならないタイミング例を示したが、これに限らず、互いの再構成期間が重なってもよい。その場合、さらに再構成時間の短縮が実現できる。

第４の再構成例では、データ処理の中に繰り返して使用される回路がある場合に、少ない回路で実現する例を示す。最初に非効率な演算素子アレイの利用例を図１２に示す。この例では、演算素子ＰＥ０１，ＰＥ１１，ＰＥ２１，ＰＥ３１をデータが流れて処理を行っており、斜線で示したＰＥ１１，２１，３１は同じ処理を行っている。第４の再構成例では、このデータ処理で使用する演算素子数を減らすことができる。

図１３Ａ〜図１３Ｃはその説明図を示す。まず、図１３Ａのように、再構成制御回路は、入力データをＰＥ０１からＰＥ１１へと導くようにパストランジスタを制御して配線する。この回路構成により、ＰＥ０１，ＰＥ１１でデータ処理を行う。次いで、図１３Ｂのように回路を再構成する。つまり、ＰＥ１１からの出力データを再びＰＥ１１に入力するようなフイードバックループを形成する。この回路構成でループ上にデータを２回流すことにより、ＰＥ１１はデータ処理を２回行う。最後に、図１３Ｃのように回路を再構成し、ＰＥ１１からの出力データを外部に出す。以上のように再構成を利用することにより、データ処理に使用する演算素子数４個から２個へと減らすことができる。従って、繰り返し処理に使用される演算素子数を減らすことが可能である。例えば、暗号処理における複数回のデータ入れ替え処理などに応用可能である。

第４の再構成例は、フイードバックループのように同じデータ処理を複数回実施する場合において効果的である。しかし、同じデータ処理が続かないようなデータ処理にも適用可能である。異なるデータ処理であっても内部配線でフイードバックループを形成し、ＭＵＸをＤＦＦ側に切り替え、データ処理が行われる度にＬＵＴを書き換えていく動作を行うことにより、演算素子アレイ数を削減可能である。ただし、再構成回数が増えるのでデータ処理のスループットは若干低下する。

なお、第３の再構成例と第４の再構成例とを組み合わせることにより、高速に再構成でき、かつ回路規模の小さい論理回路を実現することができる。

図１４Ａは、第５の再構成例として、破壊読み出し方式の不揮発メモリデバイスを用いた場合の高速再構成を示す説明図である。図１４Ａのように再構成動作は、不揮発メモリＮＶＣから回路構成情報を読み出してＳＲＡＭに格納する動作と、データをＮＶＣに再書き込みする動作を含む。ＮＶＣから回路構成情報を読み出してＳＲＡＭに格納した段階で論理回路は動作可能となるので、図１４Ｂのように、このタイミングで新たなデータ処理Yを開始する。同時に、バックグランドでＮＶＣへの再書き込みを実行する。このように第５の再構成例では、破壊方式不揮発メモリの再構成を高速化できる。

図１５は、ＮＶＣとして強誘電体容量を使用している場合の回路例を示す。図１５は、図６Ａに示したパストランジスタに相当する。このパストランジスタは、パス用のトランジスタＱｐｔｒと、ＳＲＡＭと、強誘電体回路（不揮発メモリセル）ＦＣ０〜ＦＣ２とトランジスタＱｅ、Ｑｅｘと、トランジスタＱｓ、Ｑｓｘとを備える。不揮発メモリセルＦＣ０〜ＦＣ２のうち、ＦＣ１，２は回路構成情報の記憶に使用され、ＦＣ０は読み出し動作における負荷容量として使用される。

ＳＲＡＭは、Ｎ型トランジスタＱｎ０，Ｑｎｘ０と、Ｐ型トランジスタＱｐ０，Ｑｐｘ０と、トランジスタＱｎ１，Ｑｎｘ１と、電源制御トランジスタＱｖとを備える。Ｎ型トランジスタＱｎ０，Ｑｎｘ０およびＰ型トランジスタＱｐ０，Ｑｐｘ０は、クロスカップル接続された２つインバータ、つまりラッチ回路を構成する。トランジスタＱｎ１，Ｑｎｘ１は、制御線ＰＲＧの制御によりデータ線対ＤＬ，ＤＬｘからの回路構成情報の一部を強誘電体回路ＦＣ０、ＦＣ１に書き込むためのトランジスタである。電源制御トランジスタＱｖは、制御線ＳＡＰによりゲートを制御され、電源ＶＤＤとトランジスタＱｐ０およびＱｐｘ０との間に接続され、ラッチ回路への電源供給を制御する。

また、記憶ノードＮ，ＮＸは、制御線ＰＲＧに制御によりトランジスタＱｎ１，Ｑｎｘ１を介して回路構成情報を書き込むためのデータ線対ＤＬ，ＤＬｘと接続され、端子ａと端子ｂの導通／非導通を制御するためにパストランジスタＱｐｔｒのゲートに接続される。また、記憶ノードＮ，ＮＸには、制御線ＳＳでゲートを制御された接続トランジスタＱｓ，Ｑｓｘを介して、不揮発メモリセルＦＣ０〜ＦＣ２が接続される。

各不揮発メモリセルは２つのアクセストランジスタＱａ０とＱａｘ０、Ｑａ１とＱａｘ１、Ｑａ２とＱａｘ２および２つの強誘電体容量Ｃ０とＣｘ０、Ｃ１とＣｘ１、Ｃ２とＣｘ２で構成され、互いがビット線対ＢＬ，ＢＬｘで結合される。ＢＬ，ＢＬｘの端部は、制御線EＱでゲートを制御されたイコライズトランジスタＱｅ，Ｑｅｘを介して接地される。アクセストランジスタのゲートはワード線ＷＬ０〜２で制御され、強誘電体容量の一方の電極はプレート線ＰＬ０〜２に接続される。ＦＣ１，２は回路構成情報の記憶に使用され、ＦＣ０は読み出し動作における負荷容量として使用される。

上述した第１の再構成例は再構成制御信号ＲＣに再構成制御回路から再構成命令を発行して再構成を行うが、本再構成例ではこの再構成制御信号に関わる部分が異なる。これ以外は第1〜４の再構成例と同様の動作を行うため、説明を省略する。

再構成制御信号ＲＣに変えて、本実施の形態では制御信号ＳＡＰ，ＳＳ，ＥＱ，ＷＬ０〜２，ＰＬ０〜２を用い、再構成制御回路は再構成を行う時、ＳＡＰ，ＳＳ，ＥＱ，ＷＬ０〜２，ＰＬ０〜２を以下に述べるタイミングで出力する。図１６には、ＦＣ１に格納されているデータを読み出して再構成するときの信号波形を示す。本実施の形態では、ＳＲＡＭ内でクロスカップル接続された２つのインバータからなるラッチ回路を、強誘電体容量から読み出された信号の増幅回路として使用する。

最初にＳＡＰをハイレベルとしてラッチ部を不活性にし、ＳＳ，ＷＬ０，１をハイレベルにして強誘電体容量Ｃ０，Ｃ１，Ｃｘ０，Ｃｘ１とビット線対ＢＬ，ＢＬｘと記憶ノードＮ，ＮＸを接地する。次いで、ＥＱをローレベルにして接地電位から切り離し、プレート線ＰＬ１をハイレベルにする。このとき、ビット線ＢＬおよび記憶ノードＮには強誘電体容量Ｃ０，Ｃ１で容量分配された電位が発生し、ＢＬｘおよびＮＸには強誘電体容量Ｃｘo，Ｃｘ１で容量分配された電位が発生する。ところで、強誘電体容量値は記録されていた分極方向によって異なり、読み出し電圧印加方向と同じ分極方向で容量値は小さくなり、逆の分極方向で大きくなる。ＰＬ０を接地してＰＬ１に読み出し電圧を印加しているので、Ｃ０，Ｃｘ０は図１５中の上向き分極で容量は大きくなり、下向き分極で容量は小さくなる。また、Ｃ１，Ｃｘ１は図１５中の上向き分極で容量は小さくなり、下向き分極で容量は大きくなる。負荷容量となるＣ０，Ｃｘ０には予め下向き分極が記録されており、データを記録するＣ１，Ｃｘ１には相補な分極方向が記録されている。例えばＣ１に下向き分極、Ｃｘ１に上向き分極が記録されているとすると、容量分配によってＢＬ，ＮはＢＬｘ，ＮＸに対して微小に高い電位が発生する。このとき、ＳＡＰをローレベルにしてクロスカップル接続されたインバータに電源を供給することによって、微小電位差を電源電圧レベルに増幅する。すると、記憶ノードＮはハイレベル、ＮＸはローレベルとなる。ここまでの動作が、強誘電体容量から回路構成情報の読み出しとＳＲＡＭへの格納に相当する。

次に、再書き込み動作を説明する。強誘電体容量からデータを読み出す際に大きな容量値を示した分極は、読み出し動作で分極方向が反転してしまう破壊読み出しのため、データの再書き込みが必要となる。この動作は単純であり、ＳＲＡＭ部の記憶ノードＮ，ＮＸに保持された電位を、プレート線ＰＬ１を振幅させることで書き込む。図１６では、読み出し動作でハイレベルとなったままのＰＬ１をローレベルとする。記憶ノードＮはハイレベルであるので、Ｃ１には下向きの分極が書き込まれる。最後に、ＳＳ，ＷＬ０，１をローレベル、ＥＱをハイレベルにして、再書き込み動作は完了する。

図１７を用いて、回路構成情報を不揮発メモリ部に記録する動作を説明する。ＰＲＧにパルスを印加してデータ線対ＤＬ，ＤＬｘから相補信号である回路構成情報をＳＲＡＭ部に格納する。次いで、ＳＳをハイレベル、ＥＱをローレベルにしてビット線対ＢＬ，ＢＬｘとＳＲＡＭ部を結合し、書き込むメモリセルのワード線をハイレベルにする。図１７ではＦＣ１が書き込み対象である。この状態で当該メモリセルのプレート線ＰＬ１に電圧パルスを印加することによって、回路構成情報は分極方向として書き込まれる。最後に、ＳＳ，ＷＬ１はローレベルに、ＥＱはハイレベルに復帰される。強誘電体容量はデータを不揮発に記録できるので、回路構成情報の書き込みは一度実行されれば、半導体チップの起動毎に行う必要はない。従って、起動時間が短縮化できる。

さて、上述の読み出し動作において、負荷容量となるメモリセルＦＣ０に属する強誘電体容量Ｃ０，Ｃｘ０は予め下向き分極が記録されていた。その書き込み動作を、図１８を用いて説明する。ＳＡＰをハイレベルにしてＳＲＡＭ内のインバータを不活性にする。同時に、ＰＲＧ，ＤＬ，ＤＬｘをハイレベルにする。この状態で、ＳＳ，ＷＬ０をハイレベル、ＥＱをローレベルにすると、Ｃ０，Ｃｘ０には図１５で下向きの電圧が印加され、分極方向は下向きとなる。その後、ＳＳ，ＥＱ，ＷＬ０を元の電位に復帰し、さらにＳＡＰ，ＰＲＧ，ＤＬ，ＤＬｘを復帰させて完了する。本実施の形態のように２つの負荷容量を読み出し動作で分極反転しない方向（この例では下向き分極）とすることにより、読み出し後の負荷容量への再書き込み動作が省略できる。従って、この動作は製品出荷前に一度行うだけで良い。また、２つの負荷容量が同じ分極方向であるので、強誘電体容量を高温下に放置したときに発生する分極ヒステリシスの偏り（インプリントと呼ばれる）に関する不安定動作の問題も抑制できる。

本実施の形態では、ＳＲＡＭ部が活性な状態、すなわち論理回路がデータ処理を行っている間、ＳＳにローレベルを入力して接続トランジスタＱs，Ｑsｘをオフにし、不揮発メモリ部とＳＲＡＭ部を切り離す。さらに、ＥＱにハイレベルを入力してイコライズトランジスタをオンにし、ビット線対ＢＬ，ＢＬｘを接地する。このようにすることで、記憶ノードＮ，ＮＸの何れかに保持されるハイレベル電位がリークしてビット線対にDＣ電位が印加され、さらにはアクセストランジスタがリークして強誘電体容量にDＣ電位が印加されることを回避でき、強誘電体容量の電極間をゼロとできる。従って、強誘電体のTDDB（Time Dependent Dielectric Breakdown）劣化を抑制できる。

以上のように本実施の形態によれば、ＳＲＡＭは再構成可能な論理回路の構成情報を保持するラッチ、および強誘電体容量からデータを呼び出すセンスアンプとして使用されるため、回路規模が小さくできる。

なお、強誘電体容量素子を形成する際のばらつきが特性に与える影響を排除するため、回路構成情報を格納する強誘電体容量の上下左右方向には隣接して同一形状の強誘電体容量を配置することが望ましい。具体的には、演算素子内の強誘電体容量を二次元マトリクス形状に配置し、その外周にダミーとなる強誘電体容量を配置することで達成される。あるいは、強誘電体容量を一次元ライン形状に配置し、その外周にダミー強誘電体容量を配置する。または、孤立して強誘電体容量を配置される場合には、その外周にダミー強誘電体容量を配置する。回路面積が大きくなってしまう場合には、強誘電体容量の上下もしくは左右に隣接して同一形状の強誘電体容量を配置しても、ばらつき改善に一定の効果は認められる。このことは、センスアンプとなるＳＲＡＭについても同様であり、上下左右方向に隣接して同一形状のＳＲＡＭを配置することが望ましい。回路配置上、効率的でない場合には上下もしくは左右に隣接して同一形状のＳＲＡＭを配置しても良い。

（実施の形態２）
本発明の実施の形態２の強誘電体内蔵ラッチ回路を説明する。実施の形態２の回路図を図１９に示す。ラッチ回路は２つのインバータＩＮＶ０，１をクロスカップル接続して構成され、ワード線ＷＬにゲート制御されたアクセストランジスタＱ０，ＸＱ０によってビット線ＢＬ，ＸＢＬからのデータ書き込み、読み出しが行われる。ラッチ回路の２つの記憶ノードＮ０，ＸＮ０には制御線ＥＮ０，１にゲート制御されたトランジスタＱ１，ＸＱ１，Ｑ２，ＸＱ２を介して、２つのデータ格納用強誘電体容量ＣＦ０，ＸＣＦ０、２つの負荷用強誘電体容量ＣＦ１，ＸＣＦ１が接続され、これらの接続ノードは制御線ＥＱ０，１にゲート制御されたトランジスタＱ３，ＸＱ３，Ｑ４，ＸＱ４により接地可能となっている。ＣＦ０，ＸＣＦ０の他方の電極はプレート線ＰＬ０に接続され、ＣＦ１，ＸＣＦ１の他方の電極はプレート線ＰＬ１に接続される。

このように構成された強誘電体内蔵ラッチ回路は、通常の動作状態ではＥＮ０，１およびＰＬ０，１をロー電位、ＥＱ０，１をハイ電位とし、ＷＬのオン・オフで制御され、ＢＬ，ＸＢＬに相補なデータを入出力するラッチ回路として動作する。ＥＮ０，１をロー電位とすることによってトランジスタＱ１，ＸＱ１，Ｑ２，ＸＱ２はオフとし、大きな容量を有する強誘電体容量を記憶ノードから見えなくし、ラッチ回路としての高速性を確保している。また、ＥＱ０，１をハイ電位とすることによってトランジスタＱ３，ＸＱ３，Ｑ４，ＸＱ４をオンとして強誘電体容量の一方の電極を接地し、かつ他方の電極が接続されたＰＬ０，１をロー電位として、強誘電体容量に印加される電圧をゼロとしている。これにより、強誘電体のＴＤＤＢ（Time Dependent Dielectric Breakdown）に関連した絶縁破壊、インプリント等の信頼性問題を解決できる。

駆動部１０は、負荷用強誘電体容量ＣＦ１，ＸＣＦ１の分極方向を図１９の上向き（これは、後述するデータ格納用強誘電体容量からのデータ読み出し工程で分極反転しない方向）にするため、図２０の駆動波形を印加するポーリング工程を実施する。ポーリング工程は、強誘電体内蔵ラッチ回路の出荷前に行われる。読み出し工程で分極が反転しないことから、出荷後にポーリング工程を実施する必要はないが、長期の保存で分極低下する場合も想定されることから、読み出し動作前あるいは電源オフ前などに適宜行っても良い。ポーリング工程は、図２０に示すようにＷＬ，ＥＮ１に正パルスを印加してトランジスタＱ０，ＸＱ０，Ｑ２，ＸＱ２をオンして負荷用強誘電体容量ＣＦ１，ＸＣＦ１をビット線ＢＬ，ＸＢＬに接続し、ＥＱ１に負電圧を印加してトランジスタＱ４，ＸＱ４をオフする。次いで、プレート線ＰＬ１をロー電位のまま、ビット線ＢＬ，ＸＢＬに正電圧パルスを印加する。このとき、強誘電体の分極が反転するのに十分な電圧をＣＦ１，ＸＣＦ１に印加することにより、分極方向は上向きになる。

通常状態の強誘電体内蔵ラッチ回路はラッチ回路として振舞うが、電源オフ時にはラッチ回路の記憶ノードＮ０，ＸＮ０の相補な電位状態は、データ格納用強誘電体容量ＣＦ０，ＸＣＦ０の分極方向として格納される。強誘電体へのデータ書き込み動作は、図２１の駆動波形を印加することで実現できる。最初に、ＥＮ０に正電圧を印加してトランジスタＱ１，ＸＱ１をオンしてデータ格納用強誘電体容量ＣＦ０，ＸＣＦ０とラッチ回路の記憶ノードＮ０，ＸＮ０を接続し、ＥＱ０に負電圧を印加してトランジスタＱ３，ＸＱ３をオフする。この時、ハイ電圧であった記憶ノードに接続されたデータ格納用強誘電体容量の分極は図１９中の下向きとなる。次いで、プレート線ＰＬ０に正電圧パルスを印加し、ロー電位であった記憶ノードに接続されたデータ格納用強誘電体容量の分極を上向きとする。強誘電体へのデータ書き込み動作を完了後、電源はオフとされる。

分極状態をまとめると、負荷用強誘電体容量ＣＦ１，ＸＣＦ１はポーリング工程により上向き、データ格納用強誘電体容量ＣＦ０，ＸＣＦ０はデータ書き込み工程により記憶ノードＮ０，ＸＮ０がそれぞれロー電位，ハイ電位のときに上向き，下向きとなり、記憶ノードＮ０，ＸＮ０がそれぞれハイ電位，ロー電位のときに下向き，上向きとなる。

強誘電体内蔵ラッチ回路の起動時には、データ格納用強誘電体容量ＣＦ０，ＸＣＦ０の分極方向として格納されたデータは、ラッチ回路の記憶ノードＮ０，ＸＮ０の相補な電位として復帰される。強誘電体からのデータ読み出し動作は、図２２の駆動波形を印加することで実現できる。最初に、インバータＩＮＶ０，１の電源（図１９中には示していない）をオフの状態で、ＥＮ０，１に正電圧を印加してトランジスタＱ１，ＸＱ１，Ｑ２，ＸＱ２をオンして強誘電体容量ＣＦ０，ＸＣＦ０，ＣＦ１，ＸＣＦ１と記憶ノードＮ０，ＸＮ０を接続し、ＥＱ０，１に負電圧を印加してトランジスタＱ３，ＸＱ３，Ｑ４，ＸＱ４をオフする。次いで、プレート線ＰＬ０に正電圧パルスを印加すると、Ｎ０には強誘電体容量ＣＦ０とＣＦ１の容量分配された電位が発生し、ＸＮ０にはＸＣＦ０とＸＣＦ１の容量分配された電位が発生する。強誘電体の容量値は分極方向によって変化し、この場合は上向き分極の方が下向き分極よりも容量値が小さい。従って、相補な分極方向が格納された強誘電体容量ＣＦ０，ＸＣＦ０の内、上向き分極の容量に接続された記憶ノードの方が、下向き分極の容量に接続された記憶ノードよりも低い電位となる。データ格納用強誘電体容量ＣＦ０，ＸＣＦ０に格納された分極方向が上向き，下向きの場合には記憶ノードＮ０，ＸＮ０はロー電位，ハイ電位（図２２中の破線，実線に対応）となり、ＣＦ０，ＸＣＦ０に格納された分極方向が下向き，上向きの場合にはＮ０，ＸＮ０はハイ，ロー電位となる。強誘電体材料に膜厚１００ｎｍのストロンチウム・ビスマス・タンタレート（ＳｒＢｉ２Ｔａ２Ｏ９）を使った場合、このときに記憶ノードに発生する電位差は６５０ｍＶである。次いで、インバータＩＮＶ０，１に電源供給することにより、記憶ノードの電位差は電源電圧ＶＤＤレベルまで増幅される。これは、図２２中のｔ０のタイミングでＮ０，ＸＮ０がフル振幅となる動作である。以上の強誘電体からのデータ読み出し動作により、データはラッチ回路の記憶ノードＮ０，ＸＮ０の相補な電位として復帰される。ラッチ回路の増幅動作による記憶ノード電位の振幅が強誘電体の抗電圧を十分に超える場合、読み出しでスイッチングした分極の再書き込み動作は不要となる。

本発明の実施の形態では、負荷用強誘電体容量ＣＦ１，ＸＣＦ１はデータ読み出し動作で分極が反転しない方向に予めポーリングされている。これにより、インプリント耐性が向上している。以下、図面を用いて、その理由を説明する。

図２３，図２４は直列接続されたデータ格納用と負荷用強誘電体容量に読み出し電圧を印加したときに共通ノード、すなわちラッチの記憶ノードに発生する電位を図示したものであり、それぞれは負荷用強誘電体容量を上向き，下向きにポーリングした場合である。強誘電体の電圧−分極特性いわゆる分極ヒステリシス５１を、データ格納用強誘電体容量については通常通りプロットし、負荷用強誘電体容量ヒステリシス５２，５３，６２，６３は分極軸に対して反転し、印加電圧ＶＤＤだけシフトしてプロットしている。さらに、読み出し対象となる分極、すなわちデータ格納用強誘電体容量に格納されている初期分極値５４，５５，６４，６５だけ、負荷用強誘電体容量のヒステリシスは分極軸上にオフセットを持たせ、その初期分極値５６，５７，６６，６７と一致させている。従って、１つのデータ格納用強誘電体容量ヒステリシス５１に対して、その格納された分極に応じて２つの負荷用強誘電体容量ヒステリシス５２，５３および６２，６３が描かれ、それらの交点５８，５９，６８，６９から共通ノードに発生する電位が求められる。負荷用強誘電体が上向き分極５６，５７にポーリングされている場合と、下向き分極６６，６７にポーリングされている場合では、負荷用強誘電体容量の上下分極５４，５５および６４，６５から読み出される共通ノード電位差（５８，５９および６８，６９電位差）は等しく、６５０ｍＶである。

ところが、左右対称のヒステリシスを有した強誘電体を高温下に置くとインプリントし、ヒステリシスはシフトしてしまう。例えば、上向き分極（図２３，６の正分極に対応）が書き込まれた強誘電体を１２５℃下で１００時間放置すると、ヒステリシスは電圧軸方向に−１５０ｍＶシフトする。逆に、下向き分極（図２３，６の負分極に対応）の場合には＋１５０ｍＶシフトする。ヒステリシスのシフトは、上向き分極（正分極）の動作にはほとんど影響を与えないが、下向き分極（負分極）の動作点にオフセットを与える。

インプリントによってヒステリシスが±１５０ｍＶシフトした場合について、ワーストケースの共通ノード電位差を見積もる。図２３の負荷用強誘電体容量を上向きにポーリングした場合では、２つの強誘電体ヒステリシスが上向き分極（正分極）５４，５６である動作点５８はインプリントによって変化せず、下向き分極（負分極）５５と上向き分極（正分極）５７の動作点５９は＋１５０ｍＶシフトし、共通ノード電位差は５００ｍＶとなる。一方、図２４の負荷用強誘電体容量を下向きにポーリングした場合では、２つの強誘電体ヒステリシスが上向き分極（正分極）６４と下向き分極（負分極）５６である動作点６８は−１５０ｍＶシフトし、下向き分極（負分極）６５と下向き分極（正分極）６７の動作点６９は＋３００ｍＶシフトし、共通ノード電位差は２００ｍＶとなる。以上のように、負荷用強誘電体容量ＣＦ１，ＸＣＦ１を読み出し動作によって分極が反転しない上向きにポーリングした結果、初期の共通ノード電位差６５０ｍＶはインプリントによって５００ｍＶへと減少する。これは、下向きにポーリングした場合の２００ｍＶよりも２．５倍となっており、安定した動作が可能となっている。

（実施の形態３）
本発明の実施の形態３の強誘電体内蔵ラッチ回路図を図２５に示す。本実施の形態では、ラッチ回路とデータ格納用強誘電体容量からなる記憶セルを２つ備え、負荷用強誘電体容量を含む負荷セル１つを共有している。図２５中に（０）の添え字が付された要素は第一の記憶セルを構成し、（１）の添え字が付された要素は第二の記憶セルを構成する。ラッチ回路は２つのインバータＩＮＶ０（０，１），１（０，１）をクロスカップル接続して構成され、ワード線ＷＬ（０，１）にゲート制御されたアクセストランジスタＱ０（０，１），ＸＱ０（０，１）によってビット線ＢＬ，ＸＢＬからのデータ書き込み、読み出しが行われる。ラッチ回路の２つの記憶ノードＮ０（０，１），ＸＮ０（０，１）には制御線ＥＮ０（０，１）にゲート制御されたトランジスタＱ１（０，１），ＸＱ１（０，１）を介して、２つのデータ格納用強誘電体容量ＣＦ０（０，１），ＸＣＦ０（０，１）が接続され、これらの接続ノードは制御線ＥＱ０（０，１）にゲート制御されたトランジスタＱ３（０，１），ＸＱ３（０，１）により接地可能となっている。ＣＦ０（０，１），ＸＣＦ０（０，１）の他方の電極はプレート線ＰＬ０に接続される。負荷セルは、制御線ＥＮ１（０，１）にゲート制御されたトランジスタＱ２（０，１），ＸＱ２（０，１）を介して、２つ負荷用強誘電体容量ＣＦ１（０，１），ＸＣＦ１（０，１）が接続され、これらの接続ノードは制御線ＥＱ１（０，１）にゲート制御されたトランジスタＱ４（０，１），ＸＱ４（０，１）により接地可能となっている。ＣＦ１（０，１），ＸＣＦ１（０，１）の他方の電極はプレート線ＰＬ１に接続される。

このように構成された強誘電体内蔵ラッチ回路は、通常の動作状態ではＥＮ０（０，１），１およびＰＬ０（０，１），１をロー電位、ＥＱ０（０，１），１をハイ電位とし、ＷＬ（０，１）のオン・オフで制御され、ＢＬ，ＸＢＬに相補なデータを入出力するラッチ回路として動作する。

本実施の形態における強誘電体内蔵ラッチ回路は、負荷用強誘電体容量ＣＦ１，ＸＣＦ１の分極方向を図２５の上向き（これは、後述するデータ格納用強誘電体容量からのデータ読み出し工程で分極反転しない方向）にする工程を実施する。ポーリング工程は、強誘電体内蔵ラッチ回路の出荷前に行われる。読み出し工程で分極が反転しないことから、出荷後にポーリング工程を実施する必要はないが、長期の保存で分極低下する場合も想定されることから、読み出し動作前あるいは電源オフ前などに適宜行っても良い。ポーリング工程は、ＥＮ１に正電圧を印加してトランジスタＱ２，ＸＱ２をオンして負荷用強誘電体容量ＣＦ１，ＸＣＦ１をビット線ＢＬ，ＸＢＬに接続し、ＥＱ１に負電圧を印加してトランジスタＱ４，ＸＱ４をオフする。次いで、プレート線ＰＬ１をロー電位のまま、ビット線ＢＬ，ＸＢＬに正電圧パルスを印加する。このとき、強誘電体の分極が反転するのに十分な電圧をＣＦ１，ＸＣＦ１に印加することにより、分極方向は上向きになる。

通常状態の強誘電体内蔵ラッチ回路はワード線ＷＬ（０，１）で選択される２つのラッチ回路として振舞うが、電源オフ時にはラッチ回路の記憶ノードＮ０（０，１），ＸＮ０（０，１）の相補な電位状態は、データ格納用強誘電体容量ＣＦ０（０，１），ＸＣＦ０（０，１）の分極方向として格納される。強誘電体へのデータ書き込み動作は２つの記憶セルに対して同時に行われ、最初に、ＥＮ０（０，１）に正電圧を印加してトランジスタＱ１（０，１），ＸＱ１（０，１）をオンしてデータ格納用強誘電体容量ＣＦ０（０，１），ＸＣＦ０（０，１）とラッチ回路の記憶ノードＮ０（０，１），ＸＮ０（０，１）を接続し、ＥＱ０（０，１）に負電圧を印加してトランジスタＱ３（０，１），ＸＱ３（０，１）をオフする。この時、ハイ電圧であった記憶ノードに接続されたデータ格納用強誘電体容量の分極は図２５中の下向きとなる。次いで、プレート線ＰＬ０（０，１）に正電圧パルスを印加し、ロー電位であった記憶ノードに接続されたデータ格納用強誘電体容量の分極を上向きとする。強誘電体へのデータ書き込み動作を完了後、電源はオフとされる。

強誘電体内蔵ラッチ回路の起動時には、２つの記憶セルのデータ格納用強誘電体容量ＣＦ０（０，１），ＸＣＦ０（０，１）の分極方向として格納されたデータは順に読み出され、ラッチ回路の記憶ノードＮ０（０，１），ＸＮ０（０，１）の相補な電位として復帰される。第一の記憶セルの強誘電体からのデータ読み出し動作は、最初に、インバータＩＮＶ０（０），１（０）の電源（図２５中には示していない）をオフの状態で、ＷＬ（０），ＥＮ０（０），１に正電圧パルスを印加してトランジスタＱ０（０），ＸＱ０（０），Ｑ１（０），ＸＱ１（０），Ｑ２，ＸＱ２をオンして強誘電体容量ＣＦ０（０），ＸＣＦ０（０），ＣＦ１，ＸＣＦ１と記憶ノードＮ０（０），ＸＮ０（０）を接続し、ＥＱ０（０），１に負電圧パルスを印加してトランジスタＱ３（０），ＸＱ３（０），Ｑ４，ＸＱ４をオフする。次いで、プレート線ＰＬ０（０）に正電圧パルスを印加すると、Ｎ０（０）には強誘電体容量ＣＦ０（０）とＣＦ１の容量分配された電位が発生し、ＸＮ０（０）にはＸＣＦ０（０）とＸＣＦ１の容量分配された電位が発生する。データ格納用強誘電体容量ＣＦ０（０），ＸＣＦ０（０）に格納された分極方向が上向き，下向きの場合には記憶ノードＮ０（０），ＸＮ０（０）はロー電位，ハイ電位となり、ＣＦ０（０），ＸＣＦ０（０）に格納された分極方向が下向き，上向きの場合にはＮ０（０），ＸＮ０（０）はハイ，ロー電位となる。次いで、インバータＩＮＶ０（０），１（０）に電源供給することにより、記憶ノードの電位差は電源電圧ＶＤＤレベルまで増幅される。以上の強誘電体からのデータ読み出し動作により、第一の記憶セルのデータはラッチ回路の記憶ノードＮ０（０），ＸＮ０（０）の相補な電位として復帰される。続いて、第二の記憶セルにも同様の読み出し動作が行われる。なお、インバータＩＮＶ０（０，１），１（０，１）に電源供給して記憶ノード電位をフル振幅とする動作は、２つの記憶セルに共通に行っても良い。そうすることにより、起動時間の短縮が可能となる。

（実施の形態４）
本発明の実施の形態４の強誘電体内蔵ラッチ回路は実施の形態２と同様である。通常の動作状態ではＥＮ０，１およびＰＬ０，１をロー電位、ＥＱ０，１をハイ電位とし、ＷＬのオン・オフで制御され、ＢＬ，ＸＢＬに相補なデータを入出力するラッチ回路として動作する。

本実施の形態における駆動部１０は、負荷用強誘電体容量ＣＦ１，ＸＣＦ１の分極方向を図１９の下向きにするため、図２６の駆動波形を印加するポーリング工程を実施する。ポーリング工程は、強誘電体内蔵ラッチ回路の出荷前と、後述するラッチ回路からデータ格納用強誘電体容量へのデータ書き込み後に行われる。ポーリング工程は、図２６に示すようにプレート線ＰＬ１に正パルスを印加する。このとき、強誘電体の分極が反転するのに十分な電圧をＣＦ１，ＸＣＦ１に印加することにより、分極方向は下向きになる。

通常状態の強誘電体内蔵ラッチ回路はラッチ回路として振舞うが、電源オフ時にはラッチ回路の記憶ノードＮ０，ＸＮ０の相補な電位状態は、データ格納用強誘電体容量ＣＦ０，ＸＣＦ０の分極方向として格納される。強誘電体へのデータ書き込み動作は、実施の形態２と同様に図２１の駆動波形を印加することで実現できる。最初に、ＥＮ０に正電圧を印加してトランジスタＱ１，ＸＱ１をオンしてデータ格納用強誘電体容量ＣＦ０，ＸＣＦ０とラッチ回路の記憶ノードＮ０，ＸＮ０を接続し、ＥＱ０に負電圧を印加してトランジスタＱ３，ＸＱ３をオフする。この時、ハイ電圧であった記憶ノードに接続されたデータ格納用強誘電体容量の分極は図１９中の下向きとなる。次いで、プレート線ＰＬ０に正電圧パルスを印加し、ロー電位であった記憶ノードに接続されたデータ格納用強誘電体容量の分極を上向きとする。強誘電体へのデータ書き込み動作を完了後、電源はオフとされる。

分極状態をまとめると、負荷用強誘電体容量ＣＦ１，ＸＣＦ１はポーリング工程により下向き、データ格納用強誘電体容量ＣＦ０，ＸＣＦ０はデータ書き込み工程により記憶ノードＮ０，ＸＮ０がそれぞれロー電位，ハイ電位のときに上向き，下向きとなり、記憶ノードＮ０，ＸＮ０がそれぞれハイ電位，ロー電位のときに下向き，上向きとなる。

強誘電体内蔵ラッチ回路の起動時には、データ格納用強誘電体容量ＣＦ０，ＸＣＦ０の分極方向として格納されたデータは、ラッチ回路の記憶ノードＮ０，ＸＮ０の相補な電位として復帰される。強誘電体からのデータ読み出し動作は、実施の形態２と同様に図２２の駆動波形を印加することで実現できる。最初に、インバータＩＮＶ０，１の電源（図１９中には示していない）をオフの状態で、ＥＮ０，１に正電圧を印加してトランジスタＱ１，ＸＱ１，Ｑ２，ＸＱ２をオンして強誘電体容量ＣＦ０，ＸＣＦ０，ＣＦ１，ＸＣＦ１と記憶ノードＮ０，ＸＮ０を接続し、ＥＱ０，１に負電圧を印加してトランジスタＱ３，ＸＱ３，Ｑ４，ＸＱ４をオフする。次いで、プレート線ＰＬ０に正電圧パルスを印加すると、Ｎ０には強誘電体容量ＣＦ０とＣＦ１の容量分配された電位が発生し、ＸＮ０にはＸＣＦ０とＸＣＦ１の容量分配された電位が発生する。強誘電体の容量値は分極方向によって変化し、この場合は上向き分極の方が下向き分極よりも容量値が小さい。従って、相補な分極方向が格納された強誘電体容量ＣＦ０，ＸＣＦ０の内、上向き分極の容量に接続された記憶ノードの方が、下向き分極の容量に接続された記憶ノードよりも低い電位となる。データ格納用強誘電体容量ＣＦ０，ＸＣＦ０に格納された分極方向が上向き，下向きの場合には記憶ノードＮ０，ＸＮ０はロー電位，ハイ電位（図２２中の破線，実線に対応）となり、ＣＦ０，ＸＣＦ０に格納された分極方向が下向き，上向きの場合にはＮ０，ＸＮ０はハイ，ロー電位となる。次いで、インバータＩＮＶ０，１に電源供給することにより、記憶ノードの電位差は電源電圧ＶＤＤレベルまで増幅される。以上の強誘電体からのデータ読み出し動作により、データはラッチ回路の記憶ノードＮ０，ＸＮ０の相補な電位として復帰される。

本発明の実施の形態では、負荷用強誘電体容量ＣＦ１，ＸＣＦ１はデータ読み出し動作で分極が反転するため、電源オフ前のデータ書き込み動作実施後に再度ポーリング工程を行う。こうすることにより、電源オフの状態で高温下に置かれた場合に負荷用強誘電体がインプリントしたとしても、２つの負荷用強誘電体ヒステリシスのシフト方向は等しく、実施の形態２で見積もられたのと同様に記憶ノード電位差を５００ｍＶに抑制することが可能となる。

（実施の形態５）
本実施の形態では、実施の形態１〜実施の形態４に示した強誘電体内蔵ラッチ回路の一適用例について説明する。

図２７（ａ）は、本実施の形態における強誘電体内蔵ラッチ回路を備えるプログラマブル・ロジック・デバイスの概略構成を示す図である。このプログラマブル・ロジック・デバイスは、複数の単位ロジック回路（図中のLogic）と、単位ロジック回路間を相互に接続するための配線網（図中の縦線及び横線）とを備える。単位ロジック回路は、それぞれプログラマブルな論理演算回路であり、例えば４入力１出力のＬＵＴ（Look Up Table）等である。配線網は、単位ロジック回路間に縦と横に走る複数の配線と、縦横の配線の交差点を接続するための複数の接続回路とからなる。

図２７（ｂ）は、接続回路の詳細を示す図である。同図（ｂ）のように、配線の各交差点には、接続用スイッチトランジスタＱ５と、そのオン・オフを制御する強誘電体内蔵ラッチ回路とからなる。この強誘電体内蔵ラッチ回路の記憶ノードＮ０の値に応じて接続用スイッチトランジスタＱ５がオン・オフするように構成されている。これにより、任意の単位ロジック回路の入出力を接続可能にしている。

この強誘電体内蔵ラッチ回路として、図１９、図２６に示した強誘電体内蔵ラッチ回路を用いてもよいし、図２５に示した強誘電体内蔵ラッチ回路を複数の交差点に対応させてもよい。

なお、実施の形態１〜５では、ラッチ回路にクロスカップル接続されたインバータを用いたが、これにとどまらないことは言うまでもない。

本発明は、強誘電体容量を内蔵した再構成可能な半導体記憶装置に適しており、例えば、ＦＰＧＡ、ＰＬＤなどに適している。

従来技術における回路要素（パストランジスタ）を示す。 従来技術における回路要素（バッファ）を示す。 従来技術における回路要素（マルチプレクサ）を示す。 従来技術における回路要素（ルックアップテーブル）を示す。 従来のSRAM構成を示す。 従来の不揮発SRAM構成を示す。 従来技術における強誘電体内蔵ラッチ回路図を示す。 従来技術における強誘電体内蔵ラッチ回路図を示す。 本発明の実施の形態１におけるパストランジスタとして機能する回路要素を示す。 バッファとして機能する回路要素を示す。 マルチプレクサとして機能する回路要素を示す。 ルックアップテーブルとして機能する回路要素を示す。 回路要素を組み合わせた演算素子を構成例を示す。 複数の演算素子を配列した演算素子アレイの構成を示す。 図８に示した演算素子アレイの第１の再構成例を示す。 演算素子アレイの再構成タイミングを示す図である。 図８に示した演算素子アレイの第２の再構成例を示す。 演算素子アレイの再構成タイミングを示す図である。 図８に示した演算素子アレイの第３の再構成例を示す。 演算素子アレイの再構成タイミングを示す図である。 非効率な演算素子アレイの利用例を示す。 演算素子アレイの第４の再構成例を示す。 演算素子アレイの第４の再構成例を示す。 演算素子アレイの第４の再構成例を示す。 破壊読み出し方式の不揮発メモリデバイスを用いた場合の第５の再構成例を示す 第５の再構成例における再構成の方法を示す。 強誘電体容量を使用した複数の不揮発メモリセル（ＮＶＣ）およびSRAMが接続されたパストランジスタの回路図を示す。 強誘電体回路からデータを読み出して再構成するときの信号波形を示す。 回路構成情報を不揮発メモリ部に記録する動作を示す。 負荷容量への分極書き込み動作タイミングを示す。 本発明の実施の形態２における強誘電体内蔵ラッチ回路図を示す。 ポーリング工程の駆動波形を示す。 強誘電体へのデータ書き込み工程の駆動波形を示す。 強誘電体からのデータ読み出し工程の駆動波形を示す。 動作状態を表すヒステリシスを示す。 従来の駆動における動作状態を表すヒステリシスを示す。 本発明の実施の形態３における強誘電体内蔵ラッチ回路図を示す。 本発明の実施の形態４におけるポーリング工程の駆動波形を示す。 強誘電体内蔵ラッチ回路を備えるＰＬＤ（Programmable Logic Device）の概略構成を示す。 接続回路の詳細を示す。

符号の説明

ＩＮＶ０，１ インバータ
ＷＬ ワード線
Ｑ０，ＸＱ０ アクセストランジスタ
ＢＬ，ＸＢＬ ビット線
Ｎ０，ＸＮ０ ラッチ回路の記憶ノード
ＥＮ０，Ｅｎ１、ＥＱ０，１ 制御線
Ｑ１〜Ｑ４，ＸＱ１〜ＸＱ４ トランジスタ
ＣＦ０，ＸＣＦ０ データ格納用強誘電体容量
ＣＦ１，ＸＣＦ１ 負荷用強誘電体容量
ＰＬ０，ＰＬ１１ プレート線
ＮＶＣ 不揮発メモリ
ＲＣ 再構成制御信号
ＰＥ 演算素子
ＬＵＴ ルックアップテーブル
ＤＦ Ｄフリップフロツプ
ＭＵＸ マルチプレクサ
ＰＴＲ パストランジスタ
Ｉ／Ｏ データ入出力回路
ＰＲＧ ブロック制御線
ＤＬ，ＤＬｘ データ線対
Ｎ，Ｎｘ 記憶ノード
Ｑｎ，Ｑｎｘ Ｎ型トランジスタ
Ｑｐ，Ｑｐｘ Ｐ型トランジスタ
Ｑａ アクセストランジスタ
Ｑｖ 電源制御トランジスタ
ＦＣ メモリセル
Ｑａ，Ｑａｘ アクセストランジスタ
Ｃ，Ｃｘ 強誘電体容量

Claims (26)

1. データを保持する揮発性のラッチ回路と、
   データを保持する不揮発性の強誘電体容量回路と、
   前記ラッチ回路と前記強誘電体容量回路とを接続及び切断するスイッチ回路と、
   ラッチ回路に保持されたデータに応じて回路構成を変更可能な論理回路とを備え、
   前記強誘電体容量回路は、データを保持する不揮発性の強誘電体素子を含む第１回路と、データを保持する不揮発性の強誘電体素子を含む第２回路とを有し、
   前記スイッチ回路は、第１回路および第２回路の何れかを選択し、選択された回路とラッチ回路とをデータ入出力時のみ接続する
   ことを特徴とする半導体記憶装置。
2. 前記論理回路は、（ａ）ラッチ回路に保持されたデータによりオンするスイッチトランジスタ、（ｂ）ラッチ回路に保持されたデータにより出力制御されるバッファ回路、および（ｃ）ラッチ回路に保持されたデータにより選択制御される選択回路の何れかである
   ことを特徴とする請求項１記載の半導体記憶装置。
3. 前記半導体記憶装置は、複数の単位回路からなるテーブル回路を備え、
   各単位回路は、前記ラッチ回路、前記強誘電体容量回路および前記スイッチ回路を含み、
   前記論理回路は、複数の単位回路から１つを選択する選択回路である
   ことを特徴とする請求項１記載の半導体記憶装置。
4. 前記半導体記憶装置は、データを処理するための複数の回路ブロックを備え、
   各回路ブロックは、前記ラッチ回路、前記強誘電体容量回路、前記スイッチ回路および前記論理回路を含む
   ことを特徴とする請求項１記載の半導体記憶装置。
5. 前記半導体記憶装置は、さらに、各回路ブロックについて回路構成の再構成を制御する制御部を備える
   ことを特徴とする請求項４記載の半導体記憶装置。
6. 前記複数の回路ブロックは、第１、第２の回路ブロックを含み、
   前記制御部は、第１の回路ブロックでデータ処理中に、第２の回路ブロックの回路構成を再構成する
   ことを特徴とする請求項５記載の半導体記憶装置。
7. 前記制御部は、回路ブロック毎に独立したタイミングで回路ブロックの回路構成を再構成する
   ことを特徴とする請求項５記載の半導体記憶装置。
8. 前記複数の回路ブロックは、パイプライン処理のステージを分担する回路ブロック群を含み、
   前記制御部は、前記回路ブロック群に属する回路ブロックの回路構成をステージ順に再構成する
   ことを特徴とする請求項５記載の半導体記憶装置。
9. 前記制御部は、再構成された回路ブロックから順にステージの処理を開始する
   ことを特徴とする請求項８記載の半導体記憶装置。
10. 前記制御部は、ステージの処理が完了した回路ブロックから順に再構成する
    ことを特徴とする請求項８記載の半導体記憶装置。
11. 前記データ処理は繰り返し処理を含み、
    前記制御部は、最初の繰り返しの前に、処理結果を保持し自身にフィードバックするように１つの回路ブロックを再構成し、最後の繰り返しの直前に当該回路ブロックをフィードバックしないように再構成する
    ことを特徴とする請求項５記載の半導体記憶装置。
12. 前記強誘電体容量回路から前記ラッチ回路へのデータ転送は、少なくとも２クロックで行うことを特徴とする請求項１記載の半導体記憶装置。
13. 前記半導体装置は、
    前記強誘電体容量回路に負荷容量として接続される強誘電体容量である負荷容量回路を備える
    ことを特徴とする請求項１２記載の半導体記憶装置。
14. 前記負荷容量回路の分極は、前記強誘電体容量回路からのデータ読み出し工程で反転しない方向にある
    ことを特徴とする請求項１３記載の半導体記憶装置。
15. 前記半導体記憶装置は、前記負荷容量回路の分極を一方向に揃えるための駆動信号を出力する駆動手段を備える
    ことを特徴とする請求項１４記載の半導体記憶装置。
16. 前記駆動手段は、前記負荷容量回路の分極を一方向かつ読み出し動作で分極反転しない方向に揃える
    ことを特徴とする請求項１３記載の半導体記憶装置。
17. 前記半導体記憶装置は、前記ラッチ回路と強誘電体容量回路とからなる記憶セルを複数備え、
    前記負荷容量回路と前記記憶セルとは１対多で接続される
    ことを特徴とする請求項１３記載の半導体記憶装置。
18. 前記半導体記憶装置は、前記ラッチ回路と強誘電体容量回路とからなる記憶セルを複数備え、
    前記負荷容量回路と前記記憶セルとは１対１で接続される
    ことを特徴とする請求項１３記載の半導体記憶装置。
19. 前記強誘電体容量回路は１対の強誘電体容量素子を含み、
    前記負荷容量回路は１対の強誘電体容量素子を含む
    ことを特徴とする請求項１３記載の半導体記憶装置。
20. さらに、
    前記強誘電体容量回路に負荷容量として接続される強誘電体容量である負荷容量回路
    を備えることを特徴とする請求項１記載の半導体記憶装置。
21. 前記負荷容量回路の分極は、前記強誘電体容量回路からのデータ読み出し工程で反転しない方向にある
    ことを特徴とする請求項２０記載の半導体記憶装置。
22. 前記半導体記憶装置は、前記負荷容量回路の分極を一方向に揃えるための駆動信号を出力する駆動手段を備える
    ことを特徴とする請求項２１記載の半導体記憶装置。
23. 前記駆動手段は、前記負荷容量回路の分極を一方向かつ読み出し動作で分極反転しない方向に揃える
    ことを特徴とする請求項２２記載の半導体記憶装置。
24. 前記半導体記憶装置は、前記ラッチ回路と強誘電体容量回路とからなる記憶セルを複数備え、
    前記負荷容量回路と前記記憶セルとは１対多で接続される
    ことを特徴とする請求項２１記載の半導体記憶装置。
25. 前記半導体記憶装置は、前記ラッチ回路と強誘電体容量回路とからなる記憶セルを複数備え、
    前記負荷容量回路と前記記憶セルとは１対１で接続される
    ことを特徴とする請求項２１記載の半導体記憶装置。
26. 前記強誘電体容量回路は１対の強誘電体容量素子を含み、
    前記負荷容量回路は１対の強誘電体容量素子を含む
    ことを特徴とする請求項２１記載の半導体記憶装置。

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