JP2011198441A - 固定データを内在させた不揮発性メモリを有する半導体装置 - Google Patents

Abstract

【課題】固定データをＦｅＲＡＭ等の不揮発性ＲＡＭに速やかに保持させることを可能とし、高速な読み書き性能が得られる不揮発性ＲＡＭの特徴を有しながら、ＲＯＭのように固定データの速やかな提供も可能にする。
【解決手段】ＦｅＲＡＭのメモリアレイを二つのグループに分け、プレート電極スイッチＳＷにより、二つのプレート線、”０”書き込み用プレート線ＰＬ０、”１”書き込み用プレート線ＰＬ１に接続し、プレート線から固定データを一斉に書き込む。
【選択図】図１

Description

この発明は、不揮発性ＲＡＭ（Random Access Memory）を内蔵した半導体装置に関し、特にワンチップマイクロコンピュータやＤＳＰ（Digital Signal Processor）などの半導体集積回路に利用して有用な技術に関する。

ＤＲＡＭ（Dynamic Random Access Memory）やＣＰＵ（Central Processing Unit）などを搭載したワンチップコンピュータやＤＳＰなどの半導体集積回路では、ＣＰＵが毎回実行する基本プログラムなどは、例えばＲＯＭ（Read Only Memory）或いはフラッシュメモリのような書換え可能な不揮発性メモリなどに格納して用いたり、または、起動時に外部記憶装置から内蔵ＲＡＭに毎回ロードして用いるなどの方式が一般に採用されている。

ＲＯＭは、固定データの大容量、高速メモリであるが、製造工程以降にデータの書き換えができず、流動性に欠けるという課題がある。一方、フラッシュメモリは、書き換えが可能であるが、書込み速度が遅いと云った問題や書込み耐用回数の制限などの問題がある。

ＤＲＡＭやＳＲＡＭ等の揮発性メモリは、書き換え性能に優れた汎用メモリであるが、製品システム起動時に外部記憶装置からメモリの固定領域に固定データ（ＯＳなどの基本プログラムや初期化データ）を毎回ロードして使用すると、システムの起動時間が長くなる。

また、携帯用製品にあっては特に、実装スペースの縮小や消費電流の低減が課題になることから、上述の外部記憶装置（ＲＯＭ、ディスク装置等）を搭載することが設計上の問題となる。

そこで、近年は、大容量化、高速動作が可能で書き換え性能にも優れた不揮発性メモリとして、ＦｅＲＡＭ（強誘電体メモリ）やＰＲＡＭ（相変化メモリ）、ＭＲＡＭ（磁気抵抗メモリ）等の不揮発性ＲＡＭが台頭しつつある。それらでは、電源を遮断しても記憶しているデータが保たれるため、動作不要な期間に電源を遮断して消費電力を低減できる。

また、揮発性メモリであるＤＲＡＭで、高速初期化や固定データの一斉書込みを行う技術が、特許文献１および特許文献２に開示されている。メモリセルのプレート電極の選択的な接続手段とそれぞれ独立した電位制御手段によって、固定データを一斉に内部発生させる。

特開平１０−１３４５６１号公報（特許３１５７７２７号） 特開２００３−２３３９８８号公報

不揮発性ＲＡＭは製品出荷時に初期データを書き込んでおくことができるが、その時間とコストがかかる。また、一旦ユーザーが初期データを上書きすると、元の初期データに書き戻すには外部記憶装置（ＲＯＭ、ディスク等）による当該データの提供と再書込み処理が必要であり、コストと手間を要する。さらに言えば、書き換え性能を有することは即ち、書き換え前の記憶データを再生したり、書き換え操作を原理的に阻止して特定データが書き換わっていないことを保障したりする手立てが無いことを意味し、ＲＯＭや光ディスクに代表されるような、特定データの不変性・信頼性を確保する提供媒体として不向きである。

この発明の目的は、固定データをＦｅＲＡＭ等の不揮発性ＲＡＭに速やかに保持させることを可能とし、高速な読み書き性能が得られる不揮発性ＲＡＭの特徴を有しながら、ＲＯＭのように固定データの速やかな提供も可能なメモリを備えた半導体装置を提供することにある。

なお、特許文献１および特許文献２では、固定データの一斉書込みについて、不揮発性ＲＡＭへの適用は言及されていない。ＦｅＲＡＭ等の不揮発性メモリは、ＤＲＡＭとメモリアレイの構成が類似しているが、特許文献１および特許文献２の手法は、そのままでは不揮発性ＲＡＭに適用して固定データでの一斉初期化の用に供することができない。

上記課題を解決するために、本発明の一態様による不揮発性メモリを有する半導体装置は、複数のワード線と、複数のビット線と、上記複数のワード線と上記複数のビット線との所望の交点に配置された多数のメモリセルを有するメモリアレイを備え、上記メモリセルは、不揮発性記憶素子と、選択用スイッチトランジスタを含み、上記メモリアレイは、第１のプレート線と、第２のプレート線をさらに具備し、上記多数のメモリセルは、第１のメモリセル群と第２のメモリセル群に分けられ、上記第１のメモリセル群は、第１のプレート線に接続され、上記第２のメモリセル群は、第２のプレート線に接続され、上記第１のメモリセル群中の不揮発性記憶素子を第１の記憶状態に、上記第２のメモリセル群中の不揮発性記憶素子を第２の記憶状態に、一斉に書き込む機能を有することを特徴とする。

このような手段によれば、通常時は上記メモリセルの記憶素子における他方の第１プレート電極と第２プレート電極を短絡し、あるいは双方を等電位に同期動作させることで通常のＲＡＭとして使用することが出来る一方、上記プレート電極電位制御手段の制御により記憶素子のプレート電極電位を第１グループと第２グループとで独立制御することで上記複数のメモリセルに固定データを短時間に保持させることが出来る。また、固定データにバグがあった場合などは、修正個所のみデータを上書きすることで短時間に修正することも可能である。

本発明に従うと、配線パターンにより恒久的に固定されたデータを各メモリセルに速やかに保持させることが可能なので、外部メモリから内蔵ＲＡＭにデータをロードして動作するものに較べて、同様の動作を行なうのに外部メモリが不要で且つより高速な動作が可能であるという効果がある。

製品出荷前に初期データを書き込む必要がある場合も、短いシーケンスで瞬時に初期データを内部発生させることができるため、製品出荷時の書込み時間とコストを削減できる。

また、通常時にはＲＡＭとして、特定の時には固定データを有したＲＯＭあるいは一時的に書き換え可能なＲＯＭのように使用することが出来るという効果がある。それにより、固定データにバグがあった場合には、その箇所の修正データのみを外部メモリなどからロードして正しいデータに書き換えを行なわせることで、バグを修正して使用することも可能である。

第１実施例のＦｅＲＡＭセルを示す回路図 ＦｅＲＡＭ素子の分極ヒステリシス曲線を示す図 メモリアレイの構成例を示す回路図 メモリモジュールの構成例を示すブロック図 プレート電位制御回路の例を示す回路図 一斉書込み動作を示すタイミングチャート 読出し動作を示すタイミングチャート 上書き動作を示すタイミングチャート 第２実施例に係る相補折り返し型ビット線のメモリ（１Ｔ１Ｃ型）アレイ構成例を示す回路図 第３実施例に係る相補ビット対線形メモリ（２Ｔ２Ｃ型）アレイを示す回路図 第４実施例に係るプレート駆動負荷を分割したＦｅＲＡＭセルアレイを示す回路図 第４実施例のプレート電位制御回路の構成例を示す回路図 第５実施例に係るメモリセルを示す回路図 第６実施例に係るスピン注入型磁気抵抗メモリ素子を用いたメモリセルを示す回路図 第７実施例に係る溶断ヒューズを用いたプレート電極スイッチの適用を示す図 第８実施例に係るアンチヒューズを用いたプレート電極スイッチの適用を示す図

以下、本発明の好適な実施例を図面に基づいて説明する。

図１は、本発明によるＦｅＲＡＭのメモリセルＭＣを示す回路図である。図１中、ＢＬはデータが入出力されるビット線、ＷＬはワード線である。ＦＣは、分極状態によって情報を保持する強誘電体キャパシタである。ＴＲは、ＭＯＳＦＥＴで、ワード線ＷＬに制御され、強誘電体キャパシタＦＣの一方の電極とビット線ＢＬとを接続する選択用スイッチトランジスタである。強誘電体キャパシタＦＣの他方の電極は、プレート電極スイッチＳＷにより、“０”書込み用プレート線ＰＬ０あるいは“１”書込み用プレート線ＰＬ１に接続される。プレート電極スイッチＳＷは、配線層あるいは接続孔の製造マスクパターンにより設定する。ここでは、“０”書込み用プレート線ＰＬ０に接続する場合を示している。

図２に、強誘電体キャパシタの特性を模式的に示す。強誘電体キャパシタは、２端子の不揮発性記憶素子である。ここで、図1に示すように、ビット線側からプレート側への電圧をＶｂｐとする。図２では、Ｖｂｐに対して、強誘電体キャパシタ内部に発生する分極の度合いとの関係を示している。電圧が印加されることにより、分極が引き起こされ、Ｖｂｐを０にしても、分極状態Ｓ０，Ｓ１を保持するヒステリシス特性を持ち、これを不揮発性のメモリ動作に利用する不揮発性記憶素子である。このようなメモリ素子に“０”，“１”データを書き分ける手段は、印加するＶｂｐの向きや量を制御することに他ならない。

通常のＦｅＲＡＭで多数のメモリ素子に“０”，“１”データを書き分ける手段としては、書き込みたいデータ“０”，“１”に応じたＶｂｐの印加状態とワード線による当該素子の選択状態とを順次アドレッシングして実現するものである。それに対し、本発明では発生させたいデータ“０”，“１”に応じたプレート電極に分離し駆動することで、一斉選択されたワード線の範囲で、一斉駆動される各ビット線との間に発生するＶｂｐで決まるデータを一斉に書き込む機能を追加できる。

以下では、Ｖｂｐとして、正の電圧Ｖ０が印加されると“０”が書き込まれ、負の電圧Ｖ１が印加されると“１”が書き込まれるとして、説明を行う。なお、“０”，“１”が逆の対応関係であっても本発明を適用する上で何ら障害にはならない。

図３に、図１のメモリセルＭＣをアレイ状に配置したメモリアレイ構成を示す。ここでは、４本のワード線ＷＬ０〜ＷＬ３と２本のビット線ＢＬ０，ＢＬ１に対応した８ビット分のメモリセルＭＣ００，ＭＣ１０，ＭＣ２０，ＭＣ３０，ＭＣ０１，ＭＣ１１，ＭＣ２１，ＭＣ３１を示している。ワード線ＷＬ０〜ＷＬ３は、ワードドライバＷＤ０〜ＷＤ３により、選択的に駆動される。ビット線ＢＬ０，ＢＬ１は、センスアンプＳＡ０，ＳＡ１に接続されている。プレート線ＰＬ０，ＰＬ１は、プレートドライバＰＤにより駆動される。

メモリアレイ中の多数のメモリセルは、予め定められたパターンで２グループのメモリセル群に分けられ、図１に示したメモリセルＭＣ内のプレート電極スイッチＳＷにより、強誘電体キャパシタＦＣが、“０”書込み用プレート線ＰＬ０，“１”書込み用プレート線ＰＬ１の一方に接続される。ここでは、メモリセルＭＣ００，ＭＣ２０，ＭＣ１１，ＭＣ３１を“０”書込み、ＭＣ１０，ＭＣ３０，ＭＣ０１，ＭＣ２１を“１”書き込みとする場合を示している。このメモリセルのグループ分けのパターンは、固定データのデータパターンが反映されるように任意に設計されるものである。

図４に、メモリモジュールのブロック図を示す。メモリアレイ１３は、図３に示したように、メモリセルがマトリクス状に配置されて構成される。アドレスバッファ１０から、一斉書込み選択回路１１を経由して、行デコーダ２０と列デコーダ３０に、アドレス情報を伝達する。行デコーダ２０により、ワードドライバ群２１の所望のワードドライバを選択して、メモリアレイ１３中の所望のワード線を駆動する。また、メモリアレイ中のビット線にセンスアンプ群３２が接続される。列デコーダ３０により制御される入出力セレクタ３１を介して、ライトアンプ５１またはメインアンプ５２とセンスアンプ群３２が、書込み信号あるいは読み出し信号の授受を行う。入力データは、ライトラッチ５０を介して、ライトアンプ５１に伝達される。メインアンプ５２の出力は、リードラッチ５３を介して、出力データとして出力される。プレート電位制御回路４０はプレートドライバ４１を経由して、メモリアレイプレート線を制御する。一斉書込み制御回路１２により、一斉書込み選択回路１１やプレート電位制御回路４０を制御する。

この構成により、通常動作時は一斉書込み選択回路１１がアドレスバッファ１０から指令されたアドレスをそのまま次段の回路へ伝送し、一斉書込み動作時には全アドレスを強制的に選択してワード線、ビット線およびプレート線を一斉に駆動する等の切り替え制御を行う。

図５は、図４中のプレート電位制御回路４０とプレートドライバ４１を示す回路図である。この回路は、図１のメモリセルＭＣを有した半導体メモリと同一のチップ上に設けられる。プレート電位制御回路４０は、バッファとインバータ及びＡＮＤ回路からなり、信号Ｃｔｌ０，Ｃｔｌ１を出力する。プレートドライバは、プレート線に対応した２個のバッファ４１０および４１１で、信号Ｃｔｌ０，Ｃｔｌ１に基づき、“０”書込み用プレート線ＰＬ０あるいは“１”書込み用プレート線ＰＬ１を駆動する。

図中の一斉書込みモード信号ｉｎｉｔは、非アクティブ（通常動作）時にはＣｔｌ０，Ｃｔｌ１の両方をプレート駆動トリガ信号ｐｌｄに同期して遷移させ、アクティブ（一斉書込み動作）時にはＣｔｌ０のみｐｌｄに同期させ、Ｃｔｌ１はＶｓｓレベルに固定させる作用をもつ。

この回路構成により、一斉書込み動作時にはプレート電位供給線ＰＬ０，ＰＬ１を互いに相補（Ｖｄｄ，Ｖｓｓ）の電位に駆動できるようにしておく一方、通常動作時には双方を同一に遷移するよう同期動作させることでプレート電位供給線が分離されていない従来メモリ方式を完全に代替することができる。すなわち、一斉書込み動作でのプレート駆動と通常動作でのプレート駆動とを両立できる。

以下では、一斉書込み動作、読み出し動作、書き込み動作について、それぞれタイミングチャートを用いて説明する。図３に示した８個のメモリセルの内、２本のワード線ＷＬ０，ＷＬ１と２本のビット線ＢＬ０，ＢＬ１の交点に設けられた４個のメモリセルＭＣ００，ＭＣ１０，ＭＣ０１，ＭＣ１１に着目して説明する。ロウレベルＶＳＳは接地電圧０Ｖ、ハイレベルＶＤＤは電源電圧である。ワード線電圧ＶＰＰは、ハイレベルＶＤＤよりも、メモリセル内の選択用スイッチトランジスタのしきい値電圧分以上に高い電圧とする。

図６は、一斉書込み動作のタイミングチャートである。メモリセルＭＣ００，ＭＣ１１への“０”書込みと、メモリセルＭＣ１０，ＭＣ０１への“１”書込みを行っている。全ワード線が同時に制御され、ＷＬ０，ＷＬ１をワード線電圧ＶＰＰに駆動する。また、プレート線ＰＬ０をハイレベルＶＤＤに立ち上げ、プレート線ＰＬ１はロウレベルＶＳＳに保つ。ここで、ビット線ＢＬ０，ＢＬ１をハイレベルＶＤＤに立ち上げる。メモリセル内のプレート電極スイッチがプレート線ＰＬ１を選択しているメモリセルＭＣ１０，ＭＣ０１では、強誘電体キャパシタに印加される電圧Ｖｂｐは−ＶＤＤとなり、“１”の状態となる。次に、ビット線ＢＬ０，ＢＬ１をロウレベルＶＳＳに戻す。メモリセル内のプレート電極スイッチがプレート線ＰＬ０を選択しているメモリセルＭＣ００，ＭＣ１１では、強誘電体キャパシタに印加される電圧ＶｂｐはＶＤＤとなり、“０”の状態となる。そして、プレート線ＰＬ０をロウレベルＶＳＳに戻した後、両ワード線ＷＬ０，ＷＬ１もロウレベルＶＳＳに立ち下げ、スタンバイ状態となる。以上により、プレート線との接続関係に応じたデータの一斉書き込みが行われる。すなわち、プレート線ＰＬ０に接続された全メモリ素子への一斉“０”書込みと、プレート線ＰＬ１に接続された全メモリ素子への一斉“１”書込みが完了する。

ビット線とプレート線の強制電位を不揮発性メモリ素子の両端子へ確定的に印加して、その電圧と向きによって一斉書込みを実現するため、特許文献１および特許文献２に開示されているＤＲＡＭの初期設定手法とは、以下の違いがある。

第１に、ＤＲＡＭの記憶素子であるキャパシタに固定データを書き分ける手段は、一方のキャパシタ端子に接続されたプレート電極電位の変位に伴って、当該他方（選択トランジスタ側）の電荷蓄積ノードの電荷を保存しつつ電位を変位させる方式であるので、当該対応するトランジスタを非選択状態にしてビット線から遮断している。それに対し、ＦｅＲＡＭでは、ビット線とプレート線によって決まる向きの電圧または電流をメモリ素子へ印加することでデータを書き込むので、当該メモリセルのワード線を立ち上げトランジスタを導通している。

第２に、ＤＲＡＭの初期設定では、通常動作の電位関係に戻す動作が必要である。特許文献１においては、予め各メモリセルの電荷蓄積ノードへ１／２ Ｖｄｄレベル等の電位を書き込んでおく準備のための動作（予備書込み）を行っている。一方、特許文献２においては、通常とは異なるプレート電極電位状態のまま一斉書込みが完了した電荷蓄積ノード電位を通常状態において確定させるために、プレート電極電位を通常の１／２ Ｖｄｄレベルへ戻す期間リフレッシュ動作を行う。それに対し、本発明に従った不揮発性メモリでは各メモリ素子の記憶状態に係る何らの事前準備を必要とせず、いつでも一斉書込み動作を実行して完了することができる。

第３に、ＤＲＡＭの初期設定手法では、各ＤＲＡＭキャパシタへの固定データの書き分けは分離されたプレート線のそれぞれが単独で担うため、同時並行的に“０”書込みと“１”書込みを完了させている。それに対し、本実施例の動作では、分離されていないビット線を共用しながら、各メモリセルを挟むそれぞれのプレート線と協調動作させ、“０”書込みと“１”書込みを時分割で行なう。

図７は、読み出し動作の例を示すタイミングチャートである。メモリセルＭＣ００，ＭＣ０１の読み出しと、メモリセルＭＣ１０，ＭＣ１１の読み出しの２サイクルを示している。図６に示した一斉書込み後の読み出しを想定し、メモリセルＭＣ００，ＭＣ１１に“０”、メモリセルＭＣ１０，ＭＣ０１に“１”が書き込まれている場合である。従来のＦｅＲＡＭと同様に動作するよう、プレート線ＰＬ０とＰＬ１を一緒に駆動する。ワード線ＷＬ０をワード線電圧ＶＰＰに立ち上げると共に、プレート線ＰＬ０，ＰＬ１をハイレベルＶＤＤに立ち上げることにより、メモリセルＭＣ００，ＭＣ０１からビット線ＢＬ０，ＢＬ１にそれぞれ信号が読み出される。この際、メモリセルＭＣ００内の強誘電体キャパシタに印加される電圧Ｖｂｐは正の電圧となり、分極状態を保つのに対し、メモリセルＭＣ０１内の強誘電体キャパシタは分極状態が反転する。その結果、ビット線ＢＬ０に読み出される“０”読み出し信号の電圧よりも、ビット線ＢＬ１に読み出される“１”読み出し信号の電圧の方が大きくなる。それらを、それぞれビット線に接続されたセンスアンプで検出し、所望のセンスアンプのデータを外部へ出力する。また、センスアンプがビット線へ正帰還増幅することで、ビット線ＢＬ０はロウレベルＶＳＳ、ビット線ＢＬ１はハイレベルＶＤＤとなる。その後、プレート線ＰＬ０，ＰＬ１をロウレベルＶＳＳに戻す。それにより、メモリセルＭＣ０１内で、強誘電体キャパシタに印加される電圧Ｖｂｐは−ＶＤＤとなり、分極反転して元に戻る。そして、ビット線ＢＬ１をロウレベルＶＳＳに戻した後、ワード線ＷＬ０をロウレベルＶＳＳに戻すことにより、１サイクルの動作が完了する。次のサイクルでは、ワード線ＷＬ１を選択し、プレート線ＰＬ０，ＰＬ１及びビット線ＢＬ０，ＢＬ１を同様に制御し、メモリセルＭＣ１０，ＭＣ１１からビット線ＢＬ０，ＢＬ１に、それぞれ“１”，“０”を読み出す動作を示している。

図８は、書込み動作の例を示すタイミングチャートである。図６に示した一斉書込み動作あるいは図７に示した読み出し動作後の書き込みを想定し、メモリセルＭＣ００，ＭＣ１１に“０”、メモリセルＭＣ１０，ＭＣ０１に“１”が書き込まれているとする。メモリセルＭＣ０１に“０”、メモリセルＭＣ１１に“１”を書き込む２サイクルを示している。図６に示した読み出し動作と同様に、ワード線ＷＬ０とプレート線ＰＬ０，ＰＬ１を駆動し、メモリセルＭＣ００，ＭＣ０１からビット線ＢＬ０，ＢＬ１にそれぞれ信号を読み出し、センスアンプでビット線へ正帰還増幅することで、ビット線ＢＬ０はロウレベルＶＳＳ、ビット線ＢＬ１はハイレベルＶＤＤとなる。ここで、書込みデータに応じて、ビット線ＢＬ１をロウレベルＶＳＳにする。その後、プレート線ＰＬ０，ＰＬ１をロウレベルＶＳＳに戻す。そして、ワード線ＷＬ０をロウレベルＶＳＳに戻す以上により、メモリセルＭＣ０１内の強誘電体キャパシタは、分極反転した状態を保ち、“０”書き込みが完了する。次のサイクルでは、ワード線ＷＬ１とプレート線ＰＬ０，ＰＬ１を駆動し、メモリセルＭＣ１０，ＭＣ１１からビット線ＢＬ０，ＢＬ１にそれぞれ信号を読み出し、センスアンプでビット線へ正帰還増幅することで、ビット線ＢＬ０はハイレベルＶＤＤ、ビット線ＢＬ１はロウレベルＶＳＳとなる。ここで、書込みデータに応じて、ビット線ＢＬ１をハイレベルＶＤＤにする。その後、プレート線ＰＬ０，ＰＬ１をロウレベルＶＳＳに戻す。それにより、メモリセルＭＣ１０，ＭＣ１１内で、強誘電体キャパシタに印加される電圧Ｖｂｐは−ＶＤＤとなる。そして、ビット線ＢＬ０，ＢＬ１をロウレベルＶＳＳに戻した後、ワード線ＷＬ０をロウレベルＶＳＳに戻す。以上により、メモリセルＭＣ１１内の強誘電体キャパシタは、分極反転して“１”書き込みが完了する。

本実施例のＦｅＲＡＭを用いた半導体装置では、起動時や初期化時などに例えば基本プログラム（ＯＳ）などの固定データを上記ＲＡＭに一斉書込みを行い、プロセッサにプログラムコードを提供することで、速やかにプロセッサの動作を開始させることが出来る。

また、このようにＲＡＭに固定データの一斉書込みを行なうことが出来るので、基本プログラム（ＯＳ）などの固定データを格納したＲＯＭなど外付けのメモリを搭載する必要がなく、それによりチップ面積や消費電力の削減を図ることが出来たり、この半導体集積回路を搭載したシステムの軽量コンパクト化を図ることも出来る。

メモリ内の固定的データ・プログラムを恒常的に参照するシステムにおいても、使用中の事故によるデータ破損に備えたリカバリ用の外部記憶媒体（光ディスク、ネットワーク回線等）の提供が不要となる。

図９は、図１に示したメモリセルを、折り返しビット線型に配置したアレイ構成を示している。図中、ＢＬ０ｔとＢＬ０ｂ，ＢＬ１ｔとＢＬ１ｂは、それぞれ相補関係にあるビット線対であり、ＢＬ０ｔ，ＢＬ１ｔが正論理のビット線、ＢＬ０ｂ，ＢＬ１ｂが負論理のビット線である。４本のワード線ＷＬ０〜ＷＬ３と２組のビット線対に対応した８ビット分のメモリセルＭＣ００，ＭＣ１０，ＭＣ２０，ＭＣ３０，ＭＣ０１，ＭＣ１１，ＭＣ２１，ＭＣ３１を示している。ワード線ＷＬ０〜ＷＬ３は、ワードドライバＷＤ０〜ＷＤ３により、選択的に駆動される。ビット線対ＢＬ０ｔとＢＬ０ｂ，ＢＬ１ｔとＢＬ１ｂは、差動入力センスアンプＳＡｄ０，ＳＡｄ１に接続されている。プレート線ＰＬ０，ＰＬ１は、プレートドライバＰＤにより駆動される。

このようなビット線対を用いたメモリアレイでは、どちらのビット線にメモリセルが接続されているかによって、図２を用いて説明した当該メモリセルの物理的な状態値（物理値）と外部との読み書き値（論理値）との対応関係が反転し、負論理のビット線ＢＬ０ｂ，ＢＬ１ｂに接続されたメモリ素子ＭＣ２０，ＭＣ３０，ＭＣ２１，ＭＣ３１では、その物理値と論理値との関係が正論理のメモリ素子ＭＣ００，ＭＣ１０，ＭＣ０１，ＭＣ１１の場合と逆になる。図の例では、書き込まれる固定データの物理値が、メモリセルＭＣ００，ＭＣ３０，ＭＣ１１，ＭＣ２１では“０”、ＭＣ１０，ＭＣ２０，ＭＣ０１，ＭＣ３１では“１”であり、読み出される論理値としては、メモリセルＭＣ００，ＭＣ２０，ＭＣ１１，ＭＣ３１では“０”、ＭＣ１０，ＭＣ３０，ＭＣ０１，ＭＣ２１では“１”となる。このように、折り返し型ビット線構成を用いたメモリアレイに本発明を適用するにあたっては、保持させたい固定データのメモリアドレスによって変換される物理値によってプレート線をパターンニングすればよく、負論理のメモリ素子に固定データとして“０”を書き込みたい場合には第２プレート電位供給線ＰＬ１が接続され、且つ、“１”を書き込みたい場合には第１プレート電位供給線ＰＬ０が接続されるように配線設計を行なうことで対応することが出来る。

一般に、折り返し型ビット線構成のメモリアレイは、開放型ビット線構成に比べ、データ読出し時のノイズ耐性に優れている。折り返し型ビット線構成にも、本実施例のように、本発明を適用できる。

図１０は、図１とは別な構成のメモリセルを用いたメモリアレイ構成の例を示している。１ビットを記憶する単位メモリセルは、図１のメモリセルでは１個のトランジスタＴＲと１個の強誘電体キャパシタを含む１Ｔ１Ｃ型であるのに対し、２個のトランジスタＴＲｔ，ＴＲｂと２個の強誘電体キャパシタＦＣｔ，ＦＣｂを含む２Ｔ２Ｃ型である。誘電体キャパシタＦＣｔ，ＦＣｂは、プレート電極スイッチＳＷｔ，ＳＷｂにより、“０”書込み用プレート線ＰＬ０あるいは“１”書込み用プレート線ＰＬ１に接続される。この図では、２本のワード線ＷＬ０，ＷＬ１と２組のビット線対ＢＬ０ｔとＢＬ０ｂ，ＢＬ１ｔとＢＬ１ｂに対応した４ビット分のメモリセルＴＣ００，ＴＣ１０，ＴＣ０１，ＴＣ１１を示している。ワード線ＷＬ０，ＷＬ１は、ワードドライバＷＤ０，ＷＤ１により、選択的に駆動される。ビット線対ＢＬ０ｔとＢＬ０ｂ，ＢＬ１ｔとＢＬ１ｂは、差動入力センスアンプＳＡｄ０，ＳＡｄ１に接続されている。プレート線ＰＬ０，ＰＬ１は、プレートドライバＰＤにより駆動される。

図の例では、書き込まれる固定データの論理値は、メモリセルＴＣ００，ＴＣ１１では“０”、ＴＣ１０，ＴＣ０１では“１”の場合を示している。

動作は、第１実施例と同様に行う。このような２Ｔ２Ｃ型メモリセルを用いると、ビット線対の一方には、図１の１Ｔ１Ｃ型メモリセルの“０”読み出しの信号が、他方には１Ｔ１Ｃ型メモリセルの“１”読み出しの信号が読み出される。それをセンスアンプで比較して検出するため、読み書きデータの信頼性・ノイズ耐性が、図９に示した１Ｔ１Ｃ型メモリセルの折り返しビット線型メモリアレイよりも、さらに高い。

この場合も、保持させたい固定データに対応した各メモリ素子が記憶するべき物理値に応じてプレート線をパターンニングすることで、本発明を適用できる。本実施例の２Ｔ２Ｃ型メモリセルは、図１で示した１Ｔ１Ｃ型を対で用いているいわゆるツインセル型であるが、プレート線は初期設定で“０”にするメモリセルと“１”にするメモリセルとで逆に接続することにより、図１と同様に２本で良い。プレートドライバも２個で済む。

図１１は、プレート線を分割したメモリアレイ構成の例を示している。隣接するワード線２本分毎にプレート線対を設けている。

図３と同様に、４本のワード線ＷＬ０〜ＷＬ３と２本のビット線ＢＬ０，ＢＬ１に対応した８ビット分のメモリセルＭＣ００，ＭＣ１０，ＭＣ２０，ＭＣ３０，ＭＣ０１，ＭＣ１１，ＭＣ２１，ＭＣ３１を示している。ワード線ＷＬ０〜ＷＬ３は、ワードドライバＷＤ０〜ＷＤ３により、選択的に駆動される。ビット線ＢＬ０，ＢＬ１は、センスアンプＳＡ０，ＳＡ１に接続されている。ワード線ＷＬ０，ＷＬ１に対応してプレート線対ＰＬ０，ＰＬ１が設けられ、ワード線ＷＬ２，ＷＬ３に対応してプレート線対ＰＬ２０，ＰＬ２１が設けられ、プレートドライバＰＤＧにより駆動される。

このメモリアレイ構成において、通常の読み書き動作時には、選択ワード線と対応するプレート線対１つのみを駆動する。それにより、駆動されるプレート線の容量が小さくなり、プレート駆動に伴う消費電力を低減できると共に、メモリアレイに発生するノイズが小さくなる。

固定データの一斉書込み時には、全ワード線を選択しつつ、全プレート線対を“０”書込み用プレート線群と“１”書込み用プレート線群の２系統に分類して、それぞれ一斉に駆動するよう制御する。それにより、メモリアレイ全体を一斉に初期化できる。

場合によっては、一斉書込みアドレス範囲のワード線群のみを選択し、当該ワードアドレス範囲に対応するプレート線群のみを分類して駆動すれば、所望のアドレス範囲のメモリセルのみを初期化することもできる。それにより、固定データの部分的な再現も可能である。

図１２は、図１１のメモリアレイに対応したプレート電位制御回路４２とプレートドライバ４３の構成例を示している。プレート電位制御回路４２は、バッファとインバータ及びＡＮＤ回路からなり、信号Ｃｔｌ００，Ｃｔｌ０１，Ｃｔｌ２０，Ｃｔｌ２１を出力する。プレートドライバは、プレート線に対応したバッファ４３０および４３１で、信号Ｃｔｌ００，Ｃｔｌ１１，Ｃｔｌ２０，Ｃｔｌ２１に基づき、プレート線ＰＬ００，ＰＬ０１，ＰＬ２０，ＰＬ２１を駆動する。

通常の読み書き動作時には、一斉書込みモード信号ｉｎｉｔを非アクティブにして、書込みワード線のアドレスに対応したプレート線対を駆動する。固定データの一斉書込み時にはｉｎｉｔをアクティブにして、全ワード線が選択されるのに対応して全プレート線を“０”書込み用プレート線群（ＰＬ００，ＰＬ２０，…）と“１”書込み用プレート線群（ＰＬ０１，ＰＬ２１，…）の２系統に分けて、それぞれ一斉に駆動する。前述した固定データの部分的な再現を可能とするために、一斉書込みアドレス範囲のワード線群のみが選択されるのに対応して、当該ワードアドレス範囲のプレート線群のみを分類して駆動することもできる。

図１３は、本発明によるＦｅＲＡＭの別なメモリセルを示す回路図である。図１のメモリセルＭＣに対し、トランジスタＴＲと強誘電体キャパシタＦＣの位置を入れ替えている。このメモリセルでも図１のメモリセルと同様に、一斉書込み動作を実現できる。いずれのメモリセルにするかは、製造プロセスの得失や電気特性の優劣により選択できる。

本発明は、ＦｅＲＡＭ以外のメモリを用いる場合にも適用可能である。

図１４は、本発明によるスピン注入型磁気抵抗メモリ（ＳＰＲＡＭ）のメモリセルを示す回路図である。図１のメモリセルでの強誘電体キャパシタＦＣをスピン注入型磁気抵抗素子ＭＲに置き換えた構成となっている。図１と同様に、ＢＬはビット線、ＷＬはワード線、ＴＲは選択用スイッチトランジスタ、ＳＷはプレート電極スイッチである。

スピン注入型磁気抵抗素子は、強磁性層の磁化の向きでデータを記憶する。磁性層の磁化の向きを通過電流の向きによって変化させることで抵抗値の高低を切り替え、それぞれの状態を“０”と“１”に対応させて読み書きする。メモリセルＭＣのプレート電極を固定データに応じてプレート線ＰＬ０，ＰＬ１のいずれかに接続するようパターンニングすることで、ビット‐プレート線間電圧Ｖｂｐおよびそれにより発生する電流Ｉｂｐの向きを単位メモリセル毎に切り替えられるようにすることで、本発明による固定データ発生機構を適用できる。

図１５は、本発明によるＳＰＲＡＭの別なメモリセルを示す回路図である。図１４のメモリセルのプレート電極スイッチＳＷを、溶断型電気ヒューズ素子ＦＳ０，ＦＳ１に置き換えている。図１４と同様に、ＢＬはビット線、ＷＬはワード線、ＴＲは選択用スイッチトランジスタ、ＭＲはスピン注入型磁気抵抗素子である。

溶断型電気ヒューズは、製造時には導通状態にあり、ある一定以上の電流を流すことによって溶断し、非可逆的に絶縁状態になるヒューズ素子であり、一般には半導体集積回路の配線材料に使われているポリシリコンまたは銅（Ｃｕ）で形成される。ビット線ＢＬ０とプレート線ＰＬ０，ＰＬ１のどちらか一方との間に瞬間的に高電圧を印加し、当該一方の電気ヒューズを溶断させるに足る電流量を流してカット（以下、プログラムという）すれば、製造時マスクパターンの切り替えによらず、図１４の実施例と同様にプレート電極制御による固定データ発生機構を実現できる。スピン注入型磁気抵抗素子は、強誘電体キャパシタなどと異なり、一定の電流を流すことができるので、電気フューズの切断経路とすることができる。

全メモリセルについて所望の固定データに応じて溶断型電気フューズを切断するには、通常の書込みシーケンス同様にワード線とビット線のアドレッシングにより各メモリセルを順次選択しながら、プログラムしたい固定データに応じてプレート線ＰＬ０，ＰＬ１のどちらか一方（カットしたい方）にビット線との間に高電圧をなす電位を供給すればよい。このことにより、内在させる固定データの異なる複数種類のメモリチップを作り分ける場合、製造時マスクパターンを唯一にして製造者が出荷前にプログラムしたり、特定のプログラム用シーケンスを提供することでユーザが任意にデータをプログラムしたりすることが可能になる。

なお、ヒューズプログラム時のビット‐プレート線間電圧Ｖｂｐの大きさと向きについては、トランジスタやメモリ素子の特性劣化に留意しながら、ヒューズに必要な電流量を確保できるようメモリ素子の抵抗値が小さくなる向きの電圧を選択することが望ましく、プログラム時に選択されるＰＬ０，ＰＬ１の別によって変更する必要はない。

図１６は、本発明によるＳＰＲＡＭのさらに別なメモリセルを示す回路図である。図１５に示したメモリセルの溶断型電気ヒューズＦＳ０，ＦＳ１を、アンチヒューズＡＦ０，ＡＦ１に置き換えている。図１４あるいは図１５と同様に、ＢＬはビット線、ＷＬはワード線、ＴＲは選択用スイッチトランジスタ、ＭＲはスピン注入型磁気抵抗素子である。

アンチヒューズ素子は、溶断型電気ヒューズとは逆に、製造時（プログラム前）には絶縁状態にあり、ある一定以上の高電圧の印加によって非可逆的に導通状態になるヒューズ素子であり、一般にはＭＯＳ（Metal Oxide Semiconductor）やＭＩＭ（Metal-Insulator-Metal）の形態を成す素子内の絶縁層を絶縁破壊させることで導通させている。

この実施例においても、ワード線とビット線のアドレッシングにより各メモリセルを順次選択しながら、プログラムしたい固定データに応じてプレート線ＰＬ０，ＰＬ１のどちらか一方（接続したい方）にビット線との間に高電圧をなす電位を供給すれば、図１４の実施例と等価なプレート電極パターンニングを実現できる。

１０：アドレスバッファ
１１：一斉書込み選択回路
１２：一斉書込み制御回路
１３：メモリアレイ
２０：行デコーダ
２１：ワードドライバ群
３０：列デコーダ
３１：入出力セレクタ
３２：センスアンプ群
４０：プレート電位制御回路
４１，ＰＤ，ＰＤＧ：プレートドライバ
４１０，４１１,４３０，４３１：バッファ
５０：ライトラッチ
５１：ライトアンプ
５２：メインアンプ
５３：リードラッチ
ＭＣ，ＭＣ００，ＭＣ１０，ＭＣ２０，ＭＣ３０，ＭＣ０１，ＭＣ１１，ＭＣ２１，ＭＣ３１，ＴＣ００，ＴＣ１０，ＴＣ０１，ＴＣ１１：メモリセル
ＦＣ，ＦＣｔ，ＦＣｂ：強誘電体キャパシタ
ＴＲ，ＴＲｔ，ＴＲｂ：選択トランジスタ
ＢＬ，ＢＬ０，ＢＬ１：ビット線
ＢＬ０ｔ，ＢＬ１ｔ：正論理ピット線
ＢＬ０ｂ，ＢＬ１ｂ：負論理ピット線
ＷＬ，ＷＬ０〜ＷＬ４：ワード線
ＳＷ，ＳＷｔ，ＳＷｂ：プレート電極スイッチ
ＰＬ０，ＰＬ００，ＰＬ２０：“０”書き込み用プレート線
ＰＬ１，ＰＬ０１，ＰＬ２１：“１”書き込み用プレート線
ＷＤ０〜ＷＤ３：ワードドライバ
ＳＡ０，ＳＡ１，ＳＡｄ０，ＳＡｄ１：センスアンプ
ＦＳ０，ＦＳ１：溶断型電気ヒューズ
ＡＦ０，ＡＦ１：アンチヒューズ

Claims (9)

1. 複数のワード線と、
   複数のビット線と、
   上記複数のワード線と上記複数のビット線との所望の交点に配置された多数のメモリセルを有するメモリアレイを備え、
   上記メモリセルは、不揮発性記憶素子と、選択用スイッチトランジスタを含む半導体装置において、上記メモリアレイは、
   第１のプレート線と、第２のプレート線をさらに具備し、
   上記多数のメモリセルは、第１のメモリセル群と第２のメモリセル群に分けられ、
   上記第１のメモリセル群は、第１のプレート線に接続され、
   上記第２のメモリセル群は、第２のプレート線に接続され、
   上記第１のメモリセル群中の不揮発性記憶素子を第１の記憶状態に、上記第２のメモリセル群中の不揮発性記憶素子を第２の記憶状態に、一斉に書き込む機能を有することを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   上記メモリセルは、プレート電極スイッチをさらに有し、
   上記選択用スイッチトランジスタはＭＯＳＦＥＴであり、
   上記不揮発性記憶素子は、２端子素子であり、
   上記ＭＯＳＦＥＴのゲート電極は、上記ワード線に接続され、ソース電極とドレイン電極の一方は、上記ビット線に接続され、ソース電極とドレイン電極の他方は、上記不揮発性記憶素子の一端に接続され、
   上記不揮発性記憶素子の他端は、上記プレート電極スイッチに接続され、
   上記プレート電極スイッチは、上記第１のプレート線及び上記第２のプレート線に接続されていることを特徴とする半導体装置。
3. 請求項１に記載の半導体装置において、
   上記メモリセルは、プレート電極スイッチをさらに有し、
   上記選択用スイッチトランジスタはＭＯＳＦＥＴであり、
   上記不揮発性記憶素子は、２端子素子であり、
   上記ＭＯＳＦＥＴのゲート電極は、上記ワード線に接続され、ソース電極とドレイン電極の一方は、上記プレート電極スイッチに接続され、ソース電極とドレイン電極の他方は、上記不揮発性記憶素子の一端に接続され、
   上記不揮発性記憶素子の他端は、上記ビット線に接続され、
   上記プレート電極スイッチは、上記第１のプレート線及び上記第２のプレート線に接続されていることを特徴とする半導体装置。
4. 請求項１に記載の半導体装置において、
   上記メモリセルは、２個の上記不揮発性記憶素子と、２個の上記選択用スイッチトランジスタを含むことを特徴とする半導体装置。
5. 請求項１に記載の半導体装置において、
   上記不揮発性記憶素子は、強誘電体キャパシタであることを特徴とする半導体装置。
6. 請求項１に記載の半導体装置において、
   上記不揮発性記憶素子は、スピン注入型磁気抵抗素子であることを特徴とする半導体装置。
7. 請求項２または請求項３に記載の半導体装置において、
   上記プレート電極スイッチは、配線層あるいは接続孔の製造マスクパターンにより設定されることを特徴とする半導体装置。
8. 請求項２または請求項３に記載の半導体装置において、
   上記プレート電極スイッチは、溶断型電気ヒューズ素子で構成されることを特徴とする半導体装置。
9. 請求項２または請求項３に記載の半導体装置において、
   上記プレート電極スイッチは、アンチヒューズ素子で構成されることを特徴とする半導体装置。

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