JP2012120110A

JP2012120110A - リコンフィギュラブルロジック装置

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Publication number: JP2012120110A
Application number: JP2010270560A
Authority: JP
Inventors: Yoshinobu Ichida; 善信市田; Yuta Mizuochi; 悠太水落
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2010-12-03
Filing date: 2010-12-03
Publication date: 2012-06-21

Abstract

【課題】セット全体のコストダウンや小型化、ないしは、起動時間の短縮を実現することが可能なリコンフィギュラブルロジック装置を提供する。
【解決手段】リコンフィギュラブルロジック装置において、ルックアップテーブル１１は、コンフィギュレーションデータを不揮発的に記憶する手段として、強誘電体素子のヒステリシス特性を利用した不揮発性フリップフロップＦＦを有する。コンフィギュレーションデータは、ルックアップテーブル１１に任意の入出力論理値表を実装するための設定データであり、プログラミングによって設定される。
【選択図】図３

Description

本発明は、製造後に内部論理回路を再構築することが可能なリコンフィギュラブルロジック装置（ＲＬＤ［Reconfigurable Logic Device］）に関するものである。

従来のリコンフィギュラブルロジック装置は、一般に外部の不揮発性メモリ（ＥＥＰＲＯＭ［Electrically Erasable and Programmable Read Only Memory］など）から起動毎にコンフィギュレーションデータを読み出すことにより、内部論理回路の再構築を行う構成とされていた。

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

特開２００７−１６６５７９号公報

しかしながら、上記従来のリコンフィギュラブルロジック装置では、外部の不揮発性メモリを必要とするので、セット全体のコストアップや大型化を招くという問題があった。また、上記従来のリコンフィギュラブルロジック装置では、外部の不揮発性メモリから起動毎にコンフィギュレーションデータを読み出さなければならないので、起動完了までに長時間を要するという問題もあった。

本発明は、本願の発明者らによって見い出された上記の問題点に鑑み、セット全体のコストダウンや小型化、ないしは、起動時間の短縮を実現することが可能なリコンフィギュラブルロジック装置を提供することを目的とする。

上記目的を達成するために、本発明に係るリコンフィギュラブルロジック装置は、それぞれルックアップテーブルと配線切替スイッチを含む複数の論理ブロックを有し、前記複数の論理ブロックを適宜組み合わせることによって、任意の内部論理回路を再構築することが可能なリコンフィギュラブルロジック装置であって、前記ルックアップテーブル及び前記配線切替スイッチの少なくとも一方は、コンフィギュレーションデータを不揮発的に記憶しておく手段として、強誘電体素子のヒステリシス特性を利用した不揮発性フリップフロップを有する構成（第１の構成）とされている。

なお、上記第１の構成から成るリコンフィギュラブルロジック装置において、前記複数の論理ブロックは、それぞれ、前記ルックアップテーブルと前記配線切替スイッチとを一つのタイルとして構成したものである構成（第２の構成）にするとよい。

また、上記第２の構成から成るリコンフィギュラブルロジック装置において、タイルとして構成された前記複数の論理ブロックは、アレイ状に敷き詰められている構成（第３の構成）にするとよい。

また、上記第３の構成から成るリコンフィギュラブルロジック装置は、前記不揮発性フリップフロップ同士を直列的に接続するためのスキャンチェーンを有する構成（第４の構成）にするとよい。

また、上記第４の構成から成るリコンフィギュラブルロジック装置は、前記複数の論理ブロック毎にクロックツリーが設けられている構成（第５の構成）にするとよい。

また、上記第５の構成から成るリコンフィギュラブルロジック装置は、前記複数の論理ブロック間にクロックツリーが設けられている構成（第６の構成）にするとよい。

また、上記第６の構成から成るリコンフィギュラブルロジック装置は、複数のトランジスタ素子間を接続して各種ゲートを形成する素子間配線、複数のゲート間を接続して前記論理ブロックを形成するゲート間配線、前記複数の論理ブロック間を接続して前記リコンフィギュラブルロジック装置を形成するブロック間配線、電源電圧が印加される電源線、及び、接地電圧が印加されるグランド線を含む配線層を有する構成（第７の構成）にするとよい。

また、上記第７の構成から成るリコンフィギュラブルロジック装置において、前記配線層は多層構造を有しており、第１層に前記素子間配線が形成され、第２層に前記ゲート間配線が形成され、第３層に前記ブロック間配線、前記電源線、及び、前記グランド線が形成されている構成（第８の構成）にするとよい。

また、上記第８の構成から成るリコンフィギュラブルロジック装置において、前記複数の論理ブロックは、タイルをアレイ状に並べるだけで前記電源線及び前記グランド線が繋がるようにレイアウトされている構成（第９の構成）にするとよい。

本発明によれば、セット全体のコストダウンや小型化、ないしは、起動時間の短縮を実現することが可能なリコンフィギュラブルロジック装置を提供することが可能となる。

ＦＰＧＡのアーキテクチャを説明するための模式図論理ブロック１０の一構成例を示す模式図ルックアップテーブル１１の一構成例を示す模式図不揮発性フリップフロップＦＦの一構成例を示す回路図不揮発性フリップフロップＦＦの一動作例を説明するためのタイムチャート通常動作時の信号経路を示す回路図データ書き込み動作時の信号経路を示す回路図データ読み出し動作時の信号経路を示す回路図スキャンチェーンの一構成例を示す模式図クロックツリーの一構成例を示す模式図タイルレイアウトの一例を示す模式図

＜ＦＰＧＡ＞
以下では、本発明に係るリコンフィギュラブルロジック装置の一実施形態として、ＦＰＧＡ［Field Programmable Gate Array］を例に挙げて詳細に説明する。

図１は、ＦＰＧＡのアーキテクチャを説明するための模式図である。ＦＰＧＡ１は、ハードウェア記述言語（ＨＤＬ［Hardware Description Language］）を用いたプログラミングにより、半導体装置に集積化された内部論理回路を現場で自由に再構築することが可能なゲートアレイの一種であり、その構成要素として、論理ブロック１０、入出力ブロック２０、及び、配線層３０などを含んでいる。

論理ブロック１０は、ルックアップテーブル１１（ＬＵＴ［Look Up Table］）と配線切替スイッチ１２とを一つのタイルとして構成したものである（図２を参照）。ルックアップテーブル１１は、プログラミングにより設定されるコンフィギュレーションデータＤに応じて、任意の入出力論理値表を実装することが可能な４入力または６入力程度の組み合わせ回路である。配線切替スイッチ１２は、プログラミングにより設定されるコンフィギュレーションデータＤに応じて、クロック信号に同期したタイミングでルックアップテーブル１１のデータを読み出し、これを他の論理ブロックに出力する順序回路である。タイルとして構成された論理ブロック１０は、ＦＰＧＡ１の全面にわたってアレイ状に複数敷き詰められており、これらを適宜組み合わせることによって、任意の内部論理回路（複雑な論理回路だけでなく単純なＡＮＤゲートやＯＲゲートなども含む）を構築することが可能となる。なお、ＦＰＧＡ１に複数形成される論理ブロック１０の中には、互いに同一の構造（レイアウト）を有するものも多数含まれており、これらのタイルの大きさはいずれも同一となる。ただし、全てのタイルの大きさが同一である必要はなく、大小のタイルが混在していても構わない。

入出力ブロック２０は、主にＦＰＧＡ１の周辺部に配置されており、外部との信号授受を制御する。

配線層３０は、複数のトランジスタ素子間を接続して各種ゲート（ＡＮＤゲートやＯＲゲートなど）を形成する素子間配線、複数のゲート間を接続して論理ブロック１０を形成するゲート間配線、複数の論理ブロック１０間を接続してＦＰＧＡ１を形成するブロック間配線、電源電圧が印加される電源線、及び、接地電圧が印加されるグランド線を含む。例えば、配線層３０が５層構造である場合、第１層（例えば、下層である１層目）に素子間配線を形成し、第２層（例えば、中間層である２層目と３層目）にゲート間配線を形成し、第３層（例えば、上層である４層目と５層目）にブロック間配線、電源線、及び、グランド線を形成するとよい。このように、各層の役割分担を明確化することにより、配線設計が容易となる。

なお、図１では明示されていないが、ＦＰＧＡ１には、上記の構成要素以外にも、乗算回路、スキャンチェーン、クロックツリーなどが含まれている。

図３は、ルックアップテーブル１１の一構成例を示す模式図である。本構成例のルックアップテーブル１１は、コンフィギュレーションデータＤを不揮発的に記憶しておく手段として、強誘電体素子のヒステリシス特性を利用した不揮発性フリップフロップＦＦを有している。なお、コンフィギュレーションデータＤとは、ルックアップテーブル１１に任意の入出力論理値表を実装するための設定データ（セレクタの選択制御用データ、各種ゲートへのデフォルト入力値など）であり、プログラミングによって設定される。

このように、不揮発性フリップフロップＦＦにコンフィギュレーションデータＤを記憶する上記の構成であれば、外部の不揮発性メモリを必要としないので、セット全体のコストダウンや小型化を実現することが可能となる。また、上記の構成であれば、外部の不揮発性メモリから起動毎にコンフィギュレーションデータを読み出す必要もないので、起動時間の短縮を実現することも可能となる。
＜不揮発性フリップフロップ＞

図４は、不揮発性フリップフロップＦＦの一構成例を示す回路図である。本構成例の不揮発性フリップフロップＦＦは、インバータＩＮＶ１〜ＩＮＶ７と、パススイッチＳＷ１〜ＳＷ４と、マルチプレクサＭＵＸ１、ＭＵＸ２と、Ｎチャネル型ＭＯＳ［Metal Oxide Semiconductor］電界効果トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂと、強誘電体素子（強誘電体キャパシタ）ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂと、を有する。

インバータＩＮＶ１の入力端は、データ信号（コンフィギュレーションデータＤ）の印加端に接続されている。インバータＩＮＶ１の出力端は、インバータＩＮＶ２の入力端に接続されている。インバータＩＮＶ２の出力端は、パススイッチＳＷ１を介して、マルチプレクサＭＵＸ１の第１入力端（１）に接続されている。マルチプレクサＭＵＸ１の出力端は、インバータＩＮＶ３の入力端に接続されている。インバータＩＮＶ３の出力端は、インバータＩＮＶ５の入力端に接続されている。インバータＩＮＶ５の出力端は、出力信号（Ｑ）の引出端に接続されている。マルチプレクサＭＵＸ２の第１入力端（１）は、インバータＩＮＶ３の出力端に接続されている。マルチプレクサＭＵＸ２の出力端は、インバータＩＮＶ４の入力端に接続されている。インバータＩＮＶ４の出力端は、パススイッチＳＷ２を介して、マルチプレクサＭＵＸ１の第１入力端（１）に接続されている。

このように、本構成例の不揮発性フリップフロップＦＦは、ループ状に接続された２つの論理ゲート（図４ではインバータＩＮＶ３、ＩＮＶ４）を用いて、入力されたデータ信号（コンフィギュレーションデータＤ）を保持するループ構造部ＬＯＯＰを有する。

なお、ループ構造部ＬＯＯＰは、第１電源電圧ＶＤＤ１（例えば０．６［Ｖ］）の供給を受けて駆動されるものである。

インバータＩＮＶ６の入力端は、マルチプレクサＭＵＸ１の第１入力端（１）に接続されている。インバータＩＮＶ６の出力端は、パススイッチＳＷ３を介して、マルチプレクサＭＵＸ２の第２入力端（０）に接続されている。インバータＩＮＶ７の入力端は、マルチプレクサＭＵＸ２の第１入力端（１）に接続されている。インバータＩＮＶ７の出力端は、パススイッチＳＷ４を介して、マルチプレクサＭＵＸ１の第２入力端（０）に接続されている。

強誘電体素子ＣＬ１ａの正極端は、第１プレートラインＰＬ１に接続されている。強誘電体素子ＣＬ１ａの負極端は、マルチプレクサＭＵＸ２の第２入力端（０）に接続されている。強誘電体素子ＣＬ１ａの両端間には、トランジスタＱ１ａが接続されている。トランジスタＱ１ａのゲートは、Ｆリセット信号ＦＲＳＴの印加端に接続されている。

強誘電体素子ＣＬ１ｂの正極端は、マルチプレクサＭＵＸ２の第２入力端（０）に接続されている。強誘電体素子ＣＬ１ｂの負極端は、第２プレートラインＰＬ２に接続されている。強誘電体素子ＣＬ１ｂの両端間には、トランジスタＱ１ｂが接続されている。トランジスタＱ１ｂのゲートは、Ｆリセット信号ＦＲＳＴの印加端に接続されている。

強誘電体素子ＣＬ２ａの正極端は、第１プレートラインＰＬ１に接続されている。強誘電体素子ＣＬ２ａの負極端は、マルチプレクサＭＵＸ１の第２入力端（０）に接続されている。強誘電体素子ＣＬ２ａの両端間には、トランジスタＱ２ａが接続されている。トランジスタＱ２ａのゲートは、Ｆリセット信号ＦＲＳＴの印加端に接続されている。

強誘電体素子ＣＬ２ｂの正極端は、マルチプレクサＭＵＸ１の第２入力端（０）に接続されている。強誘電体素子ＣＬ２ｂの負極端は、第２プレートラインＰＬ２に接続されている。強誘電体素子ＣＬ２ｂの両端間には、トランジスタＱ２ｂが接続されている。トランジスタＱ２ｂのゲートは、Ｆリセット信号ＦＲＳＴの印加端に接続されている。

上記したように、本構成例の不揮発性フリップフロップＦＦは、強誘電体素子（ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂ）のヒステリシス特性を用いてループ構造部ＬＯＯＰに保持されたコンフィギュレーションデータＤを不揮発的に記憶する不揮発性記憶部ＮＶＭを有する。

なお、不揮発性記憶部ＮＶＭは、第１電源電圧ＶＤＤ１よりも高い第２電源電圧ＶＤＤ２（例えば１．２［Ｖ］）の供給を受けて駆動されるものである。

また、上記した構成要素のうち、パススイッチＳＷ１は、クロック信号ＣＬＫに応じてオン／オフされ、パススイッチＳＷ２は、反転クロック信号ＣＬＫＢ（クロック信号ＣＬＫの論理反転信号）に応じてオン／オフされる。すなわち、パススイッチＳＷ１とパススイッチＳＷ２は、互いに排他的（相補的）にオン／オフされる。

一方、パススイッチＳＷ３、ＳＷ４は、いずれも制御信号Ｅ１に応じてオン／オフされる。また、マルチプレクサＭＵＸ１、ＭＵＸ２は、いずれも制御信号Ｅ２に応じてその信号経路が切り換えられる。つまり、本構成例の不揮発性フロップＦＦにおいて、マルチプレクサＭＵＸ１、ＭＵＸ２と、インバータＩＮＶ６、ＩＮＶ７と、パススイッチＳＷ３、ＳＷ４は、ループ構造部ＬＯＯＰと不揮発性記憶部ＮＶＭとを電気的に分離する回路分離部ＳＥＰとして機能する。

なお、回路分離部ＳＥＰを形成する回路要素のうち、ループ構造部ＬＯＯＰに含まれるマルチプレクサＭＵＸ１、ＭＵＸ２は、第１電源電圧ＶＤＤ１の供給を受けて駆動されるものであり、不揮発性記憶部ＮＶＭに含まれるパススイッチＳＷ３、ＳＷ４は、第２電源電圧ＶＤＤ２の供給を受けて駆動されるものである。

また、インバータＩＮＶ６、ＩＮＶ７は、第１電源電圧ＶＤＤ１と第２電源電圧ＶＤＤ２の双方の供給を受けて駆動されるものであり、ループ構造部ＬＯＯＰと不揮発性記憶部ＮＶＭの間でやり取りされるコンフィギュレーションデータＤの電圧レベルを変換するレベルシフタとしての機能を備えている。

次に、上記構成から成る不揮発性フリップフロップＦＦの動作について、詳細な説明を行う。なお、以下の説明では、強誘電体素子ＣＬ１ａ、ＣＬ１ｂの接続ノードに現れる電圧をＶ１、強誘電体素子ＣＬ２ａ、ＣＬ２ｂの接続ノードに現れる電圧をＶ２、インバータＩＮＶ４の入力端に現れる電圧をＶ３、インバータＩＮＶ４の出力端に現れる電圧をＶ４、インバータＩＮＶ３の入力端に現れる電圧をＶ５、インバータＩＮＶ３の出力端に現れる電圧をＶ６というように、各部のノード電圧に符号を付すことにする。

図５は、不揮発性フリップフロップＦＦの一動作例を説明するためのタイミングチャートであって、上から順に、電源電圧（ＶＤＤ１、ＶＤＤ２）、クロック信号ＣＬＫ、コンフィギュレーションデータＤ、制御信号Ｅ１、制御信号Ｅ２、Ｆリセット信号ＦＲＳＴ、第１プレートラインＰＬ１の印加電圧、第２プレートラインＰＬ２の印加電圧、ノード電圧Ｖ１、ノード電圧Ｖ２、及び出力信号Ｑの電圧波形を示している。

まず、不揮発性フリップフロップＦＦの通常動作について説明する。

時点Ｗ１までは、Ｆリセット信号ＦＲＳＴが「１（ハイレベル：ＶＤＤ２）」とされており、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオンされて、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂの各両端間がいずれも短絡されているので、これらの強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂには一切電圧が印加されない状態となっている。なお、第１プレートラインＰＬ１と第２プレートラインＰＬ２は、いずれも「０（ローレベル：ＧＮＤ）」とされている。

また、時点Ｗ１までは、制御信号Ｅ１が「０（ＧＮＤ）」とされており、パススイッチＳＷ３とパススイッチＳＷ４がオフされているので、データ書き込み用ドライバ（図４の例ではインバータＩＮＶ６、ＩＮＶ７）はいずれも無効とされている。

また、時点Ｗ１までは、制御信号Ｅ２が「１（ＶＤＤ１）」とされており、マルチプレクサＭＵＸ１とマルチプレクサＭＵＸ２の第１入力端（１）が選択されているので、ループ構造部ＬＯＯＰにて通常ループが形成されている。

従って、クロック信号ＣＬＫのハイレベル期間には、パススイッチＳＷ１がオンされ、パススイッチＳＷ２がオフされるので、コンフィギュレーションデータＤが出力信号Ｑとしてそのまま通過される形となる。一方、クロック信号ＣＬＫのローレベル期間には、パススイッチＳＷ１がオフされ、パススイッチＳＷ２がオンされるので、クロック信号ＣＬＫの立下がりエッジで、コンフィギュレーションデータＤがラッチされる形となる。

なお、図６は、上記した通常動作時の信号経路（図中では太線として描写）を示す回路図である。

次に、強誘電体素子へのデータ書き込み動作について説明する。

時点Ｗ１〜Ｗ３では、クロック信号ＣＬＫが「０（ＧＮＤ）」とされて、反転クロック信号ＣＬＫＢが「１（ＶＤＤ１）」とされる。従って、第１パススイッチＳＷ１がオフされ、第２パススイッチＳＷ２がオンされる。このように、クロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢの論理を予め固定しておくことにより、強誘電体素子に対するデータ書き込み動作の安定性を高めることが可能となる。

また、時点Ｗ１〜Ｗ３では、Ｆリセット信号ＦＲＳＴが「０（ＧＮＤ）」とされ、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオフされて、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂに対する電圧印加が可能な状態とされる。

また、時点Ｗ１〜Ｗ３では、制御信号Ｅ１が「１（ＶＤＤ２）」とされ、パススイッチＳＷ３とパススイッチＳＷ４がオンされる。従って、データ書き込み用ドライバ（図４の例ではインバータＩＮＶ６、ＩＮＶ７）がいずれも有効とされる。

なお、時点Ｗ１〜Ｗ３では、それまでと同様、制御信号Ｅ２が「１（ＶＤＤ１）」とされており、マルチプレクサＭＵＸ１とマルチプレクサＭＵＸ２の第１入力端（１）が選択されているので、ループ構造部ＬＯＯＰにて通常ループが形成されている。

また、時点Ｗ１〜Ｗ２では、第１プレートラインＰＬ１と第２プレートラインＰＬ２が「０（ＧＮＤ）」とされ、時点Ｗ２〜Ｗ３では、第１プレートラインＰＬ１と第２プレートラインＰＬ２が「１（ＶＤＤ２）」とされる。すなわち、第１プレートラインＰＬ１と第２プレートラインＰＬ２に対して、同一のパルス電圧が印加される。このようなパルス電圧の印加により、強誘電体素子内部の残留分極状態が反転状態／非反転状態のいずれかに設定される。

図５の例に即して具体的に述べると、時点Ｗ１では、出力信号Ｑが「１（ＶＤＤ１）」であるため、ノード電圧Ｖ１が「０（ＧＮＤ）」となり、ノード電圧Ｖ２が「１（ＶＤＤ２）」となる。従って、時点Ｗ１〜Ｗ２において、第１プレートラインＰＬ１と第２プレートラインＰＬ２が「０（ＧＮＤ）」とされている間、強誘電体素子ＣＬ１ａ、ＣＬ１ｂの両端間には電圧が印加されない状態となり、強誘電体素子ＣＬ２ａの両端間には負極性の電圧が印加される状態となり、強誘電体素子ＣＬ２ｂの両端間には正極性の電圧が印加される状態となる。一方、時点Ｗ２〜Ｗ３において、第１プレートラインＰＬ１と第２プレートラインＰＬ２が「１（ＶＤＤ２）」とされている間、強誘電体素子ＣＬ２ａ、ＣＬ２ｂの両端間には電圧が印加されない状態となり、強誘電体素子ＣＬ１ａの両端間には正極性の電圧が印加される状態となり、強誘電体素子ＣＬ１ｂの両端間には負極性の電圧が印加される状態となる。

このように、第１プレートラインＰＬ１と第２プレートラインＰＬ２に対して、パルス電圧を印加することにより、強誘電体素子内部の残留分極状態が反転状態／非反転状態のいずれかに設定される。なお、強誘電体素子ＣＬ１ａとＣＬ１ｂとの間、及び、強誘電体素子ＣＬ２ａとＣＬ２ｂとの間では、互いの残留分極状態が逆になる。また、強誘電体素子ＣＬ１ａとＣＬ２ａとの間、及び、強誘電体素子ＣＬ１ｂとＣＬ２ｂとの間でも、互いの残留分極状態が逆になる。

時点Ｗ３では、Ｆリセット信号ＦＲＳＴが再び「１（ＶＤＤ２）」とされることによって、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオンされ、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂの各両端間がいずれも短絡されるので、これらの強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂには一切電圧が印加されない状態となる。このとき、第１プレートラインＰＬ１と第２プレートラインＰＬ２は、いずれも「０（ＧＮＤ）」とされる。

また、時点Ｗ３では、制御信号Ｅ１が再び「０（ＧＮＤ）」とされ、パススイッチＳＷ３とパススイッチＳＷ４がオフされるので、データ書き込み用ドライバ（図４の例ではインバータＩＮＶ６、ＩＮＶ７）がいずれも無効とされる。なお、制御信号Ｅ２については不問であるが、図５の例では「０（ＧＮＤ）」とされている。

そして、時点Ｗ４では、ループ構造部ＬＯＯＰに対する第１電源電圧ＶＤＤ１の供給と不揮発性記憶部ＮＶＭに対する第２電源電圧ＶＤＤ２の供給がいずれも遮断される。このとき、Ｆリセット信号ＦＲＳＴは、時点Ｗ３から「１（ＶＤＤ２）」に維持されており、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオンされ、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂの各両端間がいずれも短絡されている。従って、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂに一切電圧が印加されない状態となっているので、電源遮断時に電圧変動が生じた場合であっても、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂに意図しない電圧が印加されることはなく、データ化けを回避することが可能となる。

なお、図７は、上記したデータ書き込み動作時（特に時点Ｗ１〜Ｗ３）の信号経路（図中では太線として描写）を示す回路図である。

次に、強誘電体素子からのデータ読み出し動作について説明する。

時点Ｒ１〜Ｒ５では、クロック信号ＣＬＫが「０（ＧＮＤ）」とされており、反転クロック信号ＣＬＫＢが「１（ＶＤＤ１）」とされている。従って、第１パススイッチＳＷ１がオフされており、第２パススイッチＳＷ２がオンされている。このように、クロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢの論理を予め固定しておくことにより、強誘電体素子からのデータ読み出し動作の安定性を高めることが可能となる。

時点Ｒ１では、最先にＦリセット信号ＦＲＳＴが「１（ＶＤＤ１）」とされており、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオンされて、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂの各両端間がいずれも短絡されている。従って、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂには一切電圧が印加されない状態となっているので、電源投入時に電圧変動が生じた場合でも、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂに意図しない電圧が印加されることはなく、データ化けを回避することが可能となる。

なお、時点Ｒ１において、第１プレートラインＰＬ１と第２プレートラインＰＬ２は、いずれも「０（ローレベル：ＧＮＤ）」とされている。

時点Ｒ２では、制御信号Ｅ１、Ｅ２がいずれも「０（ＧＮＤ）」とされた状態（すなわち、データ書き込み用ドライバが無効とされており、かつ、ループ構造部ＬＯＯＰで通常ループが無効とされている状態）で、ループ構造部ＬＯＯＰに対する第１電源電圧ＶＤＤ１と不揮発性記憶部ＮＶＭに対する第２電源電圧ＶＤＤ２が投入される。このとき、図８中の太線で描写された信号ラインは、フローティングとなっている。

続く時点Ｒ３では、Ｆリセット信号ＦＲＳＴが「０（ＧＮＤ）」とされ、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオフされて、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂに対する電圧印加が可能な状態とされる一方、第２プレートラインＰＬ２が「０（ＧＮＤ）」に維持されたまま、第１プレートラインＰＬ１が「１（ＶＤＤ２）」とされる。このようなパルス電圧の印加により、ノード電圧Ｖ１及びノード電圧Ｖ２として、強誘電体素子内の残留分極状態に対応した電圧信号が現れる。

図５の例に即して具体的に説明すると、ノード電圧Ｖ１としては、比較的低い電圧信号（以下、その論理をＷＬ［Weak Low］と呼ぶ）が現れ、ノード電圧Ｖ２としては、比較的高い電圧信号（以下、その論理をＷＨ［Weak Hi］と呼ぶ）が現れる。すなわち、ノード電圧Ｖ１とノード電圧Ｖ２との間には、強誘電体素子内の残留分極状態の差に応じた電圧差が生じる形となる。

このとき、時点Ｒ３〜Ｒ４では、制御信号Ｅ２が「０（ＶＤＤ１）」とされ、マルチプレクサＭＵＸ１とマルチプレクサＭＵＸ２の第２入力端（０）が選択されるので、ノード電圧Ｖ３の論理はＷＬとなり、ノード電圧Ｖ４の論理はＷＨとなる。また、ノード電圧Ｖ５の論理はＷＨとなり、ノード電圧Ｖ６の論理はＷＬとなる。このように、時点Ｒ３〜Ｒ４では、装置各部のノード電圧Ｖ１〜Ｖ６が未だに不安定な状態（インバータＩＮＶ３及びインバータＩＮＶ４での論理反転が完全に行われず、その出力論理が確実に「０（ＧＮＤ）」／「１（ＶＤＤ１）」となっていない状態）である。

続く時点Ｒ４では、制御信号Ｅ２が「１（ＶＤＤ１）」とされ、マルチプレクサＭＵＸ１とマルチプレクサＭＵＸ２の第１入力端（１）が選択されるので、ループ構造部ＬＯＯＰにて通常ループが形成されている。このような信号経路の切り換えに伴い、インバータＩＮＶ４の出力端（論理：ＷＨ）とインバータＩＮＶ３の入力端（論理：ＷＨ）が接続され、インバータＩＮＶ３の出力端（論理：ＷＬ）とインバータＩＮＶ４の入力端（論理：ＷＬ）が接続される。従って、各ノードの信号論理（ＷＨ／ＷＬ）に不整合は生じず、以降、ループ構造部ＬＯＯＰにて通常ループが形成されている間、インバータＩＮＶ３は、論理ＷＬの入力を受けて、その出力論理を「１（ＶＤＤ１）」に引き上げようとし、インバータＩＮＶ４は、論理ＷＨの入力を受けて、その出力論理を「０（ＧＮＤ）」に引き下げようとする。その結果、インバータＩＮＶ３の出力論理は、不安定な論理ＷＬから「０（ＧＮＤ）」に確定され、インバータＩＮＶ４の出力論理は、不安定な論理ＷＨから「１（ＶＤＤ１）」に確定される。

このように、時点Ｒ４において、ループ構造部ＬＯＯＰが通常ループとされたことに伴い、強誘電体素子から読み出された信号（ノード電圧Ｖ１とノード電圧Ｖ２との電位差）がループ構造部ＬＯＯＰで増幅される形となり、出力信号Ｑとして電源遮断前の保持データ（図５の例では「１（ＶＤＤ１）」）が復帰される。

その後、時点Ｒ５では、Ｆリセット信号ＦＲＳＴが再び「１（ＶＤＤ２）」とされ、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオンされて、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂの各両端間がいずれも短絡されるので、これらの強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂには、一切電圧が印加されない状態となる。このとき、第１プレートラインＰＬ１と第２プレートラインＰＬ２は、いずれも、「０（ＧＮＤ）」とされる。従って、不揮発性フリップフロップＦＦは、時点Ｗ１以前と同様の状態、すなわち、通常の動作状態に復帰される。

なお、図８は、上記したデータ読み出し動作時（特に時点Ｒ３〜Ｒ４）の信号経路（図中では太線として描写）を示す回路図である。

上記で説明したように、本構成例の不揮発性フリップフロップＦＦは、ループ状に接続された論理ゲート（図４では、インバータＩＮＶ３、ＩＮＶ４）を用いてコンフィギュレーションデータＤを保持するループ構造部ＬＯＯＰと、強誘電体素子のヒステリシス特性を用いてループ構造部ＬＯＯＰに保持されたコンフィギュレーションデータＤを不揮発的に記憶する不揮発性記憶部ＮＶＭ（ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂ、Ｑ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂ）と、ループ構造部ＬＯＯＰと不揮発性記憶部ＮＶＭとを電気的に分離する回路分離部ＳＥＰ（ＭＵＸ１、ＭＵＸ２、ＩＮＶ６、ＩＮＶ７、ＳＷ３、ＳＷ４）と、を有して成り、回路分離部ＳＥＰは、不揮発性フリップフロップＦＦの通常動作中には、強誘電体素子に対する印加電圧を一定に保ちつつ、ループ構造部ＬＯＯＰを電気的に動作させる構成とされている。

このように、ループ構造部ＬＯＯＰの信号線から強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂを直接駆動するのではなく、ループ構造部ＬＯＯＰの信号線と強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂとの間に、バッファとしても機能するデータ書き込み用ドライバ（図４ではインバータＩＮＶ６、ＩＮＶ７）を設けることにより、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂがループ構造部ＬＯＯＰ内の負荷容量とならないようにすることが可能となる。

また、データ書き込み用ドライバ（インバータＩＮＶ６、ＩＮＶ７）の出力端にパススイッチＳＷ３、ＳＷ４を接続し、制御信号Ｅ１に応じて、コンフィギュレーションデータＤの書き込み時にのみ、パススイッチＳＷ３、ＳＷ４をオンさせる構成であれば、通常動作時には、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂが駆動されないようにすることが可能となる。

また、コンフィギュレーションデータＤの読み出し時には、制御信号Ｅ２に応じて、マルチプレクサＭＵＸ１、ＭＵＸ２の入出力経路を切り換えることにより、ループ構造部ＬＯＯＰ内の論理ゲート（図４ではインバータＩＮＶ３、ＩＮＶ４）と強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂとの導通／遮断を制御することができる。従って、特定ノードをフローティングとするために、負荷の大きいクロック線を増設する必要がないため、消費電力の増大を回避することが可能となる。

このように、本構成例の不揮発性フリップフロップＦＦであれば、通常動作中には強誘電体素子が無駄に駆動されないので、ＳＲＡＭ［Static Random Access Memory］などの揮発性メモリと同レベルの高速化（データ書込速度：μｓオーダ）を実現することが可能となる。

なお、図４では、ループ構造部ＬＯＯＰを形成する論理ゲートとして、インバータを用いた構成を例示して説明を行ったが、本発明の構成はこれに限定されるものではなく、その他の論理ゲート（ＡＮＤ、ＮＡＮＤ、ＯＲ、ＮＯＲなど）を用いることも可能である。

なお、上記では、ルックアップテーブル１１のコンフィギュレーションデータＤを記憶する手段として、不揮発性フリップフロップＦＦを用いた構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、配線切替スイッチ１２のコンフィギュレーションデータＤを不揮発的に記憶しておく手段として、不揮発性フリップフロップＦＦを用いても構わない。

＜スキャンチェーン＞
ルックアップテーブル１１や配線切替スイッチ１２に多数の不揮発性フリップフロップＦＦが組み込まれている場合、コンフィギュレーションデータＤの書込経路としては、各不揮発性フリップフロップＦＦ同士を直列的に接続してシリアル入出力形式のシフトレジスタ構造に切り換えるためのスキャンチェーンを流用することが望ましい（図９の太線を参照）。スキャンチェーンは、多数のレジスタ（フリップフロップ）を備えたＣＭＯＳロジック回路において、そのデバッグ（ＪＴＡＧ［Joint Test Action Group］バウンダリスキャン）用に広く搭載されている周知の技術であるため、それ自体の詳細な説明は割愛する。このような構成とすることにより、１系統のスキャンチェーンを介して数多くの不揮発性フリップフロップＦＦにコンフィギュレーションデータＤを書き込むことができるので、外部端子数の削減に寄与することが可能となる。

＜クロックツリー＞
スキャンチェーンを用いて多数の不揮発性フリップフロップＦＦにコンフィギュレーションデータＤを正しく書き込むためには、各々の不揮発性フリップフロップＦＦに入力されるクロック信号ＣＬＫのスキューを削減する必要がある。そこで、本実施形態のＦＰＧＡ１は、図１０に示すように、複数の論理ブロック１０毎に、ないしは、複数の論理ブロック１０相互間に、クロックドライバＤＲＶをツリー状に分散して配置したクロックツリーを有する構成とされている。このような構成とすることにより、不揮発性フリップフロップＦＦに各々入力されるクロック信号ＣＬＫのスキューを削減することが可能となる。

＜タイルレイアウト＞
また、本実施形態のＦＰＧＡ１において、複数の論理ブロック１０は、図１１に示すように、タイルをアレイ状に並べるだけで電源線及びグランド線がブロック相互間で繋がるように、タイル毎の設計段階で回路や配線がレイアウトされている。このような構成とすることにより、タイルのレイアウトさえ決定してしまえば、後はそれをアレイ状に並べるだけで、破綻を生じることなくＦＰＧＡ１を形成することが可能となる。

なお、配線レイアウトの決定に際しては、まず第１に、タイル内の電源線及びグランド線の敷設ルートを決定しておき、その後に、ブロック間配線、ゲート間配線、及び、素子間配線の敷設ルートを決定するとよい。このようなステップを踏むことにより、自動配線ツールの利用に際して、各配線間のショートを未然に回避することが可能となる。

＜その他の変形例＞
なお、上記では、本発明に係るリコンフィギュラブルロジック装置の一実施形態としてＦＰＧＡを例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、その他のリコンフィギュラブルロジック装置にも広く適用することが可能である。

また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本発明は、例えばＦＰＧＡのコストダウンや小型化、ないしは、起動時間の短縮を実現するための技術として利用することが可能である。

１ＦＰＧＡ（リコンフィギュラブルロジック装置）
１０論理ブロック
１１ルックアップテーブル（ＬＵＴ）
１２配線切替スイッチ
２０入出力ブロック
３０配線層
ＦＦ不揮発性フリップフロップ
ＩＮＶ１〜ＩＮＶ５インバータ
ＩＮＶ６、ＩＮＶ７インバータ（レベルシフト機能あり）
ＳＷ１〜ＳＷ４パススイッチ
ＭＵＸ１、ＭＵＸ２マルチプレクサ
Ｑ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂＮチャネル型ＭＯＳ電界効果トランジスタ
ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂ強誘電体素子
ＬＯＯＰループ構造部
ＮＶＭ不揮発性記憶部
ＳＥＰ回路分離部
ＤＲＶクロックドライバ

Claims

それぞれルックアップテーブルと配線切替スイッチを含む複数の論理ブロックを有し、前記複数の論理ブロックを適宜組み合わせることによって、任意の内部論理回路を再構築することが可能なリコンフィギュラブルロジック装置であって、
前記ルックアップテーブル及び前記配線切替スイッチの少なくとも一方は、コンフィギュレーションデータを不揮発的に記憶しておく手段として、強誘電体素子のヒステリシス特性を利用した不揮発性フリップフロップを有することを特徴とするリコンフィギュラブルロジック装置。
前記複数の論理ブロックは、それぞれ、前記ルックアップテーブルと前記配線切替スイッチとを一つのタイルとして構成したものであることを特徴とする請求項１に記載のリコンフィギュラブルロジック装置。
タイルとして構成された前記複数の論理ブロックは、アレイ状に敷き詰められていることを特徴とする請求項２に記載のリコンフィギュラブルロジック装置。
前記不揮発性フリップフロップ同士を直列的に接続するためのスキャンチェーンを有することを特徴とする請求項３に記載のリコンフィギュラブルロジック装置。
前記複数の論理ブロック毎にクロックツリーが設けられていることを特徴とする請求項４に記載のリコンフィギュラブルロジック装置。
前記複数の論理ブロック間にクロックツリーが設けられていることを特徴とする請求項５に記載のリコンフィギュラブルロジック装置。
複数のトランジスタ素子間を接続して各種ゲートを形成する素子間配線、複数のゲート間を接続して前記論理ブロックを形成するゲート間配線、前記複数の論理ブロック間を接続して前記リコンフィギュラブルロジック装置を形成するブロック間配線、電源電圧が印加される電源線、及び、接地電圧が印加されるグランド線を含む配線層を有することを特徴とする請求項６に記載のリコンフィギュラブルロジック装置。
前記配線層は多層構造を有しており、第１層に前記素子間配線が形成され、第２層に前記ゲート間配線が形成され、第３層に前記ブロック間配線、前記電源線、及び、前記グランド線が形成されていることを特徴とする請求項７に記載のリコンフィギュラブルロジック装置。
前記複数の論理ブロックは、タイルをアレイ状に並べるだけで前記電源線及び前記グランド線が繋がるようにレイアウトされていることを特徴とする請求項８に記載のリコンフィギュラブルロジック装置。