JP2000293989A - 強誘電体容量を用いたシャドーｒａｍセル及び不揮発性メモリ装置並びにその制御方法 - Google Patents
強誘電体容量を用いたシャドーｒａｍセル及び不揮発性メモリ装置並びにその制御方法Info
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Abstract
(57)【要約】
【課題】 強誘電体容量を用いたシャドーＲＡＭにおい
て、メモリセル構成素子数を削減し大規模化を可能と
し、また強誘電体容量に、電圧降下のない電源電圧その
ままをかけて書き込みを行えるようにする。 【解決手段】 ６つのトランジスタで構成する一般的な
ＳＲＡＭセルの記憶ノードＭ０，Ｍ１の各々に直接強誘
電体Ｆ０，Ｆ１を接続する。これにより、１セル当たり
２つのトランジスタが削減でき、従来のＳＲＡＭ並みの
大容量化が可能となる。また、トランジスタによる電圧
低下がなので電源電圧をそのまま強誘電体容量に印加し
書き込みが行える。
て、メモリセル構成素子数を削減し大規模化を可能と
し、また強誘電体容量に、電圧降下のない電源電圧その
ままをかけて書き込みを行えるようにする。 【解決手段】 ６つのトランジスタで構成する一般的な
ＳＲＡＭセルの記憶ノードＭ０，Ｍ１の各々に直接強誘
電体Ｆ０，Ｆ１を接続する。これにより、１セル当たり
２つのトランジスタが削減でき、従来のＳＲＡＭ並みの
大容量化が可能となる。また、トランジスタによる電圧
低下がなので電源電圧をそのまま強誘電体容量に印加し
書き込みが行える。
Description
【０００１】
【発明の属する技術分野】本発明は強誘電体容量を用い
たシャドーＲＡＭ（Random Access Memory）セル及び不
揮発性メモリ装置並びにその制御方法に関し、特にＳＲ
ＡＭ（Static RAM）セルに強誘電体容量を付加したメモ
リセルを備え、給電時においてはＳＲＡＭセルで高速の
読み出し・書き込み動作を行い、非給電時においては強
誘電体容量で不揮発性の記憶を行うシャドーＲＡＭに関
するものである。
たシャドーＲＡＭ（Random Access Memory）セル及び不
揮発性メモリ装置並びにその制御方法に関し、特にＳＲ
ＡＭ（Static RAM）セルに強誘電体容量を付加したメモ
リセルを備え、給電時においてはＳＲＡＭセルで高速の
読み出し・書き込み動作を行い、非給電時においては強
誘電体容量で不揮発性の記憶を行うシャドーＲＡＭに関
するものである。
【０００２】
【従来の技術】従来より、強誘電体容量とＳＲＡＭセル
を組み合わせたシャドーＲＡＭは数多く提案されてい
る。これらのシャドーＲＡＭは、給電時はＳＲＡＭセル
で情報を記憶し、通常のＳＲＡＭ並みの高速な読み出し
・書き込みを行うことができる。さらに、電源遮断前に
ストア動作にてＳＲＡＭセルで記憶する情報を強誘電体
容量の分極方向に移し替えることにより、非給電時には
不揮発性の記憶を実現する。つまり強誘電体容量を用い
たシャドーＲＡＭは、強誘電体メモリの不揮発性と、Ｓ
ＲＡＭの高速動作の２つの特長をあわせ持つ記憶装置で
ある。
を組み合わせたシャドーＲＡＭは数多く提案されてい
る。これらのシャドーＲＡＭは、給電時はＳＲＡＭセル
で情報を記憶し、通常のＳＲＡＭ並みの高速な読み出し
・書き込みを行うことができる。さらに、電源遮断前に
ストア動作にてＳＲＡＭセルで記憶する情報を強誘電体
容量の分極方向に移し替えることにより、非給電時には
不揮発性の記憶を実現する。つまり強誘電体容量を用い
たシャドーＲＡＭは、強誘電体メモリの不揮発性と、Ｓ
ＲＡＭの高速動作の２つの特長をあわせ持つ記憶装置で
ある。
【０００３】例えば、特開平４−５７２９１号公報に記
載されている強誘電体容量を用いたシャドーＲＡＭのメ
モリセルの構成は、図７に示すような構成である。２つ
のインバータ（論理反転素子）１，２は、互いの入力と
出力とが接続されることによりフリップフロップ（Ｆ／
Ｆ）３を構成する。このフリップフロップ３の２つの記
憶ノードＱ０及びＱ１は、夫々トランスファゲートとし
て機能するＮＭＯＳトランジスタＭ０及びＭ１を介して
負ビット線ＢＬＮ及び正ビット線ＢＬＴの夫々に接続さ
れる。これ等２本の正負ビット線は対をなし、その一端
には正負のビット線の電圧を比較するセンスアンプ（図
示せず）が接続される。
載されている強誘電体容量を用いたシャドーＲＡＭのメ
モリセルの構成は、図７に示すような構成である。２つ
のインバータ（論理反転素子）１，２は、互いの入力と
出力とが接続されることによりフリップフロップ（Ｆ／
Ｆ）３を構成する。このフリップフロップ３の２つの記
憶ノードＱ０及びＱ１は、夫々トランスファゲートとし
て機能するＮＭＯＳトランジスタＭ０及びＭ１を介して
負ビット線ＢＬＮ及び正ビット線ＢＬＴの夫々に接続さ
れる。これ等２本の正負ビット線は対をなし、その一端
には正負のビット線の電圧を比較するセンスアンプ（図
示せず）が接続される。
【０００４】更に、書き込み時にいずれかのビット線を
選択的に接地電位に接続する書き込み回路（図示せず）
と、ビット線を電源電位あるいは接地電位にプリチャー
ジするプリチャージ回路（図示せず）もビット線に接続
される。ＮＭＯＳトランジスタＭ０及びＭ１のゲート電
極は共通のワード線ＷＬに接続される。ワード線ＷＬ
は、アドレス信号に従ってアクセス対象となる１本のワ
ード線を選択的に駆動するデコーダ回路（図示せず）に
接続される。一端が共通のプレート線ＰＬに接続された
強誘電体容量Ｆ０及びＦ１が設けられており、その他端
Ｎ０及びＮ１はトランスファゲートとして機能するＮＭ
ＯＳトランジスタＭ２及びＭ３を介して記憶ノードＱ０
及びＱ１に夫々接続される。
選択的に接地電位に接続する書き込み回路（図示せず）
と、ビット線を電源電位あるいは接地電位にプリチャー
ジするプリチャージ回路（図示せず）もビット線に接続
される。ＮＭＯＳトランジスタＭ０及びＭ１のゲート電
極は共通のワード線ＷＬに接続される。ワード線ＷＬ
は、アドレス信号に従ってアクセス対象となる１本のワ
ード線を選択的に駆動するデコーダ回路（図示せず）に
接続される。一端が共通のプレート線ＰＬに接続された
強誘電体容量Ｆ０及びＦ１が設けられており、その他端
Ｎ０及びＮ１はトランスファゲートとして機能するＮＭ
ＯＳトランジスタＭ２及びＭ３を介して記憶ノードＱ０
及びＱ１に夫々接続される。
【０００５】トランジスタＭ２及びＭ３のゲート電極は
共通にコントロールラインＣＬに接続される。コントロ
ールラインＣＬは、強誘電体容量Ｆ０及びＦ１に対して
アクセスするストア動作時及びリコール動作時にのみハ
イレベルとなり、フリップフロップ３と強誘電体容量Ｆ
０及びＦ１とを夫々接続する。それ以外の給電時には、
ローレベルとなりフリップフロップ３と強誘電体容量と
を電気的に切り離す。また、プレートラインＰＬはコン
トロールラインＣＬがローレベルの間、同じくローレベ
ルを保つ。
共通にコントロールラインＣＬに接続される。コントロ
ールラインＣＬは、強誘電体容量Ｆ０及びＦ１に対して
アクセスするストア動作時及びリコール動作時にのみハ
イレベルとなり、フリップフロップ３と強誘電体容量Ｆ
０及びＦ１とを夫々接続する。それ以外の給電時には、
ローレベルとなりフリップフロップ３と強誘電体容量と
を電気的に切り離す。また、プレートラインＰＬはコン
トロールラインＣＬがローレベルの間、同じくローレベ
ルを保つ。
【０００６】次に、この従来の強誘電体容量を用いたシ
ャドーＲＡＭの動作を説明する。なお、フリップフロッ
プ３に対する情報の書き込み及び読み出しは、従来の一
般的なＳＲＡＭと同様であることは明白である。読み出
し・書き込み共に行わないアイドリング時には、ビット
線をハイレベルにプリチャージし、全てのワード線を立
ち下げ、書き込み回路を停止することにより、フリップ
フロップ３内の情報を保持する。
ャドーＲＡＭの動作を説明する。なお、フリップフロッ
プ３に対する情報の書き込み及び読み出しは、従来の一
般的なＳＲＡＭと同様であることは明白である。読み出
し・書き込み共に行わないアイドリング時には、ビット
線をハイレベルにプリチャージし、全てのワード線を立
ち下げ、書き込み回路を停止することにより、フリップ
フロップ３内の情報を保持する。
【０００７】フリップフロップ３に情報を書き込むに
は、アドレスデコーダで適当なワード線ＷＬを立ち上
げ、同時に書き込み回路を駆動し、書き込むデータに従
って対をなすビット線ＢＬＴ及びＢＬＮの一方をローレ
ベルとする。ワード線ＷＬが立ち上がると、ＭＯＳトラ
ンジスタＭ０及びＭ１はオンとなる。書き込み回路の駆
動能力はインバータ１及び２のそれより十分大きいた
め、書き込み回路にてローレベルに引き降ろされるビッ
ト線にＭＯＳトランジスタを介して接続される記憶ノー
ドは接地電位に引き下ろされる。同時にもう一方の記憶
ノードは電源電圧に引き上げられ、フリップフロップ３
が安定する。
は、アドレスデコーダで適当なワード線ＷＬを立ち上
げ、同時に書き込み回路を駆動し、書き込むデータに従
って対をなすビット線ＢＬＴ及びＢＬＮの一方をローレ
ベルとする。ワード線ＷＬが立ち上がると、ＭＯＳトラ
ンジスタＭ０及びＭ１はオンとなる。書き込み回路の駆
動能力はインバータ１及び２のそれより十分大きいた
め、書き込み回路にてローレベルに引き降ろされるビッ
ト線にＭＯＳトランジスタを介して接続される記憶ノー
ドは接地電位に引き下ろされる。同時にもう一方の記憶
ノードは電源電圧に引き上げられ、フリップフロップ３
が安定する。
【０００８】また、フリップフロップ３からのデータの
読み出しは、ビット線対をハイレベルにプリチャージし
た後に、適当なワード線を選択しビット線対上に現れる
電位差をセンスアンプで増幅することにより行う。ワー
ド線ＷＬを立ち上げることにより、ローレベルの記憶ノ
ードとビット線とを接続するＭＯＳトランジスタがオン
し、このビット線の電圧が下がりはじめる。他方のビッ
ト線はＭＯＳトランジスタがオンしないため、ハイレベ
ルを維持する。センスアンプにて対をなすビット線の電
位差を判定することによりフリップフロップで記憶する
情報が読み出せる。
読み出しは、ビット線対をハイレベルにプリチャージし
た後に、適当なワード線を選択しビット線対上に現れる
電位差をセンスアンプで増幅することにより行う。ワー
ド線ＷＬを立ち上げることにより、ローレベルの記憶ノ
ードとビット線とを接続するＭＯＳトランジスタがオン
し、このビット線の電圧が下がりはじめる。他方のビッ
ト線はＭＯＳトランジスタがオンしないため、ハイレベ
ルを維持する。センスアンプにて対をなすビット線の電
位差を判定することによりフリップフロップで記憶する
情報が読み出せる。
【０００９】次に、図８，９を用いてストア動作につい
て説明する。尚、図８は強誘電体容量Ｆ０及びＦ１のＱ
−Ｖ平面上におけるヒステリシス特性を示し、図９はス
トア動作の各部波形のタイミングチャートである。電源
遮断時にはフリップフロップ３で記憶するデータを強誘
電体容量Ｆ０及びＦ１の分極方向に移し替える。この動
作をストアと呼ぶ。ストアは電源電圧の低下、または電
源遮断の前に入力されるストア信号をきっかけにして起
動される。ストアは以下の手順で行われる。
て説明する。尚、図８は強誘電体容量Ｆ０及びＦ１のＱ
−Ｖ平面上におけるヒステリシス特性を示し、図９はス
トア動作の各部波形のタイミングチャートである。電源
遮断時にはフリップフロップ３で記憶するデータを強誘
電体容量Ｆ０及びＦ１の分極方向に移し替える。この動
作をストアと呼ぶ。ストアは電源電圧の低下、または電
源遮断の前に入力されるストア信号をきっかけにして起
動される。ストアは以下の手順で行われる。
【００１０】先ず、コントロールラインＣＬがハイレベ
ルとなり、フリップフロップ３と強誘電体容量Ｆ０及び
Ｆ１を電気的に接続する。この時プレートラインＰＬは
ローレベルであり、フリップフロップ３で記憶するデー
タに従い、０Ｖの記憶ノードに接続される強誘電体容量
の一方には０Ｖ、他方電源電圧（Ｖcc）の記憶ノードに
接続される側には（Ｖcc−Ｖt ）の電圧が印加される。
ここで、Ｖt はＭＯＳトランジスタＭ２及びＭ３のしき
い値電圧であり、コントロールラインＣＬにＶccが印加
されたとき、容量にかかる電圧は（Ｖcc−Ｖt ）とな
る。
ルとなり、フリップフロップ３と強誘電体容量Ｆ０及び
Ｆ１を電気的に接続する。この時プレートラインＰＬは
ローレベルであり、フリップフロップ３で記憶するデー
タに従い、０Ｖの記憶ノードに接続される強誘電体容量
の一方には０Ｖ、他方電源電圧（Ｖcc）の記憶ノードに
接続される側には（Ｖcc−Ｖt ）の電圧が印加される。
ここで、Ｖt はＭＯＳトランジスタＭ２及びＭ３のしき
い値電圧であり、コントロールラインＣＬにＶccが印加
されたとき、容量にかかる電圧は（Ｖcc−Ｖt ）とな
る。
【００１１】強誘電体容量Ｆ０及びＦ１に夫々印加され
る電圧Ｖc0及びＶc1は、プレート線ＰＬに接続される端
子の電位を基準として、ＭＯＳトランジスタＭ２及びＭ
３に接続される側の端子との電位差と定義されるものと
する。電圧（Ｖcc−Ｖt ）が印加された強誘電体容量は
図８に示すヒステリシスループの点Ａ’に移動する。
る電圧Ｖc0及びＶc1は、プレート線ＰＬに接続される端
子の電位を基準として、ＭＯＳトランジスタＭ２及びＭ
３に接続される側の端子との電位差と定義されるものと
する。電圧（Ｖcc−Ｖt ）が印加された強誘電体容量は
図８に示すヒステリシスループの点Ａ’に移動する。
【００１２】次に、プレート線ＰＬをＶccに立ち上げ
る。このとき、先に電圧（Ｖcc−Ｖt）が印加された強
誘電体容量にかかる電圧は両端ともＶccとなる。これは
トランジスタＭ２またはＭ３がオフし、強誘電体容量に
よる容量結合のため、プレート線ＰＬの電位上昇と共に
トランジスタ側の電位も上昇するためである。よって、
この強誘電体容量にかかる電圧は０Ｖとなり、正の残留
分極を保持する（点Ｂ’）。他方の強誘電体容量は−Ｖ
ccが印加され、図８に示すヒステリシスループの点Ｃに
移動する。
る。このとき、先に電圧（Ｖcc−Ｖt）が印加された強
誘電体容量にかかる電圧は両端ともＶccとなる。これは
トランジスタＭ２またはＭ３がオフし、強誘電体容量に
よる容量結合のため、プレート線ＰＬの電位上昇と共に
トランジスタ側の電位も上昇するためである。よって、
この強誘電体容量にかかる電圧は０Ｖとなり、正の残留
分極を保持する（点Ｂ’）。他方の強誘電体容量は−Ｖ
ccが印加され、図８に示すヒステリシスループの点Ｃに
移動する。
【００１３】最後に、コントロールラインＣＬ及びプレ
ート線ＰＬを立ち下げ、その後、電源を遮断する。電源
遮断後は各ノードが接地電位に収束する。よって最終的
に、点Ｃにいた強誘電体容量は点Ｄに移動し、負の残留
分極を保持する。強誘電体容量は電圧が印加されていな
い状態で残留分極を１０年以上保持できるため、この従
来の強誘電体容量を用いたシャドーＲＡＭは不揮発性の
記憶を行うことができる。
ート線ＰＬを立ち下げ、その後、電源を遮断する。電源
遮断後は各ノードが接地電位に収束する。よって最終的
に、点Ｃにいた強誘電体容量は点Ｄに移動し、負の残留
分極を保持する。強誘電体容量は電圧が印加されていな
い状態で残留分極を１０年以上保持できるため、この従
来の強誘電体容量を用いたシャドーＲＡＭは不揮発性の
記憶を行うことができる。
【００１４】次に、リコール動作について図１０の各部
タイミングチャートを用いて説明する。電源投入時に
は、強誘電体容量で保持するデータをフリップフロップ
３に移し替える。この動作をリコール動作という。電源
投入時には、コントロールラインＣＬをローレベルに固
定し、強誘電体容量の残留分極を保持する。電源が安定
した後、リコール動作を開始する。先ず、ビット線を接
地電位にプリチャージした後に、更にワード線ＷＬ、コ
ントロールラインＣＬを立ち上げる。その後、プレート
線ＰＬを立ち上げ強誘電体容量に負の電圧を印加する。
このとき図８の点Ｂ’にあった一方の強誘電体容量は分
極反転に伴い電荷を放出し、他方点Ｄにあった強誘電体
容量は分極反転を起こさないため、より少ない電荷を放
出する。結果として、記憶ノードＱ０及びＱ１のうち、
分極反転を起こす強誘電体に接続された側は他方より高
い電圧を示す。
タイミングチャートを用いて説明する。電源投入時に
は、強誘電体容量で保持するデータをフリップフロップ
３に移し替える。この動作をリコール動作という。電源
投入時には、コントロールラインＣＬをローレベルに固
定し、強誘電体容量の残留分極を保持する。電源が安定
した後、リコール動作を開始する。先ず、ビット線を接
地電位にプリチャージした後に、更にワード線ＷＬ、コ
ントロールラインＣＬを立ち上げる。その後、プレート
線ＰＬを立ち上げ強誘電体容量に負の電圧を印加する。
このとき図８の点Ｂ’にあった一方の強誘電体容量は分
極反転に伴い電荷を放出し、他方点Ｄにあった強誘電体
容量は分極反転を起こさないため、より少ない電荷を放
出する。結果として、記憶ノードＱ０及びＱ１のうち、
分極反転を起こす強誘電体に接続された側は他方より高
い電圧を示す。
【００１５】記憶ノードＱ０及びＱ１に現れた電位差は
ビット線端に接続されるセンスアンプで増幅され、書き
込み回路を通してフリップフロップ３に書き戻される。
最後にコントロールラインＣＬ、ワード線ＷＬ、プレー
ト線ＰＬを立ち下げ、更にプリチャージ回路をディセー
ブルして一連の動作を完了する。これをメモリセルアレ
イ内の全てのワード線に対して繰り返し行い、全てのメ
モリセルに対してリコールを行う。
ビット線端に接続されるセンスアンプで増幅され、書き
込み回路を通してフリップフロップ３に書き戻される。
最後にコントロールラインＣＬ、ワード線ＷＬ、プレー
ト線ＰＬを立ち下げ、更にプリチャージ回路をディセー
ブルして一連の動作を完了する。これをメモリセルアレ
イ内の全てのワード線に対して繰り返し行い、全てのメ
モリセルに対してリコールを行う。
【００１６】また、第２の従来例である特開平１−６６
８９９号公報の技術では、第１の従来例と同じ構成で、
異なったリコール動作を行うので、図１１のタイミング
チャートを参照してこれを説明する。第２の従来例で
は、最初にフリップフロップ３の電源電位を接地電位に
落とし、更にワード線ＷＬをハイレベルとしビット線に
つながるプリチャージ回路を利用して記憶ノードも接地
する。次に、コントロールラインＣＬをハイレベルとし
て強誘電体容量をフリップフロップ３に接続する。
８９９号公報の技術では、第１の従来例と同じ構成で、
異なったリコール動作を行うので、図１１のタイミング
チャートを参照してこれを説明する。第２の従来例で
は、最初にフリップフロップ３の電源電位を接地電位に
落とし、更にワード線ＷＬをハイレベルとしビット線に
つながるプリチャージ回路を利用して記憶ノードも接地
する。次に、コントロールラインＣＬをハイレベルとし
て強誘電体容量をフリップフロップ３に接続する。
【００１７】次に、ワード線ＷＬをローレベルとしビッ
ト線と記憶ノードとを切り離す。その後、プレート線Ｐ
Ｌをハイレベルに立ち上げる。すると、２つの強誘電体
容量の分極方向に従って記憶ノードに電位差が生じる。
この後、フリップフロップ３の電源電位を所定の動作電
位に引き上げ記憶ノードの電位差を増幅保持する。最後
に、コントロールラインＣＬとプレート線ＰＬとを立ち
下げアイドリング状態とする。
ト線と記憶ノードとを切り離す。その後、プレート線Ｐ
Ｌをハイレベルに立ち上げる。すると、２つの強誘電体
容量の分極方向に従って記憶ノードに電位差が生じる。
この後、フリップフロップ３の電源電位を所定の動作電
位に引き上げ記憶ノードの電位差を増幅保持する。最後
に、コントロールラインＣＬとプレート線ＰＬとを立ち
下げアイドリング状態とする。
【００１８】以上に示した様に、第１及び第２の従来の
強誘電体容量を用いたシャドーＲＡＭでは、フリップフ
ロップ３の記憶データが電源遮断・投入を経ても保存さ
れることになり、よって不揮発性メモリとして動作す
る。しかも、データの読み出し書き込みは、フリップフ
ロップ３とＭＯＳトランジスタＭ０及びＭ１とが通常の
ＳＲＡＭのセルと同様に機能するため、通常のＳＲＡＭ
と同じ様に行うことが可能である。
強誘電体容量を用いたシャドーＲＡＭでは、フリップフ
ロップ３の記憶データが電源遮断・投入を経ても保存さ
れることになり、よって不揮発性メモリとして動作す
る。しかも、データの読み出し書き込みは、フリップフ
ロップ３とＭＯＳトランジスタＭ０及びＭ１とが通常の
ＳＲＡＭのセルと同様に機能するため、通常のＳＲＡＭ
と同じ様に行うことが可能である。
【００１９】強誘電体容量を用いた不揮発性メモリとし
て、特開昭６３−２０１９９８号公報に見られる様なメ
モリセルを、１つのトランジスタと１つの強誘電体容
量、あるいは２つのトランジスタと２つの強誘電体容量
で構成するものが知られている。これらは給電時、非給
電時に関わらず強誘電体容量の分極方向によって情報を
記憶する。また読み出しが破壊読出しとなるため、読み
出しに引き続いて書き込みを行う。そのため強誘電体容
量のアクセス回数が非常に多く、現状の製造技術では長
時間使用後の信頼性は必ずしも十分に確保できていな
い。一方、強誘電体容量を用いたシャドーＲＡＭでは、
強誘電体容量に対するアクセスはストア時とリコール時
にのみ行われ、比較的性能の劣る強誘電体容量であって
も、製品として十分な信頼性を確保できる。
て、特開昭６３−２０１９９８号公報に見られる様なメ
モリセルを、１つのトランジスタと１つの強誘電体容
量、あるいは２つのトランジスタと２つの強誘電体容量
で構成するものが知られている。これらは給電時、非給
電時に関わらず強誘電体容量の分極方向によって情報を
記憶する。また読み出しが破壊読出しとなるため、読み
出しに引き続いて書き込みを行う。そのため強誘電体容
量のアクセス回数が非常に多く、現状の製造技術では長
時間使用後の信頼性は必ずしも十分に確保できていな
い。一方、強誘電体容量を用いたシャドーＲＡＭでは、
強誘電体容量に対するアクセスはストア時とリコール時
にのみ行われ、比較的性能の劣る強誘電体容量であって
も、製品として十分な信頼性を確保できる。
【００２０】
【発明が解決しようとする課題】第１及び第２の従来例
の強誘電体容量を用いたシャドーＲＡＭでは、二つの問
題点がある。第一の問題点は、１つのメモリセルを構成
するトランジスタ数が８個と通常のＳＲＡＭセル（トラ
ンジスタ６個）に比べ多くセルサイズの拡大が避けられ
ないため大容量化には適していない点である。
の強誘電体容量を用いたシャドーＲＡＭでは、二つの問
題点がある。第一の問題点は、１つのメモリセルを構成
するトランジスタ数が８個と通常のＳＲＡＭセル（トラ
ンジスタ６個）に比べ多くセルサイズの拡大が避けられ
ないため大容量化には適していない点である。
【００２１】また、第二の問題点は、電源遮断時に強誘
電体容量に情報を書き込む際に、容量に電源電圧より低
い電圧しか印加できないということである。これは、強
誘電体容量に印加される電圧が（電源電圧−Ｍ２，Ｍ３
のしきい値電圧）に制限されるためである。ストア時に
強誘電体に印加する電圧が低くなると強誘電体を十分に
分極させることができず、電源再投入時に情報を復元で
きない可能性がでてくる。特に、近年のＣＭＯＳプロセ
スの微細化の傾向では、電源電圧（Ｖcc）の低下に比べ
しきい値電圧（Ｖt ）の低下の程度が小さく、ストアの
電圧が（Ｖcc−Ｖt ）となることは今後一層問題になる
と思われる。
電体容量に情報を書き込む際に、容量に電源電圧より低
い電圧しか印加できないということである。これは、強
誘電体容量に印加される電圧が（電源電圧−Ｍ２，Ｍ３
のしきい値電圧）に制限されるためである。ストア時に
強誘電体に印加する電圧が低くなると強誘電体を十分に
分極させることができず、電源再投入時に情報を復元で
きない可能性がでてくる。特に、近年のＣＭＯＳプロセ
スの微細化の傾向では、電源電圧（Ｖcc）の低下に比べ
しきい値電圧（Ｖt ）の低下の程度が小さく、ストアの
電圧が（Ｖcc−Ｖt ）となることは今後一層問題になる
と思われる。
【００２２】また、電源電圧を電圧降下なしにそのまま
印加しようとすると、電源電圧よりＶt 分だけ高い電圧
をコントロールラインＣＬにかける必要がある。高電圧
を用いるには第一にそれを発生する手段が必要であり、
第二に高電圧に耐える素子及び回路を用いることが必要
となる。特にこの高電圧に耐えるトランジスタの開発は
先端ＣＭＯＳの微細化の阻害要因となり不都合が大き
い。
印加しようとすると、電源電圧よりＶt 分だけ高い電圧
をコントロールラインＣＬにかける必要がある。高電圧
を用いるには第一にそれを発生する手段が必要であり、
第二に高電圧に耐える素子及び回路を用いることが必要
となる。特にこの高電圧に耐えるトランジスタの開発は
先端ＣＭＯＳの微細化の阻害要因となり不都合が大き
い。
【００２３】また、これら２つの問題点の他に第１の従
来例では、リコール動作が繰り返し動作となるため、動
作時間が長くなり、また、繰り返し動作を制御する比較
的大規模な制御回路が必要になるという問題がある。つ
まり、第１の従来例では、リコール動作においてセンス
アンプ及び書き込み回路を用いるため、一度にリコール
できるビット数がセンスアンプ及び書き込み回路の数の
みとなり、メモリセル全てにおいてリコールを行うには
少なくともワード線の本数分のリコール動作を繰り返す
こととなるためである。
来例では、リコール動作が繰り返し動作となるため、動
作時間が長くなり、また、繰り返し動作を制御する比較
的大規模な制御回路が必要になるという問題がある。つ
まり、第１の従来例では、リコール動作においてセンス
アンプ及び書き込み回路を用いるため、一度にリコール
できるビット数がセンスアンプ及び書き込み回路の数の
みとなり、メモリセル全てにおいてリコールを行うには
少なくともワード線の本数分のリコール動作を繰り返す
こととなるためである。
【００２４】本発明の目的は、メモリセルを構成するト
ランジスタ数を削減してＳＲＡＭ並みの大容量化を実現
可能な強誘電体容量を用いたシャドーＲＡＭセル及び不
揮発性メモリ装置並びにその制御方法を提供することで
ある。
ランジスタ数を削減してＳＲＡＭ並みの大容量化を実現
可能な強誘電体容量を用いたシャドーＲＡＭセル及び不
揮発性メモリ装置並びにその制御方法を提供することで
ある。
【００２５】本発明の他の目的は、高い信頼性を保ちつ
つ電源電圧より高い電圧を不要とすることにより、高電
圧が不要な論理回路とのプロセス親和性を高めることが
可能な強誘電体容量を用いたシャドーＲＡＭセル及び不
揮発性メモリ装置並びにその制御方法を提供することで
ある。
つ電源電圧より高い電圧を不要とすることにより、高電
圧が不要な論理回路とのプロセス親和性を高めることが
可能な強誘電体容量を用いたシャドーＲＡＭセル及び不
揮発性メモリ装置並びにその制御方法を提供することで
ある。
【００２６】本発明の更に他の目的は、全てのメモリセ
ルにて同時にリコール動作を行うことにより、動作時間
の短縮、制御回路の簡単化を図ることが可能な強誘電体
容量を用いたシャドーＲＡＭセル及び不揮発性メモリ装
置並びにその制御方法を提供することである。
ルにて同時にリコール動作を行うことにより、動作時間
の短縮、制御回路の簡単化を図ることが可能な強誘電体
容量を用いたシャドーＲＡＭセル及び不揮発性メモリ装
置並びにその制御方法を提供することである。
【００２７】
【課題を解決するための手段】本発明によれば、一対の
記憶ノードを有するフリップフロップと、共通ワード線
によりオンオフ制御されて前記一対の記憶ノードを一対
のビット線に接続制御する一対のスイッチング素子と、
前記一対の記憶ノードに一端が直接接続され他端がプレ
ート線に接続された一対の強誘電体容量素子とを含むこ
とを特徴とするメモリセルが得られる。
記憶ノードを有するフリップフロップと、共通ワード線
によりオンオフ制御されて前記一対の記憶ノードを一対
のビット線に接続制御する一対のスイッチング素子と、
前記一対の記憶ノードに一端が直接接続され他端がプレ
ート線に接続された一対の強誘電体容量素子とを含むこ
とを特徴とするメモリセルが得られる。
【００２８】そして、前記フリップフロップは、互いの
入力と出力とが前記一対の記憶ノードにおいて夫々接続
された一対の論理反転素子からなることを特徴とし、ま
た前記一対の論理反転素子の各々は２つのトランジスタ
にて構成され、前記一対のスイッチング素子の各々は１
つのトランジスタにて構成され、計６つのトランジスタ
と前記一対の強誘電体容量素子とからなることを特徴と
する。また、前記一対の論理反転素子の各々は少なくと
も１つのトランジスタにて構成され、前記一対のスイッ
チング素子の各々は１つのトランジスタにて構成され、
計少なくとも４つのトランジスタと前記一対の強誘電体
容量素子とからなることを特徴とする。
入力と出力とが前記一対の記憶ノードにおいて夫々接続
された一対の論理反転素子からなることを特徴とし、ま
た前記一対の論理反転素子の各々は２つのトランジスタ
にて構成され、前記一対のスイッチング素子の各々は１
つのトランジスタにて構成され、計６つのトランジスタ
と前記一対の強誘電体容量素子とからなることを特徴と
する。また、前記一対の論理反転素子の各々は少なくと
も１つのトランジスタにて構成され、前記一対のスイッ
チング素子の各々は１つのトランジスタにて構成され、
計少なくとも４つのトランジスタと前記一対の強誘電体
容量素子とからなることを特徴とする。
【００２９】更に、ストア動作時において、前記一対の
スイッチング素子をオフ状態に維持しつつ前記プレート
線を接地電位と電源電位との間でスイングするように
し、リコール動作時において、前記一対のスイッチング
素子をオフ状態に、また前記プレート線を接地電位に夫
々維持しつつ前記フリップフロップの電源を接地電位か
ら規定の動作電源電位まで引き上げることを特徴とす
る。
スイッチング素子をオフ状態に維持しつつ前記プレート
線を接地電位と電源電位との間でスイングするように
し、リコール動作時において、前記一対のスイッチング
素子をオフ状態に、また前記プレート線を接地電位に夫
々維持しつつ前記フリップフロップの電源を接地電位か
ら規定の動作電源電位まで引き上げることを特徴とす
る。
【００３０】更にはまた、ストア動作時及びリコール動
作時以外の給電時において、前記プレート線の電位を接
地電位と電源電位との間の所定電位に設定し、この所定
電位は前記電源電位の約１／２であることを特徴とす
る。そして、前記ストア動作時において、前記プレート
線の電位を前記所定電位から前記電源電位、接地電位の
順に、または接地電位、前記電源電位の順に変化させる
ようにしたことを特徴とする。
作時以外の給電時において、前記プレート線の電位を接
地電位と電源電位との間の所定電位に設定し、この所定
電位は前記電源電位の約１／２であることを特徴とす
る。そして、前記ストア動作時において、前記プレート
線の電位を前記所定電位から前記電源電位、接地電位の
順に、または接地電位、前記電源電位の順に変化させる
ようにしたことを特徴とする。
【００３１】更に、前記ストア動作時及びリコール動作
時以外の給電時において、前記一対の強誘電体容量素子
の各々の両端に印加される電位差（前記所定電位−接地
電位）及び（前記電源電位−前記所定電位）が、この強
誘電体容量素子の抗電圧より小であることを特徴とす
る。
時以外の給電時において、前記一対の強誘電体容量素子
の各々の両端に印加される電位差（前記所定電位−接地
電位）及び（前記電源電位−前記所定電位）が、この強
誘電体容量素子の抗電圧より小であることを特徴とす
る。
【００３２】本発明によれば、上述したメモリセルを、
前記一対のビット線と前記ワード線との各交点にマトリ
ックス状に配置してなることを特徴とする不揮発性半導
体メモリ装置が得られる。そして、前記メモリセルの全
てにおいて、前記プレート線を共通に接続したことを特
徴とし、またこの共通接続されたプレート線を駆動する
プレート線駆動回路を含むことを特徴とする。
前記一対のビット線と前記ワード線との各交点にマトリ
ックス状に配置してなることを特徴とする不揮発性半導
体メモリ装置が得られる。そして、前記メモリセルの全
てにおいて、前記プレート線を共通に接続したことを特
徴とし、またこの共通接続されたプレート線を駆動する
プレート線駆動回路を含むことを特徴とする。
【００３３】そして、前記プレート線駆動回路は、スト
ア動作時において、前記共通接続されたプレート線を接
地電位と電源電位との間の所定電位から、前記電源電
位、接地電位の順に、または接地電位、前記電源電位の
順に変化させるようにし、また前記プレート線に接続さ
れる全てのメモリセルに対して前記ストア動作を一括し
て行うことを特徴とする。更に、前記プレート線駆動回
路は、ストア動作時及びリコール動作時以外の給電時に
おいて、前記共通接続されたプレート線の電位を接地電
位と電源電位との間の所定電位に設定することを特徴と
し、また、ストア動作時及びリコール動作時以外の給電
時において、前記一対の強誘電体容量素子の各々の両端
に印加される電位差（前記所定電位−接地電位）及び
（前記電源電位−前記所定電位）を、この強誘電体容量
素子の抗電圧より小に設定することを特徴とする。
ア動作時において、前記共通接続されたプレート線を接
地電位と電源電位との間の所定電位から、前記電源電
位、接地電位の順に、または接地電位、前記電源電位の
順に変化させるようにし、また前記プレート線に接続さ
れる全てのメモリセルに対して前記ストア動作を一括し
て行うことを特徴とする。更に、前記プレート線駆動回
路は、ストア動作時及びリコール動作時以外の給電時に
おいて、前記共通接続されたプレート線の電位を接地電
位と電源電位との間の所定電位に設定することを特徴と
し、また、ストア動作時及びリコール動作時以外の給電
時において、前記一対の強誘電体容量素子の各々の両端
に印加される電位差（前記所定電位−接地電位）及び
（前記電源電位−前記所定電位）を、この強誘電体容量
素子の抗電圧より小に設定することを特徴とする。
【００３４】本発明によれば、一対の記憶ノードを有す
るフリップフロップと、共通ワード線によりオンオフ制
御されて前記一対の記憶ノードを一対のビット線に接続
制御する一対のスイッチング素子と、前記一対の記憶ノ
ードに一端が直接接続され他端がプレート線に接続され
た一対の強誘電体容量素子とを含むメモリセルの制御方
法であって、ストア動作時において、前記一対のスイッ
チング素子をオフ状態に維持しつつ前記プレート線を接
地電位と電源電位との間でスイングするようにしたこと
を特徴とする制御方法が得られる。
るフリップフロップと、共通ワード線によりオンオフ制
御されて前記一対の記憶ノードを一対のビット線に接続
制御する一対のスイッチング素子と、前記一対の記憶ノ
ードに一端が直接接続され他端がプレート線に接続され
た一対の強誘電体容量素子とを含むメモリセルの制御方
法であって、ストア動作時において、前記一対のスイッ
チング素子をオフ状態に維持しつつ前記プレート線を接
地電位と電源電位との間でスイングするようにしたこと
を特徴とする制御方法が得られる。
【００３５】そして、リコール動作時において、前記一
対のスイッチング素子をオフ状態に、また前記プレート
線を接地電位に夫々維持しつつ前記フリップフロップの
電源を接地電位から規定の動作電源電位まで引き上げ、
ストア動作時及びリコール動作時以外の給電時におい
て、前記プレート線の電位を接地電位と電源電位との間
の所定電位に設定することを特徴とする。
対のスイッチング素子をオフ状態に、また前記プレート
線を接地電位に夫々維持しつつ前記フリップフロップの
電源を接地電位から規定の動作電源電位まで引き上げ、
ストア動作時及びリコール動作時以外の給電時におい
て、前記プレート線の電位を接地電位と電源電位との間
の所定電位に設定することを特徴とする。
【００３６】また、前記ストア動作時において、前記プ
レート線の電位を前記所定電位から前記電源電位、接地
電位の順に、または接地電位、前記電源電位の順に変化
させるようにし、前記ストア動作時及びリコール動作時
以外の給電時において、前記一対の強誘電体容量素子の
各々の両端に印加される電位差（前記所定電位−接地電
位）及び（前記電源電位−前記所定電位）を、この強誘
電体容量素子の抗電圧より小としたことを特徴とする。
レート線の電位を前記所定電位から前記電源電位、接地
電位の順に、または接地電位、前記電源電位の順に変化
させるようにし、前記ストア動作時及びリコール動作時
以外の給電時において、前記一対の強誘電体容量素子の
各々の両端に印加される電位差（前記所定電位−接地電
位）及び（前記電源電位−前記所定電位）を、この強誘
電体容量素子の抗電圧より小としたことを特徴とする。
【００３７】本発明の作用を述べる。本発明のシャドー
ＲＡＭでは、トランスファゲートを介さずにフリップフ
ロップの記憶ノードに強誘電体容量を直接に接続する構
成とする。このために、本発明のシャドーＲＡＭセル
は、第１及び第２の従来のシャドーＲＡＭセルに比べ２
つ少ない６つのトランジスタで構成でき、従来の６トラ
ンジスタＳＲＡＭ並みの大容量が実現可能となる。ま
た、このため従来例とは異なったリコール動作を行う。
ＲＡＭでは、トランスファゲートを介さずにフリップフ
ロップの記憶ノードに強誘電体容量を直接に接続する構
成とする。このために、本発明のシャドーＲＡＭセル
は、第１及び第２の従来のシャドーＲＡＭセルに比べ２
つ少ない６つのトランジスタで構成でき、従来の６トラ
ンジスタＳＲＡＭ並みの大容量が実現可能となる。ま
た、このため従来例とは異なったリコール動作を行う。
【００３８】本発明のシャドーＲＡＭでは、ストア及び
リコール動作時以外の給電時には従来のものと同じく読
み出し、書き込みを行う。ストア動作時にはプレート線
を一旦電源電圧に引き上げその後０Ｖに引き降ろすこと
により、強誘電体容量に適当な書き込みパルスを印加す
る。リコール動作時にはプレート線を接地電位に固定し
たまま、電源電位を単に上昇することのみにより、強誘
電体容量に電圧をかけ、分極方向の違いに伴う容量特性
の変化をメモリセル内のフリップフロップで増幅しデー
タを復旧する。第１の従来例と異なりメモリセル外のセ
ンスアンプ、書き込み回路の助けを借りずにデータを復
旧するためプレート線は複数のワード線に接続するメモ
リセルで共有できる。
リコール動作時以外の給電時には従来のものと同じく読
み出し、書き込みを行う。ストア動作時にはプレート線
を一旦電源電圧に引き上げその後０Ｖに引き降ろすこと
により、強誘電体容量に適当な書き込みパルスを印加す
る。リコール動作時にはプレート線を接地電位に固定し
たまま、電源電位を単に上昇することのみにより、強誘
電体容量に電圧をかけ、分極方向の違いに伴う容量特性
の変化をメモリセル内のフリップフロップで増幅しデー
タを復旧する。第１の従来例と異なりメモリセル外のセ
ンスアンプ、書き込み回路の助けを借りずにデータを復
旧するためプレート線は複数のワード線に接続するメモ
リセルで共有できる。
【００３９】また、本発明のシャドーＲＡＭでは、セン
スアンプ及び書き込み回路を用いずにリコール動作が行
える。このためすべてのメモリセルにおいて同時にリコ
ール動作が可能であり、全メモリセルがリコール動作に
要する時間の短縮や、制御回路の簡単化が可能である。
更に、強誘電体容量を接地電位あるいは電源電圧のどち
らかを示すフリップフロップの記憶ノードに直接接続す
るため、高電圧回路無しに強誘電体容量に電源電圧の書
き込みパルスを印加することが可能である。
スアンプ及び書き込み回路を用いずにリコール動作が行
える。このためすべてのメモリセルにおいて同時にリコ
ール動作が可能であり、全メモリセルがリコール動作に
要する時間の短縮や、制御回路の簡単化が可能である。
更に、強誘電体容量を接地電位あるいは電源電圧のどち
らかを示すフリップフロップの記憶ノードに直接接続す
るため、高電圧回路無しに強誘電体容量に電源電圧の書
き込みパルスを印加することが可能である。
【００４０】更にはまた、本発明のシャドーＲＡＭで
は、リコール、ストア動作以外の給電時にはプレート線
を電源電位と接地電位の中間の電位に設定して強誘電体
容量にかかる電圧を電源電圧の１／２に緩和し、容量の
劣化を防ぐことができる。
は、リコール、ストア動作以外の給電時にはプレート線
を電源電位と接地電位の中間の電位に設定して強誘電体
容量にかかる電圧を電源電圧の１／２に緩和し、容量の
劣化を防ぐことができる。
【００４１】以上に述べた様に、本発明の強誘電体容量
を用いたシャドーＲＡＭは、ＳＲＡＭセルの内部ノード
に直接に強誘電体容量を接続したシャドーＲＡＭセルを
用いることにより、従来のシャドーＲＡＭに比べチップ
面積を削減することが可能となる。また、センスアンプ
及び書き込み回路を用いずにリコール動作及びストア動
作を行えるため、全メモリセル同時にリコール、ストア
を行うことができる。よって、シャドーＲＡＭ全体がリ
コール及びストアに要する時間を短縮できる。同時に、
これらの動作の制御を行う制御回路は、繰り返しを行う
必要がないため第１の従来例の制御回路に比べ小規模に
て実現可能である。
を用いたシャドーＲＡＭは、ＳＲＡＭセルの内部ノード
に直接に強誘電体容量を接続したシャドーＲＡＭセルを
用いることにより、従来のシャドーＲＡＭに比べチップ
面積を削減することが可能となる。また、センスアンプ
及び書き込み回路を用いずにリコール動作及びストア動
作を行えるため、全メモリセル同時にリコール、ストア
を行うことができる。よって、シャドーＲＡＭ全体がリ
コール及びストアに要する時間を短縮できる。同時に、
これらの動作の制御を行う制御回路は、繰り返しを行う
必要がないため第１の従来例の制御回路に比べ小規模に
て実現可能である。
【００４２】また、強誘電体容量に情報を書き込む際
に、電源電圧より高い電圧あるいは負電圧を用いること
なく強誘電体容量に電源電圧の書き込みパルスを印加す
ることが可能である。このため、高電圧あるいは負電圧
を用いて電源電圧を強誘電体容量に印加する従来のシャ
ドーＲＡＭに比べると、回路規模の削減、チップ面積の
削減、更には１チップ中に混載する高電圧を用いない論
理回路等とのプロセス親和性の向上が見込める。
に、電源電圧より高い電圧あるいは負電圧を用いること
なく強誘電体容量に電源電圧の書き込みパルスを印加す
ることが可能である。このため、高電圧あるいは負電圧
を用いて電源電圧を強誘電体容量に印加する従来のシャ
ドーＲＡＭに比べると、回路規模の削減、チップ面積の
削減、更には１チップ中に混載する高電圧を用いない論
理回路等とのプロセス親和性の向上が見込める。
【００４３】
【発明の実施の形態】以下に、図面を参照しつつ本発明
の実施の形態につき説明する。図１は本発明における強
誘電体容量を用いたシャドーＲＡＭの実施例を示す図で
あり、図７と同等部分は同一符号にて示している。図７
に示した従来のシャドーＲＡＭと同様に、２つのインバ
ータ（論理反転素子）１，２は互いの入力と出力とが接
続されてフリップフロップ３を構成する。フリップフロ
ップ３の２つの記憶ノードＱ０及びＱ１は、夫々トラン
スファゲートとして機能するＮＭＯＳトランジスタＭ０
及びＭ１を介して負ビット線ＢＬＮ及び正ビット線ＢＬ
Ｔに夫々接続される。
の実施の形態につき説明する。図１は本発明における強
誘電体容量を用いたシャドーＲＡＭの実施例を示す図で
あり、図７と同等部分は同一符号にて示している。図７
に示した従来のシャドーＲＡＭと同様に、２つのインバ
ータ（論理反転素子）１，２は互いの入力と出力とが接
続されてフリップフロップ３を構成する。フリップフロ
ップ３の２つの記憶ノードＱ０及びＱ１は、夫々トラン
スファゲートとして機能するＮＭＯＳトランジスタＭ０
及びＭ１を介して負ビット線ＢＬＮ及び正ビット線ＢＬ
Ｔに夫々接続される。
【００４４】正負のビット線は対をなし、その一端には
正負のビット線の電圧を比較するセンスアンプ（図示せ
ず）が接続される。更に、書き込み時にいずれかのビッ
ト線を選択的に接地電位に接続する書き込み回路（図示
せず）及びビット線を電源電圧にプリチャージするプリ
チャージ回路（図示せず）もビット線に接続される。Ｎ
ＭＯＳトランジスタＭ０及びＭ１のゲート電極は共通の
ワード線ＷＬに接続される。ワード線ＷＬは、アドレス
信号に従ってアクセス対象となる１本のワード線を選択
的に駆動するデコーダ回路（図示せず）に接続される。
正負のビット線の電圧を比較するセンスアンプ（図示せ
ず）が接続される。更に、書き込み時にいずれかのビッ
ト線を選択的に接地電位に接続する書き込み回路（図示
せず）及びビット線を電源電圧にプリチャージするプリ
チャージ回路（図示せず）もビット線に接続される。Ｎ
ＭＯＳトランジスタＭ０及びＭ１のゲート電極は共通の
ワード線ＷＬに接続される。ワード線ＷＬは、アドレス
信号に従ってアクセス対象となる１本のワード線を選択
的に駆動するデコーダ回路（図示せず）に接続される。
【００４５】一端が共通のプレート線ＰＬに接続された
強誘電体容量Ｆ０及びＦ１は、直接に記憶ノードＱ０及
びＱ１に夫々接続される。プレート線ＰＬはプレート
（ＰＬ）線駆動回路４に接続される。構成上、従来のＳ
ＲＡＭと異なる点は、メモリセル内に２つの強誘電体容
量Ｆ０及びＦ１が追加された点と、強誘電体容量の一端
に接続されるプレート線ＰＬ及びこれを駆動するＰＬ線
駆動回路４とが追加された点のみである。すなわち、図
７の従来のシャドーＲＡＭと比較すると、本発明のシャ
ドーＲＡＭでは、記憶ノードＱ０及びＱ１と強誘電体容
量Ｆ０及びＦ１との間のＭＯＳトランジスタＭ２及びＭ
３が省略された構成である。
強誘電体容量Ｆ０及びＦ１は、直接に記憶ノードＱ０及
びＱ１に夫々接続される。プレート線ＰＬはプレート
（ＰＬ）線駆動回路４に接続される。構成上、従来のＳ
ＲＡＭと異なる点は、メモリセル内に２つの強誘電体容
量Ｆ０及びＦ１が追加された点と、強誘電体容量の一端
に接続されるプレート線ＰＬ及びこれを駆動するＰＬ線
駆動回路４とが追加された点のみである。すなわち、図
７の従来のシャドーＲＡＭと比較すると、本発明のシャ
ドーＲＡＭでは、記憶ノードＱ０及びＱ１と強誘電体容
量Ｆ０及びＦ１との間のＭＯＳトランジスタＭ２及びＭ
３が省略された構成である。
【００４６】次に、この発明の実施例の強誘電体容量を
用いたシャドーＲＡＭの動作を説明する。ストア動作時
及びリコール動作時以外の給電時に、プレート線は電源
電圧（Ｖcc）の約２分の１に設定される。このため、強
誘電体容量にかかる電圧は約Ｖcc／２または−Ｖcc／２
となる。給電時に行われるデータの読み出し及び書き込
み動作は、従来のシャドーＲＡＭと同じく、従来の一般
的なＳＲＡＭと同様に行われるで説明を省略する。
用いたシャドーＲＡＭの動作を説明する。ストア動作時
及びリコール動作時以外の給電時に、プレート線は電源
電圧（Ｖcc）の約２分の１に設定される。このため、強
誘電体容量にかかる電圧は約Ｖcc／２または−Ｖcc／２
となる。給電時に行われるデータの読み出し及び書き込
み動作は、従来のシャドーＲＡＭと同じく、従来の一般
的なＳＲＡＭと同様に行われるで説明を省略する。
【００４７】次に、ストア動作について図２、３を参照
して説明する。尚、図２は図１の強誘電体容量Ｆ０及び
Ｆ１のＱ−Ｖ平面上におけるヒステリシス特性を示して
おり、図３はストア動作時の各部タイミングチャートで
ある。本発明のシャドーＲＡＭでも、従来例と同様に、
電源遮断時にフリップフロップ３の記憶データを強誘電
体容量Ｆ０及びＦ１の残留分極の方向に移し替えるスト
アを行う。このストア動作はワード線ＷＬをローレベル
に保ったまま、プレート線ＰＬをＶcc／２からＶcc、更
に０Ｖへと駆動することにより行われる（尚、図３の最
下行に示す様に、プレート線ＰＬをＶcc／２から０Ｖ、
更にＶccへと駆動しても良いものである）。
して説明する。尚、図２は図１の強誘電体容量Ｆ０及び
Ｆ１のＱ−Ｖ平面上におけるヒステリシス特性を示して
おり、図３はストア動作時の各部タイミングチャートで
ある。本発明のシャドーＲＡＭでも、従来例と同様に、
電源遮断時にフリップフロップ３の記憶データを強誘電
体容量Ｆ０及びＦ１の残留分極の方向に移し替えるスト
アを行う。このストア動作はワード線ＷＬをローレベル
に保ったまま、プレート線ＰＬをＶcc／２からＶcc、更
に０Ｖへと駆動することにより行われる（尚、図３の最
下行に示す様に、プレート線ＰＬをＶcc／２から０Ｖ、
更にＶccへと駆動しても良いものである）。
【００４８】プレート線ＰＬをＶcc／２からＶccに引き
上げることにより、電源電圧を保持する記憶ノードに接
続される強誘電体容量には０Ｖ、接地電位を保持する記
憶ノードに接続される強誘電体容量には−Ｖccが印加さ
れる。−Ｖccが印加された強誘電体容量は図２の点Ｃに
移動する。その後プレート線ＰＬを０Ｖに引き下げる
と、電源電圧を保持する記憶ノードに接続される強誘電
体容量にはＶcc、接地電位を保持する記憶ノードに接続
される強誘電体容量には０Ｖが印加される。Ｖccが印加
された強誘電体容量は図２の点Ａに移動する。
上げることにより、電源電圧を保持する記憶ノードに接
続される強誘電体容量には０Ｖ、接地電位を保持する記
憶ノードに接続される強誘電体容量には−Ｖccが印加さ
れる。−Ｖccが印加された強誘電体容量は図２の点Ｃに
移動する。その後プレート線ＰＬを０Ｖに引き下げる
と、電源電圧を保持する記憶ノードに接続される強誘電
体容量にはＶcc、接地電位を保持する記憶ノードに接続
される強誘電体容量には０Ｖが印加される。Ｖccが印加
された強誘電体容量は図２の点Ａに移動する。
【００４９】最終的に電源を遮断し全てのノードが接地
電位にディスチャージされると、電源電圧を保持してい
た記憶ノードに接続される強誘電体容量は図２の点Ｂで
残留分極Ｐr を、他方、接地電位を保持していた記憶ノ
ード側の強誘電体容量は点Ｄで残留分極−Ｐr を夫々保
持する。従来例と同じく、強誘電体は電源が供給されな
い状態で記憶を残留分極として保持するため、本発明の
シャドーＲＡＭは不揮発性メモリとして動作する。
電位にディスチャージされると、電源電圧を保持してい
た記憶ノードに接続される強誘電体容量は図２の点Ｂで
残留分極Ｐr を、他方、接地電位を保持していた記憶ノ
ード側の強誘電体容量は点Ｄで残留分極−Ｐr を夫々保
持する。従来例と同じく、強誘電体は電源が供給されな
い状態で記憶を残留分極として保持するため、本発明の
シャドーＲＡＭは不揮発性メモリとして動作する。
【００５０】次に、電源投入時のリコール動作につい
て、図４のタイミングチャートを参照して説明する。電
源投入時には、ワード線ＷＬ及びプレート線ＰＬをロー
レベルに保ったまま、フリップフロップ３の電源を立ち
上げることのみにより、強誘電体容量が残留分極として
記憶するデータをフリップフロップ３に再生することが
可能である。フリップフロップ３の電源が上昇を始める
と、記憶ノードの電位もインバータ１，２を構成するＭ
ＯＳトランジスタのカップリングにより上昇する。これ
により強誘電体容量にかかる電圧は０Ｖから正側に大き
くなっていく。
て、図４のタイミングチャートを参照して説明する。電
源投入時には、ワード線ＷＬ及びプレート線ＰＬをロー
レベルに保ったまま、フリップフロップ３の電源を立ち
上げることのみにより、強誘電体容量が残留分極として
記憶するデータをフリップフロップ３に再生することが
可能である。フリップフロップ３の電源が上昇を始める
と、記憶ノードの電位もインバータ１，２を構成するＭ
ＯＳトランジスタのカップリングにより上昇する。これ
により強誘電体容量にかかる電圧は０Ｖから正側に大き
くなっていく。
【００５１】正の残留分極を図２の点Ｂで保持する強誘
電体容量は、負の残留分極を点Ｄで保持する容量に比
べ、小さい容量として働く。これはＱ−Ｖ平面上に描く
軌跡の傾きがＢからＡに向かうとき（矢印Ｙ１）と、Ｄ
からＡに向かうとき（矢印Ｙ２）とを比較すると、Ｂか
らＡに向かうときの方が緩やかになることより明らかで
ある。すなわち、前者の容量（より小さい容量）が接続
される記憶ノードが他方に比べ比較的速く上昇すること
になる。
電体容量は、負の残留分極を点Ｄで保持する容量に比
べ、小さい容量として働く。これはＱ−Ｖ平面上に描く
軌跡の傾きがＢからＡに向かうとき（矢印Ｙ１）と、Ｄ
からＡに向かうとき（矢印Ｙ２）とを比較すると、Ｂか
らＡに向かうときの方が緩やかになることより明らかで
ある。すなわち、前者の容量（より小さい容量）が接続
される記憶ノードが他方に比べ比較的速く上昇すること
になる。
【００５２】更に電源電圧が上昇を続け、記憶ノードの
一方がインバータ１，２を構成するトランジスタのしき
い値電圧を超えると、フリップフロップ３に正のフィー
ドバックがかかり記憶ノードの電圧の高低を増幅する。
最終的には、点Ｂで保持していた記憶ノードはＶccとな
り、点Ｄで保持していた記憶ノードはＧＮＤとなる。最
後にプレート線をＶcc／２に設定しアイドル状態とな
る。結果として、電源遮断前にＶccを保持する強誘電体
容量は点Ｂでデータを保持し、電源再投入後にＶccを再
び保持する。同じ様に、電源遮断前に０Ｖを保持する強
誘電体容量は点Ｄでデータを保持し、電源再投入後も０
Ｖを保持する。
一方がインバータ１，２を構成するトランジスタのしき
い値電圧を超えると、フリップフロップ３に正のフィー
ドバックがかかり記憶ノードの電圧の高低を増幅する。
最終的には、点Ｂで保持していた記憶ノードはＶccとな
り、点Ｄで保持していた記憶ノードはＧＮＤとなる。最
後にプレート線をＶcc／２に設定しアイドル状態とな
る。結果として、電源遮断前にＶccを保持する強誘電体
容量は点Ｂでデータを保持し、電源再投入後にＶccを再
び保持する。同じ様に、電源遮断前に０Ｖを保持する強
誘電体容量は点Ｄでデータを保持し、電源再投入後も０
Ｖを保持する。
【００５３】以上に示した様に、本発明の強誘電体容量
は、フリップフロップ３が記憶するデータが電源遮断・
再投入を経ても保存される不揮発性メモリとして動作す
る。しかも、データの読み出し書き込みは、従来のシャ
ドーＲＡＭと同様に、通常のＳＲＡＭと同じように行う
ことができる。
は、フリップフロップ３が記憶するデータが電源遮断・
再投入を経ても保存される不揮発性メモリとして動作す
る。しかも、データの読み出し書き込みは、従来のシャ
ドーＲＡＭと同様に、通常のＳＲＡＭと同じように行う
ことができる。
【００５４】以上に説明した様に、本発明のシャドーＲ
ＡＭでは、リコール時にセンスアンプ、書き込み回路を
用いない。このため全メモリセル一括でのリコール動作
が可能であり、リコール時間の短縮、制御回路の簡単化
が可能である。同様の理由で本発明のシャドーＲＡＭで
は、プレート線を全メモリセルで共通の配線とすること
が可能である。これにより、プレート線駆動回路の数を
減らし、回路面積を削減できる。
ＡＭでは、リコール時にセンスアンプ、書き込み回路を
用いない。このため全メモリセル一括でのリコール動作
が可能であり、リコール時間の短縮、制御回路の簡単化
が可能である。同様の理由で本発明のシャドーＲＡＭで
は、プレート線を全メモリセルで共通の配線とすること
が可能である。これにより、プレート線駆動回路の数を
減らし、回路面積を削減できる。
【００５５】本発明のシャドーＲＡＭでは、プレート線
ＰＬを通常時にはＶccと０Ｖとの間の所定電位（好まし
くは、約Ｖcc／２）にすることにより、強誘電体容量に
かかる電圧を約Ｖcc／２に緩和することができる。強誘
電体容量の組成、膜厚、構造を最適化することにより、
本発明では、図２のヒステリシス特性の様に、通常時に
強誘電体容量にかかる電圧であるＶcc／２を抗電圧Ｖc
よりも低くすることができるので、ストア時、リコール
時以外の通常時には強誘電体容量の分極は変化せず、よ
って分極反転回数に伴う疲労劣化（図５にその疲労劣化
に起因するヒステリシス特性の劣化状態の例を示す）は
避けられることになり、特に問題はない。
ＰＬを通常時にはＶccと０Ｖとの間の所定電位（好まし
くは、約Ｖcc／２）にすることにより、強誘電体容量に
かかる電圧を約Ｖcc／２に緩和することができる。強誘
電体容量の組成、膜厚、構造を最適化することにより、
本発明では、図２のヒステリシス特性の様に、通常時に
強誘電体容量にかかる電圧であるＶcc／２を抗電圧Ｖc
よりも低くすることができるので、ストア時、リコール
時以外の通常時には強誘電体容量の分極は変化せず、よ
って分極反転回数に伴う疲労劣化（図５にその疲労劣化
に起因するヒステリシス特性の劣化状態の例を示す）は
避けられることになり、特に問題はない。
【００５６】尚、図１に示したＳＲＡＭセルを構成する
フリップフロップ３は、図６（Ａ）に示す様に、ＣＭＯ
Ｓインバータ構成とされた、ＮチャネルＭＯＳトランジ
スタＭ00，Ｍ01とＰチャネルＭＯＳトランジスタＭ01，
Ｍ02とからなるものであり、トランスファゲート用ＭＯ
ＳトランジスタＭ０，Ｍ１と併せて、１セル当り合計６
トランジスタからなっている。しかしながら、図６
（Ｂ）に示した様に、高抵抗Ｒ１，Ｒ２をＮチャネルＭ
ＯＳトランジスタＭ00，Ｍ01の負荷として使用した、高
抵抗４トランジスタのメモリセル（１セル当り合計４ト
ランジスタのモメリセル）にも本発明は適用できるもの
である。また、本発明による図１の構成のメモリセル
は、いわゆるテンポラリメモリ（一時記憶メモリ）とし
ても使用できることは勿論である。
フリップフロップ３は、図６（Ａ）に示す様に、ＣＭＯ
Ｓインバータ構成とされた、ＮチャネルＭＯＳトランジ
スタＭ00，Ｍ01とＰチャネルＭＯＳトランジスタＭ01，
Ｍ02とからなるものであり、トランスファゲート用ＭＯ
ＳトランジスタＭ０，Ｍ１と併せて、１セル当り合計６
トランジスタからなっている。しかしながら、図６
（Ｂ）に示した様に、高抵抗Ｒ１，Ｒ２をＮチャネルＭ
ＯＳトランジスタＭ00，Ｍ01の負荷として使用した、高
抵抗４トランジスタのメモリセル（１セル当り合計４ト
ランジスタのモメリセル）にも本発明は適用できるもの
である。また、本発明による図１の構成のメモリセル
は、いわゆるテンポラリメモリ（一時記憶メモリ）とし
ても使用できることは勿論である。
【００５７】
【発明の効果】以上説明したように、本発明によれば、
記憶ノードと強誘電体容量の間からＭＯＳトランジスタ
を排除することにより、従来のシャドーＲＡＭよりも少
ない６つ（または４つ）のトランジスタでメモリセルを
構成でき、かつＭＯＳトランジスタによる電圧の低下が
なくなって強誘電体容量に電源電圧をそのまま印加で
き、これにより非給電時の記憶保持の信頼性を高められ
るという効果がある。また、本発明によれば、全メモリ
セルでストア動作やリコール動作を一括して行えるた
め、動作時間の短縮、制御回路の簡単化が可能になると
いう効果もある。
記憶ノードと強誘電体容量の間からＭＯＳトランジスタ
を排除することにより、従来のシャドーＲＡＭよりも少
ない６つ（または４つ）のトランジスタでメモリセルを
構成でき、かつＭＯＳトランジスタによる電圧の低下が
なくなって強誘電体容量に電源電圧をそのまま印加で
き、これにより非給電時の記憶保持の信頼性を高められ
るという効果がある。また、本発明によれば、全メモリ
セルでストア動作やリコール動作を一括して行えるた
め、動作時間の短縮、制御回路の簡単化が可能になると
いう効果もある。
【００５８】尚、通常の給電時においてプレート線を約
Ｖcc／２として、強誘電体容量にかかる電界を緩和して
いるので、強誘電体容量に電圧がかからない従来のシャ
ドーＲＡＭに比較すると、容量の劣化が心配となるが、
上述した様に約Ｖcc／２が分極に影響を与えないところ
の、抗電圧より小さい値であれば、劣化はほとんど無視
できるレベルに抑えられる。
Ｖcc／２として、強誘電体容量にかかる電界を緩和して
いるので、強誘電体容量に電圧がかからない従来のシャ
ドーＲＡＭに比較すると、容量の劣化が心配となるが、
上述した様に約Ｖcc／２が分極に影響を与えないところ
の、抗電圧より小さい値であれば、劣化はほとんど無視
できるレベルに抑えられる。
【図１】本発明の実施例を示す回路図である。
【図２】本発明における強誘電体容量のＱ−Ｖ平面上の
ヒステリシス特性を示す図である。
ヒステリシス特性を示す図である。
【図３】本発明のストア動作時のタイミングチャートで
ある。
ある。
【図４】本発明のリコール動作時のタイミングチャート
である。
である。
【図５】強誘電体容量の分極反転回数に伴う疲労劣化を
説明するための図である。
説明するための図である。
【図６】（Ａ）はＳＲＡＭセルを構成するフリップフロ
ップの回路図一例を示し、（Ｂ）はその他の例を示す図
である。
ップの回路図一例を示し、（Ｂ）はその他の例を示す図
である。
【図７】従来の強誘電体容量を用いたシャドーＲＡＭの
例を示す図である。
例を示す図である。
【図８】図７の強誘電体容量のＱ−Ｖ平面上のヒステリ
シス特性を示す図である。
シス特性を示す図である。
【図９】図７のストア動作時のタイミングチャートであ
る。
る。
【図１０】図７のリコール動作時のタイミングチャート
の一例を示す図である。
の一例を示す図である。
【図１１】図７のリコール動作時のタイミングチャート
の他の例を示す図である。
の他の例を示す図である。
１，２ インバータ ３ フリップフロップ ４ ＰＬ線駆動回路 ＢＬＮ，ＢＬＴ ビット線対 Ｆ０，Ｆ１ 強誘電体容量 Ｑ０，Ｑ１ 記憶ノード Ｍ０，Ｍ１ ＭＯＳトランジスタ ＰＬ プレート線 ＷＬ ワード線
Claims (23)
- 【請求項１】 一対の記憶ノードを有するフリップフロ
ップと、共通ワード線によりオンオフ制御されて前記一
対の記憶ノードを一対のビット線に接続制御する一対の
スイッチング素子と、前記一対の記憶ノードに一端が直
接接続され他端がプレート線に接続された一対の強誘電
体容量素子とを含むことを特徴とするメモリセル。 - 【請求項２】 前記フリップフロップは、互いの入力と
出力とが前記一対の記憶ノードにおいて夫々接続された
一対の論理反転素子からなることを特徴とする請求項１
記載のメモリセル。 - 【請求項３】 前記一対の論理反転素子の各々は２つの
トランジスタにて構成され、前記一対のスイッチング素
子の各々は１つのトランジスタにて構成され、計６つの
トランジスタと前記一対の強誘電体容量素子とからなる
ことを特徴とする請求項２記載のメモリセル。 - 【請求項４】 前記一対の論理反転素子の各々は少なく
とも１つのトランジスタにて構成され、前記一対のスイ
ッチング素子の各々は１つのトランジスタにて構成さ
れ、計少なくとも４つのトランジスタと前記一対の強誘
電体容量素子とからなることを特徴とする請求項２記載
のメモリセル。 - 【請求項５】 ストア動作時において、前記一対のスイ
ッチング素子をオフ状態に維持しつつ前記プレート線を
接地電位と電源電位との間でスイングするようにしたこ
とを特徴とする請求項１〜４いずれか記載のメモリセ
ル。 - 【請求項６】 リコール動作時において、前記一対のス
イッチング素子をオフ状態に、また前記プレート線を接
地電位に夫々維持しつつ前記フリップフロップの電源を
接地電位から規定の動作電源電位まで引き上げることを
特徴とする請求項１〜５いずれか記載のメモリセル。 - 【請求項７】 ストア動作時及びリコール動作時以外の
給電時において、前記プレート線の電位を接地電位と電
源電位との間の所定電位に設定することを特徴とする請
求項１〜６いずれか記載のメモリセル。 - 【請求項８】 前記所定電位は前記電源電位の約１／２
であることを特徴とする請求項７記載のメモリセル。 - 【請求項９】 前記ストア動作時において、前記プレー
ト線の電位を前記所定電位から前記電源電位、接地電位
の順に、または接地電位、前記電源電位の順に変化させ
るようにしたことを特徴とする請求項７または８記載の
メモリセル。 - 【請求項１０】 前記ストア動作時及びリコール動作時
以外の給電時において、前記一対の強誘電体容量素子の
各々の両端に印加される電位差（前記所定電位−接地電
位）及び（前記電源電位−前記所定電位）が、この強誘
電体容量素子の抗電圧より小であることを特徴とする請
求項７〜９いずれか記載のメモリセル。 - 【請求項１１】 請求項１〜１０記載のメモリセルを、
前記一対のビット線と前記ワード線との各交点にマトリ
ックス状に配置してなることを特徴とする不揮発性半導
体メモリ装置。 - 【請求項１２】 前記メモリセルの全てにおいて、前記
プレート線を共通に接続したことを特徴とする請求項１
１記載の不揮発性メモリ装置。 - 【請求項１３】 この共通接続されたプレート線を駆動
するプレート線駆動回路を含むことを特徴とする請求項
１２記載の不揮発性メモリ装置。 - 【請求項１４】 前記プレート線駆動回路は、ストア動
作時において、前記共通接続されたプレート線を接地電
位と電源電位との間の所定電位から、前記電源電位、接
地電位の順に、または接地電位、前記電源電位の順に変
化させるようにしたことを特徴とする請求項１３記載の
不揮発性メモリ装置。 - 【請求項１５】 前記プレート線駆動回路は、前記プレ
ート線に接続される全てのメモリセルに対して前記スト
ア動作を一括して行うことを特徴とする請求項１４記載
の不揮発性メモリ装置。 - 【請求項１６】 前記プレート線駆動回路は、ストア動
作時及びリコール動作時以外の給電時において、前記共
通接続されたプレート線の電位を接地電位と電源電位と
の間の所定電位に設定することを特徴とする請求項１４
または１５記載の不揮発性メモリ装置。 - 【請求項１７】 前記プレート線駆動回路は、ストア動
作時及びリコール動作時以外の給電時において、前記一
対の強誘電体容量素子の各々の両端に印加される電位差
（前記所定電位−接地電位）及び（前記電源電位−前記
所定電位）を、この強誘電体容量素子の抗電圧より小に
設定することを特徴とする請求項１４〜１６いずれか記
載の不揮発性メモリ装置。 - 【請求項１８】 一対の記憶ノードを有するフリップフ
ロップと、共通ワード線によりオンオフ制御されて前記
一対の記憶ノードを一対のビット線に接続制御する一対
のスイッチング素子と、前記一対の記憶ノードに一端が
直接接続され他端がプレート線に接続された一対の強誘
電体容量素子とを含むメモリセルの制御方法であって、
ストア動作時において、前記一対のスイッチング素子を
オフ状態に維持しつつ前記プレート線を接地電位と電源
電位との間でスイングするようにしたことを特徴とする
制御方法。 - 【請求項１９】 リコール動作時において、前記一対の
スイッチング素子をオフ状態に、また前記プレート線を
接地電位に夫々維持しつつ前記フリップフロップの電源
を接地電位から規定の動作電源電位まで引き上げること
を特徴とする請求項１８記載の制御方法。 - 【請求項２０】 ストア動作時及びリコール動作時以外
の給電時において、前記プレート線の電位を接地電位と
電源電位との間の所定電位に設定することを特徴とする
請求項１８または１９記載の制御方法。 - 【請求項２１】 前記所定電位は前記電源電位の約１／
２であることを特徴とする請求項２０記載の制御方法。 - 【請求項２２】 前記ストア動作時において、前記プレ
ート線の電位を前記所定電位から前記電源電位、接地電
位の順に、または接地電位、前記電源電位の順に変化さ
せるようにしたことを特徴とする請求項２０または２１
記載の制御方法。 - 【請求項２３】 前記ストア動作時及びリコール動作時
以外の給電時において、前記一対の強誘電体容量素子の
各々の両端に印加される電位差（前記所定電位−接地電
位）及び（前記電源電位−前記所定電位）を、この強誘
電体容量素子の抗電圧より小としたことを特徴とする請
求項２０〜２２いずれか記載の制御方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11099534A JP2000293989A (ja) | 1999-04-07 | 1999-04-07 | 強誘電体容量を用いたシャドーｒａｍセル及び不揮発性メモリ装置並びにその制御方法 |
| US09/542,230 US6285575B1 (en) | 1999-04-07 | 2000-04-04 | Shadow RAM cell and non-volatile memory device employing ferroelectric capacitor and control method therefor |
| KR10-2000-0018115A KR100383828B1 (ko) | 1999-04-07 | 2000-04-07 | 강유전성 커패시터를 사용하는 쉐도우 램 셀 및 비휘발성메모리 장치와 그의 제어방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11099534A JP2000293989A (ja) | 1999-04-07 | 1999-04-07 | 強誘電体容量を用いたシャドーｒａｍセル及び不揮発性メモリ装置並びにその制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000293989A true JP2000293989A (ja) | 2000-10-20 |
Family
ID=14249884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11099534A Pending JP2000293989A (ja) | 1999-04-07 | 1999-04-07 | 強誘電体容量を用いたシャドーｒａｍセル及び不揮発性メモリ装置並びにその制御方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6285575B1 (ja) |
| JP (1) | JP2000293989A (ja) |
| KR (1) | KR100383828B1 (ja) |
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