WO2007029320A1 - 強誘電体メモリ - Google Patents

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WO2007029320A1
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ferroelectric
capacitor
memory
bit line
line
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Inventor
Hiroshi Yoshioka
Original Assignee
Fujitsu Limited
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements

Definitions

  • the present invention relates to a ferroelectric memory, and more particularly to a ferroelectric memory that reads data.
  • a ferroelectric memory (FeRAM: Ferroelectric Random Access Memory) having a characteristic capable of reading and writing data at a high speed without requiring a memory holding operation is known.
  • This ferroelectric memory has the same high speed, low power consumption, and non-volatility as SRAM (Static Random Access Memory), so IC (Integrated Circuit) card LSI (Large Seal e Integration), tag chip (Tag chip), etc. It is also used in general farms.
  • FIG. 8 is a circuit diagram showing a conventional ferroelectric memory.
  • one ferroelectric capacitor FC81 and one MOS transistor M81 constitute one bit !, forming a so-called 1T1C type cell! /.
  • FIG. 9 is a circuit diagram showing another conventional ferroelectric memory.
  • the ferroelectric memory 90 has a so-called 2T2C type cell configuration in which the cell type is composed of two selection transistors and two ferroelectric capacitors, and includes two MOS transistors M91 and M92. It has two ferroelectric capacitors FC91 and FC92.
  • each of the ferroelectric capacitors FC91 and FC92 is connected to the plate line PL, and the other The ends are connected to bit lines BLSA and / BLSA via MOS transistors M91 and M92, respectively.
  • the gates of the MOS transistors M91 and M92 are each connected to the word line WL.
  • bit lines BLSA and ZBLSA are connected to a sense amplifier (SA) 91 via a bit line voltage control circuit 92 for controlling the bit line voltage at the time of data reading.
  • SA sense amplifier
  • the bit line voltage control circuit 92 selectively couples the capacitors C93 and C94, which are coupled to the bit lines BLSA and ZBLSA at the time of reading, and lowers the potential thereof, and nodes N91 and N92 at one end thereof selectively to the bit line BLSA, MOS transistors M93 and M94 are connected to / BLSA. The other ends of the capacitors C93 and C94 are connected to the drive signal line OSDRV, respectively.
  • the MOS transistors M93 and M94 are controlled by the control signal line OSWL. Nodes N of the capacitors C 93 and C 94 are also provided with reset NMOS transistors M 95 and M 96 for resetting the node N.
  • FIG. 10 is a timing chart showing the operation of the ferroelectric memory shown in FIG.
  • Capacitors C93 and C94 are precharged by time t90.
  • the word line WL, the plate line PL, and the control signal line OSWL are activated, and the read voltage is derived to the bit lines BLSA and / B LSA (time t91).
  • the potential difference between the bit lines BLSA and / BLSA is ⁇ VI.
  • the drive signal line OSDRV is changed from the VDD level to the GND level (time t92), and the bit lines BLSA and ZBLSA are pulled down by the coupling of the capacitors C93 and C94.
  • the potential difference between the bit lines BLSA and ZBLSA in this state is ⁇ V2.
  • Patent Document 1 JP 2001-319472 A
  • Patent Document 2 Japanese Unexamined Patent Application Publication No. 2004-319057
  • the present invention has been made in view of these points, and an object thereof is to provide a ferroelectric memory capable of easily and reliably obtaining a reference potential with a simple configuration.
  • the ferroelectric memory 1 that reads data as shown in FIG. 1 is composed of ferroelectric capacitors FC1 and FC2 and MOS transistors Ml and M2.
  • Drive signals for driving the memory cells MC1 and MC2 and the bit lines BLSA and ZBLSA for reading data from the memory cells MC1 and MC2 and the ferroelectric capacitors FC1 and FC2 are provided corresponding to the memory cells MC1 and MC2.
  • the plate line is provided with a plate line PL to be applied and a ferroelectric capacitor FC3 that lowers the amount of charge equal to the amount of charge derived from the ferroelectric capacitor FC1 to the bit line B LSA when driving the ferroelectric capacitors FC1 and FC2.
  • a ferroelectric memory 1 having a drive circuit 2 for driving a ferroelectric capacitor FC3 in synchronization with a drive signal of PL.
  • Reduce the amount of charge equal to.
  • the coupling capacitor is driven in synchronization with the drive signal applied to the plate line to reduce the amount of charge equal to the amount of charge derived to the bit line, thereby reducing the bit line. Since the potential does not change, the reference potential can be obtained easily and reliably.
  • FIG. 1 is a circuit diagram showing a ferroelectric memory according to a first embodiment.
  • FIG. 2 is a diagram showing a voltage locus of a ferroelectric capacitor.
  • FIG. 3 is a timing chart showing the operation of the ferroelectric memory according to the first embodiment.
  • FIG. 4 is a diagram for explaining voltage transition of a bit line.
  • FIG. 5 is a diagram for explaining voltage transition of a bit line.
  • FIG. 6 is a diagram showing a voltage locus of a ferroelectric capacitor during operation of the ferroelectric memory.
  • FIG. 7 is a circuit diagram showing a ferroelectric memory according to a second embodiment.
  • FIG. 8 is a circuit diagram showing a conventional ferroelectric memory.
  • FIG. 9 is a circuit diagram showing another conventional ferroelectric memory.
  • FIG. 10 is a timing chart showing the operation of the ferroelectric memory shown in FIG.
  • FIG. 1 is a circuit diagram showing a ferroelectric memory according to the first embodiment.
  • upper side in FIG. 1 is referred to as “upper” and the lower side is referred to as “lower”.
  • the ferroelectric memory 1 has a memory cell MC1 composed of a MOS transistor Ml and a ferroelectric capacitor FC1, and a memory cell MC2 composed of a MOS transistor M2 and a ferroelectric capacitor FC2 2T2C Form a cell (unit)! /
  • the ferroelectric memory 1 has a memory cell MC1 and a drive circuit 2 and a sense amplifier 3 provided corresponding to the memory cell MC2.
  • one terminal of ferroelectric capacitor FC1 is connected to bit line BLS A via MOS transistor M1, and the other terminal of ferroelectric capacitor FC1 is connected to plate line PL. Has been.
  • the gate of the MOS transistor Ml is connected to the word line WL.
  • one terminal of the ferroelectric capacitor FC2 is connected to the MOS cell MC2! /
  • the other terminal of the ferroelectric capacitor FC2 is connected to the plate line PL through the transistor M2 to the bit line ZBLSA.
  • the gate of the MOS transistor M2 is connected to the node line WL.
  • bit lines BLSA and ZBLSA are connected to a sense amplifier 3 for reading "0" data or "1" data (described later) written in the ferroelectric capacitors FC 1 and FC2 via the drive circuit 2, respectively. Yes.
  • the drive circuit 2 is composed of ferroelectric capacitors (coupling capacitors) FC3 and FC4 having the same shape and capacitance as the ferroelectric capacitor FC1, and the upper end of the ferroelectric capacitor FC3 in FIG.
  • the potentials of the MOS transistor M4 and the ferroelectric capacitor FC3 for connecting the ferroelectric capacitor FC4 connected to the upper side of the ferroelectric capacitor FC4 to the bit line ZBLSA are returned to the initial state (described later) (reset).
  • an inverter circuit invl provided between the plate line PL and the lower ends of the ferroelectric capacitors FC3 and FC4.
  • the inverter circuit invl inverts the signal on the plate line PL (inverted phase signal) to the signal line OS.
  • the sense amplifier 3 outputs "1" data to the voltage + VD according to the sense amplifier activation signal SEN.
  • This power supply voltage + VDD is about 5V, for example.
  • the gates of the MOS transistors M3 and M4 are connected to the control signal line OSWL, respectively, and the MOS transistors M3 and M4 are controlled by the control signal of the control signal line OSWL.
  • MOS transistors M5 and M6 are respectively connected to the reset signal line OSRST, and the MOS transistors M5 and M6 are controlled by a control signal on the reset signal line OSRST.
  • FIG. 2 is a diagram showing a voltage locus of the ferroelectric capacitor.
  • the voltage axis in FIG. 2 is positive (+) in the direction in which the potential of the lower electrode is higher than the upper electrode in FIG. 1 of the ferroelectric capacitors FC1 and FC2.
  • the polarization amount when the voltage Vf applied to the ferroelectric capacitors FC1 and FC2 is the power supply voltage + VDD is referred to as saturation polarization amount + Qs, and the polarization amount at one VDD is referred to as saturation polarization amount -Qs.
  • Ferroelectric capacitors FC1 and FC2 can change the direction of polarization by applying a voltage.
  • the ferroelectric memory 1 is realized by making positive remanent polarization + Pr correspond to “0” data and making negative remanent polarization one Pr correspond to “1” data.
  • the power supply voltage VDD is applied to the word line WL, and the MOS transistor Ml is turned on.
  • the power supply voltage VDD is applied to the plate line PL.
  • the ferroelectric capacitor FC1 holds positive remanent polarization + Pr, polarization inversion does not occur and charge transfer does not occur.
  • the negative residual electrode Pr is held, the polarization is reversed and charge transfer occurs.
  • FIG. 3 is a timing chart showing the operation of the ferroelectric memory according to the first embodiment.
  • the ferroelectric capacitor FC2 holds negative remanent polarization-Pr.
  • the ferroelectric capacitor FC3 and the ferroelectric capacitor FC4 each have a saturation polarization amount + Qs.
  • + VDD is also referred to as “Hi” and GND is also referred to as “Lo”.
  • the reset signal line OSRST is “Hi”
  • the drive signal line OSDRV is “Hi”
  • the control signal line OSWL is “Lo”
  • the bit lines BLSA and / BLSA are at the GND potential.
  • the reset signal line OSRST is set to "Lo", and the MOS transistors M5 and M6 are turned off to start active operation (time tO).
  • the word line WL is set to "Hi” and the plate line PL is set to " Set the control signal line OSWL to “Hi” (time tl).
  • the MOS transistors M3 and M4 are turned on, the ferroelectric capacitor FC3 is connected to the bit line BLSA, and the ferroelectric capacitor FC4 is connected to the bit line ZBLSA.
  • the drive signal line OSDRV becomes “Lo”.
  • 4 and 5 are diagrams for explaining voltage transition of the bit line.
  • the ferroelectric capacitor FC 1 holds positive remanent polarization + Pr in the bit line BLSA, so that the plate line PL is driven.
  • the amount of charge derived from the ferroelectric capacitor FC1 to the bit line BLSA is equal to the amount of charge extracted from the bit line BLSA via the ferroelectric capacitor FC3 when the drive signal line OSDRV is driven.
  • the potential of the line BLSA does not fluctuate as the initial potential GND level.
  • + VDD is applied to both ends of the ferroelectric capacitor FC1, and the saturation polarization + Qs is maintained.
  • FIG. 5 is a diagram showing a voltage locus of the ferroelectric capacitor during the operation of the ferroelectric memory.
  • the ferroelectric capacitors FC1 and FC2 move on the voltage locus, and a potential difference of VDD * (FC4 -FC2) / (FC4 + FC2) is generated between the bit lines BLS A and ZBLSA.
  • the data can be read out by amplifying this potential difference with the sense amplifier 3.
  • the sense amplifier activation signal SEN is set to “Hi” and the read signal is amplified by the sense amplifier 3 to read data (time t3).
  • the reset signal line OSRST is returned to “Hi” (time t4).
  • the plate line PL is returned to “Lo” and rewriting is performed (time t5).
  • the drive signal line OSDRV becomes “Hi”
  • the strong dielectric capacitor FC1 returns to the original polarized state.
  • the ferroelectric capacitor FC2 returns to the original polarized state.
  • ferroelectric capacitors FC3 and FC4 also return to the initial state by performing the operation from time t4 to t6.
  • the same capacitance as the ferroelectric capacitor FC1 that holds positive remanent polarization + Pr is used as the ferroelectric capacitor for pulling down. Since the ferroelectric capacitors FC2 and FC4 are provided, the amount of charge derived from the ferroelectric capacitor FC1 to the bit line BLSA when the plate line PL is driven and the bit amount when the drive signal line OSDRV is driven.
  • the potential of the bit line BLSA does not change from the GND level which is the initial potential, and the bit of “0” data of the ferroelectric capacitor FC1
  • the readout potential of line B LSA can be accurately lowered to GND level.
  • the read potential of the bit line ZBLSA of “1” data of the ferroelectric capacitor FC2 can be set to VDD * (FC4 ⁇ FC2) / (FC4 + FC2). That is, "0" data and "1" data
  • the reference potential at the time of data reading can be made clear.
  • the bit line BLSA is almost simultaneously with the driving of the plate line PL.
  • the anti-phase drive signal OSDRV for lowering ZBLSA can be easily provided by providing the inverter circuit invl, so that a separate circuit for generating the drive signal OSDRV can be omitted, and the ferroelectric
  • the configuration of the body memory 1 can be simplified. Further, high speed processing can be achieved.
  • ferroelectric capacitors FC3 and FC4 have the same shape and the same capacity as the ferroelectric capacitor FC1, the manufacturing thereof is easy, and the low cost of the ferroelectric memory 1 is intended. Can do.
  • FIG. 7 is a circuit diagram showing a ferroelectric memory according to the second embodiment.
  • ferroelectric memory la of the second embodiment will be described focusing on the differences from the ferroelectric memory 1 of the first embodiment described above, and the description of similar matters will be omitted. To do.
  • the ferroelectric memory la of the second embodiment has the same circuit configuration as that of the first embodiment, except for the circuit configuration.
  • the ferroelectric memory la of the second embodiment has a so-called 1T1C type cell configuration in which one bit is composed of one MOS transistor and one ferroelectric capacitor, and is provided corresponding to the bit line BLSA. And a sense amplifier 5 provided corresponding to the bit line ZBLSA.
  • the absolute potential when reading "0" data is GND
  • the absolute potential when reading "1" data is VDD * (FC4-FC2) /
  • the reference voltage Vref applied to the sense amplifiers 4 and 5 is set to GND and Vref to VDD * (FC4—FC2) Z (FC4 By setting so that + FC2), the same effect as the ferroelectric memory 1 of the first embodiment can be obtained.
  • ferroelectric memory of the present invention has been described based on the illustrated embodiment.
  • the invention is not limited to this, and the structure of each part can be replaced with any structure having a similar function.
  • any other component may be added to the present invention.
  • the present invention may be a combination of any two or more configurations (features) of the above-described embodiments.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

　簡易な構成で、容易かつ確実に基準電位を得ることができる。 　強誘電体メモリ（１）は、強誘電体キャパシタ（ＦＣ１）、（ＦＣ２）とＭＯＳトランジスタ（Ｍ１）、（Ｍ２）とで構成されるメモリセル（ＭＣ１）、（ＭＣ２）と、メモリセル（ＭＣ１）、（ＭＣ２）に対応して設けられ、メモリセル（ＭＣ１）、（ＭＣ２）のデータを読み出す複数のビット線（ＢＬＳＡ）、（／ＢＬＳＡ）と、強誘電体キャパシタ（ＦＣ１）、（ＦＣ２）を駆動する駆動信号を印加するプレート線（ＰＬ）と、強誘電体キャパシタ（ＦＣ１）、（ＦＣ２）の駆動時に、強誘電体キャパシタ（ＦＣ１）からビット線（ＢＬＳＡ）に導出される電荷量に等しい電荷量を引き下げる強誘電体キャパシタ（ＦＣ３）、（ＦＣ４）を備え、プレート線（ＰＬ）の駆動信号に同期して強誘電体キャパシタ（ＦＣ３）、（ＦＣ４）を駆動する駆動回路（２）と、を有する。                                                                               

Description

明 細 書
強誘電体メモリ
技術分野
[0001] 本発明は強誘電体メモリに関し、特にデータの読み出しを行う強誘電体メモリに関 する。
背景技術
[0002] 記憶保持動作を必要とせず高速でデータの読み書きを行うことができる特性を有す る強誘電体メモリ（FeRAM: Ferroelectric Random Access Memory)が知られている 。この強誘電体メモリは、 SRAM (Static Random Access Memory)と同様の高速、低 消費電力で不揮発性を備えるため、 IC (Integrated Circuit)カード用 LSI (Large Seal e Integration)やタグチップ (Tag chip)等に利用され、一般巿場にも普及している。
[0003] 図 8は、従来の強誘電体メモリを示す回路図である。
強誘電体メモリ 80は、 1つの強誘電体キャパシタ FC81と 1つの MOSトランジスタ M 81とにより 1ビットを構成する!、わゆる 1T1C型セルの構成をなして!/、る。
[0004] このような強誘電体メモリ 80においては、ワード線 WLを選択状態にしてビット線 BL SAとプレート線 PLとの間に電圧を印加すると、強誘電体キャパシタ FC81に所定の データ（分極方向）が書き込まれる。 "0"データを書き込む場合には BLSA=GND、 PL=VDDとし、 "1"データを書き込む場合には BL=VDD、 PL = GNDとする。
[0005] ところで、強誘電体メモリのデータ読み出し時に、 "0"データおよび" 1"データの明 確な状態を得るために、プレート線信号の逆相の信号を使ったキャパシタのカツプリ ングにより、ビット線電位を引き下げる方法が知られている（例えば、特許文献 1、 2参 照)。
[0006] 図 9は、従来の他の強誘電体メモリを示す回路図である。
強誘電体メモリ 90は、セル形式が 2個の選択トランジスタと 2個の強誘電体キャパシ タとにより 1ビットを構成する、いわゆる 2T2C型セルの構成をなし、 2つの MOSトラン ジスタ M91、 M92と 2つの強誘電体キャパシタ FC91、 FC92とを有している。
[0007] 強誘電体キャパシタ FC91、 FC92の一端はそれぞれプレート線 PLに接続され、他 端は MOSトランジスタ M91、 M92を介してそれぞれビット線 BLSA、 /BLSAに接 続されている。 MOSトランジスタ M91、 M92のゲートは、それぞれワード線 WLに接 続されている。
[0008] ビット線 BLSA、 ZBLSAは、それぞれデータ読み出し時にビット線電圧を制御す るためのビット線電圧制御回路 92を介してセンスアンプ (SA) 91に接続されている。
[0009] ビット線電圧制御回路 92は、読み出し時にビット線 BLSA、 ZBLSAに結合されて その電位を引き下げるための容量 C93、 C94と、その一端であるノード N91、 N92を 選択的にビット線 BLSA、 /BLSAに接続するための MOSトランジスタ M93、 M94 を有している。容量 C93、 C94の他端はそれぞれ駆動信号線 OSDRVに接続されて いる。 MOSトランジスタ M93、 M94は、制御信号線 OSWLにより制御される。容量 C 93、 C94のノード Nにはまた、このノード Nをリセットするためのリセット用 NMOSトラ ンジスタ M95、 M96が設けられている。
[0010] 図 10は、図 9に示す強誘電体メモリの動作を示すタイミングチャートである。
時間 t90までに容量 C93、 C94をプリチャージしておく。
ワード線 WL、プレート線 PL、制御信号線 OSWLを活性ィ匕し、ビット線 BLSA、 /B LSAに読み出し電圧を導出させる（時間 t91)。このときのビット線 BLSA、 /BLSA の電位差は Δ VIである。その後駆動信号線 OSDRVを VDDレベルから GNDレべ ルに遷移させる（時間 t92)ことで、容量 C93、 C94のカップリングでビット線 BLSA、 ZBLSAを引き下げる。この状態でのビット線 BLSA、 ZBLSAの電位差は Δ V2で ある。
[0011] 時間 t91の時点で強誘電体キャパシタ FC91, FC92に印加される電圧よりも時間 t 2の時点での電圧の方が高いため、ビット線 BLSA、 ZBLSAに導出される電荷量よ り多くなる。従って Δ VIより大きな電位差 AV2を得ることができる。その後センスアン プ 91により読み出し信号が増幅される（時間 t93)。
特許文献 1 :特開 2001—319472号公報
特許文献 2：特開 2004 - 319057号公報
発明の開示
発明が解決しょうとする課題 [0012] し力しながら、この強誘電体メモリ 90ではプレート線 PLを駆動した後、適切な時間 をお 、て駆動信号線 OSDRVの駆動信号を入力する必要があった (t91〜t92)。ま たカップリングを利用してビット線 BLSA、 ZBLSAの電位を引き下げるための容量 C 93、 C94に明確な基準が設けられていないため、センスアンプ 91のセンス基準電位 が不確定であるという問題があった。
[0013] 本発明はこのような点に鑑みてなされたものであり、簡易な構成で、容易かつ確実 に基準電位を得ることができる強誘電体メモリを提供することを目的とする。
課題を解決するための手段
[0014] 本発明では上記問題を解決するために、図 1に示すようなデータの読み出しを行う 強誘電体メモリ 1において、強誘電体キャパシタ FC1、 FC2と MOSトランジスタ Ml、 M2とで構成されるメモリセル MC1、 MC2と、メモリセル MC1、 MC2に対応して設け られ、メモリセル MC1、 MC2のデータを読み出す複数のビット線 BLSA、 ZBLSAと 、強誘電体キャパシタ FC1、 FC2を駆動する駆動信号を印加するプレート線 PLと、 強誘電体キャパシタ FC1、 FC2の駆動時に、強誘電体キャパシタ FC1からビット線 B LSAに導出される電荷量に等しい電荷量を引き下げる強誘電体キャパシタ FC3を 備え、プレート線 PLの駆動信号に同期して強誘電体キャパシタ FC3を駆動する駆動 回路 2と、を有することを特徴とする強誘電体メモリ 1が提供される。
[0015] このような強誘電体メモリ 1によれば、プレート線 PLに印加される駆動信号に同期し て強誘電体キャパシタ FC3が、強誘電体キャパシタ FC1からビット線 BLSAに導出さ れる電荷量に等しい電荷量を引き下げる。
発明の効果
[0016] 本発明によれば、プレート線に印加される駆動信号に同期してカップリングキャパ シタを駆動してビット線に導出される電荷量に等しい電荷量を引き下げることで、ビッ ト線の電位が変化しないため、容易かつ確実に基準電位を得ることができる。
[0017] また、ビット線に導出される電荷量に等しい電荷量を引き下げることで、別途電荷量 を引き下げるためにタイミングを生成する回路を省略することができるため、強誘電体 メモリ全体の構成を簡易なものとすることができる。さらに、処理の高速ィ匕を図ることが できる。 [0018] 本発明の上記および他の目的、特徴および利点は本発明の例として好ま U、実施 の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
図面の簡単な説明
[0019] [図 1]第 1の実施の形態の強誘電体メモリを示す回路図である。
[図 2]強誘電体キャパシタの電圧軌跡を示す図である。
[図 3]第 1の実施の形態の強誘電体メモリの動作を示すタイミングチャートである。
[図 4]ビット線の電圧遷移を説明する図である。
[図 5]ビット線の電圧遷移を説明する図である。
[図 6]強誘電体メモリの動作時における強誘電体キャパシタの電圧軌跡を示す図であ る。
[図 7]第 2の実施の形態の強誘電体メモリを示す回路図である。
[図 8]従来の強誘電体メモリを示す回路図である。
[図 9]従来の他の強誘電体メモリを示す回路図である。
[図 10]図 8に示す強誘電体メモリの動作を示すタイミングチャートである。
発明を実施するための最良の形態
[0020] 以下、本発明の実施の形態を図面を参照して詳細に説明する。
図 1は、第 1の実施の形態の強誘電体メモリを示す回路図である。
なお、以下では図 1中上側を「上」、下側を「下」という。
[0021] 強誘電体メモリ 1は、 MOSトランジスタ Mlと強誘電体キャパシタ FC1とで構成され るメモリセル MC1と、 MOSトランジスタ M2と強誘電体キャパシタ FC2とで構成される メモリセル MC2とを有する 2T2C型セル（ユニット）の構成をなして!/、る。
[0022] また、強誘電体メモリ 1は、メモリセル MC1と、メモリセル MC2とに対応して設けられ た駆動回路 2とセンスアンプ 3とを有している。
メモリセル MC1において、強誘電体キャパシタ FC1の一方の端子は、 MOSトラン ジスタ M 1を介してビット線 BLS Aに接続され、強誘電体キャパシタ FC 1の他方の端 子は、プレート線 PLに接続されている。 MOSトランジスタ Mlのゲートはワード線 WL に接続されている。
[0023] また、メモリセル MC2にお!/、て、強誘電体キャパシタ FC2の一方の端子は、 MOS トランジスタ M2を介してビット線 ZBLSAに接続され、強誘電体キャパシタ FC2の他 方の端子は、プレート線 PLに接続されている。 MOSトランジスタ M2のゲートはヮー ド線 WLに接続されている。
[0024] ビット線 BLSA、 ZBLSAは、それぞれ駆動回路 2を介して強誘電体キャパシタ FC 1、 FC2に書き込まれた "0"データまたは" 1"データ (後述）を読み出すセンスアンプ 3に接続されている。
[0025] 駆動回路 2は、強誘電体キャパシタ FC1と同一形状、同一容量をなす強誘電体キ ャパシタ（カップリングキャパシタ） FC3、 FC4と、強誘電体キャパシタ FC3の図 1中上 側の端部にそれぞれ接続された強誘電体キャパシタ FC3をビット線 BLSAに接続す るための MOSトランジスタ M3および強誘電体キャパシタ FC3の電位を初期状態（後 述）に戻す（リセットする）ための MOSトランジスタ M5と、強誘電体キャパシタ FC4の 上側にそれぞれ接続された強誘電体キャパシタ FC4をビット線 ZBLSAに接続する ための MOSトランジスタ M4および強誘電体キャパシタ FC3の電位を初期状態（後 述）に戻す（リセットする）ための MOSトランジスタ M6と、プレート線 PLと強誘電体キ ャパシタ FC3、FC4の下側の端部との間に設けられたインバータ回路 invlとを有し ている。
[0026] インバータ回路 invlは、プレート線 PLの信号を反転して (逆相信号を)信号線 OS
DRVとして出力する。これにより、プレート線 PLを駆動するのと略同時に強誘電体キ ャパシタ FC3、 FC4が駆動可能となる。
[0027] センスアンプ 3は、センスアンプ活性化信号 SENに応じて" 1"データを電圧 +VD
Dに増幅し、 "0"データを GNDにそれぞれ増幅する。この電源電圧 +VDDは、例え ば、 5V程度である。
[0028] MOSトランジスタ M3、 M4のゲートは、それぞれ制御信号線 OSWLに接続されて おり、 MOSトランジスタ M3、 M4は、制御信号線 OSWLの制御信号により制御され る。
[0029] MOSトランジスタ M5、 M6のゲートは、それぞれリセット信号線 OSRSTに接続さ れており、 MOSトランジスタ M5、 M6は、リセット信号線 OSRSTの制御信号により制 御される。また、 MOSトランジスタ M5、 M6の強誘電体キャパシタ FC3、 FC4と反対 側は GNDに接続されて 、る。
[0030] 図 2は、強誘電体キャパシタの電圧軌跡を示す図である。
なお、図 2中電圧軸は、強誘電体キャパシタ FC1、 FC2の図 1中上部電極に対して 下部電極の電位が高くなる方向をプラス（ + )とする。
[0031] また、強誘電体キャパシタ FC1、 FC2に印加する電圧 Vfが電源電圧 +VDDでの 分極量を飽和分極量 +Qs、 一 VDDでの分極量を飽和分極量—Qsという。
強誘電体キャパシタ FC1、 FC2は、電圧を印加することによってその分極の方向を 変えることができる。正の残留分極 +Prを" 0"データに対応させ、負の残留分極一 P rを" 1 "データに対応させることにより強誘電体メモリ 1が実現される。
[0032] 次に、強誘電体キャパシタ FC1、 FC2のデータ書き込み、読み出しについて説明 するが、強誘電体キャパシタ FC1、 FC2の構成は同一であるため、代表的に強誘電 体キャパシタ FC1につ!/、て説明する。
[0033] 強誘電体キャパシタ FC1にデータを書き込む場合、ワード線 WLに電源電圧 +VD Dを印加し、 MOSトランジスタ Mlをオンする。このときプレート線 PLに電源電圧 +V DD、ビット線 BLSAに OVをそれぞれ印加することで、強誘電体キャパシタ FC1、に 矢印 al方向の分極が発生し、所定の電圧が加わり所定のデータが書き込まれる。書 き込み後のデータは、正の残留分極 +Prを保持する。また、逆に、プレート線 PLに 0 V、ビット線 BLSAに電源電圧 +VDDを印加することで、強誘電体キャパシタ FC1に 矢印 a2方向の分極が発生し、所定の電圧が加わり所定のデータが書き込まれる。書 き込み後のデータは、負の残留分極 Prを保持する。
[0034] 強誘電体キャパシタ FC1からデータを読み出す場合、ワード線 WLに電源電圧 VD Dを印加し、 MOSトランジスタ Mlをオンする。次に、プレート線 PLに電源電圧 VDD を印加する。このとき強誘電体キャパシタ FC1が正の残留分極 + Prを保持している 場合、分極の反転は起きず、電荷の移動が起きない。一方"負の残留電極 Prを保 持している場合、分極は反転し、電荷の移動が起きる。これらをビット線 BLに接続さ れたセンスアンプ 3で検出すると、 "0"データ、 "1"データを読み出すことができる。
[0035] 次に、強誘電体メモリ 1の動作について説明する。
図 3は、第 1の実施の形態の強誘電体メモリの動作を示すタイミングチャートを示す 図である。
[0036] 時間 tO以前、すなわち初期状態では、強誘電体キャパシタ FC1、 FC2に印加する 電圧が 0V(Vf=0)であり、強誘電体キャパシタ FC1は、正の残留分極 +Prを保持し ており、強誘電体キャパシタ FC2は、負の残留分極— Prを保持している。また、強誘 電体キャパシタ FC3および強誘電体キャパシタ FC4は、それぞれ飽和分極量 +Qs を保持している。
[0037] なお、以下では +VDDを" Hi"ともいい、 GNDを" Lo"ともいう。
また、リセット信号線 OSRSTは" Hi"、駆動信号線 OSDRVは" Hi"、制御信号線 O SWLは" Lo，，、ビット線 BLSA、 /BLSAは GND電位である。
[0038] リセット信号線 OSRSTを" Lo"として、 MOSトランジスタ M5、 M6をオフすることで 、アクティブ動作に入り（時間 tO)、所定時間経過後にワード線 WLを" Hi"、プレート 線 PLを" Hi"、制御信号線 OSWLを" Hi"にする（時間 tl)。これにより、 MOSトラン ジスタ M3、 M4がオンし、強誘電体キャパシタ FC3は、ビット線 BLSAに接続され、 強誘電体キャパシタ FC4は、ビット線 ZBLSAに接続される。これと略同時に、駆動 信号線 OSDRVが" Lo"になる。
[0039] 図 4、図 5は、ビット線の電圧遷移を説明する図である。
駆動信号線 OSDRVが" Lo"になると、図 4に示すように、ビット線 BLSAにおいて は強誘電体キャパシタ FC 1が正の残留分極 + Prを保持して 、るため、プレート線 PL を駆動した際に強誘電体キャパシタ FC1からビット線 BLSAに導出される電荷量と、 駆動信号線 OSDRVを駆動した際にビット線 BLSAから強誘電体キャパシタ FC3を 介して引き抜かれる電荷量とが等しいため、ビット線 BLSAの電位は初期電位である GNDレベル力 変動しない。その結果、強誘電体キャパシタ FC1の両端部には、 + VDDが印加され、飽和分極 + Qsを保持する。
[0040] 一方、図 5に示すように、ビット線 ZBLSAにおいては強誘電体キャパシタ FC2が 負の残留分極— Prを保持しているため、強誘電体キャパシタ FC2から導出される電 荷量よりも強誘電体キャパシタ FC4を介して引き抜かれる電荷量の方が少ないため、 ビット線 ZBLSAの電位は GNDから VDD * (FC4— FC2) / (FC4 + FC2)へと遷 移する。 [0041] 図 6は、強誘電体メモリの動作時における強誘電体キャパシタの電圧軌跡を示す図 である。
この結果、強誘電体キャパシタ FC1、 FC2は、それぞれ電圧軌跡上を移動し、ビッ ト線 BLS Aと ZBLSAの間には VDD * (FC4 -FC2) / (FC4 + FC2)の電位差が 発生するので、センスアンプ 3にてこの電位差を増幅することによりデータの読み出し が可能になる。
[0042] 再び図 3に戻って説明を行う。
次に、制御信号線 OSWLを" Lo"に戻し、強誘電体キャパシタ FC3、 FC4をビット 線 BLSA、 ZBLSAから切り離す。
[0043] その後、センスアンプ活性化信号 SENを" Hi"にして読み出し信号をセンスアンプ 3 により増幅してデータの読み出しを行う（時間 t3)。そして、リセット信号線 OSRSTを" Hi"に戻す（時間 t4)。その後プレート線 PLを "Lo"に戻して、再書き込みを行う（時 間 t5)。プレート線 PLを" Lo"に戻すことで駆動信号線 OSDRVが" Hi"になり、強誘 電体キャパシタ FC1が、元の分極された状態に戻る。その後、ワード線 WLを" Lo"に 戻しセンスアンプ 3を無効にすると（時間 t6)、強誘電体キャパシタ FC2が元の分極さ れた状態に戻る。
[0044] 一方、強誘電体キャパシタ FC3、 FC4も、時間 t4〜t6の動作を行うことにより、初期 状態に戻る。
以上説明したように、本実施の形態の強誘電体メモリ 1によれば、引き下げを行うた めの強誘電体キャパシタとして、正の残留分極 + Prを保持する強誘電体キャパシタ FC1と同じ容量を有する強誘電体キャパシタ FC2、 FC4を設けたこと〖こより、プレート 線 PLを駆動した際に強誘電体キャパシタ FC1からビット線 BLSAに導出される電荷 量と、駆動信号線 OSDRVを駆動した際にビット線 BLSA力 強誘電体キャパシタ F C3を介して引き抜かれる電荷量とが等しいため、ビット線 BLSAの電位は初期電位 である GNDレベルから変動せず、強誘電体キャパシタ FC1の" 0"データのビット線 B LSAの読み出し電位を精確に GNDレベルに引き下げることができる。また、強誘電 体キャパシタ FC2の" 1"データのビット線 ZBLSAの読み出し電位を VDD * (FC4 -FC2) / (FC4 +FC2)にすることができる。すなわち、 "0"データおよび" 1"デー タの読み出し時の基準電位を明確なものにすることができる。
[0045] また、正の残留分極 +Prを保持する強誘電体キャパシタ FC1と同じ容量を有する 強誘電体キャパシタ FC2、 FC4を設けたことにより、プレート線 PLの駆動に対して略 同時にビット線 BLSA、 ZBLSA引き下げのための逆位相の駆動信号 OSDRVを、 インバータ回路 invlを設けることにより容易に提供することができるため、別途、駆動 信号 OSDRVを生成するための回路を省略することができ、強誘電体メモリ 1の構成 を簡易なものとすることができる。さらに、処理の高速ィ匕を図ることができる。
[0046] また、強誘電体キャパシタ FC3、 FC4は、強誘電体キャパシタ FC1と同一形状、同 一容量のものを用いるため、製造が容易であり、強誘電体メモリ 1の低コストィ匕を図る ことができる。
[0047] 次に、強誘電体メモリの第 2の実施の形態について説明する。
図 7は、第 2の実施の形態の強誘電体メモリを示す回路図である。
以下、第 2の実施の形態の強誘電体メモリ laについて、前述した第 1の実施の形態 の強誘電体メモリ 1との相違点を中心に説明し、同様の事項については、その説明を 省略する。
[0048] 第 2の実施の形態の強誘電体メモリ laは、回路の構成が異なり、それ以外は第 1の 実施の形態と同様である。
第 2の実施の形態の強誘電体メモリ laは、 1つの MOSトランジスタと 1つの強誘電 体キャパシタとにより 1ビットを構成する、いわゆる 1T1C型セルの構成をなし、ビット 線 BLSAに対応して設けられたセンスアンプ 4と、ビット線 ZBLSAに対応して設けら れたセンスアンプ 5とを有して!/、る。
[0049] 第 1の実施の形態で述べたように、 "0"データの読み出し時の絶対電位は GNDで あり、 "1"データの読み出し時の絶対電位は VDD * (FC4 - FC2) / (FC4 + FC2) であるため、第 2の実施の形態の強誘電体メモリ laにおいては、センスアンプ 4、 5に 印加するリファレンス電圧 Vrefを、 GNDく Vrefく VDD * (FC4— FC2) Z (FC4 + FC2)となるように設定することにより、第 1の実施の形態の強誘電体メモリ 1と同様の 効果が得られる。
[0050] 以上、本発明の強誘電体メモリを、図示の実施の形態に基づいて説明したが、本 発明はこれに限定されるものではなぐ各部の構成は、同様の機能を有する任意の 構成のものに置換することができる。また、本発明に、他の任意の構成物が付加され ていてもよい。
[0051] また、本発明は、前述した各実施の形態のうちの、任意の 2以上の構成 (特徴)を組 み合わせたものであってもよ 、。
上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が 当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用 例に限定されるものではなぐ対応するすべての変形例および均等物は、添付の請 求項およびその均等物による本発明の範囲とみなされる。
符号の説明
[0052] 1、 la 強誘電体メモリ
2 駆動回路
3、 4、 5 センスアンプ
BLSA、ZBLSA ビット線
FC1、 FC2、 FC3、 FC4 強誘電体キャパシタ
invl インバータ回路
M1、M2、M3、M4 MOSトランジスタ
MC1、MC2 メモリセル
PL プレート線

Claims

請求の範囲
[1] データの読み出しを行う強誘電体メモリにおいて、
強誘電体キャパシタとスイッチング素子とで構成される複数のメモリセルと、 前記複数のメモリセルに対応して設けられ、前記各メモリセルのデータを読み出す 複数のビット線と、
前記強誘電体キャパシタを駆動する駆動信号を印加するプレート線と、 前記強誘電体キャパシタの駆動時に、所定の前記強誘電体キャパシタから前記ビ ット線に導出される電荷量に等しい電荷量を引き下げるカップリングキャパシタを備え 、前記プレート線の駆動信号に同期して前記カップリングキャパシタを駆動する駆動 回路と、
を有することを特徴とする強誘電体メモリ。
[2] 前記所定の強誘電体キャパシタは、前記プレート線に前記駆動信号が印加されて
V、な 、とき、正の残留分極を保持して 、ることを特徴とする請求の範囲第 1項記載の 強誘電体メモリ。
[3] 前記カップリングキャパシタは、前記プレート線に前記駆動信号が印加されていな いとき、正の残留分極を保持していることを特徴とする請求の範囲第 1項記載の強誘 電体メモリ。
[4] 前記カップリングキャパシタは、前記プレート線に前記駆動信号が印加されていな
V、とき、飽和分極の状態であることを特徴とする請求の範囲第 3項記載の強誘電体メ モリ。
[5] 前記カップリングキャパシタは、前記所定の強誘電体キャパシタと略同一形状をな していることを特徴とする請求の範囲第 1項記載の強誘電体メモリ。
[6] 前記カップリングキャパシタは、前記所定の強誘電体キャパシタと略同一容量を有 していることを特徴とする請求の範囲第 1項記載の強誘電体メモリ。
[7] 前記駆動回路は、さらに、前記カップリングキャパシタと前記ビット線との間に設けら れ、前記カップリングキャパシタを選択的に前記ビット線に接続するカップリングキヤ パシタ用スイッチング素子と、一端側が前記プレート線に接続され、他端側が前記力 ップリングキャパシタの前記カップリングキャパシタ用スイッチング素子と反対側に接 続されるインバータ回路とを有することを特徴とする請求の範囲第 1項記載の強誘電 体メモリ。
[8] 前記メモリセルは、前記プレート線に前記駆動信号が印加されて 、な 、とき、それ ぞれ正の残留分極と負の残留分極とを保持する一対の前記強誘電体キャパシタを 有するユニットで構成され、前記一対の強誘電体キャパシタからそれぞれ前記ビット 線に読み出される信号を検出してその差分を増幅するセンスアンプをさらに備えるこ とを特徴とする請求の範囲第 1項記載の強誘電体メモリ。
[9] 前記メモリセルに対応してそれぞれ設けられ、前記強誘電体キャパシタから前記ビ ット線に読み出される信号を検出し、所定のリファレンス電圧と比較してその差分を増 幅するセンスアンプをさらに備えることを特徴とする請求の範囲第 1項記載の強誘電 体メモリ。
[10] 前記複数のメモリセルは、前記プレート線に前記駆動信号が印加されていないとき 、それぞれ正の残留分極と負の残留分極とを保持する前記強誘電体キャパシタを有 し、
前記リファレンス電圧の大きさは、前記正の残留分極を保持する前記強誘電体キヤ パシタカ 前記ビット線に読み出される信号の大きさよりも大きく設定され、前記負の 残留分極を保持する強誘電体キャパシタカ 前記ビット線に読み出される信号の大 きさよりも小さく設定されていることを特徴とする請求の範囲第 9項記載の強誘電体メ モリ。
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Citations (2)

* Cited by examiner, † Cited by third party
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JPH08185693A (ja) * 1995-01-04 1996-07-16 Nec Corp 強誘電体メモリ装置およびその動作制御方法
JP2001319472A (ja) * 2000-05-10 2001-11-16 Toshiba Corp 半導体記憶装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08185693A (ja) * 1995-01-04 1996-07-16 Nec Corp 強誘電体メモリ装置およびその動作制御方法
JP2001319472A (ja) * 2000-05-10 2001-11-16 Toshiba Corp 半導体記憶装置

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