JP2008059676A - 半導体記憶装置、およびデータ読み出し方法 - Google Patents

Abstract

【課題】メモリセルからのデータ読み出しのためのプリセンスアンプの面積を縮小し、また読み出しアクセスを高速化する。
【解決手段】プレート線とビット線とに接続されるメモリセルと、ビット線に接続され、プレート線への電圧印加に伴うビット線の電圧変化に対応して一時的に出力電圧が変化し、その後プレート線への電圧印加以前の電圧を出力する電位シフト回路と、電位シフト回路の一時的出力電圧変化に対応して電位シフト回路に蓄積された電荷を転送する電荷転送回路と、転送される電荷を蓄積してメモリセルからの読み出し電圧を生成する電荷蓄積回路とを備える。
【選択図】図１

Description

本発明はメモリセルを有する半導体記憶装置におけるデータ読み出し方式に係り、さらに詳しくはデータ読み出しに用いられるセンスアンプの回路面積を縮小し、またアクセススピードを高速化することができる半導体記憶装置、およびデータ読み出し方法に関する。

近年、ビット線ＧＮＤセンス方式と呼ばれる強誘電体メモリの読み出し方式が提案されている。（特許文献１、特許文献２、および非特許文献１参照）この読み出し方式では、メモリセルに対するプレート線に電圧が印加されたときにビット線の電圧が変動しないように、メモリセルからビット線に流れる電荷をプリセンスアンプ内のチャージトランスファと呼ばれる電荷転送回路を介して電荷蓄積回路に転送し、電荷蓄積回路に転送された電荷量に応じてメモリセルに保持されていたデータの論理値の判定が行われる。

ここでチャージトランスファは一般にｐＭＯＳトランジスタにより構成されるが、このｐＭＯＳトランジスタのゲート・ソース間電圧は、プレート線に電圧が印加される前に閾値電圧と同じ値に初期設定される。またこのｐＭＯＳトランジスタのゲート電圧は、ビット線の電圧上昇に応じて出力電圧が下降するインバータアンプによって制御される。
特開２００２−１３３８５７号公報 「データ読み出し回路とデータ読み出し方法及びデータ記憶装置」 特開２００５−２９３８１８号公報 「半導体メモリ」 Ｓ．Ｋａｗａｓｈｉｍａ，Ｔ．Ｅｎｄｏ，Ａ．Ｙａｍａｍｏｔｏ，Ｋ．Ｎａｋａｂａｙａｓｈｉ，Ｍ．Ｎａｋａｚａｗａ，Ｋ．Ｍｏｒｉｔａ，ａｎｄ Ｍ．Ａｏｋｉ，"Ｂｉｔｌｉｎｅ ＧＮＤ Ｓｅｎｓｉｎｇ Ｔｅｃｈｉｇｕｅ ｆｏｒ Ｌｏｗ−Ｖｏｌｔａｇｅ Ｏｐｅｒａｔｉｏｎ ＦｅＲＡＭ"，ＩＥＥＥ Ｊｏｕｒ．Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．３７，Ｎｏ．５，ｐｐ．５９２−５９８，Ｍａｙ ２００２．

図８は、メモリセルのデータを読み出すためのプリセンスアンプの従来例の構成回路図である。同図を用いて、ビット線ＧＮＤセンス方式を用いたメモリセルからのデータ読み出し方式の従来例について、説明する。

図８においてプリセンスアンプ１００は、メモリセル１０１からのビット線ＢＬ（ＢＬＥ、またはＢＬＯ）がドレインに接続され、接地線にソースが接続され、ゲートに制御信号ＢＧＮＤが与えられ、ビット線電位初期化のために用いられるｎＭＯＳトランジスタ１０２、ソースがビット線ＢＬに、ドレインが後述する負電圧生成回路、およびレベルシフト回路（ノードＭＩＮＵＳ）に接続され、ゲートに後述する閾値電圧生成回路の出力ノードＶＴＨが接続され、メモリセル１０１からのデータ読み出しに当たって、前述のようにビット線に流れる電荷を転送するチャージトランスファとしての役割を果たすｐＭＯＳトランジスタ１０３、ビット線ＢＬとチャージトランスファとして用いられるｐＭＯＳトランジスタ１０３のゲートとの間に接続されるインバータアンプ１０４、チャージトランスファとしてのｐＭＯＳトランジスタ１０３のゲート電圧を初期化するための回路として動作する閾値電圧生成回路１０５、ｐＭＯＳトランジスタ１０３にチャージトランスファとしての動作を実現させるために負電圧を生成する負電圧生成回路１０６、負電圧生成回路１０６によって生成された負電圧を正電圧に変換するためのレベルシフト回路１０７を備え、レベルシフト回路１０７の出力は後述するようにセンスアンプに与えられる。

インバータアンプ１０４は、ＣＭＯＳインバータ１１０（フィードバックインバータ）、ＣＭＯＳインバータ１１０の出力端子ＩＯＵＴを入力端子ＩＩＮに接続するスイッチ１１２、ＣＭＯＳインバータ１１０の入力端子ＩＩＮとビット線ＢＬとの間に配置されたキャパシタ１１３、ＣＭＯＳインバータ１１０の出力端子ＩＯＵＴと電荷転送用トランジスタ１０３のゲートとの間に配置されたキャパシタ１１４を有している。ＣＭＯＳインバータ１１０のｐＭＯＳトランジスタ（図示せず）のソースは、ゲートでパワー制御信号ＰＯＷＸを受けるｐＭＯＳトランジスタ１１５を介して電源線ＶＤＤに接続されている。ＣＭＯＳインバータ１１０のｎＭＯＳトランジスタ（図示せず）のソースは、ゲートでパワー制御信号ＰＯＷを受けるｎＭＯＳトランジスタ１１６を介して接地線に接続されている。パワー制御信号ＰＯＷＸ、ＰＯＷは、読み出し動作を開始するときに、それぞれ低レベルおよび高レベルに変化し、ＣＭＯＳインバータ１１０を活性化する。同様に、スイッチ１１２は、読み出し動作を開始するときにオフされる。キャパシタ１１３、１１４は、例えば、強誘電体キャパシタで構成されている。

閾値電圧生成回路１０５は、ノードＶＧＥＮＸに高レベル（電源電圧ＶＤＤ）、または低レベル（接地電圧）を与える電圧生成回路を構成する２つのトランジスタ１１７、１１８と、ノードＶＧＥＮＸとノードＶＴＨとの間に接続されたキャパシタ１１９と、ノードＶＴＨに接続されたクランプ回路を構成する２つのトランジスタ１２１、１２２と、クランプ回路を接地線に接続するスイッチ１２３とを有している。

ここで電圧生成回路は、電源線ＶＤＤと接地線の間に直列に接続されたｐＭＯＳトランジスタ１１７、およびｎＭＯＳトランジスタ１１８を有している。ｐＭＯＳトランジスタ１１７、およびｎＭＯＳトランジスタ１１８のゲートは、それぞれ電圧制御信号ＶＧＥＮＰ、ＶＧＥＮＮを受けている。またクランプ回路は、ソースがスイッチ１２３を介して接地線に接続され、ゲートおよびドレインがノードＶＴＨに接続されたｐＭＯＳトランジスタ１２１と、ゲートおよびソースが接地線に接続され、ドレインがノードＶＴＨに接続されたｐＭＯＳトランジスタ１２２で構成されている。キャパシタ１１９は、例えば強誘電体キャパシタで構成されている。

負電圧生成回路１０６は、負電圧制御信号ＭＧＥＮを受け、出力がノードＭＧＥＮＸに接続されたＣＭＯＳインバータ１２５と、ノードＭＧＥＮＸとノードＭＩＮＵＳとの間に配置されたキャパシタ１２６とを有している。キャパシタ１２６は、例えば、強誘電体キャパシタで構成されている。

レベルシフト回路１０７は、ノードＭＩＮＵＳに発生する負電圧を正電圧に変換するためのキャパシタ（図示せず）と、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタを有している。

図９は、図８の従来例における強誘電体メモリの読み出し動作を示している。まず、初期状態において、ｐＭＯＳトランジスタ１０３（電荷転送用）のドレインに接続されたノードＭＩＮＵＳはフローティング状態のため、その電圧は不定である。しかしｐＭＯＳトランジスタ１０３のソースおよびドレイン（ｐ型拡散層）と、バックゲート（ｎ型拡散層、接地電圧）とによりｐｎ接合が形成されているため、ノードＭＩＮＵＳの電圧はｐｎ接合の順方向電圧（約０．８Ｖ）より上がることはない。一方、ｐＭＯＳトランジスタ１０３（電荷転送用）のゲートに接続されたノードＶＴＨも同様にフローティング状態のため、その電位は不定である。しかしクランプ回路に配置されたｐＭＯＳトランジスタ１２２により、ノードＶＴＨの電位はｐＭＯＳトランジスタの閾値電圧（約０．６Ｖ）より上がることはない。

電圧制御信号ＶＧＥＮＰ、ＶＧＥＮＮおよび負電圧制御信号ＭＧＥＮは、低レベルに保持されており、ノードＶＧＥＮＸおよびＭＧＥＮＸは高レベルに保持されている。制御信号ＢＧＮＤは、高レベルに保持されているため、ｎＭＯＳトランジスタ１０２（ビット線初期化用）はオンし、ビット線ＢＬ（ＢＬＥまたはＢＬＯ）の電圧は接地電圧に初期化されている。パワー制御信号ＰＯＷ、ＰＯＷＸは、低レベル、高レベルにそれぞれ保持されており、フィードバックインバータ１１０（ＣＭＯＳインバータ）はオフしている。スイッチ１１２、１２３はオンしている。

時刻Ｔ１において、パワー制御信号ＰＯＷ、ＰＯＷＸが高レベルおよび低レベルにそれぞれ変化し、フィードバックインバータ１１０は活性化される。スイッチ１１２がオンしているため、フィードバックインバータ１１０の入力電圧ＩＩＮおよび出力電圧ＩＯＵＴは、ともにほぼＶＤＤ／２になる。

時刻Ｔ２において、電圧制御信号ＶＧＥＮＰ、ＶＧＥＮＮが高レベルに変化し、ノードＶＧＥＮＸは、高レベルから低レベルに変化する。キャパシタ１１９による容量結合により、ノードＶＧＥＮＸの低レベルへの変化に応じてノードＶＴＨの電圧も下がる。電源電圧ＶＤＤが３Ｖの場合、ノードＶＧＥＮＸの電圧が３Ｖ下がると、ＶＴＨの電圧も３Ｖ下がろうとする。しかし、スイッチ１２３のオンにより、ｐＭＯＳトランジスタ１２１（クランプ回路）は、ノードＶＴＨの電圧をｐＭＯＳトランジスタ１２１の閾値電圧（例えば、−０．６Ｖ）にクランプする。このため、ノードＶＴＨの電圧は、一旦立ち下がった後、微分波形を描いて負電圧（−０．６Ｖ）に落ち着く。このように、閾値電圧生成回路１０５は、ノードＶＴＨを所定の電圧に設定する初期化回路として動作する。

ｐＭＯＳトランジスタ１０３の閾値電圧は、ｐＭＯＳトランジスタ１２１の閾値電圧に等しくなるように設計されている。このため、ノードＶＴＨの電圧が一旦下がったときに、ｐＭＯＳトランジスタ１０３はオンし、ノードＭＩＮＵＳの電圧は、ビット線ＢＬの電圧（接地電圧）まで下がる。
一方、ノードＭＧＥＮＸの電圧は、ＣＭＯＳインバータ１２５により高レベル（＝電源電圧ＶＤＤ）に設定されているため、キャパシタ１２６には、その容量値と電源電圧ＶＤＤとの積に対応する電荷が充電される。

時刻Ｔ３において、電圧制御信号ＶＧＥＮＮが低レベルに変化し、電圧生成回路のｎＭＯＳトランジスタ１１８がオフする。電圧生成回路のｐＭＯＳトランジスタ１１７は既にオフしているため、ノードＶＧＥＮＸは、フローティング状態になる。同時にスイッチ１１２、１２３がオフされる。スイッチ１２３のオフにより、ｐＭＯＳトランジスタ１２１によるノードＶＴＨのクランプが解除される。スイッチ１１２のオフにより、フィードバックインバータ１１０の入力と出力との短絡が解除される。フィードバックインバータ１１０の入力電圧は、ほぼＶＤＤ／２のため、フィードバックインバータ１１０は、高いゲインを有する反転アンプとして動作する。一方、制御信号ＢＧＮＤも低レベルに変化し、ビット線ＢＬはフローティング状態になる。以上により、時刻Ｔ３以降、ビット線ＢＬの電圧が上昇すると、キャパシタ１１３の容量結合によりフィードバックインバータ１１０の入力電圧ＩＩＮが上昇する。フィードバックインバータ１１０は、入力電圧ＩＩＮの変化を増幅し、出力電圧ＩＯＵＴを反対方向に下降させる。キャパシタ１１４の容量結合によりノードＶＴＨの電圧は、出力電圧ＩＯＵＴの変化に伴い下降する。

時刻Ｔ４において、負電圧制御信号ＭＧＥＮが高レベルに変化し、ノードＭＧＥＮＸの電圧は高レベルから低レベルに変化する。ノードＭＩＮＵＳの電圧は、キャパシタ１２６の容量結合により、ノードＭＧＥＮＸの電圧の低下に伴い低下する。電源電圧ＶＤＤが３Ｖの場合、ノードＭＧＥＮＸの電圧は３Ｖ下がる。ノードＭＩＮＵＳの電圧は０Ｖに初期化されているため、ノードＭＧＥＮＸの電圧変化によりほぼ−３Ｖまで下がる。しかし、寄生容量によるロスと、既に浅くオンしているｐＭＯＳトランジスタ１０３のリーク電流により、ノードＭＩＮＳの電圧は−３Ｖより高くなる。

ノードＭＩＮＵＳの電圧はキャパシタ１２６によりこの電圧に保持される。このように負電圧生成回路１０６は、ノードＭＩＮＵＳの電圧を初期状態に設定し、電荷転送用トランジスタ１０３の電荷転送能力を初期状態に設定する初期化回路として動作する。

時刻Ｔ５において、ワード線ＷＬとプレート線ＰＬの電圧が接地電圧から電源電圧ＶＤＤに変化する。ワード線ＷＬの立ち上がりにより、メモリセルＭＣ１０１のアクセストランジスタＮ１がオンし、メモリセルＭＣの強誘電体キャパシタＦ１に正電圧が掛かる。メモリセルＭＣ１０１がデータ“１”を記憶している場合、強誘電体キャパシタＦ１に掛かる電圧の極性は、書き込み時と反対のため、分極反転が起こり、大きな反転電荷がビット線ＢＬに読み出される。メモリセルＭＣ１０１がデータ“０”を記憶している場合、強誘電体キャパシタＦ１に掛かる電圧の極性は、書き込み時と同じため、分極反転は起こらず、比較的小さな電荷がビット線ＢＬに読み出される。このときビット線ＢＬの電圧は上昇しようとする。

しかしビット線ＢＬの電圧が僅かに上がると、キャパシタ１１３の容量結合により、フィードバックインバータ１１０の入力電圧ＩＩＮは上がる。フィードバックインバータ１１０の反転増幅作用およびキャパシタ１１４の容量結合によりノードＶＴＨの電圧は下がり、ｐＭＯＳトランジスタ１０３のゲート・ソース間電圧（絶対値）は大きくなる。このためｐＭＯＳトランジスタ１０３にドレイン電流が発生し、ビット線ＢＬに読み出された電荷は、ビット線ＢＬからノードＭＩＮＵＳに転送される。したがってビット線ＢＬの電圧上昇は抑えられ、再びほぼ０Ｖ（接地電圧）に保持される。このようにフィードバックインバータ１１０は、電荷転送用トランジスタ１０３の電荷転送能力を調整する制御回路として動作する。キャパシタ１２６はノードＭＩＮＵＳに転送された電荷により放電されるため、ノードＭＩＮＵＳの電圧（読み出し電圧）は上昇する。このように負電圧生成回路１０６のキャパシタ１２６は、蓄積電荷に応じて読み出し電圧を生成する読み出し回路として動作する。

図８と図９で説明したビット線ＧＮＤセンス方式の従来技術においては、メモリセルからのデータの読み出し動作においてビット線の電圧が上昇すると、電荷転送用のｐＭＯＳトランジスタのゲートが開かれて電荷がセンスアンプ側に転送されるという形式の動作が行われる。メモリセルからデータとして“１”が読み出されるとき、すなわちＰタームにおけるビット線の電位上昇と、データとして“０”が読み出されるとき、すなわちＵタームにおけるビット線の電位上昇との差がセンスアンプで増幅されて、データの論理値の判定が行われる。

しかしながら大容量のメモリを実現するために半導体集積回路の微細化が進み、メモリセルのサイズが小さくなるに従って、センスアンプの面積の縮小が必要となっている。従来のビット線ＧＮＤセンス方式においては、電荷蓄積回路側に電荷を転送するために負電圧を発生させる回路が必要となり、回路規模を縮小するためにはその回路が障害となるという問題点があった。またこの負電圧発生回路を初期化するための時間も必要であり、アクセスの高速化を図る点でも障害となっていた。

本発明の課題は、上述の問題点に鑑み、メモリセルに書き込まれているデータを読み出すためのアンプ、特にプリセンスアンプの回路面積を縮小し、またメモリセルへの読み出しアクセスを高速化することである。

図１は、本発明の半導体記憶装置の内部で、メモリセルからのデータ読み出しに用いられるプリセンスアンプの基本構成ブロック図である。同図において、メモリセル１とセンスアンプ３の間にプリセンスアンプ２が備えられる。

本発明における半導体記憶装置は、少なくともメモリセル１と、プリセンスアンプ２の内部の電位シフト回路４とを備える。メモリセル１は、プレート線とビット線とに接続される。また電位シフト回路４は、メモリセル１とビット線によって接続され、プレート線への電圧印加に伴うビット線の電圧変化に対応して一時的に出力電圧が変化し、その後プレート線への電圧印加以前の電圧を出力するものである。

発明の実施の形態においては、プリセンスアンプ２はさらに電荷転送回路５、電荷蓄積回路６、ビット線初期化回路７を備えることもでき、電荷転送回路５は電位シフト回路４に、電荷蓄積回路６は電荷転送回路５に、ビット線初期化回路７はビット線に接続され、電荷蓄積回路６の出力はセンスアンプ３に与えられる。

電荷転送回路５は、ビット線の電圧変化に対応する電位シフト回路４の一時的な出力電圧の変化に対応して、ビット線に流れる電荷を転送するものであり、電荷蓄積回路６は転送される電荷を蓄積してメモリセル１からの読み出し電圧を生成するものであり、またビット線初期化回路７は、ビット線に接続されているメモリセル１からのデータ読み出しに先立って、ビット線の電位を初期化するものである。

このように本発明においては、プリセンスアンプ２の内部に、プレート線への電圧印加時にビット線の電圧変化を防止するための電位シフト回路４が備えられる。

本発明によれば、図８のビット線ＧＮＤセンス方式の従来例において用いられたプリセンスアンプの内部の負電圧発生回路が不必要となり、また負電圧発生回路を初期化する必要がなくなるため、メモリセルに書き込まれたデータを読み出すための回路面積が縮小され、またメモリ読み出しアクセスを高速化することが可能となる。

図２は本発明が適用される半導体記憶装置の構成ブロック図である。同図において半導体記憶装置は、メモリコア１０、アドレスバッファ（ＡＤＢ）１２、コマンドバッファ（ＣＭＤＢ）１３、ロウデコーダ（ＲＤＥＣ）１４、コラムデコーダ（ＣＤＥＣ）１５、タイミング生成回路（ＴＧＥＮ）１６、ワードドライバ（ＷＤ）１７、プレートドライバ（ＰＤ）１８、およびデータ出力バッファ（ＢＵＦ）１１によって構成されている。なおここではメモリセルからのデータ読み出しに必要な構成が示され、データ書き込みに必要なデータ入力バッファなどは省略されている。

アドレスバッファＡＤＢ１２は、アドレス信号ＡＤを、アドレス端子を介して受信し、受信した信号をロウデコーダＲＤＥＣ１４、およびコラムデコーダＣＤＥＣ１５に出力する。ロウデコーダＲＤＥＣ１４は、アドレス信号の上位ビット（ロウアドレス）をデコードしてロウデコード信号を生成し、生成した信号をワードドライバＷＤ１７、およびプレートドライバＰＤ１８に出力する。

コラムデコーダＣＤＥＣ１５は、アドレス信号の下位ビット（コラムアドレス）をデコードしてコラムデコード信号を生成し、生成した信号を出力バッファＢＵＦ１１と一体のコラムデコーダ列に出力する。

コマンドバッファＣＭＤＢ１３は、チップセレクト信号／ＣＳおよびライトイネーブル信号／ＷＥ等のコマンド信号を、コマンド端子を介して受信し、受信した信号をタイミング生成回路ＴＧＥＮ１６に出力する。タイミング生成回路ＴＧＥＮ１６は、受信したコマンド信号が示す動作モードをデコードし、プレートドライバＰＤ１８、ワードドライバＷＤ１７、データ出力バッファＢＵＦ１１、および後述するプリセンスアンプＰＳＡ２２等を動作させるタイミング信号を、デコード結果に応じて出力する。

プレートドライバＰＤ１８は、タイミング生成回路ＴＧＥＮ１６からのタイミング信号およびロウデコーダＲＤＥＣ１４からのロウデコード信号に応答して、所定のプレート線ＰＬを選択する。選択されたプレート線ＰＬの電位は、所定の期間低レベルから高レベルに変化する。

ワードドライバＷＤ１７は、タイミング生成回路ＴＧＥＮ１６からのタイミング信号およびロウデコーダＲＤＥＣ１４からのロウデコード信号に応答して、所定のワード線ＷＬを選択する。選択されたワード線ＷＬの電位は、所定の期間低レベルから高レベルに変化する。

メモリコアＣＯＲＥ１０は、メモリセル２０のアレイＡＲＹ２１と、ビット線ＢＬ（ＢＬＥ、ＢＬＯ）にそれぞれ対応するプリセンスアンプＰＳＡ２２（ビット線ＧＮＤセンス回路）と、ビット線ＢＬＥ、ＢＬＯに対応する一対のプリセンスアンプＰＳＡ２２の出力をそれぞれ受けるセンスアンプＳＡ１９とを有している。

プリセンスアンプＰＳＡ２２は、メモリセルＭＣ２０からデータを読み出すときに動作する。プリセンスアンプＰＳＡ２２は、ビット線ＢＬＥ（またはＢＬＯ）に読み出される電荷を電圧に変換し、変換した電圧をセンスアンプ１９に出力する。プリセンスアンプＰＳＡ２２の詳細は後述する。センスアンプＳＡ１９は、ビット線対ＢＬＥ、ＢＬＯに対応する一対のプリセンスアンプＰＳＡ２２からそれぞれ出力される読み出し電圧を差動増幅し、増幅したデータ信号をデータ出力バッファＢＵＦ１１に出力する。データ出力バッファＢＵＦ１１は、メモリコアＣＯＲＥ１０から読み出される複数ビットの読み出しデータのうち、例えば１６ビットを、コラムデコード信号に応じて選択し、選択した読み出しデータをデータ入出力端子Ｉ／Ｏに出力する。データ入出力端子Ｉ／Ｏは、例えば、１６ビットで構成されている。

図３は、メモリセルの詳細構成回路図である。同図においてメモリセルは、ビット線ＢＬＥ、ＢＬＯ、ワード線ＷＬ、プレート線ＰＬに接続されているが、その内部で２つのｎＭＯＳトランジスタ５０、５１がそれぞれビット線ＢＬＥ、またはＢＬＯとキャパシタ５２、５３とにそれぞれ接続され、それらのゲートはワード線ＷＬに接続されている。キャパシタ５２、５３の一端はそれぞれプレート線ＰＬに接続されている。なおキャパシタ５２、５３として強誘電体キャパシタを用いることにより、面積を小さくすることができるが、これらは必ずしも強誘電体キャパシタである必要は無い。

図４は、本発明におけるプリセンスアンプの第１の実施例の詳細構成回路図である。同図においてプリセンスアンプ２２は、メモリセル２０とビット線ＢＬ（ＢＬＥ、またはＢＬＯ）によって接続され、その内部にビット線電位初期化のためのｎＭＯＳトランジスタ２３、電位シフト回路２４、電荷転送のためのｐＭＯＳトランジスタ２５、閾値電圧生成回路２６、電荷蓄積回路２７、およびソースフォロア回路２８を備え、ソースフォロア回路２８の出力はセンスアンプ１９に接続される。

ビット線電位初期化用のｎＭＯＳトランジスタ２３のゲートは制御信号ＢＧＮＤを受け、ソースは接地線に接続され、ドレインはビット線に接続されている。なお本発明の特許請求の範囲の請求項２における電荷転送回路はＰＭＯＳトランジスタ２５に、請求項５におけるビット線初期化回路はｎＭＯＳトランジスタ２３に相当する。

電位シフト回路２４は、ゲートが制御信号ＰＲＥＣＨＡＲＧＥを受け、ソースが電源線ＶＤＤに接続され、ドレインが電位シフト回路２４の出力ノードＳＨＩＦＴに接続されたｐＭＯＳトランジスタ３１と、ノードＳＨＩＦＴとビット線ＢＬＥ（またはＢＬＯ）との間に配置されたキャパシタ３０を有している。キャパシタ３０は例えば強誘電体キャパシタで構成されている。

電荷転送用トランジスタ２５は、そのゲート（制御端子）が閾値電圧生成回路２６の出力ノードＶＴＨに接続され、ソースが電位シフト回路２４の出力ノードＳＨＩＦＴに接続され、ドレインが電荷蓄積回路２７の入出力ノードＰＬＵＳに接続されている。

閾値電圧生成回路２６は、電源線ＶＤＤと接地線の間に直列に接続されたｐＭＯＳトランジスタ３２およびｎＭＯＳトランジスタ３３を有している。ｐＭＯＳトランジスタ３２のゲートおよびソースは電源線ＶＤＤに接続され、ドレインは出力ノードＶＴＨに接続されている。一方、ｎＭＯＳトランジスタ３３のゲートおよびドレインは出力ノードＶＴＨへ接続され、ソースは接地線に接続されている。

電荷蓄積回路２７は、ドレインが入出力ノードＰＬＵＳに接続され、ゲートが制御信号ＲＥＳＥＴ１を受け、ソースが接地線に接続されたｎＭＯＳトランジスタ３５と、ノードＰＬＵＳと接地線との間に配置されたキャパシタ３４を有している。キャパシタ３４は、例えば、強誘電体キャパシタで構成されている。

ソースフォロア回路２８は、電源線ＶＤＤと接地線の間に直列に接続されたｎＭＯＳトランジスタ３６および３７を有している。ｎＭＯＳトランジスタ３７のゲートは制御信号ＲＥＳＥＴ２を受け、ソースは接地線へ接続され、ドレインは出力ノードＳＡに接続されている。一方、ｎＭＯＳトランジスタ３６のゲートは電荷蓄積回路２７の入出力ノードＰＬＵＳに接続され、ドレインは電源線ＶＤＤに接続され、ソースは出力ノードＳＡに接続されている。なおこのソースフォロア回路は、そのインピーダンス変換の機能を利用して、ＰＬＵＳノードの電位をモニタするために用いられる。

図５は、図４のプリセンスアンプの第１の実施例における強誘電体メモリの読み出し動作を示している。まず、初期状態において、ｐＭＯＳトランジスタ２５（電荷転送用）のドレインに接続されたノードＰＬＵＳの電位は、ｎＭＯＳトランジスタ３５のゲートに入力される制御信号ＲＥＳＥＴ１（Ｈ）によりＬに固定されている。またｐＭＯＳトランジスタ２５のソースに接続されたノードＳＨＩＦＴの電位は、ｐＭＯＳトランジスタ３１のゲートに入力される制御信号ＰＲＥＣＨＡＲＧＥ（Ｌ）によりＨに固定されている。さらにｐＭＯＳトランジスタ２５のゲートの電位はｐＭＯＳトランジスタ３２とｎＭＯＳトランジスタ３３により電源電圧ＶＤＤ−ＶＴＨＰ（Ｐチャネル閾値）にクランプされている。一方、ビット線ＢＬＥ（またはＢＬＯ）の電位はｎＭＯＳトランジスタ２３のゲートに入力される制御信号ＢＧＮＤ（Ｈ）によりＬに固定されている。ソースフォロア回路２８の出力ＳＡの電位はｎＭＯＳトランジスタ３７のゲートに入力される制御信号ＲＥＳＥＴ２（Ｈ）によりＬに固定されている。なお、ここで用いられる制御信号ＢＧＮＤ、ＰＲＥＣＨＡＲＧＥ、ＲＥＳＥＴ１、およびＲＥＳＥＴ２は図２のタイミング生成回路ＴＧＥＮ１６によって生成される。

時刻Ｔ１において、ＲＥＳＥＴ１およびＲＥＳＥＴ２が低レベルにそれぞれ変化し、電荷蓄積回路２７、およびソースフォロア回路２８はメモリ読み出しに対するスタンバイ状態となる。このときノードＰＬＵＳの電位はｐＭＯＳトランジスタ２５のリークにより時刻Ｔ１以降わずかに上昇する。また、ソースフォロア回路２８の出力ノードＳＡの電位は、ｎＭＮＯＳトランジスタ３６と３７双方のゲートが低レベルとなるため、双方のトランジスタがオフとなり、トランジスタ３６と３７の寸法比に応じて、電源電圧ＶＤＤと接地電圧の中間電位となる。

時刻Ｔ２において、制御信号ＢＧＮＤが高レベルから低レベルに変化し、制御信号ＰＲＥＣＨＡＲＧＥが低レベルから高レベルへ変化し、電位シフト回路２４がスタンバイ状態となる、ビット線ＢＬＥ、および電位シフト回路２４の出力ノードＳＨＩＦＴの電位はフローティング状態となる。また、このときｐＭＯＳトランジスタ２５のドレインに接続されたノードＰＬＵＳの電位は、ｐＭＯＳトランジスタ２５のリークにより時刻Ｔ２以降わずかに上昇する。

時刻Ｔ３において、ワード線ＷＬとプレート線ＰＬの電圧が接地電圧から電源電圧ＶＤＤに変化する。ワード線ＷＬの立ち上がりにより、メモリセルＭＣ２０のアクセストランジスタ５０がオンし、メモリセルＭＣ２０の強誘電体キャパシタ５２に正電圧が掛かる。メモリセルＭＣ２０がデータ“１”を記憶している場合、強誘電体キャパシタ５２に掛かる電圧の極性は、書き込み時と反対のため、分極反転が起こり、大きな反転電荷がビット線に読み出される。メモリセルＭＣ２０がデータ“０”を記憶している場合、強誘電体キャパシタ５２に掛かる電圧の極性は、書き込み時と同じため、分極反転は起こらず、比較的小さな電荷がビット線に読み出される。このときビット線の電圧は上昇しようとする。

ビット線の電圧が僅かに上がると、キャパシタ３０の容量結合により、電位シフト回路２４の出力ノードＳＨＩＦＴの電位は上昇する。このときｐＭＯＳトランジスタ２５のゲート・ソース間電圧（絶対値）は大きくなるため、ｐＭＯＳトランジスタ２５にドレイン電流が発生し、電位シフト回路２４のキャパシタ３０に蓄えられた電荷は、ノードＳＨＩＦＴからノードＰＬＵＳに転送される。したがってノードＳＨＩＦＴの電位上昇は抑えられ、時刻Ｔ４で再びほぼ電源電圧ＶＤＤに保持される。キャパシタ３４はノードＰＬＵＳに転送された電荷を蓄積するため、ノードＰＬＵＳの電圧（読み出し電圧）は上昇する。このように電荷蓄積回路２７のキャパシタ３４は、蓄積電荷に応じて読み出し電圧を生成する読み出し回路として動作する。

時刻Ｔ４以降、例えばマージンを考えて、時刻Ｔ５において、ビット線ＢＬ（ＢＬＥまたはＢＬＯ）に接続されたメモリセルＭＣ２０に対応するノードＰＬＵＳの読み出し電圧は、ソースフォロア回路２８によってノードＳＡに出力され、図２に示したセンスアンプＳＡ１９で差動増幅される。そしてメモリセルＭＣ２０に記憶されていたデータの論理値が読み出される。その後、一般の強誘電体メモリと同様に、読み出し動作により分極反転したメモリセルＭＣ２０の分極状態を元に戻すリストア動作が実施される。

図６は、図２に示したプリセンスアンプＰＳＡ２２の第２の実施例の詳細回路図である。プリセンスアンプＰＳＡ２２は、ビット線初期化用トランジスタ２３、電位シフト回路２４、電荷転送用ｐＭＯＳトランジスタ２５、閾値電圧生成回路２６、電荷蓄積回路２７、ソースフォロア回路２８に加えて、インバータアンプ４０を有している。

この第２の実施例では、図４の第１の実施例に対して、請求項６における反転増幅回路に相当するインバータアンプ４０のみが追加されているため、その構成を説明する。インバータアンプ４０は、ＣＭＯＳインバータ４１（フィードバックインバータ）、ＣＭＯＳインバータ４１の出力端子ＩＯＵＴを入力端子ＩＩＮに接続するスイッチ４２、ＣＭＯＳインバータ４１の入力端子ＩＩＮとビット線ＢＬＥとの間に配置されたキャパシタ４３、ＣＭＯＳインバータ４１の出力端子ＩＯＵＴと電荷転送用トランジスタ２５のゲートとの間に配置されたキャパシタ４４を有している。ＣＭＯＳインバータ４１のｐＭＯＳトランジスタ（図示せず）のソースは、ゲートでパワー制御信号ＰＯＷＸを受けるｐＭＯＳトランジスタ４６を介して電源線ＶＤＤに接続されている。ＣＭＯＳインバータ４１のｎＭＯＳトランジスタ（図示せず）のソースは、ゲートでパワー制御信号ＰＯＷを受けるｎＭＯＳトランジスタ４７を介して接地線に接続されている。パワー制御信号ＰＯＷＸ、ＰＯＷは、読み出し動作を開始するときに、それぞれ低レベルおよび高レベルに変化し、ＣＭＯＳインバータ４１を活性化する。同様に、スイッチ４２は、読み出し動作を開始するときにオフされる。キャパシタ４３、４４は、例えば、強誘電体キャパシタで構成されている。なおスイッチ４２をオン／オフさせる制御信号、パワー制御信号ＰＯＷ、ＰＯＷＸも図２のタイミング生成回路ＴＧＥＮ１６によって生成される。

図７は、プリセンスアンプの第２の実施例における強誘電体メモリの読み出し動作を示している。まず、初期状態において、ｐＭＯＳトランジスタ２５（電荷転送用）のドレインに接続されたノードＰＬＵＳの電位は、ｎＭＯＳトランジスタ３５のゲートに入力される制御信号ＲＥＳＥＴ１（Ｈ）によりＬに固定されている。またｐＭＯＳトランジスタ２５のソースに接続されたノードＳＨＩＦＴの電位は、ｐＭＯＳトランジスタ３１のゲートに入力される制御信号ＰＲＥＣＨＡＲＧＥ（Ｌ）によりＨに固定されている。さらにｐＭＯＳトランジスタ２５のゲートはｐＭＯＳトランジスタ３２とｎＭＯＳトランジスタ３３により電源電圧ＶＤＤ−ＶＴＨＰ（Ｐチャネル閾値）にクランプされている。一方、ビット線ＢＬＥ（またはＢＬＯ）の電位はｎＭＯＳトランジスタ２３のゲートに入力される制御信号ＢＧＮＤ（Ｈ）によりＬに固定されている。ソースフォロア回路２８の出力ＳＡの電位はｎＭＯＳトランジスタ３７のゲートに入力される制御信号ＲＥＳＥＴ２（Ｈ）によりＬに固定されている。

時刻Ｔ１において、ＲＥＳＥＴ１およびＲＥＳＥＴ２が低レベルにそれぞれ変化し、電荷蓄積回路２７、およびソースフォロア回路２８はスタンバイ状態となる。このときノードＰＬＵＳの電位はｐＭＯＳトランジスタ２５のリークにより時刻Ｔ１以降わずかに上昇する。また、ソースフォロア回路２８の出力ノードＳＡの電位は、ｎＭＮＯＳトランジスタ３６と３７双方のゲートが低レベルとなるため、双方のトランジスタがオフとなり、トランジスタ３６と３７の寸法比に応じて、電源電圧ＶＤＤと接地電圧の中間電位となる。一方、パワー制御信号ＰＯＷ、ＰＯＷＸが高レベルおよび低レベルにそれぞれ変化し、フィードバックインバータ４１は活性化される。スイッチ４２がオンしているため、フィードバックインバータ４１の入力電圧ＩＩＮおよび出力電圧ＩＯＵＴは、ともにほぼＶＤＤ／２になる。

時刻Ｔ２において、制御信号ＢＧＮＤが高レベルから低レベルに変化し、制御信号ＰＲＥＣＨＡＲＧＥが低レベルから高レベルに変化し、電位シフト回路２４がスタンバイ状態となる、ビット線ＢＬＥ（またはＢＬＯ）、および電位シフト回路２４の出力ノードＳＨＩＦＴの電位はフローティング状態となる。また、このときｐＭＯＳトランジスタ２５のドレインに接続されたノードＰＬＵＳの電位は、ｐＭＯＳトランジスタ２５のリークにより時刻Ｔ２以降わずかに上昇する。これと同時にスイッチ４２がオフされる。スイッチ４２のオフにより、フィードバックインバータ４１の入力と出力との短絡が解除される。フィードバックインバータ４１の入力の電圧は、ほぼＶＤＤ／２のため、フィードバックインバータ４１は、高いゲインを有する反転アンプとして動作する。以上により、時刻Ｔ３以降、ビット線の電圧が上昇すると、キャパシタ４３の容量結合によりフィードバックインバータ４１の入力電圧ＩＩＮが上昇する。フィードバックインバータ４１は、入力電圧ＩＩＮの変化を増幅し、出力電圧ＩＯＵＴを反対方向に下降させる。キャパシタ４４の容量結合によりノードＶＴＨの電圧は、出力電圧ＩＯＵＴの変化に伴い下降する。

時刻Ｔ３において、ワード線ＷＬとプレート線ＰＬの電圧が接地電圧から電源電圧ＶＤＤに変化する。ワード線ＷＬの立ち上がりにより、メモリセルＭＣ２０のアクセストランジスタ５０がオンし、メモリセルＭＣ２０の強誘電体キャパシタ５２に正電圧が掛かる。メモリセルＭＣ２０がデータ“１”を記憶している場合、強誘電体キャパシタ５２に掛かる電圧の極性は、書き込み時と反対のため、分極反転が起こり、大きな反転電荷がビット線に読み出される。メモリセルＭＣ２０がデータ“０”を記憶している場合、強誘電体キャパシタ５２に掛かる電圧の極性は、書き込み時と同じため、分極反転は起こらず、比較的小さな電荷がビット線に読み出される。このときビット線の電圧は上昇しようとする。

ビット線の電圧が僅かに上がると、キャパシタ３０との容量結合により、電位シフト回路２４の出力ノードＳＨＩＦＴの電位は上昇する。このときｐＭＯＳトランジスタ２５のゲート・ソース間電圧（絶対値）は大きくなるため、ｐＭＯＳトランジスタ２５にドレイン電流が発生し、電位シフト回路２４のキャパシタ３０に蓄えられた電荷は、ノードＳＨＩＦＴからノードＰＬＵＳに転送される。一方、ビット線の電圧が僅かに上がると、キャパシタ４３との容量結合により、フィードバックインバータ４１の入力電圧ＩＩＮは上昇する。フィードバックインバータ４１の反転増幅作用およびキャパシタ４４の容量結合によりノードＶＴＨの電圧は下がり、ｐＭＯＳトランジスタ２５のゲート・ソース間電圧（絶対値）はさらに大きくなるため、フィードバックインバータ４１は、電荷転送用トランジスタ２５の電荷転送能力を調整する制御回路として動作する。

この電荷転送能力は、例えば２つのキャパシタ４３、４４の容量を変化させることによって制御されるが、キャパシタ４４の容量を大きくする場合にはインバータアンプ４０の負荷が大きくなるため、インバータアンプを構成するトランジスタの、例えばゲート幅を大きくすることが必要となる。

結局ノードＳＨＩＦＴの電位上昇は抑えられ、時刻Ｔ４で再びほぼ電源電圧ＶＤＤに保持される。キャパシタ３４はノードＰＬＵＳに転送された電荷を蓄積するため、ノードＰＬＵＳの電圧（読み出し電圧）は上昇する。このように電荷蓄積回路２７のキャパシタ３４は、蓄積電荷に応じて読み出し電圧を生成する読み出し回路として動作する。

時刻Ｔ５において、ビット線ＢＬ（ＢＬＥまたはＢＬＯ）に接続されたメモリセルＭＣ２０に対応するノードＰＬＵＳの読み出し電圧は、ソースフォロア回路２８でノードＳＡに出力され、図２に示したセンスアンプＳＡ１９で差動増幅される。そしてメモリセルＭＣに記憶されていたデータの論理値が読み出される。その後、一般の強誘電体メモリと同様に、読み出し動作により分極反転したメモリセルＭＣの分極状態を元に戻すリストア動作が実施される。

ビット線ＧＮＤセンス方式では、読み出し動作のとき、ビット線のわずかな上昇により、電荷転送用のｐＭＯＳトランジスタ２５のゲート・ソース間に電位差が発生する。これによりｐＭＯＳトランジスタ２５のゲートを開いてドレイン電流を発生させ、電荷を電荷蓄積回路２７へ転送して、ビット線の電位は再びＧＮＤへ戻るという動作を行う。これを実現するために、図８の従来例では閾値電圧生成回路１０５（初期化回路）、負電圧生成回路１０６（電荷蓄積回路、初期化回路）、およびレベルシフト回路１０７が必要であったが、本発明ではこれらの回路が不要となるか、その構成が簡単になる。

本発明であらたに必要となる電位シフト回路２４、ソースフォロア回路２８、および構成変化後の閾値電圧生成回路２６、電荷蓄積回路（初期化回路）２７の面積は小さく、センスアンプ面積の縮小を図ることができる。また初期化回路および制御信号の個数も少なく、アクセスタイムの高速化を図ることが可能となる。

本発明の半導体記憶装置の内部のプリセンスアンプの原理構成ブロック図である。 本発明における半導体記憶装置の基本構成ブロック図である。 メモリセルの構成を示す回路図である。 プリセンスアンプの第１の実施例の構成回路図である。 図４のプリセンスアンプの動作例のタイムチャートである。 プリセンスアンプの第２の実施例の構成回路図である。 図６のプリセンスアンプの動作例のタイムチャートである。 ビット線ＧＮＤセンス方式の従来例の構成回路図である。 図８のプリセンスアンプの従来例の動作タイムチャートである。

符号の説明

１、２０ メモリセル
２、２２ プリセンスアンプ
３、１９ センスアンプ
４、２４ 電位シフト回路
５ 電荷転送回路
６、２７ 電荷蓄積回路
７ ビット線初期化回路
１０ メモリコア
１１ データ出力バッファ
１２ アドレスバッファ
１３ コマンドバッファ
１４ ロウデコーダ
１５ コラムデコーダ
１６ タイミング生成回路
１７ ワードドライバ
１８ プレートドライバ
２１ メモリセルアレー
２６ 閾値電圧生成回路
２８ ソースフォロア回路
４０ インバータアンプ

Claims (10)

1. プレート線とビット線とに接続されるメモリセルと、
   該ビット線に接続され、該プレート線への電圧印加に伴うビット線の電圧変化に対応して一時的に出力電圧が変化し、その後プレート線への電圧印加以前の電圧を出力する電位シフト回路とを備えることを特徴とする半導体記憶装置。
2. 前記電位シフト回路に接続され、前記ビット線の電圧変化に対応する該電位シフト回路の一時的な出力電圧の変化に対応して、前記ビット線に流れる電荷を転送する電荷転送回路をさらに備えることを特徴とする請求項１記載の半導体記憶装置。
3. 前記電荷転送回路に接続され、該電荷転送回路から転送される電荷を蓄積して、前記メモリセルからの読み出し電圧を生成する電荷蓄積回路をさらに備えることを特徴とする請求項２記載の半導体記憶装置。
4. 前記電荷蓄積回路によって生成される前記読み出し電圧の入力に対応して、前記メモリセルに保持されていたデータの論理値を判定するセンスアンプをさらに備えることを特徴とする請求項３記載の半導体記憶装置。
5. 前記ビット線に接続され、該ビット線に接続されているメモリセルからのデータ読み出しの前に、該ビット線の電位を初期化するビット線初期化回路をさらに備えることを特徴とする請求項１記載の半導体記憶装置。
6. 前記ビット線に接続され、該ビット線の電圧変化に対応して、前記電荷転送回路の転送能力を制御する反転増幅回路をさらに備えることを特徴とする請求項２記載の半導体記憶装置。
7. 前記電荷転送回路に接続され、該電荷転送回路から転送される電荷を蓄積して、前記メモリセルからの読み出し電圧を生成する電荷蓄積回路をさらに備えることを特徴とする請求項６記載の半導体記憶装置。
8. 前記電荷蓄積回路によって生成される前記読み出し電圧の入力に対応して、前記メモリセルに保持されていたデータの論理値を判定するセンスアンプをさらに備えることを特徴とする請求項７記載の半導体記憶装置。
9. 前記ビット線に接続され、該ビット線に接続されているメモリセルからのデータ読み出しの前に、該ビット線の電位を初期化するビット線初期化回路をさらに備えることを特徴とする請求項６記載の半導体記憶装置。
10. プレート線とビット線とに接続されるメモリセルからのデータ読み出し方法であって、
    該ビット線に接続された電位シフト回路が、プレート線への電圧印加に伴うビット線の電圧変化に対応して一時的に変化する電圧を出力し、
    該電位シフト回路に接続された電荷転送回路がビット線に流れる電荷を転送し、
    該電荷転送回路に接続された電荷蓄積回路が、該転送された電荷を蓄積してメモリセルからの読み出し電圧を生成することを特徴とするデータ読み出し方法。

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