JP3802952B2 - 半導体メモリ装置のデータセンシング回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置のデータセンシング回路に係り、特に低電源電圧で動作する高集積半導体メモリ装置のメモリセルに貯蔵されたデータを効率よくセンシングするデータセンシング回路に関する。
【０００２】
【従来の技術】
半導体メモリ装置の高集積化に伴い、用いられる電源電圧も低くなりつつある。高集積半導体メモリ装置では、ＭＯＳトランジスタの小型化により、ＭＯＳトランジスタのゲート酸化膜の厚さが薄くなり、かつ、配線幅も狭まる。このように、チップ内の極小型化するＭＯＳトランジスタを正常的に動作させるためには、チップの動作電圧である電源電圧は低くならなければならない。例えば、２５６Ｍｂ級のダイナミックＲＡＭにおいては、チップの外部から約３．３Ｖレベルで印加される外部電源電圧Ｖｃｃがチップの内部電源電圧発生回路で約１．５Ｖのレベルの内部電源電圧に立下がり、この内部電源電圧はチップの電源電圧として用いられる。
【０００３】
前記のようにチップの動作電圧が低くなり、ＭＯＳトランジスタの寸法が小さくなると、センスアンプの電流駆動能力が劣化するので、メモリセルからのデータ読出し及びメモリセルへのデータ書込み動作を高速で具現することが困難である。かつ、チップの動作電圧が低くなると、周知のように読出し動作によりメモリセルから放電された電荷量を復元させるためのリフレッシュまたは復元に必要とされる充電電圧のレベルの不安定化を引き起こす。したがって、半導体メモリ装置のセンスアンプの電流駆動能力が良好でなければ、メモリセルからのデータ読出し及びメモリセルへのデータ書込みを良好に行えない。
【０００４】
【発明が解決しようとする課題】
したがって、本発明の目的は低電源電圧の動作電圧でもセンスアンプの電流駆動能力を向上させた半導体メモリ装置のデータセンシング回路を提供するにある。
【０００５】
【課題を解決するための手段】
前記目的を達成するために本発明による半導体メモリ装置のデータセンシング回路は、ビットライン対と、センシングビットライン対と、ビットライン分離クロックが第１電圧レベルを有するとき、前記ビットライン対と前記センシングビットライン対とを連結するスイッチング手段と、前記ビットライン対のうち少なくとも一つに接続され、該当ワードラインが活性化されると、貯蔵されたデータの電荷を前記ビットライン対と共有する多数のメモリセルと、前記センシングビットライン対の各々に接続され、前記ビットライン分離クロックが第２電圧レベルを有するときに活性化される昇圧制御クロックに応答して前記センシングビットライン対をそれぞれ所定のレベルの電位に昇圧する昇圧手段と、前記センシングビットライン対の間に接続され、センスアンプ制御信号に応答して前記昇圧されたセンシングビットライン対の電位差を感知・増幅し、これを復元電圧として前記ビットライン対に伝送するセンスアンプ手段とを含む半導体メモリ装置のデータセンシング回路において、前記スイッチング手段の前記ビットライン分離クロックは所定の制御回路により発生し、前記制御回路は、前記昇圧電圧を電源電圧として所定の第１，第２及び第３制御信号を入力として論理演算を行う論理手段と、前記論理手段の出力に応答して電源電圧を前記ビットライン分離クロックの前記第１電圧レベルとして出力する第１プルアップ手段と、前記第３制御信号に応答して前記電源電圧より高い昇圧電圧を前記ビットライン分離クロックの前記第３電圧レベルとして出力する第２プルアップ手段と、前記論理手段の出力及び前記第３制御信号に応答して接地電圧を前記ビットライン分離クロックの第２電圧レベルとして出力するプルダウン手段とを含むことを特徴とする。
【０００６】
また、本発明は、センシングビットライン対と、ビットライン対のうち少なくとも一つのビットラインに接続され、該当ワードラインが活性化されるときに貯蔵されたデータの電荷を前記ビットライン対と共有する多数のメモリセルに接続された第１，第２ビットライン対と、前記第１ビットライン対と前記センシングビットライン対との間に接続され、第１ビットライン分離クロックが第１電圧レベルを有するとき、前記第１ビットライン対と前記センシングビットライン対とを連結する第１スイッチング手段と、前記第２ビットライン対と前記センシングビットライン対との間に接続され、第２ビットライン分離クロックが第１電圧レベルを有するとき、前記第２ビットライン対と前記センシングビットライン対とを連結する第２スイッチング手段と、前記センシングビットライン対にそれぞれ接続され、前記第１，第２ビットライン分離クロックが第２電圧のレベルを有するときに活性化される昇圧制御クロックに応答して前記センシングビットライン対をそれぞれ所定のレベルの電位に昇圧する昇圧手段と、前記センシングビットライン対の間に接続され、センスアンプ制御信号に応答して前記昇圧されたセンシングビットライン対の電位差を感知・増幅し、これを復元電圧として前記ビットライン対に伝送するセンスアンプ手段とを含む半導体メモリ装置のデータセンシング回路において、前記第１，第２ビットライン分離クロックはそれぞれ前記第１，第２スイッチング手段の制御回路により発生し、前記各制御回路は、前記昇圧電圧を電源電圧として第１、第２及び第３制御信号を入力として論理演算を行う論理手段と、前記論理手段の出力に応答して電源電圧を前記ビットライン分離クロックの前記第１電圧レベルとして出力する第１プルアップ手段と、前記第３制御信号に応答して前記電源電圧より高い昇圧電圧を前記ビットライン分離クロックの前記第３電圧レベルとして出力する第２プルアップ手段と、前記論理手段の出力及び前記第３制御信号に応答して接地電圧を前記ビットライン分離クロックの第２電圧レベルとして出力するプルダウン手段とを含むことを特徴とする。
【０００９】
【発明の実施の形態】
以下、添付した図面に基づき発明の実施の形態を詳細に説明する。
【００１０】
図１は従来の半導体メモリ装置のデータセンシング回路を示す詳細回路図であり、これは隣接するビットライン対ＢＬｉ，ＢＬＢｉと、ＢＬｊ，ＢＬＢｊ（ここで、ＢＬＢｉとＢＬＢｊのｉ，ｊは自然数であり、末端の“Ｂ”はＢＡＲであり、ＢＬＢｉとＢＬＢｊはＢＬｉとＢＬｊの相補的な信号である）とにそれぞれ接続されたメモリセルアレイ５０，６２が一つのセンスアンプ５６を共有するように構成された例を示している。
【００１１】
図１を参照すると、相異なるワードラインＷＬｉ、ＷＬｉ＋１、ＷＬｊ及びＷＬｊ＋１の活性化によって所定のレベルのデータをアクセスする多数のメモリセル１２を含むメモリセルアレイ５０，６２がビットライン対ＢＬｉ、ＢＬＢｉ、ＢＬｊ及びＢＬＢｊにそれぞれ接続されている。前記メモリセル１２は、一つのＮＭＯＳトランジスタ１０とストレージキャパシタ８とから構成され、前記ＮＭＯＳトランジスタ１０のゲートに接続された該当ワードラインが“ハイ”に活性化されるとき、該当ビットライン対の電位状態によるデータ“１”あるいは“０”を貯蔵する。
【００１２】
かつ、前記ビットラインＢＬｉとＢＬＢｉとの間には等化回路５２が接続され、前記等化回路５２は、前記ヒットライン対ＢＬｉ，ＢＬＢｉのそれぞれにソースが接続され、ドレインがビットラインプリチャージ電圧ＶＢＬの入力されるＮＭＯＳトランジスタ１６，１８と、前記ビットライン対ＢＬｉとＢＬＢｉとの間に接続されたＮＭＯＳトランジスタ２０とから構成される。かつ、前記ＮＭＯＳトランジスタ１６，１８，２０のゲートは等化信号φＥＱｉに接続される。前記のように構成された等化回路５２は、ＮＭＯＳトランジスタ１６，１８，２０のそれぞれのゲートに“ハイ”状態の等化信号φＥＱｉの入力時に前記ビットライン対ＢＬｉ，ＢＬＢｉをプリチャージ及び等化する。そして、前記他のビットラインＢＬｊとＢＬＢｊとの間にも前記等化回路５２と同じ構成を有し、他の等化信号φＥＱｉの入力により動作する等化回路６０が接続されている。
【００１３】
センスアンプ５６が接続されているセンシングビットライン対ＳＢＬ，ＳＢＬＢと前記ビットライン対ＢＬｉ，ＢＬＢｉとの間にはビットライン分離ゲート５４が接続され、前記センシングビットライン対ＳＢＬ，ＳＢＬＢと他のビットライン対ＢＬｊ，ＢＬＢｊとの間には分離ゲート５８が接続されている。前記ビットライン分離ゲート５４，５８のそれぞれは一対のＮＭＯＳトランジスタ２２，２４より構成される。前記ビットライン分離ゲート５４，５８内のＮＭＯＳトランジスタ２２，２４は論理“ハイ”状態のビットライン分離クロックφＩＯＳｉ，φＩＯＳｊの入力によりそれぞれ“ターンオン”されることにより、ビットライン対ＢＬｉ，ＢＬＢｉとＢＬｊ，ＢＬＢｊが前記センシングビットライン対ＳＢＬ，ＳＢＬＢにそれぞれ選択的に接続される。この際、前記ビットライン分離クロックφＩＯＳｉ，φＩＯＳｊは同時に“ハイ”状態にならない。
【００１４】
前記センシングビットライン対ＳＢＬとＳＢＬＢとの間に接続されたセンスアンプ５６は、ＮＭＯＳトランジスタ２６，２８より構成されたＮ型のセンスアンプとＰＭＯＳトランジスタ３２，３４より構成されたＰ型のセンスアンプとを含む。前記Ｎ型のセンスアンプ内のＮＭＯＳトランジスタ２６，２８のソースの共通接続ノードＬＡＢは、論理“ハイ”のＮ型のセンスアンプ制御信号ＬＡＮＧの入力により駆動されるＮＭＯＳトランジスタ３０のドレインに接続されており、前記ＮＭＯＳトランジスタ３０のソースは接地電圧ＶＳＳに接続されている。そして、Ｐ型のセンスアンプ内のＰＭＯＳトランジスタ３２，３４のソースの共通接続ノードＬＡは、論理“ロー”状態のＰ型のセンスアンプ制御信号ＬＡＰＧの入力により駆動されるＰＭＯＳトランジスタ３６のドレインに接続されており、前記ＰＭＯＳトランジスタ３６のソースは電源電圧ＶＣＣに接続されている。
【００１５】
前記Ｎ型のセンスアンプは、ＮＭＯＳトランジスタ３０の駆動によりノードＬＡＢに接地電圧ＶＳＳが供給されるときに動作して前記センシングビットライン対ＳＢＬ，ＳＢＬＢの電位を感知・増幅する。この際、レベルの低い一つのセンシングビットラインの電位を接地レベルにプルダウンしてセンシングビットラインＳＢＬとＳＢＬＢとのレベル差を増幅する。そして、Ｐ型のセンスアンプはＰ型のセンスアンプ制御信号ＬＡＰＧの入力によりＰＭＯＳトランジスタ３６が駆動されてノードＬＡの電圧レベルが電源電圧ＶＣＣのレベルに遷移されるとき、センシングビットライン対ＳＢＬ，ＳＢＬＢの電位を感知・増幅すると共に、前記センシングビットライン対ＳＢＬ，ＳＢＬＢに復元電圧を印加する。前記センスアンプ５６により感知・増幅されたセンシングビットライン対ＳＢＬ，ＳＢＬＢの電位はコラム選択ゲート３１，３５を介して入出力ライン対ＩＯ，ＩＯＢに伝送される。前記コラム選択ゲート３１，３５はコラムアドレス信号をデコーディングするコラムデコーダの出力、つまり、コラム選択線ＣＳＬの活性化により“ターンオン”される。
【００１６】
図２は図１の動作を簡略に説明するための動作タイミング図である。
【００１７】
まず、図２を参照して図１の動作を述べると次のとおりである。
【００１８】
図２のように等化信号φＥＱｉ，φＥＱｊが“ハイ”状態で入力されると、等化回路５２，６０は各々のビットライン対ＢＬｉ，ＢＬＢｉとＢＬｊ，ＢＬＢｊの電位をヒットラインプリチャージ電圧ＶＢＬのレベルにプリチャージすると共に、同一なレベルに等化する。このような状態において、ビットライン対ＢＬｉ，ＢＬＢｉに接続されたメモリセルアレイ５０内のメモリセル１２に貯蔵されたデータを読出すために等化信号φＥＱｉを“ロー”に遷移させると、等化回路５２はディスエーブル（ｄｉｓａｂｌｅ）される。すなわち、プリチャージ及び等化動作が止まる。このような状態でビットライン分離クロックφＩＳＯｉとφＩＳＯｊが図２のように“ハイ”及び“ロー”に遷移されると、ビットライン分離ゲート５４内のＮＭＯＳトランジスタ２２，２４は“ターンオン”され、これにより、ビットライン対ＢＬｉ，ＢＬＢｉとセンシングビットライン対ＳＢＬ，ＳＢＬＢとが接続される。
【００１９】
前記のような状態でワードラインＷＬｉが図２のように“ハイ”状態に活性化されると、メモリセル１２内のＮＭＯＳトランジスタ１０が“ターンオン”される。前記ＮＭＯＳトランジスタ１０が“ターンオン”されると、ストレージキャパシタ８に貯蔵されたデータの電位が直ちにビットラインＢＬｉに伝えられることにより、前記ビットライン対ＢＬｉ，ＢＬＢｉの電位は図２のように導出される。
【００２０】
前記のようなビットライン対ＢＬｉ，ＢＬＢｉの電位か導出された状態において、Ｎ型のセンスアンプ制御信号ＬＡＮＧとＰ型のセンスアンプ制御信号ＬＡＰＧが図２のように“ハイ”と“ロー”に遷移されると、ＮＭＯＳトランジスタ３０とＰＭＯＳトランジスタ３６はそれぞれ“ターンオン”される。この際、ノードＬＡＢは接地電圧Ｖｓｓのレベルにドライブされ、ノードＬＡは電源電圧Ｖｃｃのレベルにドライブされる。したがって、前記Ｎ型のセンスアンプとＰ型のセンスアンプより構成されたセンスアンプ５６は、ビットライン分離ゲート５４内のＮＭＯＳトランジスタ２２，２４を介してセンシングビットライン対ＳＢＬ，ＳＢＬＢに導出されたビットライン対ＢＬｉ，ＢＬＢｉの電位を、図２のように感知・増幅する。図２のように感知・増幅されたビットライン対ＢＬｉ，ＢＬＢｉの電位はコラム選択ラインＣＳＬの活性化に応答して“ターンオン”されるコラム選択ゲート３１，３５を介して入出力ライン対ＩＯ，ＩＯＢに伝送される。このように動作するセンスアンプ５６の電流駆動能力は上述したように半導体メモリ装置の動作速度、半導体メモリ装置の動作電源電圧に極めて密接に関係する。前記センスアンプ５６内のＮ型のセンスアンプの電流駆動能力は、半導体メモリ装置の動作時、ＮＭＯＳトランジスタ２６，２８のトランスコンダクタンスＧｍにより下記の式１のように決められる。
【００２１】
【数１】
前記式１におけるＷ及びＬはＮＭＯＳトランジスタの幅及び長さであり、Ｃoxはゲート酸化膜によるキャパシタンス、μnは電子の移動度、Ｖｃｃは電源電圧、ＶTHNはＮＭＯＳトランジスタのスレショルド電圧である。
【００２２】
したがって、半導体メモリ装置の動作電源電圧Ｖｃｃが１．５Ｖ、ＮＭＯＳトランジスタ２２，２４のスレショルド電圧ＶTHNが約０．６５Ｖの場合、ＮＭＯＳトランジスタ２２，２４のトランスコンダクタンスＧｍは、電源電圧Ｖｃｃが３．３Ｖである場合の約１／１０に過ぎないため、メモリセルに充分な復元電圧を供給できない問題が発生する。かつ、ビットラインプリチャージ電圧ＶＢＬ（ＶＢＬ＝１／２・Ｖｃｃ）がほぼセンスアンプ内のＭＯＳトランジスタのスレショルド電圧ＶTHNであるとき、前記センスアンプ５６が動作しない問題が発生する。したがって、図１のような構造の半導体メモリ装置においては、低電圧動作が制限される問題が生ずる。
【００２３】
このようなセンスアンプの電流駆動能力の問題を解決するための技術が日本国の“大石司”等により提案された。前記“大石司”等により提案された技術は米国で１９９４年４月に発行された“ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ ＳＴＡＴＥ ＣＩＲＣＵＩＴ ＶＯＬ ２９， ＮＯ ４．”のページ４１２〜４２０にかけて詳細に記載されている。ここでは、半導体の基板上においてセンスアンプのウェルを周辺回路のウェルとは相違するように作り出し、半導体メモリ装置の動作時に前記センスアンプのウェルバイアスを周辺回路のウェルバイアスより高としてボディー効果を低減することにより、センスアンプのＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのスレショルド電圧を立下げてセンスアンプの電流駆動能力を向上させる技術が開示されている。
【００２４】
しかしながら、前記“大石司”等により提示された従来の方法は、センスアンプの位置する半導体基板のウェルを周辺回路のウェルとは相違するように作り出さなければならないので、チップの面積が増える問題を引き起こす。かつ、Ｐ型のセンスアンプとＮ型のセンスアンプを構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタのスレショルド電圧を工程上において正確に制御すべきであり、これにより、チップの収率を高めることがごく困難である問題がある。
【００２５】
したがって、本発明ではウェルバイアスを用いず、従来の半導体メモリ装置のデータセンシング回路を改良して低電源電圧の動作電圧でもセンスアンプの電流駆動能力を向上させようとする。
【００２６】
以下、添付した図３及び図６を参照して本発明による望ましい実施例を詳細に説明する。本発明の実施例に関する図面において、上述した図面上の構成要素と実質的に同一な機能を行う構成要素には上述した図面上の参照符号及び参照番号を同じく付ける。
【００２７】
図３は発明による半導体メモリ装置のデータセンシング回路を示す詳細回路図である。
【００２８】
図３を参照すると、第１センシングビットラインＳＢＬと第２センシングビットラインＳＢＬＢのそれぞれに一側のノードが接続され、他側のノードに入力される昇圧制御クロックφＢＳに応答して前記センシングビットライン対ＳＢＬ，ＳＢＬＢの電位を昇圧する昇圧用キャパシタ対Ｃが、図１の従来技術の回路にさらに接続されている。
【００２９】
図４は図３の動作を説明するための動作タイミング図である。
【００３０】
まず、図４の動作タイミング図を参照して図３の動作を詳細に説明するために、ここではメモリセルアレイ５０のメモリセル１２内のストレージキャパシタ８に貯蔵されたデータをセンシングする例を説明する。
【００３１】
図４に示したように、等化信号φＥＱｉとφＥＱｊが“ハイ”状態として入力されると、等化回路５２，６２の動作によりビットライン対ＢＬｉ，ＢＬＢｉとＢＬｊ，ＢＬＢｊの各ビットラインは、電源電圧の１／２（ＶＢＬ＝（１／２）・Ｖｃｃ）に設定されたビットラインプリチャージ電圧ＶＢＬの電圧でプリチャージされて同一なレベルに等化される。この際、ビットライン分離クロックφＩＳＯｉとφＩＳＯｊが図４のように初期に“ハイ”状態として入力されると、前記ビットライン対ＢＬｉ，ＢＬＢｉとＢＬｉ，ＢＬＢｊのビットラインプリチャージ電圧ＶＢＬがビットライン分離ゲート５４，５８内のＮＭＯＳトランジスタ２２，２４のチャンネルを介してセンシングビットライン対ＳＢＬ，ＳＢＬＢに伝えられる。したがって、前記センシングビットライン対ＳＢＬ，ＳＢＬＢもそれぞれのビットライン対ＢＬｉ，ＢＬＢｉとＢＬｊ，ＢＬＢｊと同一な電圧レベルでプリチャージされて等化される。
【００３２】
このような状態において、上述したようにメモリセルアレイ５０内のワードラインＷＬｉに接続されたメモリセル１２のデータをアクセスするための制御信号が半導体メモリ装置の外部から入力されると、ビットライン分離クロックφＩＳＯｊが図４のように“ロー”のレベルに遷移された後、等化信号φＥＱｉが図４のように“ロー”に遷移される。このような動作によりビットライン対ＢＬｊ，ＢＬＢｊは前記センシングヒットライン対ＳＢＬ，ＳＢＬＢから分離され、ビットライン対ＢＬｊ，ＢＬＢｊは浮遊状態に遷移される。
【００３３】
ワードラインＷＬｉが図４のように“ハイ”に遷移されて活性化されると、メモリセル１２内のＮＭＯＳトランジスタ１０が“ターンオン”される。前記ＮＭＯＳトランジスタ１０が“ターンオン”されると、ストレージキャパシタ８に貯蔵されたデータの電位がビットラインＢＬｉに伝えられることにより、前記ビットライン対ＢＬｉ，ＢＬＢｉとセンシングビットライン対ＳＢＬ，ＳＢＬＢの寄生キャパシタンスとの電荷分配が行われて、図４のようにビットライン対ＢＬｉ，ＢＬＢｉとセンシングビットライン対ＳＢＬ，ＳＢＬＢの電位差が導出される。この際、ワードラインＷＬｉが“ハイ”状態に活性化されると、ワードラインＷＬｉとＢＬｉとの結合キャパシタンス、すなわち、ＮＭＯＳトランジスタ１０のゲートとドレインとのオーバーラップキャパシタンスがワードラインＷＬｉと相補ビットラインＢＬＢｉとの結合キャパシタンスより大きいので、ビットラインＢＬｉ側が相補ビットラインＢＬＢｉより雑音を少なく受ける。このようなビットラインの雑音はセンシングビットライン対ＳＢＬ，ＳＢＬＢにそれぞれ接続されたキャパシタＣにより雑音の影響ほど補償される。
【００３４】
前記のような状態において、本発明によるビットライン分離クロックφＩＳＯｉは、図４のように“ロー”状態に遷移され、これに同期して昇圧制御クロックφＢＳが“ハイ”状態に遷移される。このように前記ビットライン分離クロックφＩＳＯｉを“ロー”に遷移させることは、センシングビットラインＳＢＬとＳＢＬＢに導出された各電位を容易に昇圧するためである。前記ビットライン分離クロックφＩＳＯｉが“ロー”になると、ビットライン分離ゲート５４内のＮＭＯＳトランジスタ２２，２４が“ターンオフ”されてビットライン対ＢＬｉ，ＢＬＢｉとセンシングビットライン対ＳＢＬ，ＳＢＬＢとの連結が分離される。
【００３５】
一方、前記センシングビットライン対ＳＢＬ，ＳＢＬＢの各々に一側の入力ノードが接続されたキャパシタＣの他側の入力ノードに入力され、前記図４のように“ハイ”状態に遷移される昇圧制御クロックφＢＳに応答して前記センシングビットラインＳＢＬ及びＳＢＬＢの電圧を図４のように昇圧する。前記センシングビットラインＳＢＬ及びＳＢＬＢの各昇圧電圧をＳＢＶとすると、これは下記の式２のようになる。
【００３６】
【数２】
但し、前記式２のＣBLはビットラインＢＬｉ、ＢＬＢｉの寄生キャパシタンスであり、Ｃは各ビットラインＢＬｉ、ＢＬＢｉに接続されたキャパシタである。
前記のようにセンシングビットライン対ＳＢＬ，ＳＢＬＢの導出電位を式２のように昇圧した状態でセンスアンプ５６を動作させることにより、前記センスアンプ５６のトランスコンダクタンスＧｍの増加比をＧｍｉとすると、これは下記の式３のように向上される。すなわち、センスアンプ５６の電流駆動能力が良好になる。
【００３７】
【数３】
前記式３において、ＣBLはビットラインＢＬｉ，ＢＬＢｉの寄生キャパシタンスであり、Ｃは各ビットラインＢＬｉ，ＢＬＢｉに接続されたキャパシタであり、Ｖｃｃは電源電圧、ＶTHNはＮＭＯＳトランジスタのスレショルド電圧である。
【００３８】
この際、前記センシングビットライン対ＳＢＬ，ＳＢＬＢの昇圧電圧はセンスアンプ５６内のＮ型のセンスアンプを構成するＮＭＯＳトランジスタ２６，２８のスレショルド電圧ＶTHNより低い。上述したように、センシングビットライン対ＳＢＬ，ＳＢＬＢの電位が昇圧された状態で、Ｎ型のセンスアンプ制御信号ＬＡＮＧとＰ型のセンスアンプ制御信号ＬＡＰＧがそれぞれ“ハイ”と“ロー”に遷移されると、Ｎ型のセンスアンプのノードＬＡＢとＰ型のセンスアンプのノードＬＡへはそれぞれ接地電圧ＶＳＳと電源電圧ＶＣＣが供給される。したがって、前記センスアンプ５６は、図４のように昇圧されたセンシングビットラインＳＢＬ，ＳＢＬＢの電位差を図４のように充分に導出する。
【００３９】
このように、センシングビットライン対ＳＢＬ，ＳＢＬＢの電位差が充分に導出された後、ビットライン分離クロックφＩＳＯｉは電源電圧Ｖｃｃより高い昇圧電圧Ｖｐｐのレベルを有する“ハイ”信号に遷移される。この際、ビットライン分離ゲート５４内のＮＭＯＳトランジスタ２２，２４は前記昇圧電圧Ｖｐｐのレベルに上昇されたビットライン分離クロックφＩＳＯｉの入力にそれぞれ応答して“ターンオン”されることにより、電源電圧Ｖｃｃのレベルに充分に導出されたセンシングビットライン対ＳＢＬ，ＳＢＬＢの電圧の大部分がビットライン対ＢＬｉ，ＢＬＢｉに伝えられる。したがって、本発明は、ビットライン対ＢＬｉ，ＢＬＢｉからセンシングビットライン対ＳＢＬ，ＳＢＬＢを分離した状態で、上述した式２のようにセンシングビットラインＳＢＬ，ＳＢＬＢの電圧を昇圧させた後、センスアンプ５６を動作させることにより、センスアンプ５６のトランスコンダクタンスを式３のように増やして電流駆動能力を向上させることができる。
【００４０】
例えば、半導体メモリ装置の動作電源電圧ＶＣＣが１．５Ｖ、センスアンプ５６内のＮＭＯＳトランジスタのスレショルド電圧ＶTHNが０．６５Ｖであるとき、本発明によるセンスアンプのトランスコンダクタンスＧｍの増加比Ｇｍｉを前記式３に基づいて計算すると、下記の式４のように約４倍程度に増える。
【００４１】
【数４】
但し、前記式４はビットライン寄生キャパシタンスＣBLをキャパシタＣの１／４値に仮定して計算してものである。Ｃは各ビットラインＢＬｉ，ＢＬＢｉに接続されたキャパシタである。
【００４２】
かつ、本発明においては、センシングビットライン対ＳＢＬ，ＳＢＬＢの電圧をセンスアンプ５６が動作する前に所定のレベルの電圧に昇圧することにより、ビットラインプリチャージＶＢＬ（ＶＢＬ＝１／２・Ｖｃｃ）≒ＶTHNの場合にも前記センスアンプ５６は正常的に動作する。
【００４３】
したがって、図３のような構成を有する回路は、センシングビットライン対ＳＢＬ，ＳＢＬＢにそれぞれ昇圧用キャパシタＣを接続し、これを適当な時期に制御してセンシングビットライン対ＳＢＬ，ＳＢＬＢの電圧を昇圧し、ワードラインとビットラインとのアンバランスを補償することにより、センスアンプの電流駆動能力を向上させ得る。
【００４４】
前記実施例の動作の説明においては、ビットラインＢＬｉに接続されたメモリセルをアクセスする場合を説明したが、相補ビットラインＢＬＢｉに接続されたメモリセルをアクセスする場合も同じく動作する。
【００４５】
図５は本発明によるビットライン分離ゲート制御回路の回路図であり、ここには、図３のビットライン分離制御クロックφＩＳＯｉ，φＩＳＯｊを発生する構成が示されている。この回路の構成を用いてビットライン分離制御クロックφＩＳＯｉ及びφＩＳＯｊをそれぞれ発生させるためには、二つの回路を必要とする。図５における括弧内の符号は他の回路があるとき、該当構成素子に入力及び出力される信号の状態を定義する。
【００４６】
図６は図５の構成による動作タイミング図である。
【００４７】
図６のタイミング図を参照して図５の動作を説明する。下記ではビットライン分離クロックφＩＳＯｉを活性化させ、φＩＳＯｊをディスエーブルさせる場合の一例を説明する。
【００４８】
ブロック選択信号φＢＬＳｊｄｂが“ハイ”に入力される状態において、ブロック選択信号φＢＬＳｊｂが図６のように“ロー”に遷移されると、ビットライン分離クロックφＩＳＯｊがビットライン分離クロックφＩＳＯ i より先にディスエーブルされる。前記のような状態において、ブロック選択信号φＢＬＳｉｂｐが“ロー”に遷移されると、ＮＡＮＤゲートの出力ノードのレベルが昇圧電圧ＶＰＰのレベルに遷移される。したがって、電源電圧ＶＣＣと接地との間に各チャンネルが直列に接続されたＰＭＯＳトランジスタＭＰ１及び、ＮＭＯＳトランジスタＭＮ１，ＭＮ２はそれぞれ“ターンオフ、ターンオン、ターンオン”されて、電源電圧ＶＣＣのレベルに保持された前記ビットライン分離クロックφＩＳＯｉは、図６のように“ロー”のレベルに遷移される。このような状態で、ブロック選択信号φＢＬＳｉｄｂが図６のように“ロー”になると、ＰＭＯＳトランジスタＭＰ１，ＭＰ２はそれぞれ“ターンオン”，“ターンオフ”されてビットライン分離クロックφＩＳＯｉが昇圧電圧ＶＰＰのレベルに出力される。
【００４９】
前記のように動作するビットライン分離ゲートの制御回路はブロック選択信号の入力状態により、図６に示したように電源電圧ＶＣＣレベルの信号、接地電圧ＶＳＳレベルの信号及び昇圧電圧ＶＰＰレベルの信号を選択的に発生して図３に示したビットライン分離ゲート５４，５８を駆動する。
【００５０】
【発明の効果】
上述したように、本発明は、センシングビットラインに電荷分配された電圧を昇圧した後、感知・増幅することにより、ごく低いレベルの動作電源電圧により動作するセンスアンプの電流駆動能力を向上させることができる。かつ、ビットラインとワードラインとのキャパシタンスの差によるアンバランスを補償することにより、雑音からの影響を低減する。
【図面の簡単な説明】
【図１】 半導体メモリ装置における従来のデータセンシング回路を示す詳細回路図である。
【図２】 図１の従来のデータセンシング回路のセンシング動作タイミング図である。
【図３】 半導体メモリ装置における本発明によるデータセンシング回路を示す詳細回路図である。
【図４】 図３の本発明によるデータセンシング回路のセンシング動作タイミング図である。
【図５】 本発明によるビットライン分離ゲート制御回路を示す回路図である。
【図６】 図５の本発明によるビットライン分離ゲート制御回路の動作タイミング図である。
【符号の説明】
１０ ＮＭＯＳトランジスタ
１６，１８，２０ ＮＭＯＳトランジスタ
２２，２４ ＮＭＯＳトランジスタ
２６，２８ ＮＭＯＳトランジスタ
３０ ＮＭＯＳトランジスタ
３２，３４ ＰＭＯＳトランジスタ
３１，３５ コラム選択ゲート
３６ ＰＭＯＳトランジスタ
５０，６２ メモリセルアレイ
５２ 等化回路
５４，５８ ビットライン分離ゲート
５６ センスアンプ
【発明の属する技術分野】
本発明は半導体メモリ装置のデータセンシング回路に係り、特に低電源電圧で動作する高集積半導体メモリ装置のメモリセルに貯蔵されたデータを効率よくセンシングするデータセンシング回路に関する。
【０００２】
【従来の技術】
半導体メモリ装置の高集積化に伴い、用いられる電源電圧も低くなりつつある。高集積半導体メモリ装置では、ＭＯＳトランジスタの小型化により、ＭＯＳトランジスタのゲート酸化膜の厚さが薄くなり、かつ、配線幅も狭まる。このように、チップ内の極小型化するＭＯＳトランジスタを正常的に動作させるためには、チップの動作電圧である電源電圧は低くならなければならない。例えば、２５６Ｍｂ級のダイナミックＲＡＭにおいては、チップの外部から約３．３Ｖレベルで印加される外部電源電圧Ｖｃｃがチップの内部電源電圧発生回路で約１．５Ｖのレベルの内部電源電圧に立下がり、この内部電源電圧はチップの電源電圧として用いられる。
【０００３】
前記のようにチップの動作電圧が低くなり、ＭＯＳトランジスタの寸法が小さくなると、センスアンプの電流駆動能力が劣化するので、メモリセルからのデータ読出し及びメモリセルへのデータ書込み動作を高速で具現することが困難である。かつ、チップの動作電圧が低くなると、周知のように読出し動作によりメモリセルから放電された電荷量を復元させるためのリフレッシュまたは復元に必要とされる充電電圧のレベルの不安定化を引き起こす。したがって、半導体メモリ装置のセンスアンプの電流駆動能力が良好でなければ、メモリセルからのデータ読出し及びメモリセルへのデータ書込みを良好に行えない。
【０００４】
【発明が解決しようとする課題】
したがって、本発明の目的は低電源電圧の動作電圧でもセンスアンプの電流駆動能力を向上させた半導体メモリ装置のデータセンシング回路を提供するにある。
【０００５】
【課題を解決するための手段】
前記目的を達成するために本発明による半導体メモリ装置のデータセンシング回路は、ビットライン対と、センシングビットライン対と、ビットライン分離クロックが第１電圧レベルを有するとき、前記ビットライン対と前記センシングビットライン対とを連結するスイッチング手段と、前記ビットライン対のうち少なくとも一つに接続され、該当ワードラインが活性化されると、貯蔵されたデータの電荷を前記ビットライン対と共有する多数のメモリセルと、前記センシングビットライン対の各々に接続され、前記ビットライン分離クロックが第２電圧レベルを有するときに活性化される昇圧制御クロックに応答して前記センシングビットライン対をそれぞれ所定のレベルの電位に昇圧する昇圧手段と、前記センシングビットライン対の間に接続され、センスアンプ制御信号に応答して前記昇圧されたセンシングビットライン対の電位差を感知・増幅し、これを復元電圧として前記ビットライン対に伝送するセンスアンプ手段とを含む半導体メモリ装置のデータセンシング回路において、前記スイッチング手段の前記ビットライン分離クロックは所定の制御回路により発生し、前記制御回路は、前記昇圧電圧を電源電圧として所定の第１，第２及び第３制御信号を入力として論理演算を行う論理手段と、前記論理手段の出力に応答して電源電圧を前記ビットライン分離クロックの前記第１電圧レベルとして出力する第１プルアップ手段と、前記第３制御信号に応答して前記電源電圧より高い昇圧電圧を前記ビットライン分離クロックの前記第３電圧レベルとして出力する第２プルアップ手段と、前記論理手段の出力及び前記第３制御信号に応答して接地電圧を前記ビットライン分離クロックの第２電圧レベルとして出力するプルダウン手段とを含むことを特徴とする。
【０００６】
また、本発明は、センシングビットライン対と、ビットライン対のうち少なくとも一つのビットラインに接続され、該当ワードラインが活性化されるときに貯蔵されたデータの電荷を前記ビットライン対と共有する多数のメモリセルに接続された第１，第２ビットライン対と、前記第１ビットライン対と前記センシングビットライン対との間に接続され、第１ビットライン分離クロックが第１電圧レベルを有するとき、前記第１ビットライン対と前記センシングビットライン対とを連結する第１スイッチング手段と、前記第２ビットライン対と前記センシングビットライン対との間に接続され、第２ビットライン分離クロックが第１電圧レベルを有するとき、前記第２ビットライン対と前記センシングビットライン対とを連結する第２スイッチング手段と、前記センシングビットライン対にそれぞれ接続され、前記第１，第２ビットライン分離クロックが第２電圧のレベルを有するときに活性化される昇圧制御クロックに応答して前記センシングビットライン対をそれぞれ所定のレベルの電位に昇圧する昇圧手段と、前記センシングビットライン対の間に接続され、センスアンプ制御信号に応答して前記昇圧されたセンシングビットライン対の電位差を感知・増幅し、これを復元電圧として前記ビットライン対に伝送するセンスアンプ手段とを含む半導体メモリ装置のデータセンシング回路において、前記第１，第２ビットライン分離クロックはそれぞれ前記第１，第２スイッチング手段の制御回路により発生し、前記各制御回路は、前記昇圧電圧を電源電圧として第１、第２及び第３制御信号を入力として論理演算を行う論理手段と、前記論理手段の出力に応答して電源電圧を前記ビットライン分離クロックの前記第１電圧レベルとして出力する第１プルアップ手段と、前記第３制御信号に応答して前記電源電圧より高い昇圧電圧を前記ビットライン分離クロックの前記第３電圧レベルとして出力する第２プルアップ手段と、前記論理手段の出力及び前記第３制御信号に応答して接地電圧を前記ビットライン分離クロックの第２電圧レベルとして出力するプルダウン手段とを含むことを特徴とする。
【０００９】
【発明の実施の形態】
以下、添付した図面に基づき発明の実施の形態を詳細に説明する。
【００１０】
図１は従来の半導体メモリ装置のデータセンシング回路を示す詳細回路図であり、これは隣接するビットライン対ＢＬｉ，ＢＬＢｉと、ＢＬｊ，ＢＬＢｊ（ここで、ＢＬＢｉとＢＬＢｊのｉ，ｊは自然数であり、末端の“Ｂ”はＢＡＲであり、ＢＬＢｉとＢＬＢｊはＢＬｉとＢＬｊの相補的な信号である）とにそれぞれ接続されたメモリセルアレイ５０，６２が一つのセンスアンプ５６を共有するように構成された例を示している。
【００１１】
図１を参照すると、相異なるワードラインＷＬｉ、ＷＬｉ＋１、ＷＬｊ及びＷＬｊ＋１の活性化によって所定のレベルのデータをアクセスする多数のメモリセル１２を含むメモリセルアレイ５０，６２がビットライン対ＢＬｉ、ＢＬＢｉ、ＢＬｊ及びＢＬＢｊにそれぞれ接続されている。前記メモリセル１２は、一つのＮＭＯＳトランジスタ１０とストレージキャパシタ８とから構成され、前記ＮＭＯＳトランジスタ１０のゲートに接続された該当ワードラインが“ハイ”に活性化されるとき、該当ビットライン対の電位状態によるデータ“１”あるいは“０”を貯蔵する。
【００１２】
かつ、前記ビットラインＢＬｉとＢＬＢｉとの間には等化回路５２が接続され、前記等化回路５２は、前記ヒットライン対ＢＬｉ，ＢＬＢｉのそれぞれにソースが接続され、ドレインがビットラインプリチャージ電圧ＶＢＬの入力されるＮＭＯＳトランジスタ１６，１８と、前記ビットライン対ＢＬｉとＢＬＢｉとの間に接続されたＮＭＯＳトランジスタ２０とから構成される。かつ、前記ＮＭＯＳトランジスタ１６，１８，２０のゲートは等化信号φＥＱｉに接続される。前記のように構成された等化回路５２は、ＮＭＯＳトランジスタ１６，１８，２０のそれぞれのゲートに“ハイ”状態の等化信号φＥＱｉの入力時に前記ビットライン対ＢＬｉ，ＢＬＢｉをプリチャージ及び等化する。そして、前記他のビットラインＢＬｊとＢＬＢｊとの間にも前記等化回路５２と同じ構成を有し、他の等化信号φＥＱｉの入力により動作する等化回路６０が接続されている。
【００１３】
センスアンプ５６が接続されているセンシングビットライン対ＳＢＬ，ＳＢＬＢと前記ビットライン対ＢＬｉ，ＢＬＢｉとの間にはビットライン分離ゲート５４が接続され、前記センシングビットライン対ＳＢＬ，ＳＢＬＢと他のビットライン対ＢＬｊ，ＢＬＢｊとの間には分離ゲート５８が接続されている。前記ビットライン分離ゲート５４，５８のそれぞれは一対のＮＭＯＳトランジスタ２２，２４より構成される。前記ビットライン分離ゲート５４，５８内のＮＭＯＳトランジスタ２２，２４は論理“ハイ”状態のビットライン分離クロックφＩＯＳｉ，φＩＯＳｊの入力によりそれぞれ“ターンオン”されることにより、ビットライン対ＢＬｉ，ＢＬＢｉとＢＬｊ，ＢＬＢｊが前記センシングビットライン対ＳＢＬ，ＳＢＬＢにそれぞれ選択的に接続される。この際、前記ビットライン分離クロックφＩＯＳｉ，φＩＯＳｊは同時に“ハイ”状態にならない。
【００１４】
前記センシングビットライン対ＳＢＬとＳＢＬＢとの間に接続されたセンスアンプ５６は、ＮＭＯＳトランジスタ２６，２８より構成されたＮ型のセンスアンプとＰＭＯＳトランジスタ３２，３４より構成されたＰ型のセンスアンプとを含む。前記Ｎ型のセンスアンプ内のＮＭＯＳトランジスタ２６，２８のソースの共通接続ノードＬＡＢは、論理“ハイ”のＮ型のセンスアンプ制御信号ＬＡＮＧの入力により駆動されるＮＭＯＳトランジスタ３０のドレインに接続されており、前記ＮＭＯＳトランジスタ３０のソースは接地電圧ＶＳＳに接続されている。そして、Ｐ型のセンスアンプ内のＰＭＯＳトランジスタ３２，３４のソースの共通接続ノードＬＡは、論理“ロー”状態のＰ型のセンスアンプ制御信号ＬＡＰＧの入力により駆動されるＰＭＯＳトランジスタ３６のドレインに接続されており、前記ＰＭＯＳトランジスタ３６のソースは電源電圧ＶＣＣに接続されている。
【００１５】
前記Ｎ型のセンスアンプは、ＮＭＯＳトランジスタ３０の駆動によりノードＬＡＢに接地電圧ＶＳＳが供給されるときに動作して前記センシングビットライン対ＳＢＬ，ＳＢＬＢの電位を感知・増幅する。この際、レベルの低い一つのセンシングビットラインの電位を接地レベルにプルダウンしてセンシングビットラインＳＢＬとＳＢＬＢとのレベル差を増幅する。そして、Ｐ型のセンスアンプはＰ型のセンスアンプ制御信号ＬＡＰＧの入力によりＰＭＯＳトランジスタ３６が駆動されてノードＬＡの電圧レベルが電源電圧ＶＣＣのレベルに遷移されるとき、センシングビットライン対ＳＢＬ，ＳＢＬＢの電位を感知・増幅すると共に、前記センシングビットライン対ＳＢＬ，ＳＢＬＢに復元電圧を印加する。前記センスアンプ５６により感知・増幅されたセンシングビットライン対ＳＢＬ，ＳＢＬＢの電位はコラム選択ゲート３１，３５を介して入出力ライン対ＩＯ，ＩＯＢに伝送される。前記コラム選択ゲート３１，３５はコラムアドレス信号をデコーディングするコラムデコーダの出力、つまり、コラム選択線ＣＳＬの活性化により“ターンオン”される。
【００１６】
図２は図１の動作を簡略に説明するための動作タイミング図である。
【００１７】
まず、図２を参照して図１の動作を述べると次のとおりである。
【００１８】
図２のように等化信号φＥＱｉ，φＥＱｊが“ハイ”状態で入力されると、等化回路５２，６０は各々のビットライン対ＢＬｉ，ＢＬＢｉとＢＬｊ，ＢＬＢｊの電位をヒットラインプリチャージ電圧ＶＢＬのレベルにプリチャージすると共に、同一なレベルに等化する。このような状態において、ビットライン対ＢＬｉ，ＢＬＢｉに接続されたメモリセルアレイ５０内のメモリセル１２に貯蔵されたデータを読出すために等化信号φＥＱｉを“ロー”に遷移させると、等化回路５２はディスエーブル（ｄｉｓａｂｌｅ）される。すなわち、プリチャージ及び等化動作が止まる。このような状態でビットライン分離クロックφＩＳＯｉとφＩＳＯｊが図２のように“ハイ”及び“ロー”に遷移されると、ビットライン分離ゲート５４内のＮＭＯＳトランジスタ２２，２４は“ターンオン”され、これにより、ビットライン対ＢＬｉ，ＢＬＢｉとセンシングビットライン対ＳＢＬ，ＳＢＬＢとが接続される。
【００１９】
前記のような状態でワードラインＷＬｉが図２のように“ハイ”状態に活性化されると、メモリセル１２内のＮＭＯＳトランジスタ１０が“ターンオン”される。前記ＮＭＯＳトランジスタ１０が“ターンオン”されると、ストレージキャパシタ８に貯蔵されたデータの電位が直ちにビットラインＢＬｉに伝えられることにより、前記ビットライン対ＢＬｉ，ＢＬＢｉの電位は図２のように導出される。
【００２０】
前記のようなビットライン対ＢＬｉ，ＢＬＢｉの電位か導出された状態において、Ｎ型のセンスアンプ制御信号ＬＡＮＧとＰ型のセンスアンプ制御信号ＬＡＰＧが図２のように“ハイ”と“ロー”に遷移されると、ＮＭＯＳトランジスタ３０とＰＭＯＳトランジスタ３６はそれぞれ“ターンオン”される。この際、ノードＬＡＢは接地電圧Ｖｓｓのレベルにドライブされ、ノードＬＡは電源電圧Ｖｃｃのレベルにドライブされる。したがって、前記Ｎ型のセンスアンプとＰ型のセンスアンプより構成されたセンスアンプ５６は、ビットライン分離ゲート５４内のＮＭＯＳトランジスタ２２，２４を介してセンシングビットライン対ＳＢＬ，ＳＢＬＢに導出されたビットライン対ＢＬｉ，ＢＬＢｉの電位を、図２のように感知・増幅する。図２のように感知・増幅されたビットライン対ＢＬｉ，ＢＬＢｉの電位はコラム選択ラインＣＳＬの活性化に応答して“ターンオン”されるコラム選択ゲート３１，３５を介して入出力ライン対ＩＯ，ＩＯＢに伝送される。このように動作するセンスアンプ５６の電流駆動能力は上述したように半導体メモリ装置の動作速度、半導体メモリ装置の動作電源電圧に極めて密接に関係する。前記センスアンプ５６内のＮ型のセンスアンプの電流駆動能力は、半導体メモリ装置の動作時、ＮＭＯＳトランジスタ２６，２８のトランスコンダクタンスＧｍにより下記の式１のように決められる。
【００２１】
【数１】
【００２２】
したがって、半導体メモリ装置の動作電源電圧Ｖｃｃが１．５Ｖ、ＮＭＯＳトランジスタ２２，２４のスレショルド電圧ＶTHNが約０．６５Ｖの場合、ＮＭＯＳトランジスタ２２，２４のトランスコンダクタンスＧｍは、電源電圧Ｖｃｃが３．３Ｖである場合の約１／１０に過ぎないため、メモリセルに充分な復元電圧を供給できない問題が発生する。かつ、ビットラインプリチャージ電圧ＶＢＬ（ＶＢＬ＝１／２・Ｖｃｃ）がほぼセンスアンプ内のＭＯＳトランジスタのスレショルド電圧ＶTHNであるとき、前記センスアンプ５６が動作しない問題が発生する。したがって、図１のような構造の半導体メモリ装置においては、低電圧動作が制限される問題が生ずる。
【００２３】
このようなセンスアンプの電流駆動能力の問題を解決するための技術が日本国の“大石司”等により提案された。前記“大石司”等により提案された技術は米国で１９９４年４月に発行された“ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ ＳＴＡＴＥ ＣＩＲＣＵＩＴ ＶＯＬ ２９， ＮＯ ４．”のページ４１２〜４２０にかけて詳細に記載されている。ここでは、半導体の基板上においてセンスアンプのウェルを周辺回路のウェルとは相違するように作り出し、半導体メモリ装置の動作時に前記センスアンプのウェルバイアスを周辺回路のウェルバイアスより高としてボディー効果を低減することにより、センスアンプのＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのスレショルド電圧を立下げてセンスアンプの電流駆動能力を向上させる技術が開示されている。
【００２４】
しかしながら、前記“大石司”等により提示された従来の方法は、センスアンプの位置する半導体基板のウェルを周辺回路のウェルとは相違するように作り出さなければならないので、チップの面積が増える問題を引き起こす。かつ、Ｐ型のセンスアンプとＮ型のセンスアンプを構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタのスレショルド電圧を工程上において正確に制御すべきであり、これにより、チップの収率を高めることがごく困難である問題がある。
【００２５】
したがって、本発明ではウェルバイアスを用いず、従来の半導体メモリ装置のデータセンシング回路を改良して低電源電圧の動作電圧でもセンスアンプの電流駆動能力を向上させようとする。
【００２６】
以下、添付した図３及び図６を参照して本発明による望ましい実施例を詳細に説明する。本発明の実施例に関する図面において、上述した図面上の構成要素と実質的に同一な機能を行う構成要素には上述した図面上の参照符号及び参照番号を同じく付ける。
【００２７】
図３は発明による半導体メモリ装置のデータセンシング回路を示す詳細回路図である。
【００２８】
図３を参照すると、第１センシングビットラインＳＢＬと第２センシングビットラインＳＢＬＢのそれぞれに一側のノードが接続され、他側のノードに入力される昇圧制御クロックφＢＳに応答して前記センシングビットライン対ＳＢＬ，ＳＢＬＢの電位を昇圧する昇圧用キャパシタ対Ｃが、図１の従来技術の回路にさらに接続されている。
【００２９】
図４は図３の動作を説明するための動作タイミング図である。
【００３０】
まず、図４の動作タイミング図を参照して図３の動作を詳細に説明するために、ここではメモリセルアレイ５０のメモリセル１２内のストレージキャパシタ８に貯蔵されたデータをセンシングする例を説明する。
【００３１】
図４に示したように、等化信号φＥＱｉとφＥＱｊが“ハイ”状態として入力されると、等化回路５２，６２の動作によりビットライン対ＢＬｉ，ＢＬＢｉとＢＬｊ，ＢＬＢｊの各ビットラインは、電源電圧の１／２（ＶＢＬ＝（１／２）・Ｖｃｃ）に設定されたビットラインプリチャージ電圧ＶＢＬの電圧でプリチャージされて同一なレベルに等化される。この際、ビットライン分離クロックφＩＳＯｉとφＩＳＯｊが図４のように初期に“ハイ”状態として入力されると、前記ビットライン対ＢＬｉ，ＢＬＢｉとＢＬｉ，ＢＬＢｊのビットラインプリチャージ電圧ＶＢＬがビットライン分離ゲート５４，５８内のＮＭＯＳトランジスタ２２，２４のチャンネルを介してセンシングビットライン対ＳＢＬ，ＳＢＬＢに伝えられる。したがって、前記センシングビットライン対ＳＢＬ，ＳＢＬＢもそれぞれのビットライン対ＢＬｉ，ＢＬＢｉとＢＬｊ，ＢＬＢｊと同一な電圧レベルでプリチャージされて等化される。
【００３２】
このような状態において、上述したようにメモリセルアレイ５０内のワードラインＷＬｉに接続されたメモリセル１２のデータをアクセスするための制御信号が半導体メモリ装置の外部から入力されると、ビットライン分離クロックφＩＳＯｊが図４のように“ロー”のレベルに遷移された後、等化信号φＥＱｉが図４のように“ロー”に遷移される。このような動作によりビットライン対ＢＬｊ，ＢＬＢｊは前記センシングヒットライン対ＳＢＬ，ＳＢＬＢから分離され、ビットライン対ＢＬｊ，ＢＬＢｊは浮遊状態に遷移される。
【００３３】
ワードラインＷＬｉが図４のように“ハイ”に遷移されて活性化されると、メモリセル１２内のＮＭＯＳトランジスタ１０が“ターンオン”される。前記ＮＭＯＳトランジスタ１０が“ターンオン”されると、ストレージキャパシタ８に貯蔵されたデータの電位がビットラインＢＬｉに伝えられることにより、前記ビットライン対ＢＬｉ，ＢＬＢｉとセンシングビットライン対ＳＢＬ，ＳＢＬＢの寄生キャパシタンスとの電荷分配が行われて、図４のようにビットライン対ＢＬｉ，ＢＬＢｉとセンシングビットライン対ＳＢＬ，ＳＢＬＢの電位差が導出される。この際、ワードラインＷＬｉが“ハイ”状態に活性化されると、ワードラインＷＬｉとＢＬｉとの結合キャパシタンス、すなわち、ＮＭＯＳトランジスタ１０のゲートとドレインとのオーバーラップキャパシタンスがワードラインＷＬｉと相補ビットラインＢＬＢｉとの結合キャパシタンスより大きいので、ビットラインＢＬｉ側が相補ビットラインＢＬＢｉより雑音を少なく受ける。このようなビットラインの雑音はセンシングビットライン対ＳＢＬ，ＳＢＬＢにそれぞれ接続されたキャパシタＣにより雑音の影響ほど補償される。
【００３４】
前記のような状態において、本発明によるビットライン分離クロックφＩＳＯｉは、図４のように“ロー”状態に遷移され、これに同期して昇圧制御クロックφＢＳが“ハイ”状態に遷移される。このように前記ビットライン分離クロックφＩＳＯｉを“ロー”に遷移させることは、センシングビットラインＳＢＬとＳＢＬＢに導出された各電位を容易に昇圧するためである。前記ビットライン分離クロックφＩＳＯｉが“ロー”になると、ビットライン分離ゲート５４内のＮＭＯＳトランジスタ２２，２４が“ターンオフ”されてビットライン対ＢＬｉ，ＢＬＢｉとセンシングビットライン対ＳＢＬ，ＳＢＬＢとの連結が分離される。
【００３５】
一方、前記センシングビットライン対ＳＢＬ，ＳＢＬＢの各々に一側の入力ノードが接続されたキャパシタＣの他側の入力ノードに入力され、前記図４のように“ハイ”状態に遷移される昇圧制御クロックφＢＳに応答して前記センシングビットラインＳＢＬ及びＳＢＬＢの電圧を図４のように昇圧する。前記センシングビットラインＳＢＬ及びＳＢＬＢの各昇圧電圧をＳＢＶとすると、これは下記の式２のようになる。
【００３６】
【数２】
前記のようにセンシングビットライン対ＳＢＬ，ＳＢＬＢの導出電位を式２のように昇圧した状態でセンスアンプ５６を動作させることにより、前記センスアンプ５６のトランスコンダクタンスＧｍの増加比をＧｍｉとすると、これは下記の式３のように向上される。すなわち、センスアンプ５６の電流駆動能力が良好になる。
【００３７】
【数３】
【００３８】
この際、前記センシングビットライン対ＳＢＬ，ＳＢＬＢの昇圧電圧はセンスアンプ５６内のＮ型のセンスアンプを構成するＮＭＯＳトランジスタ２６，２８のスレショルド電圧ＶTHNより低い。上述したように、センシングビットライン対ＳＢＬ，ＳＢＬＢの電位が昇圧された状態で、Ｎ型のセンスアンプ制御信号ＬＡＮＧとＰ型のセンスアンプ制御信号ＬＡＰＧがそれぞれ“ハイ”と“ロー”に遷移されると、Ｎ型のセンスアンプのノードＬＡＢとＰ型のセンスアンプのノードＬＡへはそれぞれ接地電圧ＶＳＳと電源電圧ＶＣＣが供給される。したがって、前記センスアンプ５６は、図４のように昇圧されたセンシングビットラインＳＢＬ，ＳＢＬＢの電位差を図４のように充分に導出する。
【００３９】
このように、センシングビットライン対ＳＢＬ，ＳＢＬＢの電位差が充分に導出された後、ビットライン分離クロックφＩＳＯｉは電源電圧Ｖｃｃより高い昇圧電圧Ｖｐｐのレベルを有する“ハイ”信号に遷移される。この際、ビットライン分離ゲート５４内のＮＭＯＳトランジスタ２２，２４は前記昇圧電圧Ｖｐｐのレベルに上昇されたビットライン分離クロックφＩＳＯｉの入力にそれぞれ応答して“ターンオン”されることにより、電源電圧Ｖｃｃのレベルに充分に導出されたセンシングビットライン対ＳＢＬ，ＳＢＬＢの電圧の大部分がビットライン対ＢＬｉ，ＢＬＢｉに伝えられる。したがって、本発明は、ビットライン対ＢＬｉ，ＢＬＢｉからセンシングビットライン対ＳＢＬ，ＳＢＬＢを分離した状態で、上述した式２のようにセンシングビットラインＳＢＬ，ＳＢＬＢの電圧を昇圧させた後、センスアンプ５６を動作させることにより、センスアンプ５６のトランスコンダクタンスを式３のように増やして電流駆動能力を向上させることができる。
【００４０】
例えば、半導体メモリ装置の動作電源電圧ＶＣＣが１．５Ｖ、センスアンプ５６内のＮＭＯＳトランジスタのスレショルド電圧ＶTHNが０．６５Ｖであるとき、本発明によるセンスアンプのトランスコンダクタンスＧｍの増加比Ｇｍｉを前記式３に基づいて計算すると、下記の式４のように約４倍程度に増える。
【００４１】
【数４】
【００４２】
かつ、本発明においては、センシングビットライン対ＳＢＬ，ＳＢＬＢの電圧をセンスアンプ５６が動作する前に所定のレベルの電圧に昇圧することにより、ビットラインプリチャージＶＢＬ（ＶＢＬ＝１／２・Ｖｃｃ）≒ＶTHNの場合にも前記センスアンプ５６は正常的に動作する。
【００４３】
したがって、図３のような構成を有する回路は、センシングビットライン対ＳＢＬ，ＳＢＬＢにそれぞれ昇圧用キャパシタＣを接続し、これを適当な時期に制御してセンシングビットライン対ＳＢＬ，ＳＢＬＢの電圧を昇圧し、ワードラインとビットラインとのアンバランスを補償することにより、センスアンプの電流駆動能力を向上させ得る。
【００４４】
前記実施例の動作の説明においては、ビットラインＢＬｉに接続されたメモリセルをアクセスする場合を説明したが、相補ビットラインＢＬＢｉに接続されたメモリセルをアクセスする場合も同じく動作する。
【００４５】
図５は本発明によるビットライン分離ゲート制御回路の回路図であり、ここには、図３のビットライン分離制御クロックφＩＳＯｉ，φＩＳＯｊを発生する構成が示されている。この回路の構成を用いてビットライン分離制御クロックφＩＳＯｉ及びφＩＳＯｊをそれぞれ発生させるためには、二つの回路を必要とする。図５における括弧内の符号は他の回路があるとき、該当構成素子に入力及び出力される信号の状態を定義する。
【００４６】
図６は図５の構成による動作タイミング図である。
【００４７】
図６のタイミング図を参照して図５の動作を説明する。下記ではビットライン分離クロックφＩＳＯｉを活性化させ、φＩＳＯｊをディスエーブルさせる場合の一例を説明する。
【００４８】
ブロック選択信号φＢＬＳｊｄｂが“ハイ”に入力される状態において、ブロック選択信号φＢＬＳｊｂが図６のように“ロー”に遷移されると、ビットライン分離クロックφＩＳＯｊがビットライン分離クロックφＩＳＯ i より先にディスエーブルされる。前記のような状態において、ブロック選択信号φＢＬＳｉｂｐが“ロー”に遷移されると、ＮＡＮＤゲートの出力ノードのレベルが昇圧電圧ＶＰＰのレベルに遷移される。したがって、電源電圧ＶＣＣと接地との間に各チャンネルが直列に接続されたＰＭＯＳトランジスタＭＰ１及び、ＮＭＯＳトランジスタＭＮ１，ＭＮ２はそれぞれ“ターンオフ、ターンオン、ターンオン”されて、電源電圧ＶＣＣのレベルに保持された前記ビットライン分離クロックφＩＳＯｉは、図６のように“ロー”のレベルに遷移される。このような状態で、ブロック選択信号φＢＬＳｉｄｂが図６のように“ロー”になると、ＰＭＯＳトランジスタＭＰ１，ＭＰ２はそれぞれ“ターンオン”，“ターンオフ”されてビットライン分離クロックφＩＳＯｉが昇圧電圧ＶＰＰのレベルに出力される。
【００４９】
前記のように動作するビットライン分離ゲートの制御回路はブロック選択信号の入力状態により、図６に示したように電源電圧ＶＣＣレベルの信号、接地電圧ＶＳＳレベルの信号及び昇圧電圧ＶＰＰレベルの信号を選択的に発生して図３に示したビットライン分離ゲート５４，５８を駆動する。
【００５０】
【発明の効果】
上述したように、本発明は、センシングビットラインに電荷分配された電圧を昇圧した後、感知・増幅することにより、ごく低いレベルの動作電源電圧により動作するセンスアンプの電流駆動能力を向上させることができる。かつ、ビットラインとワードラインとのキャパシタンスの差によるアンバランスを補償することにより、雑音からの影響を低減する。
【図面の簡単な説明】
【図１】 半導体メモリ装置における従来のデータセンシング回路を示す詳細回路図である。
【図２】 図１の従来のデータセンシング回路のセンシング動作タイミング図である。
【図３】 半導体メモリ装置における本発明によるデータセンシング回路を示す詳細回路図である。
【図４】 図３の本発明によるデータセンシング回路のセンシング動作タイミング図である。
【図５】 本発明によるビットライン分離ゲート制御回路を示す回路図である。
【図６】 図５の本発明によるビットライン分離ゲート制御回路の動作タイミング図である。
【符号の説明】
１０ ＮＭＯＳトランジスタ
１６，１８，２０ ＮＭＯＳトランジスタ
２２，２４ ＮＭＯＳトランジスタ
２６，２８ ＮＭＯＳトランジスタ
３０ ＮＭＯＳトランジスタ
３２，３４ ＰＭＯＳトランジスタ
３１，３５ コラム選択ゲート
３６ ＰＭＯＳトランジスタ
５０，６２ メモリセルアレイ
５２ 等化回路
５４，５８ ビットライン分離ゲート
５６ センスアンプ
Claims (3)
- ビットライン対と、
センシングビットライン対と、
ビットライン分離クロックが第１電圧レベルを有するとき、前記ビットライン対と前記センシングビットライン対とを連結するスイッチング手段と、
前記ビットライン対のうち少なくとも一つに接続され、該当ワードラインが活性化されると、貯蔵されたデータの電荷を前記ビットライン対と共有する多数のメモリセルと、
前記センシングビットライン対の各々に接続され、前記ビットライン分離クロックが第２電圧レベルを有するときに活性化される昇圧制御クロックに応答して前記センシングビットライン対をそれぞれ所定のレベルの電位に昇圧する昇圧手段と、
前記センシングビットライン対の間に接続され、センスアンプ制御信号に応答して前記昇圧されたセンシングビットライン対の電位差を感知・増幅し、これを復元電圧として前記ビットライン対に伝送するセンスアンプ手段とを含む半導体メモリ装置のデータセンシング回路において、
前記スイッチング手段の前記ビットライン分離クロックは所定の制御回路により発生し、
前記制御回路は、前記昇圧電圧を電源電圧として所定の第１，第２及び第３制御信号を入力として論理演算を行う論理手段と、
前記論理手段の出力に応答して電源電圧を前記ビットライン分離クロックの前記第１電圧レベルとして出力する第１プルアップ手段と、
前記第３制御信号に応答して前記電源電圧より高い昇圧電圧を前記ビットライン分離クロックの前記第３電圧レベルとして出力する第２プルアップ手段と、
前記論理手段の出力及び前記第３制御信号に応答して接地電圧を前記ビットライン分離クロックの第２電圧レベルとして出力するプルダウン手段とを含むことを特徴とする半導体メモリ装置のデータセンシング回路。 - ビットライン対と、
センシングビットライン対と、
ビットライン分離クロックが第１電圧レベルを有するとき、前記ビットライン対と前記センシングビットライン対とを連結するスイッチング手段と、
前記ビットライン対のうち少なくとも一つに接続され、該当ワードラインが活性化されると、貯蔵されたデータの電荷を前記ビットライン対と共有する多数のメモリセルと、
前記センシングビットライン対の各々に接続され、前記ビットライン分離クロックが第２電圧レベルを有するときに活性化される昇圧制御クロックに応答して前記センシングビットライン対をそれぞれ所定のレベルの電位に昇圧する昇圧手段と、
前記センシングビットライン対の間に接続され、センスアンプ制御信号に応答して前記昇圧されたセンシングビットライン対の電位差を感知・増幅し、これを復元電圧として前記ビットライン対に伝送するセンスアンプ手段とを含む半導体メモリ装置のデータセンシング回路において、
前記ビットライン分離クロックは、前記昇圧制御クロックが発生したのち、前記第１電圧レベルより高い第３電圧レベルで前記スイッチング手段を駆動して前記センシングビットライン対の復元電圧を前記ビットライン対に伝送し、
前記スイッチング手段の前記ビットライン分離クロックは所定の制御回路により発生し、
前記制御回路は、前記昇圧電圧を電源電圧として所定の第１，第２及び第３制御信号を入力として論理演算を行う論理手段と、
前記論理手段の出力に応答して電源電圧を前記ビットライン分離クロックの前記第１電圧レベルとして出力する第１プルアップ手段と、
前記第３制御信号に応答して前記電源電圧より高い昇圧電圧を前記ビットライン分離クロックの前記第３電圧レベルとして出力する第２プルアップ手段と、
前記論理手段の出力及び前記第３制御信号に応答して接地電圧を前記ビットライン分離 クロックの第２電圧レベルとして出力するプルダウン手段とを含むことを特徴とする半導体メモリ装置のデータセンシング回路。 - センシングビットライン対と、
ビットライン対のうち少なくとも一つのビットラインに接続され、該当ワードラインが活性化されるときに貯蔵されたデータの電荷を前記ビットライン対と共有する多数のメモリセルに接続された第１，第２ビットライン対と、
前記第１ビットライン対と前記センシングビットライン対との間に接続され、第１ビットライン分離クロックが第１電圧レベルを有するとき、前記第１ビットライン対と前記センシングビットライン対とを連結する第１スイッチング手段と、
前記第２ビットライン対と前記センシングビットライン対との間に接続され、第２ビットライン分離クロックが第１電圧レベルを有するとき、前記第２ビットライン対と前記センシングビットライン対とを連結する第２スイッチング手段と、
前記センシングビットライン対にそれぞれ接続され、前記第１，第２ビットライン分離クロックが第２電圧のレベルを有するときに活性化される昇圧制御クロックに応答して前記センシングビットライン対をそれぞれ所定のレベルの電位に昇圧する昇圧手段と、
前記センシングビットライン対の間に接続され、センスアンプ制御信号に応答して前記昇圧されたセンシングビットライン対の電位差を感知・増幅し、これを復元電圧として前記ビットライン対に伝送するセンスアンプ手段とを含む半導体メモリ装置のデータセンシング回路において、
前記第１，第２ビットライン分離クロックはそれぞれ前記第１，第２スイッチング手段の制御回路により発生し、
前記各制御回路は、前記昇圧電圧を電源電圧として第１、第２及び第３制御信号を入力として論理演算を行う論理手段と、
前記論理手段の出力に応答して電源電圧を前記ビットライン分離クロックの前記第１電圧レベルとして出力する第１プルアップ手段と、
前記第３制御信号に応答して前記電源電圧より高い昇圧電圧を前記ビットライン分離クロックの前記第３電圧レベルとして出力する第２プルアップ手段と、
前記論理手段の出力及び前記第３制御信号に応答して接地電圧を前記ビットライン分離クロックの第２電圧レベルとして出力するプルダウン手段とを含むことを特徴とする半導体メモリ装置のデータセンシング回路。
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| CA2217359C (en) * | 1997-09-30 | 2005-04-12 | Mosaid Technologies Incorporated | Method for multilevel dram sensing |
| US5903502A (en) * | 1997-11-25 | 1999-05-11 | Micron Technology, Inc. | Variable equilibrate voltage circuit for paired digit lines |
| KR100261219B1 (ko) * | 1997-12-08 | 2000-07-01 | 윤종용 | 격리게이트들이 독립적으로 동작되는 반도체 메모리장치 |
| US6205076B1 (en) * | 1998-03-27 | 2001-03-20 | Fujitsu Limited | Destructive read type memory circuit, restoring circuit for the same and sense amplifier |
| KR100305031B1 (ko) * | 1998-05-30 | 2001-11-22 | 윤종용 | 다이나믹 랜덤 액세스 메모리의 감지 증폭 블록의 레이 아웃 |
| US6033945A (en) * | 1998-06-03 | 2000-03-07 | G-Link Technology | Multiple equilibration circuits for a single bit line |
| KR100284742B1 (ko) | 1998-12-28 | 2001-04-02 | 윤종용 | 입출력 센스앰프의 개수가 최소화된 메모리장치 |
| KR100390983B1 (ko) * | 1999-06-30 | 2003-07-12 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 및 그의 제어방법 |
| JP3983969B2 (ja) * | 2000-03-08 | 2007-09-26 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP2001283592A (ja) * | 2000-03-30 | 2001-10-12 | Nec Corp | 半導体記憶装置およびその駆動方法 |
| FR2810782B1 (fr) * | 2000-06-26 | 2002-10-04 | St Microelectronics Sa | Procede de commande d'un acces en lesture d'une memoire vive dynamique et memoire correspondante |
| KR100413065B1 (ko) * | 2001-01-04 | 2003-12-31 | 삼성전자주식회사 | 반도체 메모리 장치의 비트 라인 부스팅 커패시터의 배치구조 |
| US6909659B2 (en) * | 2001-08-30 | 2005-06-21 | Micron Technology, Inc. | Zero power chip standby mode |
| JP4149170B2 (ja) * | 2002-01-22 | 2008-09-10 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| US6795361B2 (en) * | 2002-05-06 | 2004-09-21 | Micron Technology, Inc. | Low power consumption memory device having row-to-column short |
| US6757202B2 (en) * | 2002-08-29 | 2004-06-29 | Micron Technology, Inc. | Bias sensing in DRAM sense amplifiers |
| US6862208B2 (en) * | 2003-04-11 | 2005-03-01 | Freescale Semiconductor, Inc. | Memory device with sense amplifier and self-timed latch |
| DE10322544B3 (de) * | 2003-05-20 | 2004-08-26 | Infineon Technologies Ag | DRAM-Speicherschaltung |
| KR100634165B1 (ko) * | 2003-06-17 | 2006-10-16 | 삼성전자주식회사 | 칩 면적의 증가없이 입출력 라인들의 수를 증가시킬 수있는 반도체 메모리 장치 |
| US7313041B1 (en) | 2003-06-23 | 2007-12-25 | Cypress Semiconductor Corporation | Sense amplifier circuit and method |
| JP4304697B2 (ja) * | 2003-07-30 | 2009-07-29 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ダイナミック半導体記憶装置及びその動作方法 |
| KR100558571B1 (ko) * | 2004-03-03 | 2006-03-13 | 삼성전자주식회사 | 반도체 메모리 장치의 전류 센스앰프 회로 |
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| KR20090119143A (ko) * | 2008-05-15 | 2009-11-19 | 삼성전자주식회사 | 비트라인 센스 앰프, 이를 포함하는 메모리 코어 및 반도체메모리 장치 |
| JP2008269785A (ja) * | 2008-07-04 | 2008-11-06 | Renesas Technology Corp | 半導体記憶装置 |
| KR101068340B1 (ko) * | 2010-05-28 | 2011-09-28 | 주식회사 하이닉스반도체 | 집적 회로 및 반도체 메모리 장치 |
| KR102072407B1 (ko) * | 2013-05-03 | 2020-02-03 | 삼성전자 주식회사 | 메모리 장치 및 그 구동 방법 |
| US9275702B2 (en) * | 2013-11-29 | 2016-03-01 | The Regents Of The University Of Michigan | Memory circuitry including read voltage boost |
| KR20160069147A (ko) * | 2014-12-08 | 2016-06-16 | 에스케이하이닉스 주식회사 | 데이터 감지 증폭기 및 이를 포함하는 메모리 장치 |
| KR20160119490A (ko) * | 2015-04-06 | 2016-10-14 | 에스케이하이닉스 주식회사 | 메모리 장치 및 이의 동작 방법 |
| KR102507170B1 (ko) * | 2016-02-29 | 2023-03-09 | 에스케이하이닉스 주식회사 | 센스 앰프 및 이를 포함하는 반도체 장치의 입/출력 회로 |
| US10236036B2 (en) * | 2017-05-09 | 2019-03-19 | Micron Technology, Inc. | Sense amplifier signal boost |
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