JP2001283592A - 半導体記憶装置およびその駆動方法 - Google Patents
半導体記憶装置およびその駆動方法Info
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Abstract
(57)【要約】
【課題】 ライトモード時にプリチャージ動作を行わな
いようにして消費電流を削減する。 【解決手段】 メモリセルアレイ１に隣接して、バラン
サ回路列２、バランサ駆動回路列７2 、プリチャージ駆
動回路列９、プリチャージ回路列４を有する半導体記憶
装置において、ライトモード時においてハイとなるライ
ト信号ＷＲＩＴＥをプリチャージ駆動回路９1 のＮＯＲ
ゲートに、Ｉ／Ｏバランス信号ＢＩＯ１と共に入力し、
ライトモード時には、このＮＯＲゲートの出力が常にロ
ーレベルとなるようにして、プリチャージ回路４ａ1 の
ＭＯＳＦＥＴをオンさせないようにする。
いようにして消費電流を削減する。 【解決手段】 メモリセルアレイ１に隣接して、バラン
サ回路列２、バランサ駆動回路列７2 、プリチャージ駆
動回路列９、プリチャージ回路列４を有する半導体記憶
装置において、ライトモード時においてハイとなるライ
ト信号ＷＲＩＴＥをプリチャージ駆動回路９1 のＮＯＲ
ゲートに、Ｉ／Ｏバランス信号ＢＩＯ１と共に入力し、
ライトモード時には、このＮＯＲゲートの出力が常にロ
ーレベルとなるようにして、プリチャージ回路４ａ1 の
ＭＯＳＦＥＴをオンさせないようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、ＤＲＡＭやＳＲＡ
Ｍなどの半導体記憶装置とその駆動方法に関し、特にビ
ット線対間に配置されたプリチャージ回路とバランサ回
路とその駆動方法に関するものである。
Ｍなどの半導体記憶装置とその駆動方法に関し、特にビ
ット線対間に配置されたプリチャージ回路とバランサ回
路とその駆動方法に関するものである。
【０００２】
【従来の技術】ＤＲＡＭやＳＲＡＭなどの半導体装置に
おいては、動作高速化のために、読み出し動作時および
書き込み動作時にプリチャージ回路およびバランサ回路
を動作させてビット線をプリチャージすると共にビット
線対間の電圧をバランスさせることが行われている。こ
の場合に、通常、メモリセルアレイ内のビット線のバラ
ンスを効率的に行うために、近端側（ライトアンプＷａ
ｍｐ、データアンプＤａｍｐが存在している側）と遠端
側にバランス回路が配置される。
おいては、動作高速化のために、読み出し動作時および
書き込み動作時にプリチャージ回路およびバランサ回路
を動作させてビット線をプリチャージすると共にビット
線対間の電圧をバランスさせることが行われている。こ
の場合に、通常、メモリセルアレイ内のビット線のバラ
ンスを効率的に行うために、近端側（ライトアンプＷａ
ｍｐ、データアンプＤａｍｐが存在している側）と遠端
側にバランス回路が配置される。
【０００３】図７は、この種半導体記憶装置の概略の構
成を示すブロック図である。図７に示されるように、メ
モリセルアレイ１の近端側端部と遠端側端部には、それ
ぞれ近端側バランサ回路列２と遠端側バランサ回路列３
が配置され、近端側バランサ回路列２の外側にはプリチ
ャージ回路列４が配置されている。そして、バランサ回
路列２、３およびプリチャージ回路列４にそれぞれ隣接
してバランサ駆動回路（その２）列７2 、８2 、プリチ
ャージ駆動回路列９が配置されている。さらに、メモリ
セルアレイ１、回路列２〜４、駆動回路列７2 、８2 、
９を横断して複数のビット線対５が敷設されている。
成を示すブロック図である。図７に示されるように、メ
モリセルアレイ１の近端側端部と遠端側端部には、それ
ぞれ近端側バランサ回路列２と遠端側バランサ回路列３
が配置され、近端側バランサ回路列２の外側にはプリチ
ャージ回路列４が配置されている。そして、バランサ回
路列２、３およびプリチャージ回路列４にそれぞれ隣接
してバランサ駆動回路（その２）列７2 、８2 、プリチ
ャージ駆動回路列９が配置されている。さらに、メモリ
セルアレイ１、回路列２〜４、駆動回路列７2 、８2 、
９を横断して複数のビット線対５が敷設されている。
【０００４】クロックＣＬＫが入力されるバランス信号
生成回路６からは、ライト時バランス用クロックＡとリ
ード時バランス用クロックＢとが出力され、それらはバ
ランサ駆動回路（その１）７1 、８1 に入力される。駆
動回路（その１）７1 、８1から出力されるＩ／Ｏバラ
ンス信号バーＢＩＯＢ１、ＢＩＯＢ２は、バランサ駆動
回路（その２）列７2 、８2 に入力され、そのバランサ
駆動回路（その２）列７2 、８2 内の駆動回路は、近端
側および遠端側バランサ回路列２、３内のバランサ回路
を駆動する。バランサ駆動回路（その２）列７2 の駆動
回路より出力されるＩ／Ｏバランス信号ＢＩＯ１はプリ
チャージ駆動回路列９内のプリチャージ駆動回路９1 に
入力され、プリチャージ駆動回路９1 は、プリチャージ
回路列４内のプリチャージ回路４1 をプリチャージ信号
Ｐｒｅにより駆動する。
生成回路６からは、ライト時バランス用クロックＡとリ
ード時バランス用クロックＢとが出力され、それらはバ
ランサ駆動回路（その１）７1 、８1 に入力される。駆
動回路（その１）７1 、８1から出力されるＩ／Ｏバラ
ンス信号バーＢＩＯＢ１、ＢＩＯＢ２は、バランサ駆動
回路（その２）列７2 、８2 に入力され、そのバランサ
駆動回路（その２）列７2 、８2 内の駆動回路は、近端
側および遠端側バランサ回路列２、３内のバランサ回路
を駆動する。バランサ駆動回路（その２）列７2 の駆動
回路より出力されるＩ／Ｏバランス信号ＢＩＯ１はプリ
チャージ駆動回路列９内のプリチャージ駆動回路９1 に
入力され、プリチャージ駆動回路９1 は、プリチャージ
回路列４内のプリチャージ回路４1 をプリチャージ信号
Ｐｒｅにより駆動する。
【０００５】図８は、プリチャージ回路とバランサ回路
に係る従来のタイミングチャートである。ライトモード
時においては、Ｉ／Ｏバランス信号ＢＩＯ１、２がロー
レベルのとき、ビット線はプリチャージ回路が動作して
所定のプリチャージレベルに充電されるとともにバラン
サ回路によってビット線対間の電圧バランスが図られ
る。ＢＩＯ１、２がハイレベルに転じるとビット線のプ
リチャージおよびバランス動作が終了し、ライトアンプ
Ｗａｍｐにより増幅された書き込みデータはビット線側
に送り込まれ、メモリセルアレイ内に配置されたセンス
アンプによって増幅される。その後、メモリセルのゲー
トが開かれることにより、ビット線上に送り込まれたラ
イトデータは指定されたメモリセル内に格納される。Ｂ
ＩＯ１、２がローレベルに転じると、再びプリチャージ
動作とバランス動作が開始される。リードモード時にお
いては、Ｉ／Ｏバランス信号ＢＩＯ１、２がローレベル
のとき、プリチャージ回路とバランサ回路が動作して、
ビット線はバランスした所定のプリチャージ電位に充電
される。ＢＩＯ１、２がハイレベルに転じるとビット線
のプリチャージおよびバランス動作が終了し、メモリセ
ルに記憶されていたデータが、ビット線上に読み出さ
れ、メモリセルアレイ内に配置されたセンスアンプによ
って増幅される。その後、ビット線上のデータは、図示
が省略されたデータアンプＤａｍｐに伝達され、これに
より増幅された後、外部に読み出される。ＢＩＯ１、２
がローレベルに転じると、プリチャージ動作とバランス
動作が開始され、次のサイクルが始まる。図８に示され
るように、また、上記の説明のように、従来、ライトモ
ード、リードモードに関係なく、ライト／リードの都度
プリチャージ回路と両方のバランサ回路とが常に動作し
ていた。
に係る従来のタイミングチャートである。ライトモード
時においては、Ｉ／Ｏバランス信号ＢＩＯ１、２がロー
レベルのとき、ビット線はプリチャージ回路が動作して
所定のプリチャージレベルに充電されるとともにバラン
サ回路によってビット線対間の電圧バランスが図られ
る。ＢＩＯ１、２がハイレベルに転じるとビット線のプ
リチャージおよびバランス動作が終了し、ライトアンプ
Ｗａｍｐにより増幅された書き込みデータはビット線側
に送り込まれ、メモリセルアレイ内に配置されたセンス
アンプによって増幅される。その後、メモリセルのゲー
トが開かれることにより、ビット線上に送り込まれたラ
イトデータは指定されたメモリセル内に格納される。Ｂ
ＩＯ１、２がローレベルに転じると、再びプリチャージ
動作とバランス動作が開始される。リードモード時にお
いては、Ｉ／Ｏバランス信号ＢＩＯ１、２がローレベル
のとき、プリチャージ回路とバランサ回路が動作して、
ビット線はバランスした所定のプリチャージ電位に充電
される。ＢＩＯ１、２がハイレベルに転じるとビット線
のプリチャージおよびバランス動作が終了し、メモリセ
ルに記憶されていたデータが、ビット線上に読み出さ
れ、メモリセルアレイ内に配置されたセンスアンプによ
って増幅される。その後、ビット線上のデータは、図示
が省略されたデータアンプＤａｍｐに伝達され、これに
より増幅された後、外部に読み出される。ＢＩＯ１、２
がローレベルに転じると、プリチャージ動作とバランス
動作が開始され、次のサイクルが始まる。図８に示され
るように、また、上記の説明のように、従来、ライトモ
ード、リードモードに関係なく、ライト／リードの都度
プリチャージ回路と両方のバランサ回路とが常に動作し
ていた。
【０００６】
【発明が解決しようとする課題】上述したように、従来
の半導体記憶装置では、ライト・リードに関係なくビッ
ト線のプリチャージを行い、近端側と遠端側とに配置さ
れたバランサ回路によりビット線間をバランスさせてい
る。そのため、従来例では、プリチャージとビット線間
バランスのための消費電流が大きいという問題があっ
た。本発明の課題は、上記した従来例の問題点を解決す
ることであって、その目的は、動作速度の低下を伴うこ
となく消費電流の削減を図ることである。
の半導体記憶装置では、ライト・リードに関係なくビッ
ト線のプリチャージを行い、近端側と遠端側とに配置さ
れたバランサ回路によりビット線間をバランスさせてい
る。そのため、従来例では、プリチャージとビット線間
バランスのための消費電流が大きいという問題があっ
た。本発明の課題は、上記した従来例の問題点を解決す
ることであって、その目的は、動作速度の低下を伴うこ
となく消費電流の削減を図ることである。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
め、本発明によれば、複数のビット線対が敷設されたメ
モリセルアレイと、各ビット線対に接続されたプリチャ
ージ回路を有するプリチャージ回路列と、各プリチャー
ジ回路を駆動するプリチャージ駆動回路と、を備えた半
導体記憶装置において、ライト動作時には前記プリチャ
ージ駆動回路が前記プリチャージ回路を駆動しないよう
に構成されていることを特徴とする半導体記憶装置、が
提供される。そして、好ましくは、それぞれ各ビット線
対に設けられたバランサ回路を有する複数のバランサ回
路列と、各バランサ回路列毎に設けられたそれぞれのバ
ランサ回路を駆動する複数のバランサ駆動回路と、をさ
らに備え、ライト動作時には一部の前記バランサ駆動回
路が対応する前記バランサ回路列に属するバランサ回路
を駆動しないように構成される。
め、本発明によれば、複数のビット線対が敷設されたメ
モリセルアレイと、各ビット線対に接続されたプリチャ
ージ回路を有するプリチャージ回路列と、各プリチャー
ジ回路を駆動するプリチャージ駆動回路と、を備えた半
導体記憶装置において、ライト動作時には前記プリチャ
ージ駆動回路が前記プリチャージ回路を駆動しないよう
に構成されていることを特徴とする半導体記憶装置、が
提供される。そして、好ましくは、それぞれ各ビット線
対に設けられたバランサ回路を有する複数のバランサ回
路列と、各バランサ回路列毎に設けられたそれぞれのバ
ランサ回路を駆動する複数のバランサ駆動回路と、をさ
らに備え、ライト動作時には一部の前記バランサ駆動回
路が対応する前記バランサ回路列に属するバランサ回路
を駆動しないように構成される。
【０００８】また、上記の目的を達成するため、本発明
によれば、複数のビット線対が敷設されたメモリセルア
レイと、各ビット線対に接続されたプリチャージ回路
と、を備えた半導体記憶装置の駆動方法において、ライ
ト動作時には、前記プリチャージ回路がプリチャージ動
作を行わないことを特徴とする半導体記憶装置の駆動方
法、が提供される。そして、好ましくは、各ビット線対
に設けられたバランサ回路を有する１または複数のバラ
ンサ回路列がさらに備えられ、ライト動作時には一部ま
たは全部のバランサ回路列に属するバランサ回路がバラ
ンス動作を行わないようになされる。
によれば、複数のビット線対が敷設されたメモリセルア
レイと、各ビット線対に接続されたプリチャージ回路
と、を備えた半導体記憶装置の駆動方法において、ライ
ト動作時には、前記プリチャージ回路がプリチャージ動
作を行わないことを特徴とする半導体記憶装置の駆動方
法、が提供される。そして、好ましくは、各ビット線対
に設けられたバランサ回路を有する１または複数のバラ
ンサ回路列がさらに備えられ、ライト動作時には一部ま
たは全部のバランサ回路列に属するバランサ回路がバラ
ンス動作を行わないようになされる。
【０００９】［作用］リード時にはメモリセルが記憶す
る微小な電荷がビット線に読み出されるため、メモリセ
ルよりデータを読み出す前にビット線をプリチャージ
し、かつビット線間をバランスさせておくことは、動作
高速化のために極めて有効である。しかし、ライト動作
時には、ビット線はライトアンプＷａｍｐおよびセンス
アンプを介して電源より急速に充電されるため、ビット
線にデータを送り込む前にビット線をプリチャージして
おかなくてもまたビット線対を完全にバランスさせてお
かなくても、動作速度にはほとんど影響を受けない場合
が多い。そのような場合には、ライト動作時にはプリチ
ャージを行わないようにすることにより、また一部のバ
ランサ回路を動作させないようにすることにより、動作
速度の低下を招くことなく消費電流の削減を図ることが
できる。
る微小な電荷がビット線に読み出されるため、メモリセ
ルよりデータを読み出す前にビット線をプリチャージ
し、かつビット線間をバランスさせておくことは、動作
高速化のために極めて有効である。しかし、ライト動作
時には、ビット線はライトアンプＷａｍｐおよびセンス
アンプを介して電源より急速に充電されるため、ビット
線にデータを送り込む前にビット線をプリチャージして
おかなくてもまたビット線対を完全にバランスさせてお
かなくても、動作速度にはほとんど影響を受けない場合
が多い。そのような場合には、ライト動作時にはプリチ
ャージを行わないようにすることにより、また一部のバ
ランサ回路を動作させないようにすることにより、動作
速度の低下を招くことなく消費電流の削減を図ることが
できる。
【００１０】
【発明の実施の形態】次に、本発明の実施の形態につい
て実施例に即し図面を参照して詳細に説明する。図１〜
図３は、本発明の一実施例を示すブロック図である。ま
た、図４は、この実施例のプリチャージ動作およびバラ
ンス動作を中心に示したタイミングチャートである。図
１〜図３において、図７に示した従来例の部分に相当す
る部分には同一の参照番号が付せられているので、重複
する説明は省略する。図１に示されるように、本実施例
においては、遠端側バランサ回路を駆動するバランサ駆
動回路（その１）８1 内のＮＯＲゲートに、ライトモー
ド時にハイレベルとなるライト信号ＷＲＩＴＥが制御信
号として入力されている。これにより、図４のタイミン
グチャートに示されるように、ライトモード時には、Ｉ
／Ｏバランス信号バーＢＩＯＢ２は常にローレベルに維
持される。これにより、後述されるように、遠端側のバ
ランサ回路を駆動するバランサ駆動回路（その２）列８
2 に属する駆動回路は駆動動作を実行しないことにな
る。
て実施例に即し図面を参照して詳細に説明する。図１〜
図３は、本発明の一実施例を示すブロック図である。ま
た、図４は、この実施例のプリチャージ動作およびバラ
ンス動作を中心に示したタイミングチャートである。図
１〜図３において、図７に示した従来例の部分に相当す
る部分には同一の参照番号が付せられているので、重複
する説明は省略する。図１に示されるように、本実施例
においては、遠端側バランサ回路を駆動するバランサ駆
動回路（その１）８1 内のＮＯＲゲートに、ライトモー
ド時にハイレベルとなるライト信号ＷＲＩＴＥが制御信
号として入力されている。これにより、図４のタイミン
グチャートに示されるように、ライトモード時には、Ｉ
／Ｏバランス信号バーＢＩＯＢ２は常にローレベルに維
持される。これにより、後述されるように、遠端側のバ
ランサ回路を駆動するバランサ駆動回路（その２）列８
2 に属する駆動回路は駆動動作を実行しないことにな
る。
【００１１】図２を参照すると、プリチャージ部４ａに
おいて、ビット線対５には、プリチャージ回路４ａ1 と
プリチャージ部バランサ回路４ａ2 が接続される。プリ
チャージ回路４ａ1 は、プリチャージ信号Ｐｒｅを受け
てビット線に電源よりプリチャージ電流を流入させる２
本のｎチャネルＭＯＳトランジスタから構成され、プリ
チャージ部バランサ回路４ａ2 は、後述するバランサ駆
動回路（その２）７2（図３参照）より、プリチャージ
用バランス信号ＢＰの供給を受けてビット線間のバラン
スを図るｎチャネルＭＯＳトランジスタから構成されて
いる。また、プリチャージ駆動回路列９内に配置される
プリチャージ駆動回路９1 は、バランサ駆動回路（その
２）７21（図３参照）が出力するＩ／Ｏバランス信号Ｂ
ＩＯ１が入力され、プリチャージ信号Ｐｒｅを出力する
ＮＯＲゲートによって構成される。ＮＯＲゲートには、
ライト信号ＷＲＩＴＥが制御信号として入力されてい
る。プリチャージ駆動回路９1 において、ＮＯＲゲート
がライト信号ＷＲＩＴＥによって制御されていることに
より、図４に示されるように、ライトモード時には、プ
リチャージ信号Ｐｒｅはローレベルに維持される。従っ
て、ライトモード時には、プリチャージ動作は行われな
い。
おいて、ビット線対５には、プリチャージ回路４ａ1 と
プリチャージ部バランサ回路４ａ2 が接続される。プリ
チャージ回路４ａ1 は、プリチャージ信号Ｐｒｅを受け
てビット線に電源よりプリチャージ電流を流入させる２
本のｎチャネルＭＯＳトランジスタから構成され、プリ
チャージ部バランサ回路４ａ2 は、後述するバランサ駆
動回路（その２）７2（図３参照）より、プリチャージ
用バランス信号ＢＰの供給を受けてビット線間のバラン
スを図るｎチャネルＭＯＳトランジスタから構成されて
いる。また、プリチャージ駆動回路列９内に配置される
プリチャージ駆動回路９1 は、バランサ駆動回路（その
２）７21（図３参照）が出力するＩ／Ｏバランス信号Ｂ
ＩＯ１が入力され、プリチャージ信号Ｐｒｅを出力する
ＮＯＲゲートによって構成される。ＮＯＲゲートには、
ライト信号ＷＲＩＴＥが制御信号として入力されてい
る。プリチャージ駆動回路９1 において、ＮＯＲゲート
がライト信号ＷＲＩＴＥによって制御されていることに
より、図４に示されるように、ライトモード時には、プ
リチャージ信号Ｐｒｅはローレベルに維持される。従っ
て、ライトモード時には、プリチャージ動作は行われな
い。
【００１２】図３に示されるように、近端側および遠端
側バランサ回路列２、３内に配置された、ビット線対間
を接続するバランサ回路２1 、３1 は、並列接続された
ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトラ
ンジスタとによって構成される。バランサ駆動回路（そ
の２）列７2 、８2 に配置されるバランサ駆動回路（そ
の２）７21、８21は、２段のインバータによって構成さ
れており、それぞれのインバータの出力信号は、ｐチャ
ネル、ｎチャネルＭＯＳトランジスタのゲートに接続さ
れている。バランサ駆動回路（その２）７21、８21の入
力端には、バランサ駆動回路（その１）７1 、８1 の出
力信号であるＩ／Ｏバランス信号バーＢＩＯＢ１、ＢＩ
ＯＢ２が入力される。バランサ駆動回路（その２）７21
の出力信号であるプリチャージ用バランス信号ＢＰは、
上述したように、プリチャージ部バランサ回路４ａ2 に
入力される。また、バランサ駆動回路（その２）７21の
初段のインバータの出力信号であるＩ／Ｏバランス信号
ＢＩＯ１はプリチャージ駆動回路９1 に入力されている
（図２参照）。上述したように、ライトモード時におい
ては、Ｉ／Ｏバランス信号バーＢＩＯＢ２が常にローレ
ベルに維持されるため、遠端側バランサ回路列３に属す
るバランサ回路３1 のＭＯＳトランジスタはいずれも導
通せず、従って遠端側のバランサ回路によるバランス動
作は行われない。
側バランサ回路列２、３内に配置された、ビット線対間
を接続するバランサ回路２1 、３1 は、並列接続された
ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトラ
ンジスタとによって構成される。バランサ駆動回路（そ
の２）列７2 、８2 に配置されるバランサ駆動回路（そ
の２）７21、８21は、２段のインバータによって構成さ
れており、それぞれのインバータの出力信号は、ｐチャ
ネル、ｎチャネルＭＯＳトランジスタのゲートに接続さ
れている。バランサ駆動回路（その２）７21、８21の入
力端には、バランサ駆動回路（その１）７1 、８1 の出
力信号であるＩ／Ｏバランス信号バーＢＩＯＢ１、ＢＩ
ＯＢ２が入力される。バランサ駆動回路（その２）７21
の出力信号であるプリチャージ用バランス信号ＢＰは、
上述したように、プリチャージ部バランサ回路４ａ2 に
入力される。また、バランサ駆動回路（その２）７21の
初段のインバータの出力信号であるＩ／Ｏバランス信号
ＢＩＯ１はプリチャージ駆動回路９1 に入力されている
（図２参照）。上述したように、ライトモード時におい
ては、Ｉ／Ｏバランス信号バーＢＩＯＢ２が常にローレ
ベルに維持されるため、遠端側バランサ回路列３に属す
るバランサ回路３1 のＭＯＳトランジスタはいずれも導
通せず、従って遠端側のバランサ回路によるバランス動
作は行われない。
【００１３】このように構成された半導体記憶装置にお
いては、ライトモード時にプリチャージが行われないこ
とにより、またバランサ駆動回路の一部が動作しないこ
とにより、消費電流の削減が図られる。ライトモード時
には、遠端側バランサ回路は動作はしないものの、近端
側バランサ回路は動作しており、またプリチャージ部バ
ランサ回路であるｎチャネルＭＯＳトランジスタが導通
することにより、ビット線対間のバランスは一定程度図
られる。
いては、ライトモード時にプリチャージが行われないこ
とにより、またバランサ駆動回路の一部が動作しないこ
とにより、消費電流の削減が図られる。ライトモード時
には、遠端側バランサ回路は動作はしないものの、近端
側バランサ回路は動作しており、またプリチャージ部バ
ランサ回路であるｎチャネルＭＯＳトランジスタが導通
することにより、ビット線対間のバランスは一定程度図
られる。
【００１４】図５、図６は、他の実施例におけるプリチ
ャージ駆動回路９1 とバランサ駆動回路（その１）８1
の構成を示す回路図である。先の実施例においては、プ
リチャージ回路やバランサ回路の動作／非動作の制御を
ＮＯＲゲートを用いることによって行っていたが、この
実施例においては、ＮＡＮＤゲートが用いられている。
そして、各ＮＡＮＤゲートには、ライトモード時にロー
レベルとなるライト信号バーＷＲＩＴＥＢが制御信号と
して入力されている。動作は、先の実施例の場合と同様
である。
ャージ駆動回路９1 とバランサ駆動回路（その１）８1
の構成を示す回路図である。先の実施例においては、プ
リチャージ回路やバランサ回路の動作／非動作の制御を
ＮＯＲゲートを用いることによって行っていたが、この
実施例においては、ＮＡＮＤゲートが用いられている。
そして、各ＮＡＮＤゲートには、ライトモード時にロー
レベルとなるライト信号バーＷＲＩＴＥＢが制御信号と
して入力されている。動作は、先の実施例の場合と同様
である。
【００１５】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるものではなく、本発
明の要旨を逸脱することのない範囲内において適宜の変
更が可能なものである。例えば、実施例でのＭＯＳトラ
ンジスタの導電型を反転させてもよい。また、実施例で
は、ライトモード時において２つのバランサ回路列の一
方のみを動作させないようにしていたが、双方を動作停
止させるようにしてもよい。また、実施例では、プリチ
ャージ回路とバランサ回路とを動作停止させていたが、
何れか一方のみであってもよい。
本発明はこれら実施例に限定されるものではなく、本発
明の要旨を逸脱することのない範囲内において適宜の変
更が可能なものである。例えば、実施例でのＭＯＳトラ
ンジスタの導電型を反転させてもよい。また、実施例で
は、ライトモード時において２つのバランサ回路列の一
方のみを動作させないようにしていたが、双方を動作停
止させるようにしてもよい。また、実施例では、プリチ
ャージ回路とバランサ回路とを動作停止させていたが、
何れか一方のみであってもよい。
【００１６】
【発明の効果】以上説明したように、本発明の半導体記
憶装置は、ライトモード時において、プリチャージ回路
および／またはバランサ回路の動作を停止させるように
したものであるので、本発明によれば、動作速度の低下
を招くことなく、消費電流の削減が実現できる。
憶装置は、ライトモード時において、プリチャージ回路
および／またはバランサ回路の動作を停止させるように
したものであるので、本発明によれば、動作速度の低下
を招くことなく、消費電流の削減が実現できる。
【図１】本発明の一実施例の回路ブロック図（その
１）。
１）。
【図２】本発明の一実施例の回路ブロック図（その
２）。
２）。
【図３】本発明の一実施例の回路ブロック図（その
３）。
３）。
【図４】本発明の一実施例の動作を説明するためのタイ
ミングチャート。
ミングチャート。
【図５】本発明の他の実施例の回路図（その１）。
【図６】本発明の他の実施例の回路図（その２）。
【図７】従来例のブロック図。
【図８】従来例の動作を説明するためのタイミングチャ
ート。
ート。
【符号の説明】 １ メモリセルアレイ ２ 近端側バランサ回路列 ２1 バランサ回路 ３ 遠端側バランサ回路列 ３1 バランサ回路 ４ プリチャージ回路列 ４ａ プリチャージ部 ４1 、４ａ1 プリチャージ回路 ４ａ2 プリチャージ部バランサ回路 ５ ビット線対 ６ バランス信号生成回路 ７1 、８1 バランサ駆動回路（その１） ７2 、８2 バランサ駆動回路（その２）列 ７21、８21 バランサ駆動回路（その２） ９ プリチャージ駆動回路列 ９1 プリチャージ駆動回路
Claims (11)
- 【請求項１】 複数のビット線対が敷設されたメモリセ
ルアレイと、各ビット線対に接続されたプリチャージ回
路を有するプリチャージ回路列と、各プリチャージ回路
を駆動するプリチャージ駆動回路と、を備えた半導体記
憶装置において、ライト動作時には前記プリチャージ駆
動回路が前記プリチャージ回路を駆動しないように構成
されていることを特徴とする半導体記憶装置。 - 【請求項２】 前記プリチャージ駆動回路内には、プリ
チャージ信号を伝達するプリチャージ用ゲートが備えら
れており、該プリチャージ用ゲートに制御信号として入
力される、ライト動作であることを識別するライトライ
ト信号により、前記プリチャージ用ゲートからプリチャ
ージ信号が出力されないように制御されることを特徴と
する請求項１記載の半導体記憶装置。 - 【請求項３】 各ビット線対に設けられたバランサ回路
を有する１または複数のバランサ回路列と、各バランサ
回路列毎に設けられたそれぞれのバランサ回路を駆動す
る１または複数のバランサ駆動回路と、をさらに備えた
ことを特徴とする請求項１または２記載の半導体記憶装
置。 - 【請求項４】 ライト動作時には一部または全部の前記
バランサ駆動回路が対応する前記バランサ回路列に属す
るバランサ回路を駆動しないように構成されていること
を特徴とする請求項３記載の半導体記憶装置。 - 【請求項５】 複数のビット線対が敷設されたメモリセ
ルアレイと、各ビット線対に接続されたプリチャージ回
路を有するプリチャージ回路列と、各プリチャージ回路
を駆動するプリチャージ駆動回路と、各ビット線対に設
けられたバランサ回路を有する１または複数のバランサ
回路列と、各バランサ回路列毎に設けられたそれぞれの
バランサ回路列に属するバランサ回路を駆動する１また
は複数のバランサ駆動回路と、を備えた半導体記憶装置
において、ライト動作時には一部または全部の前記バラ
ンサ駆動回路が対応する前記バランサ回路列に属するバ
ランサ回路を駆動しないように構成されていることを特
徴とする半導体記憶装置。 - 【請求項６】 ライト動作時に対応するバランサ回路列
に属するバランサ回路を駆動しないように構成された前
記バランサ駆動回路内には、バランス信号を伝達するバ
ランス用ゲートが備えられており、該バランス用ゲート
に制御信号として入力される、ライト動作時であること
を識別するライト識別信号により、前記バランス用ゲー
トからバランス信号が出力されないように制御されるこ
とを特徴とする請求項４または５記載の半導体記憶装
置。 - 【請求項７】 前記プリチャージ用ゲートまたは前記バ
ランス用ゲートがＮＯＲゲートまたはＮＡＮＤゲートに
よって構成されていることを特徴とする請求項２または
６記載の半導体記憶装置。 - 【請求項８】 前記ビット線対間には、該ビット線間の
電位差を少なくするプリチャージ部バランサ回路が接続
されており、該プリチャージ部バランサ回路は、前記プ
リチャージ駆動回路が出力するプリチャージ信号とは独
立したプリチャージバランス信号によって駆動されるこ
とを特徴とする請求項１〜７の何れかに記載の半導体記
憶装置。 - 【請求項９】 複数のビット線対が敷設されたメモリセ
ルアレイと、各ビット線対に接続されたプリチャージ回
路と、を備えた半導体記憶装置の駆動方法において、ラ
イト動作時には前記プリチャージ回路がプリチャージ動
作を行わないことを特徴とする半導体記憶装置の駆動方
法。 - 【請求項１０】 それぞれ各ビット線対に設けられたバ
ランサ回路を有する複数のバランサ回路列がさらに備え
られ、ライト動作時には一部または全部のバランサ回路
列に属するバランサ回路がバランス動作を行わないこと
を特徴とする請求項９記載の半導体記憶装置の駆動方
法。 - 【請求項１１】 複数のビット線対が敷設されたメモリ
セルアレイと、各ビット線対に接続されたプリチャージ
回路と、それぞれ各ビット線対に設けられたバランサ回
路を有する複数のバランサ回路列と、を備えた半導体記
憶装置の駆動方法において、ライト動作時には前記バラ
ンサ回路列の内の一部のバランサ回路列に属するバラン
サ回路がバランス動作を行わないことを特徴とする半導
体記憶装置の駆動方法。
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|---|---|---|---|
| JP2000092671A JP2001283592A (ja) | 2000-03-30 | 2000-03-30 | 半導体記憶装置およびその駆動方法 |
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| JP2000092671A JP2001283592A (ja) | 2000-03-30 | 2000-03-30 | 半導体記憶装置およびその駆動方法 |
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|---|---|
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ID=18607965
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|---|---|---|---|
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- 2001-03-27 KR KR10-2001-0015862A patent/KR100424498B1/ko not_active IP Right Cessation
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