JPH09167486A - メモリ装置 - Google Patents
メモリ装置Info
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- JPH09167486A JPH09167486A JP8269998A JP26999896A JPH09167486A JP H09167486 A JPH09167486 A JP H09167486A JP 8269998 A JP8269998 A JP 8269998A JP 26999896 A JP26999896 A JP 26999896A JP H09167486 A JPH09167486 A JP H09167486A
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- JP
- Japan
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- voltage
- sense amplifiers
- drivers
- memory device
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
Abstract
(57)【要約】
【課題】高速に動作するメモリ装置を提供すること。
【解決手段】ビットラインと、ビットラインに載せられ
たデータを感知し増幅する第１及び第２ビットライン感
知増幅器と、第１及び第２ビットライン感知増幅器に選
択的に第１電圧を供給する第１バイアス電位部と、第１
及び第２ビットライン感知増幅器に選択的に第２電圧を
供給する第２バイアス電位部と、第１及び第２ビットラ
イン感知増幅器をそれぞれ駆動するためグローバル型リ
ストア制御信号により駆動制御されて第１電圧のリスト
ア信号を発生し第１バイアス電位部を駆動するための一
対の第１ドライバと、第１及び第２ビットライン感知増
幅器をそれぞれ駆動するためグローバル型センシング制
御信号により駆動制御されて第２電圧のセンシング信号
を発生し第２バイアス電位部を駆動するための一対の第
２ドライバと、ビットラインを半電圧でプリチャージン
グしビットラインに供給される電圧を等化するための等
化手段とを有する少なくとも一つ以上のビットライン感
知増幅器ブロックを含む。
たデータを感知し増幅する第１及び第２ビットライン感
知増幅器と、第１及び第２ビットライン感知増幅器に選
択的に第１電圧を供給する第１バイアス電位部と、第１
及び第２ビットライン感知増幅器に選択的に第２電圧を
供給する第２バイアス電位部と、第１及び第２ビットラ
イン感知増幅器をそれぞれ駆動するためグローバル型リ
ストア制御信号により駆動制御されて第１電圧のリスト
ア信号を発生し第１バイアス電位部を駆動するための一
対の第１ドライバと、第１及び第２ビットライン感知増
幅器をそれぞれ駆動するためグローバル型センシング制
御信号により駆動制御されて第２電圧のセンシング信号
を発生し第２バイアス電位部を駆動するための一対の第
２ドライバと、ビットラインを半電圧でプリチャージン
グしビットラインに供給される電圧を等化するための等
化手段とを有する少なくとも一つ以上のビットライン感
知増幅器ブロックを含む。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関し、特に多数個に分割され動作する感知増幅器アレイ
を備えるメモリ装置に関する。
関し、特に多数個に分割され動作する感知増幅器アレイ
を備えるメモリ装置に関する。
【０００２】
【従来の技術】近年、半導体メモリ装置は高集積化が進
み、それに伴ってデータを貯蔵するメモリセルの数が次
第に増加している。そのため、メモリセルのデータ保存
のための一つのサイクルのリフレッシュ動作の際に動作
するメモリセルの数も増加している。これに伴い、メモ
リセルのビットライン電位を感知し増幅する感知増幅器
の数も増加している。
み、それに伴ってデータを貯蔵するメモリセルの数が次
第に増加している。そのため、メモリセルのデータ保存
のための一つのサイクルのリフレッシュ動作の際に動作
するメモリセルの数も増加している。これに伴い、メモ
リセルのビットライン電位を感知し増幅する感知増幅器
の数も増加している。
【０００３】
【発明が解決しようとする課題】よく知られているよう
に、従来は、グローバルなリストア信号とセンシング信
号を印加して感知増幅器を駆動していたため、電源電圧
に過負荷がかかるようになり感知増幅器の動作速度が遅
延するという問題があった。この動作速度の遅延は、高
速動作の際のメモリ装置の誤動作をもたらす場合もあ
る。
に、従来は、グローバルなリストア信号とセンシング信
号を印加して感知増幅器を駆動していたため、電源電圧
に過負荷がかかるようになり感知増幅器の動作速度が遅
延するという問題があった。この動作速度の遅延は、高
速動作の際のメモリ装置の誤動作をもたらす場合もあ
る。
【０００４】さらに、半導体メモリ装置中の一つである
ＳＧＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｇｒａｐｈｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）におい
ては、データ感知のために、ディーラムで必要なリスト
ア回路及びセンシング回路以外に、ブロックライティン
グ機能が付加されている。ブロックライティング動作の
際にグローバル化したリストア及びセンシング信号を用
いる場合に、例えば読み出し（ｒｅａｄ）動作を行う場
合に、グローバル化したリストア信号とセンシング信号
によりラッチされたデータを反転させるのに速度遅延現
象が発生する。従って、高速動作の際には誤動作をもた
らす場合もある。
ＳＧＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｇｒａｐｈｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）におい
ては、データ感知のために、ディーラムで必要なリスト
ア回路及びセンシング回路以外に、ブロックライティン
グ機能が付加されている。ブロックライティング動作の
際にグローバル化したリストア及びセンシング信号を用
いる場合に、例えば読み出し（ｒｅａｄ）動作を行う場
合に、グローバル化したリストア信号とセンシング信号
によりラッチされたデータを反転させるのに速度遅延現
象が発生する。従って、高速動作の際には誤動作をもた
らす場合もある。
【０００５】
【課題を解決するための手段】前記の問題点を解決する
ため、本発明ではグローバル化されたリストア信号及び
センシング信号を分割した。即ち、本発明のメモリ装置
においては、分割されたリストア信号及びセンシング信
号を受信して駆動する感知増幅器ブロックを用いる。
ため、本発明ではグローバル化されたリストア信号及び
センシング信号を分割した。即ち、本発明のメモリ装置
においては、分割されたリストア信号及びセンシング信
号を受信して駆動する感知増幅器ブロックを用いる。
【０００６】本発明のメモリ装置に用いられるビットラ
イン感知増幅器ブロックは、メタルストラッピング領域
を備えた少なくとも二つ以上のメモリセルを有するセル
アレイから外部に出力されたり外部から入力されるデー
タを載せるためのビットラインと、ビットラインに載せ
られたデータを感知して増幅する第１及び第２感知増幅
器と、ビットラインの駆動制御するため動作状態に従い
第１及び第２感知増幅器に選択的に静電圧、又は第１電
圧を供給する第１バイアス電位部と、ビットラインの駆
動制御するため動作状態に従い第１及び第２感知増幅器
に選択的に静電圧、又は第２電圧を供給する第２バイア
ス電位部と、第１及び第２感知増幅器をそれぞれ駆動す
るため、グローバル型リストア制御信号により駆動制御
され、第１電圧のリストア信号を発生して第１バイアス
電位部を駆動するための一対の第１ドライバと、第１及
び第２感知増幅器をそれぞれ駆動するためのグローバル
型リストア制御信号により駆動制御され、第２電圧のリ
ストア信号を発生して第２バイアス電位部を駆動するた
めの一対の第２ドライバと、ビットラインを半電圧（１
／２Ｖｃｃ）でプリチャージングしてビットラインに供
給される電圧を等化するための等化手段とを備える。
イン感知増幅器ブロックは、メタルストラッピング領域
を備えた少なくとも二つ以上のメモリセルを有するセル
アレイから外部に出力されたり外部から入力されるデー
タを載せるためのビットラインと、ビットラインに載せ
られたデータを感知して増幅する第１及び第２感知増幅
器と、ビットラインの駆動制御するため動作状態に従い
第１及び第２感知増幅器に選択的に静電圧、又は第１電
圧を供給する第１バイアス電位部と、ビットラインの駆
動制御するため動作状態に従い第１及び第２感知増幅器
に選択的に静電圧、又は第２電圧を供給する第２バイア
ス電位部と、第１及び第２感知増幅器をそれぞれ駆動す
るため、グローバル型リストア制御信号により駆動制御
され、第１電圧のリストア信号を発生して第１バイアス
電位部を駆動するための一対の第１ドライバと、第１及
び第２感知増幅器をそれぞれ駆動するためのグローバル
型リストア制御信号により駆動制御され、第２電圧のリ
ストア信号を発生して第２バイアス電位部を駆動するた
めの一対の第２ドライバと、ビットラインを半電圧（１
／２Ｖｃｃ）でプリチャージングしてビットラインに供
給される電圧を等化するための等化手段とを備える。
【０００７】
【発明の実施の形態】以下、本発明を添付図面を参照し
て詳細に説明する。図１は、本発明の一実施形態による
感知増幅器アレイの回路ブロック図である。図２は、図
１に示す感知増幅器アレイの動作タイミング図である。
て詳細に説明する。図１は、本発明の一実施形態による
感知増幅器アレイの回路ブロック図である。図２は、図
１に示す感知増幅器アレイの動作タイミング図である。
【０００８】図１及び図２に示すように、待機の際にワ
ード線（ＷＬｉ）は論理ローであり、真偽バイアス電位
部（２１３）、補数バイアス電位部（２１４）及びビッ
トライン（ＢＬ１、／ＢＬ１）は半電圧（Ｖｄｄ／２）
にプリチャージされている。
ード線（ＷＬｉ）は論理ローであり、真偽バイアス電位
部（２１３）、補数バイアス電位部（２１４）及びビッ
トライン（ＢＬ１、／ＢＬ１）は半電圧（Ｖｄｄ／２）
にプリチャージされている。
【０００９】ｔ１時点でワードライン（ＷＬｉ）が論理
ローからハイにイネーブルされると、セルアレイ（１）
のメモリセルから流入したデータとビットライン（ＢＬ
１、／ＢＬ１）の間に電荷共有が生じる。
ローからハイにイネーブルされると、セルアレイ（１）
のメモリセルから流入したデータとビットライン（ＢＬ
１、／ＢＬ１）の間に電荷共有が生じる。
【００１０】それ以後に、遅延したＲＡＳ信号（Ｒｏｗ
Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ：ＲＡＳ）によりグロ
ーバル型リストア制御信号（Ｒｂ）及びセンシング制御
信号（Ｓ）が、それぞれ論理ハイ及びローから論理ロー
及びハイに転移するに従い第１及び第２プルアップドラ
イバ（２１５、２１６）の出力信号（ｒｔｏ１）はそれ
ぞれ半電圧（Ｖｄｄ／２）レベルから電源電圧（Ｖｄ
ｄ）に、第１及び第２プルダウンドライバ（２１７、２
１８）の出力信号はそれぞれ半電圧（Ｖｄｄ／２）レベ
ルから接地電圧（Ｖｓｓ）に変化する。
Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ：ＲＡＳ）によりグロ
ーバル型リストア制御信号（Ｒｂ）及びセンシング制御
信号（Ｓ）が、それぞれ論理ハイ及びローから論理ロー
及びハイに転移するに従い第１及び第２プルアップドラ
イバ（２１５、２１６）の出力信号（ｒｔｏ１）はそれ
ぞれ半電圧（Ｖｄｄ／２）レベルから電源電圧（Ｖｄ
ｄ）に、第１及び第２プルダウンドライバ（２１７、２
１８）の出力信号はそれぞれ半電圧（Ｖｄｄ／２）レベ
ルから接地電圧（Ｖｓｓ）に変化する。
【００１１】それに伴い、第１感知増幅器ブロック（２
１）の第１及び第２感知増幅器（２１１、２１２）が駆
動されビットライン（ＢＬｉ）に載せられたデータを感
知増幅する。一方、第１及び第２プルアップドライバ
（２１５、２１６）の出力信号（Ｖｄｄ）と、第１及び
第２プルダウンドライバ（２１７、２１８）の出力信号
（Ｖｓｓ）は等化手段（２１９）により同一レベルの電
位に等化される。
１）の第１及び第２感知増幅器（２１１、２１２）が駆
動されビットライン（ＢＬｉ）に載せられたデータを感
知増幅する。一方、第１及び第２プルアップドライバ
（２１５、２１６）の出力信号（Ｖｄｄ）と、第１及び
第２プルダウンドライバ（２１７、２１８）の出力信号
（Ｖｓｓ）は等化手段（２１９）により同一レベルの電
位に等化される。
【００１２】所定時間遅延後、ｔ２時点にカラムデコー
ダ（３）の出力信号が論理ローからハイに転移すれば、
読み取り、又は書込まれるデータが入力／出力ラインに
伝達されたり入力／出力ラインで書込まれたデータが流
入される動作を行う。
ダ（３）の出力信号が論理ローからハイに転移すれば、
読み取り、又は書込まれるデータが入力／出力ラインに
伝達されたり入力／出力ラインで書込まれたデータが流
入される動作を行う。
【００１３】第２感知増幅器ブロック乃至第８感知増幅
器ブロック（２８）も同様の動作を行うことができる。
器ブロック（２８）も同様の動作を行うことができる。
【００１４】前述した等化手段（２１９,…,２８９）は
ＮＭＯＳ型トランジスタで構成することができる。ま
た、メモリセルアレイ内の金属ストラッピング領域に従
い制御信号（Ｒｂ、Ｓ）パスが位置されることができ
る。
ＮＭＯＳ型トランジスタで構成することができる。ま
た、メモリセルアレイ内の金属ストラッピング領域に従
い制御信号（Ｒｂ、Ｓ）パスが位置されることができ
る。
【００１５】前述した本発明の実施形態では、ビットラ
イン感知増幅器アレイを８ブロックに分離して説明した
が、例えば７ブロック、又は９ブロックの如くそれ以上
及び以下のブロックに分離して本発明の基本思想を外さ
ない範囲内で当業者が容易に数多く変形することができ
るものである。
イン感知増幅器アレイを８ブロックに分離して説明した
が、例えば７ブロック、又は９ブロックの如くそれ以上
及び以下のブロックに分離して本発明の基本思想を外さ
ない範囲内で当業者が容易に数多く変形することができ
るものである。
【００１６】
【発明の効果】前述の如く、従来はグローバルなリスト
ア信号及びセンシング信号を受信する感知増幅器を用い
たため、信号の電源電圧に過負荷が発生し誤動作及び速
度低下が発生した。しかし、本発明では、例えば、書込
み動作を行う場合に分割されたリストア信号及びセンシ
ング信号を受信することができるビットライン感知増幅
器アレイ構造を提供した。従って、本発明のメモリ装置
では、リード又はライト動作の際、ビットラインに印加
される電位が減少し動作速度が早くなり、高速動作の際
にも安定した動作が可能である。さらに、感知増幅器プ
ルアップ及びプルダウンバイアス電位により、ビットラ
インプリチャージ回路とビットライン等化回路が動作さ
れ消費電力が減少する。
ア信号及びセンシング信号を受信する感知増幅器を用い
たため、信号の電源電圧に過負荷が発生し誤動作及び速
度低下が発生した。しかし、本発明では、例えば、書込
み動作を行う場合に分割されたリストア信号及びセンシ
ング信号を受信することができるビットライン感知増幅
器アレイ構造を提供した。従って、本発明のメモリ装置
では、リード又はライト動作の際、ビットラインに印加
される電位が減少し動作速度が早くなり、高速動作の際
にも安定した動作が可能である。さらに、感知増幅器プ
ルアップ及びプルダウンバイアス電位により、ビットラ
インプリチャージ回路とビットライン等化回路が動作さ
れ消費電力が減少する。
【図１】本発明の一実施形態による感知増幅器アレイの
回路図。
回路図。
【図２】図１に示す感知増幅器アレイの動作タイミング
図。
図。
１− セルアレイ ２− 感知増幅器アレイ ３− カラムデコーダ １０− メタルストラッピング領域 １１,１２,…,１８− メモリセル ２１,…,２８− 感知増幅器ブロック ２１１、２１２,…,２８１、２８２− ビットライン感
知増幅器 ２１３,…,２８３− 真偽バイアス電位部 ２１４,…,２８４− 補数バイアス電位部 ２１５、２１６,…,２８５、２８６− プルアップドラ
イバー ２１７、２１８,…,２８７、２８８− プルダウンドラ
イバー ２１９,…,２８９− 等化手段
知増幅器 ２１３,…,２８３− 真偽バイアス電位部 ２１４,…,２８４− 補数バイアス電位部 ２１５、２１６,…,２８５、２８６− プルアップドラ
イバー ２１７、２１８,…,２８７、２８８− プルダウンドラ
イバー ２１９,…,２８９− 等化手段
Claims (5)
- 【請求項１】 メタルストラッピング領域（１０）を備
えた少なくとも二つ以上のメモリセル（１１,１２,…,
１８）を有するセルアレイ（１）から、外部に出力され
たり外部から入力されるデータを載せるためのビットラ
イン（ＢＬ１、／ＢＬ１,…,ＢＬ８、／ＢＬ８）と、 前記ビットライン（ＢＬ１、／ＢＬ１,…,ＢＬ８、／Ｂ
Ｌ８）に載せられたデータを感知し増幅する第１及び第
２感知増幅器（２１１、２１２,…,２８１、２８２）
と、 動作状態に従い、前記第１及び第２感知増幅器（２１
１、２１２,…,２８１、２８２）に所定電圧を供給する
第１バイアス電位部（２１３,…,２８３）と、 動作状態に従い、前記第１及び第２感知増幅器（２１
１、２１２,…,２８１、２８２）に選択的に所定電圧を
供給する第２バイアス電位部（２１４,…,２８４）と、 前記第１及び第２感知増幅器（２１１、２１２,…,２８
１、２８２）をそれぞれ駆動するため、グローバル型リ
ストア制御信号（Ｒｂ）により駆動制御され、電源電圧
（Ｖｄｄ）のリストア信号（ｒｔｏ１,…,ｒｔｏ８）を
発生して前記第１バイアス電位部（２１３,…,２８３）
を駆動するための一対の第１ドライバ（２１５、２１
６,…,２８５、２８６）と、 前記第１及び第２感知増幅器（２１１、２１２,…,２８
１、２８２）をそれぞれ駆動するため、グローバル型セ
ンシング制御信号（Ｓ）により駆動制御され接地電圧
（Ｖｓｓ）のセンシング信号を発生し、前記第２バイア
ス電位部（２１４,…,２８４）を駆動するための一対の
第２ドライバ（２１７、２１８,…,２８７、２８８）
と、 前記ビットライン（ＢＬ１、／ＢＬ１,…,ＢＬ８、／Ｂ
Ｌ８）を半電圧（Ｖｄｄ／２）でプリチャージングし、
前記ビットライン（ＢＬ１、／ＢＬ１,…,ＢＬ８、／Ｂ
Ｌ８）に供給される電圧を等化するための等化手段（２
１９,…,２８９）を有する少なくとも一つ以上の感知増
幅器ブロック（２１,…,２８）を含むメモリ装置。 - 【請求項２】 前記第１バイアス電位部は前記第１及び
第２感知増幅器に電源電圧を供給し、前記第２バイアス
電位部は前記第１及び第２ビットライン感知増幅器に接
地電圧を供給することを特徴とする請求項１記載のメモ
リ装置。 - 【請求項３】 前記一対の第１ドライバは、前記第１及
び第２感知増幅器を電源電圧を駆動制御する一対のプル
アップドライバであり、前記一対の第２ドライバは前記
第１及び第２感知増幅器を接地電圧で駆動制御する一対
のプルダウンドライバであることを特徴とする請求項１
記載のメモリ装置。 - 【請求項４】 前記等化手段は、ＮＭＯＳ型トランジス
タを含むことを特徴とする請求項１記載のメモリ装置。 - 【請求項５】 前記第１ビットライン感知増幅器及び第
２ビットライン感知増幅器は、共通に前記第１電圧のリ
ストア信号と第２電圧のセンシング信号により駆動され
ることを特徴とする請求項１記載のメモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR95-34677 | 1995-10-10 | ||
| KR1019950034677A KR0166044B1 (ko) | 1995-10-10 | 1995-10-10 | 감지증폭기 어레이 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09167486A true JPH09167486A (ja) | 1997-06-24 |
Family
ID=19429705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8269998A Pending JPH09167486A (ja) | 1995-10-10 | 1996-10-11 | メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5768201A (ja) |
| JP (1) | JPH09167486A (ja) |
| KR (1) | KR0166044B1 (ja) |
| TW (1) | TW331643B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6717873B2 (en) | 2001-03-15 | 2004-04-06 | Micron Technology, Inc. | Balanced sense amplifier control for open digit line architecture memory devices |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100300035B1 (ko) * | 1998-02-07 | 2001-09-06 | 김영환 | 전하재활용센스앰프 |
| KR100378685B1 (ko) * | 2000-12-29 | 2003-04-07 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그의 센스 앰프 제어 회로 |
| KR100393225B1 (ko) * | 2001-06-30 | 2003-07-31 | 삼성전자주식회사 | 이중 전원전압를 사용하는 비트라인 센스증폭기를구비하는 반도체 메모리장치 |
| KR100587639B1 (ko) * | 2003-05-30 | 2006-06-08 | 주식회사 하이닉스반도체 | 계층화된 출력배선의 감지증폭기 드라이버를 구비한반도체 메모리 소자 |
| KR100862314B1 (ko) * | 2006-09-28 | 2008-10-13 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 |
| US7606097B2 (en) * | 2006-12-27 | 2009-10-20 | Micron Technology, Inc. | Array sense amplifiers, memory devices and systems including same, and methods of operation |
| KR100820781B1 (ko) * | 2007-02-23 | 2008-04-11 | 주식회사 하이닉스반도체 | 비트라인 감지증폭기를 포함하는 반도체메모리소자 및구동방법 |
| KR100864626B1 (ko) * | 2007-04-02 | 2008-10-22 | 주식회사 하이닉스반도체 | 반도체 메모리 소자와 그의 구동 방법 |
| JP5149109B2 (ja) * | 2007-09-04 | 2013-02-20 | エスケーハイニックス株式会社 | 半導体メモリ装置 |
| KR102076602B1 (ko) | 2013-02-19 | 2020-02-13 | 삼성전자주식회사 | 센스앰프회로 및 반도체 메모리 장치 |
| CN104579332B (zh) * | 2013-10-29 | 2018-06-19 | 晶豪科技股份有限公司 | 责任周期校正电路 |
| CN115565564B (zh) * | 2021-07-02 | 2024-05-03 | 长鑫存储技术有限公司 | 读出电路结构 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5880188A (ja) * | 1981-11-05 | 1983-05-14 | Fujitsu Ltd | 半導体記憶装置 |
| JPS5880189A (ja) * | 1981-11-05 | 1983-05-14 | Fujitsu Ltd | 半導体記憶装置 |
| US5406526A (en) * | 1992-10-01 | 1995-04-11 | Nec Corporation | Dynamic random access memory device having sense amplifier arrays selectively activated when associated memory cell sub-arrays are accessed |
| JPH0729373A (ja) * | 1993-07-08 | 1995-01-31 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1995
- 1995-10-10 KR KR1019950034677A patent/KR0166044B1/ko not_active IP Right Cessation
-
1996
- 1996-10-09 US US08/728,355 patent/US5768201A/en not_active Expired - Lifetime
- 1996-10-09 TW TW085112337A patent/TW331643B/zh not_active IP Right Cessation
- 1996-10-11 JP JP8269998A patent/JPH09167486A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6717873B2 (en) | 2001-03-15 | 2004-04-06 | Micron Technology, Inc. | Balanced sense amplifier control for open digit line architecture memory devices |
| US6816425B2 (en) | 2001-03-15 | 2004-11-09 | Micron Technology, Inc. | Balanced sense amplifier control for open digit line architecture memory devices |
Also Published As
| Publication number | Publication date |
|---|---|
| US5768201A (en) | 1998-06-16 |
| KR970023405A (ko) | 1997-05-30 |
| KR0166044B1 (ko) | 1999-02-01 |
| TW331643B (en) | 1998-05-11 |
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