KR102076602B1 - 센스앰프회로 및 반도체 메모리 장치 - Google Patents

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Abstract

반도체 메모리 장치는 N(여기서 N은 2 이상의 자연수) 개의 셀 어레이들과 복수의 셀 어레이들 사이 및 좌우 가장자리에 각각 배치된 N + 1 개의 센스앰프칼럼들을 포함한다. N + 1 개의 센스앰프칼럼들 각각은 복수의 센스앰프회로들을 포함한다. 복수의 센스앰프회로들 각각은 제1비트라인과 제2비트라인 사이에 정방향으로 연결되고 셀에 인접한 제1인버터와, 제1비트라인과 제2비트라인 사이에 역방향으로 연결되고 제1인버터에 인접한 제2인버터를 포함한다. 여기서 제1인버터는 프리센스신호에 응답하여 활성화되어 상기 제1비트라인에 분배되는 셀 전하분배에 응답하여 셀 분배전압 보다 크게 제1비트라인과 제2비트라인의 전압차가 형성되도록 상기 제2비트라인을 미리 전개시키고, 제2인버터는 메인센스신호에 응답하여 제1비트라인과 제2비트라인의 전압차를 감지 증폭한다. 따라서 에지 셀 어레이나 밸런스 커패시터를 제거할 수 있으면서도 비트라인 쌍의 로드 밸런스에 관계없이 항상 비트라인 쌍의 전하분배에 의한 전압차를 극대화시킴으로써 센싱 오동작을 제거시킬 수 있다.

Description

센스앰프회로 및 반도체 메모리 장치 {Sense Amplifier Circuit and Semiconductor Memory Device}
본 발명은 센스앰프회로 및 반도체 메모리 장치에 관한 것으로서, 보다 상세하게는 오픈비트라인(Open - Bit line) 구조의 반도체 메모리 장치에서 비트라인 로딩 언밸런스에 의한 센싱 오동작을 줄일 수 있는 센스앰프회로 및 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치의 고집적화 추세로 셀 사이즈가 축소되고 비트라인 부하가 증가되고 있다.
비트라인 부하량을 감소하기 위한 방법으로 오픈비트라인 구조를 사용한다. 오픈비트라인 구조는 인접하는 한 쌍의 셀 어레이들 사이에 센스앰프회로를 배치하고 좌측 셀 어레이의 비트라인과 우측 셀 어레이의 비트라인 사이의 전압차를 감지한다. 따라서 동일 셀 어레이의 비트라인들 사이의 전압차 감지 방식에 비해 인접 비트라인들 로딩 영향을 최소화 시킬 수 있다. 그러나 좌우 가장자리 셀 어레이의 경우에는 절반의 셀들을 사용할 수 없으므로 불필요한 칩 면적이 증가하는 문제가 있다.
따라서 좌우 가장자리 셀 어레이들 대신에 비트라인 밸런스 커패시터를 대체할 수 있다.
그러나 셀 어레이의 비트라인과 동일한 부하량을 목표로 해서 커패시터를 만들어 추가하더라도 산포까지 동일하게 맞추는 것은 거의 불가능하다.
비트라인 프리차지 때 한 쌍의 비트라인들을 이퀄라이징 하는 데 있어서 최종 수렴되는 비트라인 쌍의 프리차지 레벨은 이상적인 경우 VA/2(여기서 VA는 비트라인 구동전압이다.)이어야 한다. 비트라인 쌍의 산포가 존재하여 부하량이 서로 다르다면 비트라인 쌍 중 부하량이 큰 비트라인으로 전압레벨이 일시적으로 수렴하게 될 것이다.
그러나 프리차지 구간이 짧은 경우에는 VA/2로 수렴되기 까지 시간이 부족해 정확한 VA/2로 가지 못하고 VA/2보다 낮거나 혹은 높은 값을 가지게 될 수 있다. 이때 동일 비트라인의 다른 셀을 액세스 하는 경우 셀 전하의 분배시 그만큼 비트라인 레벨이 감소되어 센싱 실패를 유발할 수도 있다. 이러한 이유로 좌우 가장자리 셀 어레이를 셀 커패시터로 대치하는 것이 어려울 수 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 비트라인에 분배된 전압차를 극대화함으로써 센싱 오동작을 방지할 수 있는 센스앰프회로 및 반도체 메모리 장치를 제공하는 데 있다.
본 발명의 다른 목적은 비트라인 로딩 언밸런스를 위한 밸런스 커패시터를 제거함으로써 칩 사이즈를 줄일 수 있는 오픈비트라인 반도체 메모리 장치를 제공하는 데 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 메모리 장치는 N(여기서 N은 2 이상의 자연수) 개의 셀 어레이들과 복수의 셀 어레이들 사이 및 좌우 가장자리에 각각 배치된 N + 1 개의 센스앰프칼럼들을 포함한다. N + 1 개의 센스앰프칼럼들 각각은 복수의 센스앰프회로들을 포함한다. 복수의 센스앰프회로들 각각은 제1비트라인과 제2비트라인 사이에 정방향으로 연결되고 셀에 인접한 제1인버터와, 제1비트라인과 제2비트라인 사이에 역방향으로 연결되고 제1인버터에 인접한 제2인버터를 포함한다.
여기서 제1인버터는 프리센스신호에 응답하여 활성화되어 상기 제1비트라인에 분배되는 셀 전하분배에 응답하여 셀 분배전압 보다 크게 제1비트라인과 제2비트라인의 전압차가 형성되도록 상기 제2비트라인을 미리 전개시키고, 제2인버터는 메인센스신호에 응답하여 제1비트라인과 제2비트라인의 전압차를 감지 증폭한다.
제1인버터와 제2인버터 사이에 배치되고 프리차지신호에 응답하여 제1비트라인과 제2비트라인을 이퀄라이징하는 이퀄라이즈 소자를 구비한다.
일실시예에서 제1인버터가 활성화되고 이퀄라이즈 소자가 턴 오프 되는 사이 동안에 제1비트라인 및 제2비트라인은 제1인버터의 트립 포인트 전압으로 이퀄라이징 되는 것이 바람직하다.
일실시예에서 제1인버터의 트립 포인트 전압은 제1인버터의 풀업 소자와 풀다운 소자의 문턱전압들에 의해 결정된다.
일실시예에서 제1인버터는 제2인버터의 활성화 동안 계속 활성화상태를 유지한다.
일실시예에서 제1인버터의 출력과 제2비트라인 사이에는 프리센스신호에 응답하여 동작하는 스위치 소자를 더 구비할 수 있다.
일실시예에서 제2인버터의 출력과 제1비트라인 사이에는 메인센스신호에 응답하여 동작하는 스위치 소자를 더 구비한다.
일실시예에서 센스앰프회로는 셀 어레이의 최외곽에 배치된 에지 센스앰프회로에 더욱 적합하다.
또한 일실시예에서 좌우 가장자리에 배치된 센스앰프칼럼들의 외곽에 밸런스 커패시터 칼럼이 각각 배치된다. 밸런스 커패시터 칼럼의 밸런스 커패시터는 제1비트라인 또는 제2비트라인 중 셀 어레이와 멀리 떨어진 비트라인에 연결된다.
상기와 같은 본 발명의 실시예들에 따른 센스앰프회로는 전하분배에 의한 비트라인 쌍의 전압차를 극대화함으로써 비트라인 쌍의 로드 밸런스에 관계없이 센싱 오동작을 방지할 수 있으므로 로드 밸런스를 위한 에지 어레이나 밸런스 커패시턴스를 제거할 수 있어서 반도체 메모리 장치의 칩 사이즈를 줄일 수 있다.
다만, 본 발명의 효과는 상기에서 언급된 효과로 제한되는 것은 아니며, 상기에서 언급되지 않은 다른 효과들은 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명에 의한 오픈 비트라인 반도체 메모리 장치의 바람직한 일실시예의 셀 어레이 구성도.
도 2는 도 1의 센스앰프 칼럼(16b)의 센스앰프회로(BLSA)의 바람직한 일실시예의 회로도.
도 3은 제1인버터(INVL)의 전압공급회로도.
도 4는 제2인버터(INVR)의 전압공급회로도.
도 5는 도 2의 센스앰프회로(BLSA)의 동작을 설명하기 위한 타이밍도.
도 6은 도 2의 제1인버터의 프리센싱상태를 나타낸 회로도.
도 7은 도 2의 제1인버터의 트립 포인트 레벨을 설명하기 위한 타이밍도.
도 8은 도 1의 센스 앰프 칼럼(16c)의 에지센스앰프회로의 바람직한 일 실시예의 회로도.
도 9는 도 1의 센스 앰프 칼럼(16c)의 에지센스앰프회로의 바람직한 다른 실시예의 회로도.
도 10은 종래의 센스앰프회로의 비트라인 쌍의 로드 언밸런스에 따른 센싱 동작을 설명하기 위한 타이밍도.
도 11은 본 발명에 의한 센스앰프회로의 비트라인 쌍의 로드 언밸런스에 따른 센싱 동작을 설명하기 위한 타이밍도.
도 12는 본 발명의 일실시 예에 따른 반도체 메모리 장치를 개략적으로 도시한 블록도.
도 13은 본 발명의 일실시 예에 따른 반도체 메모리 장치를 구비하는 메모리 모듈의 일예를 개략적으로 도시한 블록도.
도 14는 본 발명의 일실시 예에 따른 반도체 메모리 모듈을 장착한 시스템의 일예를 개략적으로 도시한 블록도.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시(說示)된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명에 의한 오픈 비트라인 반도체 메모리 장치의 바람직한 일실시예의 셀 어레이 구성도를 나타낸다.
도 1을 참조하면, 본 발명의 실시예에 따른 오픈 비트라인 반도체 메모리 장치(10)는 셀 어레이들(12a, 12b, 12c), 밸런스 커패시터 칼럼들(14a, 14b)과 센스앰프칼럼들(16a, 16b, 16c)을 구비한다. 밸런스 커패시터 칼럼(14a)과 셀 어레이(12a) 사이에 센스앰프칼럼(16a)이 배치되고, 셀 어레이(12a)와 셀 어레이(12b) 사이에 센스앰프칼럼(16b)이 배치되고, 셀 어레이(12c)와 밸런스 커패시터 칼럼(14c) 사이에 센스앰프칼럼(16c)이 배치된다. 도 1에는 반도체 메모리 장치(10)에 구비되는 하나의 어레이 블록만이 예시된 것이다. 반도체 메모리 장치(10)는 다수 개의 어레이 블록들을 구비할 수 있다.
또한, 반도체 메모리 장치(10)에서 더미 셀 어레이가 제거되는 경우 제1비트라인(BL)과 제2비트라인(BLB) 사이에 커패시턴스의 불균형이 발생할 수 있다. 밸런스 커패시터 칼럼들(14a, 14b)은 이와 같은 커패시턴스 불균형을 보상하기 위하여 반도체 메모리 장치(10) 내에 배치된다. 밸런스 커패시터 칼럼들(14a, 14b) 각각은 다수의 커패시터들을 포함할 수 있다. 커패시터(Cbal)는 제1비트라인(BL)과 제2 비트라인(BLB) 사이의 커패시턴스 불균형을 방지하기 위해 배치되는 것으로서, 밸런스 커패시터(Balance Capacitor)로 지칭될 수 있다.
센스앰프칼럼들(16a, 16b, 16c) 각각은 다수의 센스앰프회로(BLSA)들을 포함한다. 어레이 블록의 가장자리에 배치된 센스앰프칼럼들(16a, 16c)의 에지센스앰프회로(EBLSA)와 셀 어레이들 사이에 배치된 센스앰프칼럼들(16b)의 센스앰프회로(BLSA)는 서로 동일 회로 구성을 가질 수 있다.
또한 에지센스앰프회로(EBLSA)와 센스앰프회로(BLSA)는 서로 다른 회로 구성을 가질 수 있다. 예컨대 센스앰프회로(BLSA)들은 제1비트라인(BL)과 제2비트라인(BLB)의 로드 밸런스가 매칭되므로 일반적인 센스앰프회로를 사용할 수 있다. 그러나 에지센스앰프회로(EBLSA)들은 밸런스 커패시터의 산포영향으로 인한 제1비트라인(BL)과 제2비트라인(BLB)의 로드 밸런스 미스매칭을 최소화하기 위하여 후술하는 센스앰프회로로 구성한다.
도 2는 도 1의 센스앰프 칼럼(16b)의 센스앰프회로(BLSA)의 바람직한 일실시예의 회로도를 나타낸다. 도 3은 제1인버터(INVL)의 전압공급회로를 나타내고, 도 4는 제2인버터(INVR)의 전압공급회로를 나타낸다.
도 2 내지 도 4를 참조하면, 센스앰프회로(BLSA)는 제1인버터(INVL)와 제2인버터(INVR)와 스위칭소자(M3, M8)와 이퀄라이즈 소자(M11)를 포함한다.
제1인버터(INVL)는 고레벨 라인(LAL)과 저레벨 라인(LABL) 사이에 CMOS 인버터 구성으로 연결된 PMOS 트랜지스터(M2)와 NMOS 트랜지스터(M1)로 구성된다. 제1인버터(INVL)의 출력측은 스위칭 소자(M3)를 통해 제2비트라인(BLB)에 연결된다. M1 및 M2의 각 게이트에는 제1비트라인(BL)이 공통 연결된다. M1의 드레인은 M3의 소오스에 연결되고 M1의 소오스는 저레벨 라인(LABL)에 연결된다. M2의 드레인은 M3의 소오스에 연결되고 M2의 소오스는 고레벨 라인(LAL)에 연결된다. M3의 드레인은 제2비트라인(BLB)에 연결되고 M3의 게이트에는 프리센스신호(SENSL)가 결합된다. 고레벨 라인(LAL)은 전원 스위치 트랜지스터(M4)를 통해 비트라인 전원전압(VA)에 결합된다. 전원 스위치 트랜지스터(M4)의 게이트에는 프리센스신호(SENSL)가 결합된다. 저레벨 라인(LABL)은 접지 스위치 트랜지스터(M5)를 통해 비트라인 접지전압(VSS)에 결합된다. 접지 스위치 트랜지스터(M5)의 게이트에는 프리센스신호(SENSL)가 결합된다.
제2인버터(INVR)는 고레벨 라인(LAR)과 저레벨 라인(LABR) 사이에 CMOS 인버터 구성으로 연결된 PMOS 트랜지스터(M7)와 NMOS 트랜지스터(M6)로 구성된다. 제2인버터(INVR)의 출력측은 스위칭소자(M8)를 통해 제1비트라인(BL)에 연결된다. M6 및 M7의 각 게이트에는 제2비트라인(BLB)이 공통 연결된다. M6의 드레인은 M8의 소오스에 연결되고 M6의 소오스는 저레벨 라인(LABR)에 연결된다. M7의 드레인은 M8의 소오스에 연결되고 M8의 소오스는 고레벨 라인(LAR)에 연결된다. M8의 드레인은 제1비트라인(BL)에 연결되고 M8의 게이트에는 메인센스신호(SENSR)가 결합된다. 고레벨 라인(LAR)은 전원 스위치 트랜지스터(M9)를 통해 비트라인 전원전압(VA)에 결합된다. 전원 스위치 트랜지스터(M9)의 게이트에는 메인센스신호(SENSR)가 결합된다. 저레벨 라인(LABR)은 접지 스위치 트랜지스터(M10)를 통해 비트라인 접지전압(VSS)에 결합된다. 접지 스위치 트랜지스터(M10)의 게이트에는 메인센스신호(SENSR)가 결합된다.
상술한 바와 같이 제1인버터(INVL)의 입력단에 제1비트라인(BL)이 연결되고 출력단에 출력 스위치 트랜지스터(M3)를 통해 제2비트라인(BLB)이 연결된다(이 연결 방향을 정방향이라 함). 제2인버터(INVL)의 입력단에 제2비트라인(BLB)이 연결되고 출력단에 출력 스위치 트랜지스터(M8)를 통해 제1비트라인(BL)이 연결된다(이 연결 방향을 역방향이라 함). 그러므로 제1인버터(INVL)는 프리센스신호(SENSL)에 응답하여 동작전압이 공급되고 출력 인에이블 상태로 제어된다. 제2인버터(INVL)는 메인센스신호(SENSR)에 응답하여 동작전압이 공급되고 출력 인에이블 상태로 제어된다.
제1인버터(INVL)과 제2인버터(INVR) 사이에 이퀄라지즈 소자(M11)가 배치되고 M11의 게이트에는 프리차지신호 또는 비트라인 이퀄라이징 신호(BLEQ)가 결합된다.
좌측 셀(CELL1)은 셀 어레이(12a)의 임의의 셀이고 셀 트랜지스터의 게이트에는 워드라인 구동신호(WLL)가 결합된다. 우측 셀(CELL2)은 셀 어레이(12b)의 임의의 셀이고 셀 트랜지스터의 게이트에는 워드라인 구동신호(WLR)가 결합된다.
상술한 실시예에서 M3, M8, M11은 NMOS 트랜지스터로 구성한 예를 설명하였으나 PMOS 트랜지스터로 구성할 수도 있다.
즉 본 발명의 BLSA은 Block "L" 이 선택 되어 워드라인(WLL)이 인에이블 되는 경우, BL이 입력으로 연결되는 INVL을 센싱 전 CS(Charge Sharing 구간 동안 먼저 동작시켜 BLB를 BL의 반대 방향으로 움직이게 하여 기존대비 추가 Vcs(Charge Sharing 전압)를 확보하여 센싱 특성을 개선하고자 하는 것이다.
이를 위해서는 기존대비 LA 및 LAB를 각각 좌우 분리하여 INVL 및 INVR을 각각 구성하고 있는 NMOS 및 PMOS의 Vt에 의한 INV 턴 온 전압 조절 과정을 포함한다. INVL과 INVR의 전원을 각각 LAL/LABL 및 LAR/LABR로 별도로 두고 동작 신호인 Sensing Start 신호를 SENSL 및 SENSR로 분리한 것이다.
도 5는 도 2의 센스앰프회로(BLSA)의 동작을 설명하기 위한 타이밍도를 나타내고, 도 6은 도 2의 제1인버터의 프리 센싱 상태를 나타낸 회로도이고, 도 7은 제1인버터의 프리 센싱 상태에서 인버터 트립 포인트 레벨을 설명하기 위한 타이밍도를 나타낸다.
도 5를 참조하면, 프리차지신호(BLEQ)가 액티브 상태(고레벨 상태)이므로 M11을 통해 제1비트라인(BL)과 제2비트라인(BLB)는 VA/2레벨로 이퀄라이징(등화) 되어 있다. 시간 t0에서 프리센스신호(SENSL)가 고레벨 상태로 활성화 되면, M3, M4, M5가 턴 온 되므로 LAL은 VA로 되고 LALB은 VSS = 0V로 된다. 그러므로 도 6에 도시한 M2 및 M1의 CMOS 인버터 결합에 의해 제1비트라인(BL) 및 제2비트라인(BLB)은 인버터 트립 포인트 전압(VX)으로 결정된다.
즉 INVL의 M1의 Vth인 Vtn과 M2의 Vth인 Vtp의 값에 의해 BL 및 BLB는 임의의 Level VX = VA/2 ㅁ △V 가지게 되고 이 레벨은 M1과 M2의 Vth에 의해 결정된다.
도 7에 도시한 바와 같이 NMOS의 Vth와 PMOS의 Vth가 동일하다면 BL 및 BLB는 VA/2의 이상적인 상태(도 7의 a)참조)를 유지하지만 NMOS의 Vth가 높고 PMOS의 Vth가 낮다면 BL 및 BLB의 레벨이 높아지고(도 7의 b)참조), 반대인 경우는 BL 및 BLB의 레벨이 낮아진다(도 7의 c)참조).
도 7의 c)에 도시한 바와 같이 Vtp > Vtn 인 경우는 BL 레벨을 △V 만큼 낮추어 NMOS는 Turn-On을 어렵게 하고 PMOS는 Turn-On을 쉽게 만든다. 반대로 도 7의 b)에 도시한 바와 같이 Vtp < Vtn 인 경우는 BL 레벨을 △V 만큼 높여 NMOS는 Tun-On을 쉽게 하고 PMOS는 어렵게 만든다.
도 5를 참조하면, 시간 t1에서 BLEQ가 로레벨로 되면 BL과 BLB는 분리된다. 시간 t2에서 워드라인(WLL)이 0V에서 VPP 레벨로 인에이블 된다면 BL 레벨은 셀(CELL1)의 저장 데이터에 따라 구동된다. 도시한 바와 같이 CELL1 = 1이라 가정하면 BL 레벨은 VX + Vcs로 되고 BLB 레벨은 활성화된 INVL에 의해 VSS 레벨로 전개(develop)된다. 그러므로 BL과 BLB 사이의 전압차는 Vcs가 아니라 VA/2의 차이로 확실하게 벌어지게 된다.
시간 t3에서 메인센스신호(SENSR)가 고레벨 상태로 활성화 되면, CELL1의 데이터가 "1"인 경우 도시한 바와 같이 BL 레벨은 VA로 되고, BLB는 VSS 레벨로 된다.
시간 t4에서 프리센스신호(SENSL) 및 메인센스신호(SENSR)가 모두 저레벨로 비활성화되고, 프리차지신호(BLBQ)는 고레벨로 활성화되므로 M4, M5, M9, M8이 모두 턴오프되고 M11이 턴온된다. 그러므로 BL 및 BLB는 VA/2레벨로 등화된다.
도 8은 도 1의 센스앰프 칼럼(16c)의 센스앰프회로(EBLSA)의 바람직한 일실시예의 회로도를 나타낸다.
도 8의 에지센스앰프회로(EBLSA)는 상술한 도 2의 센스앰프회로(BLSA)와 비교하여 스위칭 소자(M3)가 없고 제2비트라인(BLB)에 셀어레이 대신에 밸런스 커패시터(Cbal)가 연결된 점이 다르다.
즉 도 8의 에지센스앰프회로는 Edge Block을 제거하고 BLB에 Balancing Cap으로 BL Loading 보상하는 경우 Loading 산포의 영향을 최소한으로 감소시킬 수 있는 Edge BLSA을 제시하고자 한다.
프리차지 상태에서 BLEQ가 고레벨이 되어 BLB에 출력이 연결된 INVL의 입출력을 서로 붙여 상기 INVL내 NMOS와 PMOS각각의 Vt차이에 의해 정해지는 인버터의 Trip Point를 찾도록 만든다. 즉, BLEQ를 이용하여 INVL을 구성하는 PMOS 트랜지스터(M2)와 NMOS 트랜지스터(M1)의 Vth Offset을 제거하는 동작을 진행하여 BL과 BLB를 Cell로 부터 나온 작은 전압에서도 오류 없이 Inverter로 동작할 수 있는 Level로 움직이게 한다.
이후에 WLL이 열리고 Cell에 있는 전하가 비트라인으로 전달되는 전하분배(Charge Sharing) 구간동안 INVL과 INVR 중 BLB에 출력이 연결된 인버터(INVL)를 미리 턴 온(Pre-Sensing)시키고 BL에 출력이 연결되어 있는 인버터(INVR)는 오프 상태로 둔다. 상기 센싱 전 미리 턴온된 INVL은 반대쪽 BLB 노드를 Cell 전압과 반대로 완전 전개(Fully Develop)시켜 센싱 전에 BL~BLB간의 전압차이 극대화시켜 BL~BLB 사이의 전압차이를 "Vcs + VX" 수준이 되도록 만든다.
도 9는 도 1의 센스앰프 칼럼(16c)의 센스앰프회로(EBLSA)의 바람직한 다른 실시예의 회로도를 나타낸다.
도 9의 에지센스앰프회로(EBLSA)는 상술한 도 2의 센스앰프회로(BLSA)와 비교하여 스위칭 소자(M3)가 없고 제2비트라인(BLB)에 셀 어레이 가 없다는 점이 다르다.
즉 도 9의 에지센스앰프회로는 Edge Block을 제거하고 BLB에 Balancing Cap 까지 제거한 Edge BLSA을 제시하고자 한다.
이 경우는 BL~BLB간의 Loading M/M가 극단적으로 발생하는 상황과 동일하다고 할 수 있는데 이 경우에도 워드라인이 활성화되기 전에 BLEQ에 의해 인버터(INVL)가 최적의 Trip Point에서 동작이 가능하도록 BL/BLB 레벨이 변경된다. 밸런스 커패시터가 없는 경우는 밸런스 커패시터가 있는 경우 대비 전체 커패시턴스가 감소하여 프리센싱 전 오프셋(Offset) 제거 기능이 더 잘 진행되는 장점이 있다.
도 10은 종래의 에지센스앰프회로에서 BL/BLB 로딩 차이에 따른 동작 타이밍도를 비교한 도면이고, 도 11은 본 발명에 의한 에지센스회로에서 BL/BLB 로딩 차이에 따른 동작 타이밍도를 비교한 도면이다.
먼저 도 10의 A 조건을 참조하면, 종래의 에지센스앰프회로에서는 BL 및 BLB가 VA/2로 프리차지 된 상태에서 이퀄라이즈 소자가 오프 되면서 BL과 BLB가 분리된다. 이어서 워드라인이 고레벨로 활성화된 시점에서 BL에 셀 데이터 "0"의 전하가 분배된다. 그러므로 BL은 VA/2 - Vcs로 레벨이 다운되고 BLB는 VA/2 상태를 그대로 유지한다. 따라서 BL과 BLB의 전압차가 Vcs로 된다. 이 상태에서 센스신호가 활성화되면 센스앰프가 동작하여 이 BL과 BLB의 전압차 Vcs를 인식하여 BL은 VSS로 전개되고 BLB는 VA로 전개되어 센싱된다.
이 상태에서 다시 동일 비트라인의 다른 셀의 데이터"1"의 판독명령이 주어진 경우 짧은 프리차지기간을 거쳐서 BL은 VA/2 + Vcs로 셀 전하가 분배되고 BLB는 VA/2 상태를 유지한다. 센싱 앰프가 활성화되면 BL은 VA로 전개되고 BLB는 VSS로 전개된다.
그러나 도 10의 B 조건을 참조하면, BLB의 부하 커패시턴스가 BL의 부하 커패시턴스 보다 25% 클 경우에는 BLB가 프리차지기간 동안 VA 레벨에서 VA/2 레벨(점선상태)로 방전되지 못하여 55 mV 정도 더 높은 레벨을 유지한 상태에서 다음 전하분배 및 센싱 동작이 이루어지게 된다. 그러므로 전하분배는 Vcs - 55mV 전압차로 이루어지게 되므로 센싱 오류가 발생될 수 있다.
반대로 도 10의 C 조건을 참조하면, BL의 부하 커패시턴스가 BLB의 부하 커패시턴스 보다 25% 클 경우에는 BL가 프리차지기간동안 VSS 레벨에서 VA/2 레벨(점선상태)로 충전되지 못하여 55 mV 정도 더 낮은 레벨을 유지한 상태에서 다음 전하분배 및 센싱 동작이 이루어지게 된다. 그러므로 전하분배는 - 55mV + Vcs 전압차로 이루어지게 되므로 센싱 오류가 발생될 수 있다.
도 11의 A 조건을 참조하면, 본 발명의 에지센스앰프회로에서는 BL 및 BLB가 VA/2로 프리차지 된 상태에서 먼저 INVL이 활성화되어 BL 및 BLB가 INVL의 트립 포인트 전압(VA/2)으로 등화되고, 이퀄라이즈 소자가 오프 되면서 BL과 BLB가 분리된다. 이어서 워드라인이 고레벨로 활성화된 시점에서 BL에 셀 데이터 "0"의 전하가 분배된다. 그러므로 전하분배에 의해 BL은 VA/2 - Vcs로 레벨이 다운되고 INVL에 의해 BLB는 VA 상태로 전개된다. 따라서 전하분배 동작에 의해 BL과 BLB의 전압차가 Vcs + VA/2로 된다. 이 상태에서 메인센스신호가 활성화되면 INVR이 활성화되어 이 BL과 BLB의 전압차 Vcs + VA/2를 인식하여 BL은 VSS로 전개되고 BLB는 VA로 전개되어 센싱된다.
이 상태에서 다시 동일 비트라인의 다른 셀의 데이터"1"의 판독명령이 주어진 경우 짧은 프리차지기간을 거쳐서 BL은 VA/2 + Vcs로 셀 전하가 분배되고 BLB는 INVL에 의해 VSS 로 전개된다. INVR이 활성화되면 BL은 VA로 전개되고 BLB는 VSS로 전개된다.
도 11의 B 조건을 참조하면, BLB의 부하 커패시턴스가 BL의 부하 커패시턴스 보다 25% 클 경우에는 BLB가 프리차지기간동안 VA 레벨에서 VA/2 레벨(점선상태)로 방전되지 못하여 55 mV 정도 더 높은 레벨을 유지한 상태에서 다음 전하분배 및 센싱 동작이 이루어지게 되지만 전하분배에 의해 BL은 Vcs - 55mV + VA/2로 되고 INVL에 의해 BLB는 VSS로 전개되므로 전압차는 VA/2 이상으로 크게 이루어지게 되므로 INVR의 활성화에 의해 센싱 오류 없이 BL은 VA로 전개되고 BLB는 VSS로 전개된다.
반대로 도 11의 C 조건을 참조하면, BL의 부하 커패시턴스가 BLB의 부하 커패시턴스 보다 25% 클 경우에는 BL가 프리차지기간동안 VSS 레벨에서 VA/2 레벨(점선상태)로 충전되지 못하여 55 mV 정도 더 낮은 레벨을 유지한 상태에서 다음 전하분배 및 센싱 동작이 이루어지게 된다. 전하분배에 의해 BL은 Vcs - 55mV + VA/2로 되지만 오프셋 조정된 INVL에 의해 BLB는 VSS로 전개되어 전압차는 VA/2 이상으로 크게 이루어지게 되고 INVR의 활성화에 의해 센싱 오류 없이 BL은 VA로 전개되고 BLB는 VSS로 전개된다.
그러므로 종래 센스앰프회로와 본 발명의 센스앰프회로의 양자를 비교하면 Short tRP 조건에서 BL/BLB사이에 로딩 차이가 +/-25% 수준에서 기존 BLSA은 전하분배(Charge Sharing) 전압을 각각 55mV 손해를 보게 되어 센싱시 아주 적은 전압만 남아 센싱 실패의 오류가 발생될 수 있는 조건이 되는 반면 본 발명에서는 동일 조건에서 센싱 전 BLB가 완전 전개(Fully Develop)가 됨으로써 BL간 로딩 M/M에 의한 영향을 거의 받지 않게 된다.
도 12를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(120), 센스앰프 회로(BLSA), 칼럼 디코더(140), 제어부(150), 커맨드 디코더(160), MRS(Mode Register Set) 회로(170), 어드레스 버퍼(180), 및 데이터 입출력 회로(190)를 구비할 수 있다. 메모리 장치(300)의 개략적인 동작은 다음과 같다.
메모리 셀 어레이(110)는 수많은 메모리 셀들이 로우(row)방향과 칼럼(column) 방향으로 배열되어 있는 데이터저장 장소이다. 센스 앰프 회로(BLSA)는 상술한 바와 같으므로, 이에 대한 설명은 생략한다. 데이터 입출력 회로(190)를 통하여 입력된 데이터(DQ)는 어드레스 신호(ADD)에 기초하여 메모리 셀 어레이(110)에 기입되고, 어드레스 신호(ADD)에 기초하여 메모리 셀 어레이(110)로부터 독출된 데이터(DQ)는 데이터 입출력 회로(190)를 통하여 외부로 출력된다. 데이터가 기입되거나 혹은 독출될 메모리 셀을 지정하기 위하여 어드레스 신호(ADD)가 어드레스 버퍼(180)로 입력된다. 어드레스 버퍼(180)는 외부에서 입력되는 어드레스 신호(ADD)를 일시적으로 저장한다. 로우 디코더(120)는 데이터가 입력 혹은 출력될 메모리 셀과 연결된 워드라인을 지정하기 위하여 어드레스 버퍼(180)로부터 출력된 어드레스 신호(ADD) 중에서 로우 어드레스(row address)를 디코딩한다. 즉, 로우 디코더(120)는 데이터 기입 혹은 독출 모드에서는 어드레스 버퍼(180)로부터 출력된 로우 어드레스를 디코딩하여 해당 워드라인을 인에이블 한다. 칼럼 디코더(140)는 데이터가 입력 혹은 출력될 메모리 셀과 연결된 비트라인을 지정하기 위하여, 어드레스 버퍼(180)로부터 출력된 어드레스 신호(ADD) 중 칼럼 어드레스(column address)를 디코딩한다. 커맨드 디코더(160)는 외부로부터 인가되는 명령 신호(CMD), 예컨대, /CBR, /CKE 등의 신호를 수신하고, 이 신호들을 디코딩하여 디코딩된 명령 신호를 내부적으로 발생한다. MRS 회로(170)는 반도체 메모리 장치(100)의 동작 모드를 지정하기 위한 MRS 명령 및 어드레스 신호(ADD)에 응답하여 내부의 모드 레지스터를 설정한다. 제어부(150)는 커맨드 디코더(160)에서 출력되는 명령에 응답하여 반도체 메모리 장치(100)의 동작을 제어할 수 있다.
또한 도 12에 도시되지는 않았지만, 반도체 메모리 장치(100)는 클럭 신호를 발생하기 위한 클럭 회로, 외부로 부터 인가되는 전원 전압을 수신하여 내부전압을 생성하거나 분배하는 전원 회로 등을 더 구비할 수 있다.
도 13을 참조하면, 메모리 모듈(200)은 적어도 하나의 본 발명의 일 실시예에 따른 반도체 메모리 장치(100)를 포함할 수 있다. 반도체 메모리 장치(100)는 메모리 컨트롤러(210)에 의해 제어될 수 있다. 반도체 메모리 장치(100)의 구성 및 동작은 상술한 반도체 메모리 장치(100)와 동일/유사하므로 이에 대한 상세한 설명은 생략한다.
본 발명의 실시예에 따른 메모리 모듈(100) 그리고/또는 메모리 컨트롤러(210)는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명의 실시예에 따른 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded ChipCarrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip OnBoard(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin QuadFlatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.
한편, 본 발명의 실시 예들에 따른 반도체 메모리 장치나 메모리 모듈은 컴퓨팅 시스템(예컨대, 모바일 기기나 데스크 톱 컴퓨터와 같은 시스템)에 장착되어질 수 있다. 이러한 시스템의 일 예가 도 14에 예시되어 있다.
도 14를 참조하면 시스템(300)은 본 발명의 실시예에 따른 메모리 모듈(200), 전원(power supply)(310), 중앙 처리장치(CPU)(320), 램(RAM)(330), 유저 인터페이스(User Interface)(340) 들이 시스템 버스(350)를 통해 전기적으로 연결되어 있다. CPU(320)는 시스템(300)의 전체적인 동작을 제어하고, RAM(330)은 시스템(300)의 동작을 위해 필요한 정보들을 저장하고, User Interface(340)는 시스템(300)과 사용자와의 인터페이스를 제공한다. 메모리 모듈(200)의 메모리에는 유저 인터페이스(340)를 통해서 제공되거나 또는 중앙 처리 장치(320)에 의해서 처리된/처리될 N-비트데이터(N은 1 또는 그 보다 큰 정수)가 저장된다. 도 14의 예에서는 CPU(320)가 도 13의 메모리 컨트롤러(210)의 기능을 포함할 수 있다. 다른 실시예에서는 CPU(320)와 별도로 메모리 컨트롤러(210)가 더 구비될 수 있다. 비록 도면에는 도시되지 않았지만, 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
상기 본 발명의 내용은 도면에 도시된 일실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구 범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명은 반도체 메모리 장치의 Open Bit Line S/A 구조에서 칩 사이즈를 줄이기 위해 에지 블록을 제거하기 위하여 전하분배과정에서 BL과 BLB 사이의 전압차를 극대화할 수 있는 센스앰프회로를 보장 할 수 있다. 따라서 반도체 메모리 장치의 센스앰프회로에 유용하게 이용될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. 제1비트라인과 제2비트라인 사이에 정방향으로 연결되고, 제1고레벨 라인과 제1저레벨 라인 사이에 연결되며, 셀에 인접한 제1인버터;
    상기 제1비트라인과 상기 제2비트라인 사이에 역방향으로 연결되고, 상기 제1고레벨 라인과 분리되는 제2고레벨 라인과 상기 제1저레벨 라인과 분리되는 제2저레벨 라인 사이에 연결되며, 상기 제1인버터에 인접한 제2인버터를 구비하고,
    상기 제1인버터는 프리센스신호에 응답하여 활성화되어 상기 제1비트라인에 분배되는 셀 전하분배에 응답하여 셀 분배전압 보다 크게 상기 제1비트라인과 상기 제2비트라인의 전압차가 형성되도록 상기 제2비트라인을 미리 전개시키고,
    상기 제2인버터는 메인센스신호에 응답하여 상기 제1비트라인과 상기 제2비트라인의 전압차를 감지 증폭하며,
    제1시점에서 상기 프리센스신호가 활성화되어 상기 제1인버터의 출력과 상기 제2비트라인 사이에 연결된 제1스위치 소자가 턴온되고 상기 제1인버터가 활성화된 이후에, 제2시점에서 상기 제1비트라인과 상기 제2비트라인을 연결하는 이퀄라이즈 소자가 턴 오프 되며,
    상기 제1시점에서 상기 제2고레벨 라인 및 상기 제2저레벨 라인은 턴 오프되고, 상기 메인센스신호에 응답하여 상기 제1비트라인과 상기 제2비트라인의 전압차를 감지 증폭하는 제3시점 이후에 상기 제2고레벨 라인 및 상기 제2저레벨 라인은 턴 온되는 것을 특징으로 하는 비트라인 센스앰프회로.
  2. 삭제
  3. 제1항에 있어서, 상기 제1인버터가 활성화되는 상기 제1시점과 상기 이퀄라이즈 소자가 턴 오프 되는 상기 제2시점의 사이 동안에 상기 제1비트라인 및 상기 제2비트라인은 상기 제1인버터의 트립 포인트 전압으로 이퀄라이징 되는 것을 특징으로 하는 비트라인 센스앰프회로.
  4. 제3항에 있어서, 상기 제1인버터의 트립 포인트 전압은 상기 제1인버터의 풀업 소자와 풀다운 소자의 문턱전압들에 의해 결정되는 것을 특징으로 하는 비트라인 센스앰프회로.
  5. 제1항에 있어서, 상기 제1인버터는 상기 제2인버터의 활성화 동안 계속 활성화상태를 유지하는 것을 특징으로 하는 비트라인 센스앰프회로.
  6. 삭제
  7. 제1항에 있어서, 상기 제2인버터의 출력과 상기 제1비트라인 사이에는 상기 메인센스신호에 응답하여 동작하는 제2스위치 소자를 더 구비한 것을 특징으로 하는 비트라인 센스앰프회로.
  8. 제1항에 있어서, 상기 비트라인 센스앰프회로는 셀 어레이의 최외곽에 배치된 것을 특징으로 하는 비트라인 센스앰프회로.
  9. 제8항에 있어서, 상기 제1비트라인 또는 상기 제2비트라인 중 상기 셀 어레이와 멀리 떨어진 비트라인에 밸런스 커패시터가 연결된 것을 특징으로 하는 비트라인 센스앰프회로.
  10. N(여기서 N은 2 이상의 자연수) 개의 셀 어레이들; 및
    상기 N 개의 셀 어레이들 사이 및 좌우 가장자리에 각각 배치된 N + 1 개의 센스앰프칼럼들을 구비하고,
    상기 N + 1 개의 센스앰프칼럼들 각각은 복수의 센스앰프회로들을 포함하고,
    상기 복수의 센스앰프회로들 각각은
    제1비트라인과 제2비트라인 사이에 정방향으로 연결되고, 제1고레벨 라인과 제1저레벨 라인 사이에 연결되며, 셀에 인접한 제1인버터; 및
    상기 제1비트라인과 상기 제2비트라인 사이에 역방향으로 연결되고, 상기 제1고레벨 라인과 분리되는 제2고레벨 라인과 상기 제1저레벨 라인과 분리되는 제2저레벨 라인 사이에 연결되며, 상기 제1인버터에 인접한 제2인버터를 구비하고,
    상기 제1인버터는 프리센스신호에 응답하여 활성화되어 상기 제1비트라인에 분배되는 셀 전하분배에 응답하여 셀 분배전압 보다 크게 상기 제1비트라인과 상기 제2비트라인의 전압차가 형성되도록 상기 제2비트라인을 미리 전개시키고,
    상기 제2인버터는 메인센스신호에 응답하여 상기 제1비트라인과 상기 제2비트라인의 전압차를 감지 증폭하며,
    제1시점에서 상기 프리센스신호가 활성화되어 상기 제1인버터의 출력과 상기 제2비트라인 사이에 연결된 제1스위치 소자가 턴온되고 상기 제1인버터가 활성화된 이후에, 제2시점에서 상기 제1비트라인과 상기 제2비트라인을 연결하는 이퀄라이즈 소자가 턴 오프 되며,
    상기 제1시점에서 상기 제2고레벨 라인 및 상기 제2저레벨 라인은 턴 오프되고, 상기 메인센스신호에 응답하여 상기 제1비트라인과 상기 제2비트라인의 전압차를 감지 증폭하는 제3시점 이후에 상기 제2고레벨 라인 및 상기 제2저레벨 라인은 턴 온되는 것을 특징으로 하는 반도체 메모리 장치.
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