KR20090098173A - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

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Abstract

본 발명은 반도체 메모리 장치에 관한 것이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 비트라인쌍을 프리차지전압 레벨로 프리차지시키는 프리차지부와, 상기 비트라인쌍에 실린 데이터를 센싱 및 증폭하는 비트라인 센스앰프와, 메모리 셀 어레이 누설전류 검출 테스트 모드를 위한 딜레이 타임 동안 일정 전압을 상기 센스앰프에 인가하는 딜레이 타임 전압 인가부를 포함하는 것을 특징으로 한다.
상기와 같이 본 발명은 분리 트랜지스터를 제거하여 반도체 메모리 장치의 칩 사이즈를 감소시켜 넷다이(net-die)를 증가시키는 동시에, 메모리 셀 어레이 누설전류 검출 테스트를 위한 일정 딜레이 타임동안 센스앰프에 일정 전압을 공급하여 딜레이 타임동안의 센싱전압 하강을 최소화하고 메모리 셀 어레이 누설전류 검출을 정확히 할 수 있어 반도체 메모리 장치의 수율을 향상시키는 효과가 있다.
센스앰프, 누설전류, off-leakage

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 비트라인쌍의 분리 트랜지스터를 제거하여 반도체 메모리 장치의 칩 사이즈를 감소시켜 넷다이(net-die)를 증가시키는 동시에, 메모리 셀 어레이 누설전류 검출 테스트를 위한 일정 딜레이 타임동안 센스앰프에 일정 전압을 공급하여 딜레이 타임동안의 센싱전압 하강을 최소화하고 메모리 셀 어레이 누설전류량을 정확히 검출할 수 있어 반도체 메모리 장치의 수율을 향상시킬 수 있는 반도체 메모리 장치에 관한 것이다.
일반적으로 반도체 메모리 장치는 다수의 메모리 셀(cell)에 데이터를 저장하거나 저장된 데이터를 리드(read)하기 위한 것으로서, 다수의 비트 라인 및 다수의 워드라인, 그 비트 라인 및 워드라인을 선택하는 회로, 및 다수의 센스앰프 등의 주변 회로 등을 포함한다.
특히, 다수의 센스앰프는 비트라인쌍을 균등화시키는 균등화 제어부, 비트라인쌍을 프리차지시키는 프리차지부, 비트라인쌍의 데이터를 외부 버스로 출력하는 출력제어부, 비트라인쌍에 실린 데이터를 증폭하는 비트라인 센스앰프, 메모리 셀 어레이와 센스앰프를 분리하기 위한 분리 트랜지스터를 구비한다.
이와같이, 종래에는 센스앰프와 셀 어레이 사이에 분리 트랜지스터를 구비하고, 메모리 셀 어레이 영역의 비트라인쌍과 센스앰프 영역의 비트라인쌍을 선택적으로 분리시킬 수 있도록 하여 메모리 셀 어레이 부분에서 발생되는 누설전류 불량을 검출하기 위한 테스트를 행한다.
즉, 분리 트랜지스터를 통해 메모리 셀 어레이 영역의 비트라인쌍과 센스앰프 영역의 비트라인쌍을 분리하여 센스앰프를 동작시키지 않은 상태에서 메모리 셀 어레이 부분의 누설전류를 검출한다.
이와같이, 종래에는 센스앰프와 셀 어레이 사이에 분리 트랜지스터를 구비함으로 인해 반도체 메모리 장치의 칩 사이즈가 증가하여 넷다이(Net-Die)를 감소시키는 문제점이 있었다.
이에, 센스앰프와 셀 어레이 사이에 분리 트랜지스터를 제거하면, 메모리 셀 어레이의 누설전류 불량 검출 테스트 시에 센스앰프 누설전류까지 함께 검출되어, 원하는 불량 검출 수준보다 많은 불량율을 나타내게 되므로 테스트를 위해 수율 하락을 감수해야하는 문제점이 있었다.
또한, 도 1에 도시된 바와 같이, 메모리 셀 어레이 누설전류 검출 테스트를 위한 딜레이 타임 시 센스앰프 누설전류로 인해 센싱전압이 하강되는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 분리 트랜지스터를 제거하여 반도체 메모리 장치의 칩면적 사이즈를 감소시켜 넷다이(net-die)를 증가시키는 동시에, 메모리 셀 어레이 누설전류 검출 테스트를 위한 일정 딜레이 타임 동안 센스앰프에 일정 전압을 인가함으로써 센싱전압 하강을 최소화하고 메모리 셀 어레이 누설전류 검출을 정확히 할 수 있도록 하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 메모리 장치는 비트라인쌍을 프리차지전압 레벨로 프리차지시키는 프리차지부와, 상기 비트라인쌍에 실린 데이터를 센싱 및 증폭하는 비트라인 센스앰프와, 메모리 셀 어레이 누설전류 검출 테스트 모드를 위한 딜레이 타임 동안 일정 전압을 상기 센스앰프에 인가하는 딜레이 타임 전압 인가부를 포함하는 것을 특징으로 한다.
또한, 상기 딜레이 타임 전압 인가부는 딜레이 타임여부에 따라 인에이블되는 딜레이 타임 인에이블신호에 의해 제어되어 상기 일정전압을 상기 센스앰프에 인가하는 엔모스 트랜지스터를 구비하는 것을 특징으로 한다.
또한, 상기 일정전압은 상기 프리차지전압 레벨과 센스앰프 누설전류에 의한 전압강하레벨을 합한 전압레벨 이상인 것을 특징으로 한다.
또한, 상기 센스앰프는 래치구조의 복수의 피모스 트랜지스터를 구비하는 것을 특징으로 한다.
또한, 상기 딜레이 타임 전압인가부는 상기 피모스 트랜지스터의 공통노드에 상기 일정전압을 인가하는 것을 특징으로 한다.
상기와 같이 본 발명은 분리 트랜지스터를 제거하여 반도체 메모리 장치의 칩 사이즈를 감소시켜 넷다이(net-die)를 증가시키는 동시에, 메모리 셀 어레이 누설전류 검출 테스트를 위한 일정 딜레이 타임동안 센스앰프에 일정 전압을 공급하여 딜레이 타임동안의 센싱전압 하강을 최소화 하고 메모리 셀 어레이 누설전류 검출을 정확히 할 수 있어 반도체 메모리 장치의 수율을 향상시키는 효과가 있다.
이하, 본 발명에 따른 반도체 소자의 제조방법을 첨부된 도 2 내지 도 4를 참조하여 상세히 설명한다.
도 2는 본 발명에 따른 센스앰프를 포함하는 반도체 메모리 장치의 회로도이다.
본 발명에 따른 반도체 메모리 장치는 출력 제어부(100), 비트라인 센스앰프(200), 균등화제어부(300), 프리차지부(400) 및 딜레이 타임 전압인가부(500)를 포함하여 구성한다.
출력제어부(100)는 칼럼 선택신호 Y-Add에 의해 제어되어 센스 앰프(200)에 의해 증폭된 데이터를 입출력 버스 SIO, SIOB로 선택적으로 전송한다. 이를 위해, 출력 제어부(100)는 게이트에 칼럼 선택신호 Y-Add가 인가되고 드레인이 비트라인쌍 BL, BLB에 각각 연결되는 엔모스 트랜지스터들 NM1, NM2을 구비한다.
비트라인 센스앰프(200)는 전원전압 레벨 Vdd 및 그라운드전압 레벨 Vss 에 의해 구동되어 비트 라인 BL에 실린 데이터를 센싱 및 증폭한다. 이를 위해, 센스 앰프(200)는 래치(latch)형태의 피모스 트랜지스터 PM1, PM2 및 엔모스 트랜지스터 NM3, NM4를 구비한다.
이때, 피모스 트랜지스터 PM1, PM2은 게이트가 비트라인바 BLB, 비트라인 BL에 각각 접속되고 공통노드에 전원전압 레벨 Vdd이 인가된다. 또한, 엔모스 트랜지스터 NM3, NM4는 각 게이트가 비트라인바 BLB와 비트라인 BL에 각각 연결되고 그 공통노드는 그라운드전압 레벨 Vss 에 연결된다.
균등화 제어부(300)는 균등화 제어신호 BLEQ에 의해 제어되어 인접한 비트 라인 BL 및 인접한 비트라인바 BLB를 균등화시킨다. 이를 위해, 균등화 제어부(300)는 게이트에 균등화 제어신호 BLEQ가 인가되고, 비트라인 BL 및 비트라인바 BLB 사이에 연결된 엔모스 트랜지스터 NM5를 구비한다.
프리차지부(400)는 비트라인쌍 BL, BLB을 프리차지전압 Vblp레벨로 프리차지(precharge) 시키는 것으로, 비트라인 BL과 비트라인바 BLB 사이에 직렬연결되며 그 게이트에 프리차지 제어신호 PCG가 인가되고 그 공통노드에 프리차지 전압 Vblp이 인가되는 엔모스 트랜지스터 NM6, NM7를 구비한다.
딜레이타임 전압 인가부(500)는 딜레이 타임 인에이블신호 DTE에 의해 제어되어 테스트 전압 Vtest을 비트라인 센스앰프(200)의 피모스 트랜지스터 PM1, PM2에 인가한다.
이때, 테스트 전압 Vtest은 도 3에 도시된 바와 같이 프리차지전압 Vblp과 센스앰프 누설전류량(α)에 의한 전압 강하레벨을 합한 전압레벨 또는 그 이상의 전압레벨을 의미한다.
또한, 테스트 전압이 Vblp+α 수준의 전압레벨을 갖게됨으로써 발생되는 래치 피모스 트랜지스터 PM1, PM2의 전류 차이 ΔI는 비트라인 센스앰프(200)에서 발생되는 누설전류량 수준이 되도록 설정하는 것이 바람직하다. 즉, 누설전류 테스트 패턴 또는 시물레이션을 통해 얻은 데이터로부터 센스앰프 누설전류량(α)을 추출하여 래치 피모스 트랜지스터 PM1, PM2의 조건을 설정하는 것이 바람직하다.
또한, 딜레이 타임 인에이블신호 DET는 메모리 셀 어레이 누설전류 검출 테스트를 위한 딜레이 타임에 하이레벨로 인에이블되고 딜레이 타임 외에는 로우레벨로 디스에이블된다.
딜레이 타임 전압 인가부(500)의 동작을 설명하면, 메모리 셀 어레이 누설전류 검출 테스트 시에 딜레이 타임 인에이블신호 DTE가 하이레벨로 인에이블되면 엔모스트랜지스터 NM8가 턴온되어 딜레이 타임 동안 테스트전압 Vtest을 비트라인 센스앰프(200)의 피모스 트랜지스터 PM1,PM2에 인가한다.
즉, 메모리 셀 어레이(미도시)와 비트라인 센스앰프(200)를 분리하는 분리 트랜지스터가 제거되어, 테스트가 진행되는 딜레이 타임동안 메모리 셀 어레이(미도시)와 연결된 비트라인쌍과 비트라인 센스앰프(200)와 연결된 비트라인쌍이 분리되지 않으므로 메모리 셀 어레이(미도시) 누설전류 검출량에 비트라인 센스앰프(200)의 누설전류량이 포함되게 된다. 이에, 딜레이 타임 전압 인가부(500)가 딜레이 타임 동안 비트라인 센스앰프(200)에 테스트전압 Vtest을 인가해줌으로써, 비 트라인 센스앰프(200)의 누설전류를 보상하여 메모리 셀 어레이(미도시)의 누설전류량만을 검출할 수 있게 되며 비트라인 센스앰프(200)의 누설전류로 인한 센싱전압 하강도 방지할 수 있게 된다.
이하, 도 4를 참조하여, 도 2의 비트 라인 센스앰프(200)의 동작을 설명하면 다음과 같다.
먼저, 정상모드시에는 프리차지부(400)는 비트 라인쌍을 동일레벨의 프리차지 전압 Vblp(Vdd/2) 레벨로 프리차지시키고, 균등화부(300)는 균등화제어신호 BLEQ에 따라 선택된 메모리 셀과 연결된 비트 라인 BL과 비트라인바 BLB사이의 전압차를 없애기 위해 비트라인쌍을 균등화시킨다.
그 후, 비트라인 센스앰프(200)가 인에이블되면 센싱전압에 의해 비트라인 BL 및 비트라인바 BLB의 데이터가 증폭하기 시작한다. 즉, 비트라인 센스앰프(200)가 인에이블되어 선택된 메모리 셀이 연결된 비트 라인 BL과 비트라인바 BLB 사이의 전위차이를 센싱하여 증폭한다.
따라서, 비트라인 센스앰프(200)는 선택된 메모리 셀이 연결된 비트라인바 BLB를 접지전압레벨 Vss로 만들고, 비트라인 BL을 전원전압레벨 Vdd로 만든다.
이어서, 칼럼 디코더(미도시)에 의해 칼럼 어드레스가 분석되어 그 칼럼 어드레스 신호 Y-Add가 하이 레벨로 인에이블되면, 비트 라인 센스 앰프(200)에 의해 비트 라인에 실린 증폭된 데이터가 입출력 버스 SIO, SIOB에 전송된다.
한편, 메모리 셀 어레이(미도시)의 누설전류 측정을 위해 테스트 모드로 진입하면, 일정 딜레이 타임 동안 비트라인 센스앰프(200)의 동작이 중지되고 비트라 인 센스앰프(200)에 테스트전압 Vtest이 공급되어 센싱전압이 하강하지 않고 유지하게 되며 딜레이 타임이 끝나고 비트라인 센스앰프(200)가 인에이블되면 증폭하기 시작한다. 이때, 딜레이 타임동안 누설전류를 검출하면 비트라인 센스앰프(200)의 누설전류는 보상되어 메모리 셀 어레이(미도시)의 누설전류만 검출되게 된다.
그 후, 딜레이 타임이 끝나면 비트라인 센스앰프(200)의 피모스 트랜지스터 PM1, PM2에 전원전압 레벨 Vdd이 인가되고 엔모스 트랜지스터 NM3, NM4에는 접지전압 레벨 Vss이 인가되어 비트라인 센스앰프(200)가 구동되고 비트라인쌍의 데이터를 센싱 및 증폭하여 입출력 버스 SIO, SIOB에 인가한다.
도 1은 종래의 센스앰프의 정상모드와 테스트 모드시의 동작 타이밍도.
도 2는 본 발명에 따른 센스앰프를 포함하는 반도체 메모리 장치의 회로도.
도 3은 본 발명에 따른 센스앰프의 래치 피모스 트랜지스터의 동작전압을 나타내는 그래프.
도 4는 본 발명에 따른 센스앰프의 정상모드와 테스트 모드시의 동작 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 출력제어부 200 : 센스앰프
300 : 균등화 제어부 400 : 프리차지부
500 : 딜레이타임 전압 인가부

Claims (5)

  1. 비트라인쌍을 프리차지전압 레벨로 프리차지시키는 프리차지부;
    상기 비트라인쌍에 실린 데이터를 센싱 및 증폭하는 비트라인 센스앰프; 및
    메모리 셀 어레이 누설전류 검출 테스트 모드를 위한 딜레이 타임 동안 일정 전압을 상기 센스앰프에 인가하는 딜레이 타임 전압 인가부
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 딜레이 타임 전압 인가부는 딜레이 타임여부에 따라 인에이블되는 딜레이 타임 인에이블신호에 의해 제어되어 상기 일정전압을 상기 센스앰프에 인가하는 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1항에 있어서,
    상기 일정전압은 상기 프리차지전압 레벨과 센스앰프 누설전류에 의한 전압강하레벨을 합한 전압레벨 이상인 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1항에 있어서,
    상기 센스앰프는 래치구조의 복수의 피모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4항에 있어서, 상기 딜레이 타임 전압인가부는 상기 피모스 트랜지스터의 공통노드에 상기 일정전압을 인가하는 것을 특징으로 하는 반도체 메모리 장치.
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Cited By (2)

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US10886003B2 (en) 2018-06-27 2021-01-05 SK Hynix Inc. Semiconductor memory device, operating method thereof, and memory system

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