KR100543924B1 - 쓰기동작 주기를 단축시킬 수 있는 반도체 메모리 소자 및그를 위한 구동방법 - Google Patents

쓰기동작 주기를 단축시킬 수 있는 반도체 메모리 소자 및그를 위한 구동방법 Download PDF

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Abstract

본 발명은 쓰기 동작 주기를 단축시킬 수 있는 감지증폭기 및 그를 위한 구동방법을 제공하기 위한 것으로, 이를 위한 본 발명으로 정/부 비트라인 감지증폭단의 전압차를 감지하여 제1 및 제2 구동전원의 전압 레벨로 증폭하기 위한 감지증폭 수단; 비트라인 분리신호에 응답하여 상기 정/부 비트라인감지증폭단과 정/부 비트라인의 연결을 절체하기 위한 비트라인 분리 수단; 제1 균등화 신호에 응답하여 상기 정/부 비트라인의 전위를 동일하게 유지하기 위한 균등화 수단; 정/부 데이터버스에 실린 데이터가 상기 정/부 비트라인감지증폭단에 전달되기 전에 활성화되는 제2 균등화 신호에 응답하여 상기 정/부 비트라인감지증폭단을 소정의 프리차지 전압레벨로 프리차지하기 위한 프리차지 수단; 및 정/부 데이터버스에 실린 데이터가 상기 정/부 비트라인감지증폭단에 전달되기 전에 비활성화되는 감지증폭 인에이블 신호에 응답하여 상기 감지증폭 수단과 상기 제1 및 제2 구동전원의 연결을 절체하기 위한 제1 및 제2 스위칭 수단을 구비하는 반도체 메모리 소자를 제공한다.
저전압변동, 쓰기, BL 감지증폭기, 프리차지, 비트라인 감지증폭단

Description

쓰기동작 주기를 단축시킬 수 있는 반도체 메모리 소자 및 그를 위한 구동방법{SEMICONDUCTOR MEMORY DEVICE FOR DECREASING WRITE PERIOD AND OPERATION METHOD THEREFOR}
도 1은 종래기술에 따른 BL 감지증폭기의 회로도.
도 2는 도 1의 회로의 동작 파형도.
도 3은 본 발명의 제 1실시예에 따른 BL 감지증폭기의 회로도.
도 4는 도 3의 회로의 동작 파형도.
도 5는 본 발명의 제 2실시예에 따른 BL 감지증폭기의 회로도.
도 6은 도 5의 회로의 동작 파형도.
* 도면의 주요 부분에 대한 설명
30 : RTO전원스위치 50 : 프리차지부
31 : SB전원스위치 51 : 전원스위칭부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 쓰기동작 주기를 단축시킬 수 있는 반도체 메모리 소자 및 그를 위한 구동방법에 관한 것이다.
잘 알려진 바와 같이, 읽기 및 쓰기 동작에서는 메모리셀의 데이터를 비트라인 쌍에 확보하는 동일 과정을 포함하고 있는데, 이를 구체적으로 살펴보도록 한다.
먼저, 워드라인의 활성화로 메모리셀의 데이터가 비트라인 쌍에 미세전압으로 유입되고, 비트라인 쌍의 전압은 BL 감지증폭기(Bit Line Sense Amplifier)에 의해 감지되어 논리판별이 가능한 레벨로 증폭된다. 읽기 동작 시에는 비트라인 쌍에 실린 메모리셀 데이터를 데이터 버스에 전달하며, 쓰기 동작 시에는 데이터 버스 쌍에 실린 데이터를 비트라인 쌍에 전달함으로써 비트라인의 증폭된 전압을 반전 또는 비반전 시킨다. 이어서, 비트라인의 전압을 메모리셀에 저장하는데, 이는 읽기동작 시 칩 외부로 데이터를 출력한 이후 기존 데이터를 재저장하는 과정이며, 쓰기동작 시 입력된 데이터를 메모리셀에 저장하는 과정이다.
상기의 과정 중, BL 감지증폭기의 구동을 통해 비트라인에 메모리셀의 데이터가 확보된 이후, 비트라인과 데이터 버스 사이에서의 데이터 교환을 통하여 읽기 및 쓰기 동작이 수행되는 과정을 상세히 살펴보도록 한다.
도 1은 종래 기술에 따른 BL 감지증폭기의 회로도이다.
도 1을 참조하면, 종래 기술에 따른 BL 감지증폭기는 워드라인의 활성화 시 메모리셀 데이터가 인가되며 한개의 감지증폭기(13)를 공유하는 상위비트라인 쌍(blh, /blbh) 및 하위비트라인 쌍(bll, /blbl)과, 균등화신호(bleq)를 입력으로 하여 비트라인 쌍(blh, /blbh 및 bll, /blbl)의 전압을 동일하게 유지시키기 위한 상위균등화부(10) 및 하위균등화부(17)와, 두쌍의 비트라인(blh, /blbh 및 bll, /blbl) 사이에 연결되어 선택된 비트라인 쌍에 실린 메모리셀 데이터를 가지며, 감지증폭기(13)의 실질적 감지 및 증폭의 대상이 되는 비트라인감지증폭단 쌍(sa, /sab)과, 비트라인분리신호(bish, bisl)에 응답하여 비트라인 쌍(blh, /blbh 및 bll, /blbl)을 비트라인감지증폭단 쌍(sa, /sab)에 연결 또는 분리시키기 위한 상위 비트라인분리부(11) 및 하위 비트라인분리부(16)와, 균등화신호(bleq)에 응답하여 비트라인감지증폭단 쌍(sa, /sab)을 프리차지 시키기 위한 프리차지부(12)와, 비트라인감지증폭단 쌍(sa, /sab)의 전압차를 감지 및 증폭시키기 위한 감지증폭기(13)와, 출력될 메모리셀 데이터 또는 입력될 데이터의 전송을 위한 데이터 버스 쌍(sio, /siob)과, 컬럼선택신호(yi)에 응답하여 비트라인감지증폭단 쌍(sa, /sab)과 데이터 버스 쌍(sio, /siob)을 연결시키기 위한 게이트(18)로 구성된다.
도 2는 도1의 회로의 동작 파형도로써, 이를 통해 워드라인 활성화에 의해 비트라인감지증폭단 쌍(sa, /sab)에 메모리셀의 데이터가 확보된 이후의 읽기동작 및 쓰기동작이 수행되는 과정만을 보도록 한다.
따라서, 구체적 설명에 앞서 워드라인의 활성화로 메모리셀 데이터가 비트라인 감지증폭단에 확보된 상태에 대해 살펴보도록 하겠다. 이는 읽기 및 쓰기동작 시 동일한 전제 상황이 된다.
메모리셀 데이터는 논리레벨 하이를 갖는다. 따라서 정 비트라인감지증폭단(sa)은 논리레벨 하이를, 부 비트라인감지증폭단(/sab)은 논리레벨 로우를 갖는다. 그리고, BL 감지증폭기(13)의 구동전원단(rtoi, sbi)에는 각각 RTO구동전원 및 SB구동전원이 인가 되고 있다. 정/부 데이터 버스(sio, /siob)는 Vdd전압 레벨로 프리차지 되어있으며, 동등화신호(bleq) 및 상위 비트라인 분리신호(bish)는 논리레벨 로우를, 하위 비트라인 분리신호(bisl)는 논리레벨 하이를 갖는다. 하위 비트라인(bll, /blbl)이 비트라인 감지증폭단(sa, /sab)에 연결되어 있다.
먼저 읽기명령이 수행되는 구간을 살펴보도록 한다.
이때, 컬럼선택신호(yi)가 활성화 되고, 이에 의해 게이트(18)는 정 데이터버스(sio)의 전압을 논리레벨 하이로 유지시키고, 부 데이터 버스(/siob)의 전압을 논리레벨 로우가 되도록 방전시킨다. 한편, BL 감지증폭기(13)의 구동능력이 데이터 버스의 부하에 비해 작기 때문에 데이터 버스 쌍(sio, /siob)의 전압레벨의 변동폭은 크지 않다. 데이터버스 감지증폭기의 구동을 통해 데이터 버스 쌍(sio, /siob)의 작은 전압레벨 차이는 감지 및 증폭되어, 외부로 데이터가 출력된다(도 2의 'a'구간).
이어 정/부 데이터 버스 쌍(sio, /siob)이 프리차지 되는 구간이다.
이때, 컬럼선택신호(yi)가 비활성화('L'값을 가짐)되고, 정/부 데이터버스(sio, /siob) 쌍이 도면에는 도시되지 않은 균등화회로에 의해서 Vdd 전압레벨로 프리차지 되는데, 읽기 명령이 수행되는 구간 동안 정/부 데이터 버스(sio, /siob) 쌍의 전압 변동폭이 크지 않으므로, 빠르게 프리차지 된다(도 2의 'b'구간).
다음으로, 쓰기명령이 수행되는 구간을 살펴보도록 한다.
데이터 버스(sio, /siob)에 실린 데이터는 논리레벨 로우를 가지며, 데이터 버스 쌍(sio, /siob)의 전압레벨 차이는 Vdd이다.
이때, 컬럼선택신호(yi)가 활성화 되고, 게이트(18)에 의해 정/부 데이터 버스(sio, /siob)의 데이터가 정/부 비트라인 감지증폭단(sa, /sab)에 전달되므로써, 정/부 비트라인 감지증폭단(sa, /sab)의 전압레벨이 반전된다. 메모리셀에 입력된 외부 데이터가 저장된다(도 2의 'c'구간).
이어 도 2의 'b'구간에서와 동일한 데이터 버스 프리차지 과정이 수행된다. 그러나 쓰기동작 후의 데이터 버스 쌍(sio, /siob)을 프리차지 과정은 정/부 데이터 버스(sio, /siob)의 전압 변동폭이 큰 상태에서 시작하므로 프리차지 하는데 많은 시간이 소요된다(도 2의 'd'구간).
상기의 읽기 및 쓰기동작 중 비트라인감지증폭단(sa, /sab) 및 데이터 버스(sio, /siob) 사이의 전압 변동폭을 살펴 보도록 한다.
먼저, 읽기동작 시 데이터 버스(sio, /siob) 쌍은 작은 전압 변동폭만 생겨도 되는데, 이는 데이터 버스의 종단에 연결된 데이터버스 감지증폭기에 의해서 한번 더 증폭되어 풀 Vdd 레벨로 변환되기 때문이다. 따라서, 데이터 버스(sio, /siob) 쌍의 전압레벨 차이가 풀 Vdd레벨을 가질 때 까지 기다릴 필요없이 읽기동작을 끝낼 수 있다.
그러나, 쓰기동작 시에는 데이터 버스(sio, /siob) 쌍이 풀 Vdd레벨의 변동폭을 가져야 한다. 이는 데이터 버스(sio, /siob) 쌍에 실린 데이터가 비트라인 감지증폭단(sa, /sab) 쌍에 쓰여지기 위해서는, 현재 비트라인 감지증폭단(sa, /sab) 쌍에 저장되어 있는 반대 극성의 데이터를 오버 라이트(over write) 해야하기 때문이다. 오버 라이트되기 위해서 BL 감지증폭기(13)를 구성하고 있는 CMOS인버터의 논리문턱전압(logic threshold voltage)보다 큰 전압레벨의 변동폭을 갖는 신호가 데이터 버스 쌍(sio, /siob)과 비트라인감지증폭단 쌍(sa, /sab)에 인가되어야 한다.
또한, 읽기동작 및 쓰기동작 수행 시 데이터버스 쌍의 전압레벨에 있어서 서로 다른 변동폭을 갖기 때문에, 쓰기 동작 이후 데이터버스를 프리차지 하기 위해 소요되는 시간이 읽기동작 이후의 데이터버스 프리차지 과정에 비해 길다.
따라서, DRAM 코어의 액세스 속도는 읽기동작 보다는 쓰기 동작의 제한을 받게 되며, 쓰기 동작의 이러한 제약은 고속의 메모리 액세스를 어렵게 한다.
상기와 같은 이유로 인해, DRAM 코어의 동작속도는 제한을 받게된다. 외부 입출력 주파수는 크게 증가하는 반면 DRAM 코어의 동작속도 자체의 향상은 어려우므로, 이를 극복하기 위해 다수의 데이터를 미리 가져오는 프리패치 방식이 도입됐다. 프리패치 방식은 입력 I/O 데이터 폭의 몇배에 해당하는 내부 데이터 버스를 배치해야 하며, 이들 버스의 제어를 위한 많은 칩 면적이 소모되는 단점이 있다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 쓰기 동작 주기를 단축시킬 수 있는 감지증폭기 및 그를 위한 구동방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르는, 정/부 비트라인 감지증폭단의 전압차를 감지하여 제1 및 제2 구동전원의 전압 레벨로 증폭하기 위한 감지증폭 수단; 비트라인 분리신호에 응답하여 상기 정/부 비트라인감지증폭단과 정/부 비트라인의 연결을 절체하기 위한 비트라인 분리 수단; 제1 균등화 신호에 응답하여 상기 정/부 비트라인의 전위를 동일하게 유지하기 위한 균등화 수단; 정/부 데이터버스에 실린 데이터가 상기 정/부 비트라인감지증폭단에 전달되기 전에 활성화되는 제2 균등화 신호에 응답하여 상기 정/부 비트라인감지증폭단을 소정의 프리차지 전압레벨로 프리차지하기 위한 프리차지 수단; 및 정/부 데이터버스에 실린 데이터가 상기 정/부 비트라인감지증폭단에 전달되기 전에 비활성화되는 감지증폭 인에이블 신호에 응답하여 상기 감지증폭 수단과 상기 제1 및 제2 구동전원의 연결을 절체하기 위한 제1 및 제2 스위칭 수단을 구비하는 반도체 메모리 소자를 제공한다.
본 발명의 일 측면에 따른 반도체 메모리 소자의 구동 방법은, 감지증폭기의 구동을 통해 정/부 비트라인감지증폭단의 전압차를 감지 및 증폭하는 단계; 정/부 비트라인과 상기 정/부 비트라인감지증폭단을 분리시키는 단계; 상기 감지증폭기를 디스에이블 시키고, 상기 정/부 비트라인감지증폭단을 프리차지 시키는 단계; 정/부 데이터 버스의 데이터를 상기 정/부 비트라인감지증폭단에 인가시키는 단계; 상기 정/부 비트라인을 상기 정/부 비트라인감지증폭단에 연결시키고, 상기 감지증폭기을 인에이블 시키는 단계; 및 상기 정/부 비트라인감지증폭단의 전압을 증폭시키는 단계를 포함한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
(제1실시예)
도 3은 본 발명의 제 1실시예에 따른 BL 감지증폭기의 회로도이다.
도 3을 참조하면, 비트라인감지증폭단(sa, /sab) 쌍의 전압을 감지 및 증폭시키기 위한 BL 감지증폭기(13)와, 메모리셀 데이터가 인가되며 한개의 감지증폭기(13)를 공유하는 상위 비트라인 쌍(blh, /blbh) 및 하위 비트라인 쌍(bll, /blbl)과, 균등화신호(bleq1)를 입력으로 하여 비트라인 쌍(blh, /blbh 및 bll, /blbl)의 전압을 동일하게 유지시키기 위한 상위 균등화부(10) 및 하위 균등화부(17)와, 비트라인 분리신호(bish, bisl)를 입력으로 하여 비트라인 쌍(blh, /blbh 및 bll, /blbl)들 중 증폭시킬 한쌍의 비트라인만을 비트라인감지증폭단 쌍(sa, /sab)에 연결시키기 위한 상위 비트라인분리부(11) 및 하위 비트라인 분리부(16)와, 균등화신호(bleq2)를 입력으로 하여 비트라인 감지증폭단(sa, /sab) 쌍을 프리차지 시키기 위한 프리차지부(12)와, 감지증폭기구동신호(sen)를 입력으로 하여 BL 감지증폭기(13)의 구동전원을 인가시키기 위한 RTO전원스위치(30) 및 SB전원스위치(31), 출력될 메모리셀 데이터 또는 입력될 데이터의 전송을 위한 라인인 데이터 버스 쌍(sio, /siob)과, 컬럼선택신호(yi)를 입력으로 하여 비트라인 감지증폭단 쌍(sa, /sab)과 데이터 버스 쌍(sio, /siob)을 연결시키기 위한 게이트(18)로 구성된다.
그리고, RTO전원스위치(30) 및 SB전원스위치(31)는 감지증폭기 인에이블신호(sen)를 게이트 입력으로 가지며, 드레인 소스 경로는 감지증폭기의 구동전원단(rtoi 및 sbi)과 구동전원(RTO, SB) 사이에 위치하는 NMOS트랜지스터(NM1, NM2)로 구현된다.
한편, 도 3을 도 1과 비교하여 보면, 차이점은 BL 감지증폭기(13)의 구동전원단(rtoi 및 sbi)에 구동전원의 인가를 중지시키기 위한 두개의 전원스위치(30,31)가 삽입되고, 균등화부(10,17) 및 프리차지부(12)를 활성화 시키기 위해 공통으로 사용되던 동등화신호(bleq)를 두개의 신호(bleq1,2)로 분리된 점이다. 한편, 동일한 구성요소에 대해서는 동일 도면부호를 사용했으며, 이에 대해서는 구체적 설명을 생략한다.
전원스위치(30,31)를 제어하는 감지증폭기 인에이블신호(sen)는 쓰기 동작 직전에 비활성화 되어 BL 감지증폭기(13)를 디스에이블 시키고, 데이터 버스의 데이터가 비트라인 감지증폭단(sa, /sab)에 전달된 이후에 활성화 되어 BL 감지증폭기(13)를 인에이블 시킨다. 그리고 동등화신호(bleq2)는 쓰기동작 직전에 잠시동안 활성화 되어 비트라인감지증폭단(sa, /sab)을 프리차지 시켜 쓰기 동작을 준비한 다.
도 4는 도3의 회로의 동작 파형도로서, 이는 워드라인 활성화에 의해 비트라인감지증폭단 쌍(sa, /sab)에는 메모리셀의 데이터가 확보된 이후의 과정을 나타낸다.
구체적 설명에 앞서 몇가지 가정을 살펴보면, 정 비트라인감지증폭단(sa)은 논리레벨 하이를 가지며 부 비트라인 감지증폭단은 논리레벨 로우를 갖는다. 그리고 데이터 버스 쌍(sa, /sab)에 실린 데이터는 논리레벨 로우를 갖는다. BL 감지증폭기(13)의 구동전원단(rtoi 및 sbi)은 구동전원(RTO 및 SB)가 인가되고 있다. 또한, 동등화신호(bleq1,2) 및 상위 비트라인 분리신호(bish)는 논리레벨 로우를, 하위 비트라인 분리신호(bisl)는 논리레벨 하이를 갖는다.
이어 쓰기명령이 수행된다.
이때, 선택되지 않은 다른 컬럼의 데이터를 보호하기 위해서 하위 비트라인 분리신호(bish)를 비활성화 시키는데, 선택되지 않은 다른 컬럼의 데이터들은 비트라인의 기생 커패시터에 쓰기 동작이 진행되는 동안 잠시 저장된다. 이어서, 감지증폭기 구동신호(sen)가 비활성화 되어 전원스위치(30, 31)가 BL 감지증폭기(13)의 구동전원단(rtoi, sbi)에 구동전원(RTO, SB)의 인가를 중지하므로써 BL 감지증폭기(13)가 디스에이블된다. 그리고 동등화신호(bleq2)가 활성화 되어 프리차지부(12)는 비트라인 감지증폭단(sa, /sab) 쌍을 프리차지 전압(vblp)으로 프리차지 시킨다. 이후 다시 동등화신호(bleq2)가 비활성화 된다. 이어서, 컬럼선택신호(yi)가 활성화 되고, 이에 의해 게이트(18)는 데이터 버스 쌍(sio, /siob)에 실 린 데이터를 비트라인감지증폭단 쌍(sa, /sab)에 전달한다. 비트라인감지증폭단 쌍(sa, /sab)의 전압레벨 차이가 BL 감지증폭기(13)에 의해서 감지될 만큼의 전압폭으로 상승된다. 하위 비트라인 분리신호(bish)가 활성화된 후, 감지증폭기 구동신호(sen)가 활성화되어 전원스위치(30,31)는 BL 감지증폭기(13)에 구동전원(RTO, SB)을 인가함으로써 BL 감지증폭기(13)를 인에이블 시키고, BL 감지증폭기(13)는 비트라인 감지증폭단 쌍(sa, /sab)의 전압 차를 감지 및 증폭한다. 이때, 선택되지 않은 메모리셀 데이터들은 재저장되고, 선택된 메모리셀에는 입력된 데이터가 저장된다(도 4의 'a'구간).
이어 정/부 데이터 버스(sio, /siob)쌍의 프리차지가 수행되는 구간이다.
이때, 컬럼선택신호(yi)가 비활성화('L'값을 가짐)되고, 정/부 데이터 버스 쌍(sio, /siob)이 도면에는 표시되어 있지 않은 균등화 회로에 의해서 Vdd 전압레벨로 프리차지되는데, 본 발명에 의한 쓰기 명령이 수행되는 구간 동안 정/부 데이터 버스(sio, /siob) 쌍의 전압 변동폭이 크지 않으므로, 빠르게 프리차지될 수 있다. (도 4의 'b'구간).
전술한 본 발명은 정/부 데이터 버스(sio, /siob) 사이에 작은 전압 차이를 가져도 쓰기동작이 수행되므로, 쓰기 동작 주기를 단축시킬 수 있다. 이는 데이터 버스(sio, /siob) 쌍에 실린 데이터를 비트라인 감지증폭단(sa, /sab) 쌍에 전달하기 이전에, BL 감지증폭기(13)를 디스에이블 시키고 비트라인 감지증폭단(sa, /sab) 쌍을 프리차지 시키므로써 가능하다. 즉, BL 감지 증폭기(13)가 디스에이블 되므로 종래에 데이터를 오버라이트 하기 위해 필요했던 논리문턱 전압 이상의 전 압변동이 필요하지 않기 때문이다. 그리고 쓰기동작으로 인한 데이터 버스의 전압 변동폭이 크지 않아 쓰기동작 이후 데이터 버스를 프리차지 시키기 위한 시간이 줄어들기 때문이다.
또한, 외부 입출력 주파수와 DRAM 코어의 쓰기 동작 주기를 단축시킬 수 있어, 외부 입출력 주파수와 DRAM 코어의 동작속도 차이를 극복하기 위해 사용되었던 프리패치 방식을 지양할 수 있으며, 이로인해 칩 면적을 줄일 수 있다.
아울러, 데이터 버스 사이에 큰폭의 전압 차이가 필요하지 않으므로, 쓰기 드라이버 및 재저장 소자의 크기를 줄일 수 있다.
(제2실시예)
도 5는 본 발명의 제 2실시예에 따른 BL 감지증폭기의 회로도이다.
도 5를 도 3과 비교하여 보면, BL 감지증폭기(13)의 RTO구동전원 레벨로 비트라인 감지증폭단 쌍(sa, /sab)을 프리차지 시키기 위한 별도의 프리차지부(50)가 추가되었으며, BL 감지증폭기(13)의 구동전원단(sbi)에 SB구동전원의 인가를 중지시키기 위한 전원스위칭부(51)만을 갖는다. 한편, 동일한 구성에 대해서는 동일 도면 부호를 사용하였으며, 따라서 별도의 구체적 설명은 생략한다.
그리고 전원스위칭부(51)는 감지증폭기구동신호(sen)를 게이트 입력으로 가지며, BL 감지증폭기(13)의 구동전원단(sbi)과 SB구동전원 사이에 드레인 소스 경로를 갖는 NMOS트랜지스터(NM2)와, 감지증폭기구동신호(sen)를 게이트 입력으로 가지며, BL 감지증폭기(13)의 접지전압단(sbi)과 RTO구동전원 사이에 드레인 소스 경 로를 갖는 PMOS트랜지스터(PM1)로 구현된다.
도 6은 도5의 회로의 동작 파형도이다.
이를 본 발명의 제1실시예에 따른 동작파형도와 비교하여 보면, 동일한 동작을 갖되, 비트라인 감지증폭단 쌍(sa, /sab)의 프리차지 레벨 및 BL 감지증폭기(13)의 구동전원단이 갖는 전압의 레벨만이 달라진다.
데이터 버스(sio, /siob)에 실린 데이터를 비트라인 감지증폭단(sa, /sab)에 전달시키기 전, 센스앰프 인에이블 신호(sen)가 비활성화 되어 BL 감지증폭기(13)의 구동전원단(sbi)에 RTO구동전원이 인가되므로써 BL 감지증폭기(13)가 디스에이블된다. 그리고 동등화신호(bleq2)가 활성화되어 비트라인 감지증폭단 쌍(sa, /sab)에 RTO구동전원이 인가되므로써 프리차지 된다.
한편, 이외의 동작에 대해서는 구체적 설명을 생략한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 정/부 데이터 버스 사이에 작은 전압 차이를 가져도 쓰기동작이 가능하므로, 쓰기 동작 주기를 단축시킬 수 있으며 이로인해 칩 면적의 소모가 큰 프리패치 방식을 지양할 수 있다.
아울러 쓰기 드라이버 및 재저장 소자의 크기를 줄일 수 있다.

Claims (5)

  1. 정/부 비트라인 감지증폭단의 전압차를 감지하여 제1 및 제2 구동전원의 전압 레벨로 증폭하기 위한 감지증폭 수단(13);
    비트라인 분리신호에 응답하여 상기 정/부 비트라인감지증폭단과 정/부 비트라인의 연결을 절체하기 위한 비트라인 분리 수단(11, 16);
    제1 균등화 신호에 응답하여 상기 정/부 비트라인의 전위를 동일하게 유지하기 위한 균등화 수단(10, 17);
    정/부 데이터버스에 실린 데이터가 상기 정/부 비트라인감지증폭단에 전달되기 전에 활성화되는 제2 균등화 신호에 응답하여 상기 정/부 비트라인감지증폭단을 소정의 프리차지 전압레벨로 프리차지하기 위한 프리차지 수단(12); 및
    정/부 데이터버스에 실린 데이터가 상기 정/부 비트라인감지증폭단에 전달되기 전에 비활성화되는 감지증폭 인에이블 신호에 응답하여 상기 감지증폭 수단과 상기 제1 및 제2 구동전원의 연결을 절체하기 위한 제1 및 제2 스위칭 수단(30, 31)
    을 구비하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 프리차지 수단은 비트라인 프리차지 전압 레벨로 프리차지를 수행하는 것을 특징으로 하는 반도체 메모리 소자.
  3. 정/부 비트라인감지증폭단의 전압차를 감지하여 제1 및 제2 구동전원의 전압 레벨로 증폭하기 위한 감지증폭 수단(13);
    비트라인 분리신호에 응답하여 상기 정/부 비트라인감지증폭단과 정/부 비트라인의 연결을 절체하기 위한 비트라인 분리 수단(11, 16);
    제1 균등화 신호에 응답하여 상기 정/부 비트라인의 전위를 동일하게 유지하기 위한 균등화 수단(10, 17);
    상기 제1 균등화 신호에 응답하여 상기 정/부 비트라인감지증폭단의 전위를 비트라인 프리차지 전압레벨로 프리차지하기 위한 제1 프리차지 수단(12);
    정/부 데이터버스에 실린 데이터가 상기 정/부 비트라인감지증폭단에 전달되기 전에 비활성화되는 제2 균등화 신호에 응답하여 상기 정/부 비트라인감지증폭단을 상기 제1 구동전원의 전압 레벨로 프리차지하기 위한 제2프리차지 수단(50); 및
    정/부 데이터버스에 실린 데이터가 상기 정/부 비트라인감지증폭단에 전달되기 전에 활성화되는 감지증폭 인에이블 신호에 응답하여 상기 감지증폭 수단의 상기 제2 구동전원측 전원단과 상기 제1 또는 제2 구동전원의 연결을 절체하기 위한 스위칭수단(51)
    을 구비하는 반도체 메모리 소자.
  4. 제3항에 있어서,
    상기 스위칭 수단은,
    상기 감지증폭 인에이블 신호(sen)를 게이트 입력으로 하며, 상기 제1 구동전원(sbi)과 상기 감지증폭 수단의 상기 제2 구동전원측 전원단(SB) 사이에 접속된 NMOS트랜지스터(MN2)와,
    상기 감지증폭 인에이블 신호(sen)를 게이트 입력으로 하며, 상기 제2 구동전원(sbi)과 상기 감지증폭 수단의 상기 제2 구동전원측 전원단(RTO) 사이에 접속된 PMOS트랜지스터(PM1)를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  5. 감지증폭기의 구동을 통해 정/부 비트라인감지증폭단의 전압차를 감지 및 증폭하는 제1단계;
    정/부 비트라인과 상기 정/부 비트라인감지증폭단을 분리시키는 제2단계;
    상기 감지증폭기를 디스에이블 시키고, 상기 정/부 비트라인감지증폭단을 프리차지 시키는 제3단계;
    정/부 데이터 버스의 데이터를 상기 정/부 비트라인감지증폭단에 인가시키는 제4단계;
    상기 정/부 비트라인을 상기 정/부 비트라인감지증폭단에 연결시키고, 상기 감지증폭기을 인에이블 시키는 제5단계; 및
    상기 정/부 비트라인감지증폭단의 전압을 증폭시키는 제6단계
    를 포함하는 반도체 메모리 소자의 구동방법.
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