JP4141758B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、記憶装置のビット線に出力される読み出し信号を増幅するセンス増幅器、ビット線の信号を処理するビット線回路、記憶装置、およびビット線に出力される読み出し信号を増幅する方法に係り、特に、閉じ込め式のセンス増幅器とこれを含んだビット線回路および記憶装置、ならびに閉じ込め式のセンス増幅器を用いた読み出し信号増幅方法に関するものである。
【０００２】
【従来の技術】
一般的に、ＲＡＭ等のメモリセルに記憶されたデータが伝送されるビット線には、書き込みや読み出しの前に一定の電圧（プリチャージ電圧）が印加される。プリチャージ電圧の印加によってビット線の容量成分に充電された電荷は、書き込み動作や読み出し動作の過程で放電され、この放電により生じるビット線の電圧降下が書き込み信号や読み出し信号としてメモリセルに対するアクセスに用いられる。
【０００３】
メモリの記憶容量は近年ますます大きくなっており、書き込みや読み出しに伴うビット線の充放電によって発生する電力損失は、大容量メモリの低消費電力化を阻む大きな要因となっている。
こうした電力損失を抑えるには、ビット線の充放電による電圧振幅をできるだけ小さくすることが必要である。特に、読み出し時におけるビット線の放電電流を抑えることができる技術として、閉じ込め式のセンス増幅器（sense amplifier）が知られている。
【０００４】
図６は、一般的な閉じ込め式のセンス増幅器の構成を示す概略的なブロック図である。
図６において、ｐ型ＭＯＳトランジスタＱｐ３、ｐ型ＭＯＳトランジスタＱｐ４、およびｎ型ＭＯＳトランジスタＱｎ１〜ｎ型ＭＯＳトランジスタＱｎ３は一般的なセンス増幅器を構成しており、このセンス増幅器の入力がｐ型ＭＯＳトランジスタＱｐ１およびｐ型ＭＯＳトランジスタＱｐ２を介してビット線対（ＢＬ，ＢＬＺ）に接続される。
【０００５】
ｐ型ＭＯＳトランジスタＱｐ３およびｎ型ＭＯＳトランジスタＱｎ１は、ノードＳＡを接続中点として互いに直列接続され、ゲートは共にノードＳＡＺに接続される。
ｐ型ＭＯＳトランジスタＱｐ４およびｎ型ＭＯＳトランジスタＱｎ２は、ノードＳＡＺを接続中点として互いに直列接続され、ゲートは共にノードＳＡに接続される。
ｐ型ＭＯＳトランジスタＱｐ３およびｐ型ＭＯＳトランジスタＱｐ４のソースは、電源ラインＶｃｃに接続される。ｎ型ＭＯＳトランジスタＱｎ１およびｎ型ＭＯＳトランジスタＱｎ２のソースは、ｎ型ＭＯＳトランジスタＱｎ３を介して接地ラインＧに接続される。
【０００６】
ノードＳＡは、ｐ型ＭＯＳトランジスタＱｐ１を介してビット線ＢＬに接続される。ノードＳＡＺは、ｐ型ＭＯＳトランジスタＱｐ２を介してビット線ＢＬＺに接続される。
ｐ型ＭＯＳトランジスタＱｐ１、ｐ型ＭＯＳトランジスタＱｐ２、およびｎ型ＭＯＳトランジスタＱｎ３のゲートには、センス制御信号ＥＮＮが入力される。
【０００７】
このような構成の閉じ込め式センスアップにおいては、先ず、ビット線対（ＢＬ，ＢＬＺ）にメモリセルからの読み出し信号が出力された状態でセンス制御信号ＥＮＮがローレベルに設定される。これにより、ｐ型ＭＯＳトランジスタＱｐ１およびｐ型ＭＯＳトランジスタＱｐ２が導通状態、ｎ型ＭＯＳトランジスタＱｎ３が非導通状態になる。このとき、ノードＳＡおよびノードＳＡＺにはビット線対（ＢＬ，ＢＬＺ）からの読み出し信号が入力されるが、ｎ型ＭＯＳトランジスタＱｎ３が非導通状態であるため、ビット線対（ＢＬ，ＢＬＺ）から接地ラインＧへの放電電流は流れない。
【０００８】
次に、センス制御信号ＥＮＮがローレベルからハイレベルに設定されると、ｎ型ＭＯＳトランジスタＱｎ３が非導通状態から導通状態に変化し、ｐ型ＭＯＳトランジスタＱｐ３、ｐ型ＭＯＳトランジスタＱｐ４、ｎ型ＭＯＳトランジスタＱｎ１およびｎ型ＭＯＳトランジスタＱｎ２からなる増幅回路に電源が供給される。これにより、ノードＳＡとノードＳＡＺとの間の僅かな電位差が増幅されて、ノードＳＡおよびノードＳＡＺの何れか一方がハイレベルに引き上げられ、他方がローレベルに引き下げられるとともに、その信号レベルが保持される。このとき、同時にｐ型ＭＯＳトランジスタＱｐ１およびｐ型ＭＯＳトランジスタＱｐ２は導通状態から非導通状態に変化するので、ビット線対（ＢＬ，ＢＬＺ）からノードＳＡおよびノードＳＡＺに流れる放電電流が抑えられる。
【０００９】
【発明が解決しようとする課題】
しかしながら、図６に示す閉じ込め式のセンス増幅器では、ビット線対（ＢＬ，ＢＬＺ）から切り離された後に残るノードＳＡおよびノードＳＡＺの微小な電荷量の違いを利用して読み出し信号の増幅が行われるため、読み出し信号の検出に失敗し易い問題がある。
【００１０】
図７は、図６に示すセンス増幅器におけるノードＳＡおよびノードＳＡＺの信号の変化を示す図である。
メモリセルのワード線ＷＬが活性化されると（図７Ａ）、そのビット線対（ＢＬ，ＢＬＺ）に接続されたノードＳＡおよびノードＳＡＺには、記憶データに応じた電圧差が発生する。図７Ｂの例では、ノードＳＡのレベルがノードＳＡＺのレベルより高くなる。この状態で、時刻ｔ１にセンス制御信号ＥＮＮがハイレベルになると（図７Ｃ）、ノードＳＡおよびノードＳＡＺの電圧差が増幅されて、正常な動作では図７Ｂの実線に示すようにノードＳＡがハイレベル、ノードＳＡＺがローレベルに変化する。
【００１１】
ところが、電圧差の増幅が開始される前の期間においてｐ型ＭＯＳトランジスタＱｐ１およびｐ型ＭＯＳトランジスタＱｐ２のインピーダンスが上昇すると、ノードＳＡおよびノードＳＡＺはフローティング状態になるため、これらの電位はｎ型ＭＯＳトランジスタＱｎ３の導通とともに接地レベルへ引き下げられる。このとき、センス増幅器を構成するトランジスタの容量成分やしきい値などの特性にばらつきがあると、ノードＳＡとノードＳＡＺの電位が逆転してしまう可能性があり、その結果、図７Ｂの点線に示すように誤った読み出し信号が検出されてしまう問題が生ずる。
【００１２】
低消費電力化を図る技術として閉じ込め式のセンス増幅器は有用であるが、電源電圧の低電圧化によってセンス増幅器の入力電圧は小さくなる傾向にあるため、上述のような検出誤りの発生確率がさらに上昇してしまう問題がある。
【００１３】
本発明はかかる事情に鑑みてなされたものであり、その目的は、読み出し信号の検出誤りを低減できるセンス増幅器と、そのようなセンス増幅器を有したビット線回路および記憶装置を提供することにある。
また、本発明の他の目的は、読み出し信号の検出誤りを低減できる読み出し信号の増幅方法を提供することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体記憶装置は、複数のワード線と複数のビット線対と上記ワード線及び上記ビット線対にそれぞれ接続された複数のメモリセルとを有するメモリセル・アレイと、上記複数のワード線を選択的に活性化するためのアドレスデコーダと、上記ビット線対にそれぞれ接続された複数のビット線回路を含むビット線信号処理回路と、上記複数のビット線回路との間でデータの入出力を行なうデータ入出力回路とを有する半導体記憶装置であって、上記ビット線回路が、第１の電源端子に電気的に接続され、第１のノードと第２のノードとの電位差を増幅するための差動増幅回路と、一方のビット線と上記第１のノードとの間に接続され、上記一方のビット線の電位を上記第１のノードに伝えるための第１のスイッチ回路と、他方のビット線と上記第２のノードとの間に接続され、上記他方のビット線の電位を上記第２のノードに伝えるための第２のスイッチ回路と、上記差動増幅回路の共通ノードと第２の電源端子との間に接続され、活性化信号に応答して上記共通ノードと上記第２の電源端子とを電気的に接続する第３のスイッチ回路と、上記差動増幅回路に対応して設けられ、読み出し動作時、上記第１のノードと上記第２のノードとの間の電位差が、上記差動増幅回路において安定して増幅可能なレベルになるまで上記活性化信号を遅延させる遅延素子としてのインバータを含む遅延回路と上記一方のビット線と上記他方のビット線とに接続され、プリチャージ信号に応答して上記一方のビット線と上記他方のビット線とを所定の電位に充電するための第１の充電回路と、上記第１のノードと上記第２のノードとに接続され、上記プリチャージ信号に応答して上記第１のノードと上記第２のノードとを所定の電位に充電するための第２の充電回路とを有し、上記活性化信号に応答して上記第３のスイッチ回路が導通することにより上記差動増幅回路が活性化されて上記一方のビット線と上記他方のビット線との間の電位差の増幅動作が開始され、上記遅延回路から出力される遅延された活性化信号に応答して上記第１及び第２のスイッチ回路が遮断することにより上記一方のビット線と上記第１のノードとの間及び上記他方のビット線と上記第２のノードとの間が電気的に切り離される。
【００１５】
本発明の半導体記憶装置によれば、一方のビット線と他方のビット線とで構成されるビット線対と増幅回路とが第１のスイッチ回路と第２のスイッチ回路を介して接続された状態で制御信号に応じて増幅回路が活性化され、第１のノードと第２のノードとにビット線対から第１のスイッチ回路と第２のスイッチ回路を介して入力される信号が増幅される。増幅回路による増幅が開始されてから所定の時間が経過した時点で第１のスイッチ回路と第２のスイッチ回路とが遮断状態に制御され、ビット線対と増幅回路との接続が開放される。
【００１６】
また、上記第１のスイッチ回路と上記第２のスイッチ回路とが互いに並列に接続されたｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタとを有し、上記ｐ型ＭＯＳトランジスタと上記ｎ型ＭＯＳトランジスタとが同時に遮断状態に制御される構成としてもよい。
これにより、ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタのゲート端子に印加される信号が互いに逆の論理レベルに変化するので、これらの信号によるノイズ成分が打ち消される。
【００１７】
【発明の実施の形態】
以下、本発明の２つの実施形態について説明する。
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るセンス増幅器の構成例を示す概略的なブロック図である。
図１に示すセンス増幅器は、ｐ型ＭＯＳトランジスタＱｐ１１〜ｐ型ＭＯＳトランジスタＱｐ１４、ｎ型ＭＯＳトランジのＱｎ１１〜ｎ型ＭＯＳトランジスタＱｎ１５、および遅延回路Ｕ１を有する。
ｐ型ＭＯＳトランジスタＱｐ１１、ｎ型ＭＯＳトランジスタＱｎ１１、ｐ型ＭＯＳトランジスタＱｐ１２およびｎ型ＭＯＳトランジスタＱｎ１２を含むユニットは、本発明のスイッチ回路の一実施形態である。
ｐ型ＭＯＳトランジスタＱｐ１３、ｐ型ＭＯＳトランジスタＱｐ１４、ｎ型ＭＯＳトランジスタＱｎ１３〜ｎ型ＭＯＳトランジスタＱｎ１５を含むユニットは、本発明の増幅回路の一実施形態である。
遅延回路Ｕ１は、本発明の遅延回路の一実施形態である。
【００１８】
まず、図１に示すセンス増幅器の接続関係について説明する。
ｐ型ＭＯＳトランジスタＱｐ１３およびｎ型ＭＯＳトランジスタＱｎ１３は、ノードＳＡを接続中点として互いに直列接続され、ゲートは共にノードＳＡＺに接続される。
ｐ型ＭＯＳトランジスタＱｐ１４およびｎ型ＭＯＳトランジスタＱｎ１４は、ノードＳＡＺを接続中点として互いに直列接続され、ゲートは共にノードＳＡに接続される。
ｐ型ＭＯＳトランジスタＱｐ１３およびｐ型ＭＯＳトランジスタＱｐ１４のソースは、電源ラインＶｃｃに接続される。ｎ型ＭＯＳトランジスタＱｎ１３およびｎ型ＭＯＳトランジスタＱｎ１４のソースは、ｎ型ＭＯＳトランジスタＱｎ１５を介して接地ラインＧに接続される。
【００１９】
ノードＳＡは、ｐ型ＭＯＳトランジスタＱｐ１１とｎ型ＭＯＳトランジスタＱｎ１１との並列回路を介してビット線ＢＬに接続される。ノードＳＡＺは、ｐ型ＭＯＳトランジスタＱｐ１２とｎ型ＭＯＳトランジスタＱｎ１２との並列回路を介してビット線ＢＬＺに接続される。
ｐ型ＭＯＳトランジスタＱｐ１１およびｐ型ＭＯＳトランジスタＱｐ１２のゲートには、遅延回路Ｕ１から出力される制御信号ＧＥＮ１が入力される。ｎ型ＭＯＳトランジスタＱｎ１１およびｎ型ＭＯＳトランジスタＱｎ１２のゲートには、遅延回路Ｕ１から出力される制御信号ＧＥＮ２が入力される。
遅延回路Ｕ１およびｎ型ＭＯＳトランジスタＱｎ１５のゲートには、センス制御信号ＥＮＮが入力される。
【００２０】
遅延回路Ｕ１は、センス制御信号ＥＮＮに一定の遅延を与えた信号として、制御信号ＧＥＮ１および制御信号ＧＥＮ２を出力する。ただし、制御信号ＧＥＮ１はセンス制御信号ＥＮＮと同一論理の信号であり、制御信号ＧＥＮ２はセンス制御信号ＥＮＮの論理を反転させた信号である。
【００２１】
次に、上述した構成を有する図１のセンス増幅器の動作を説明する。
図２は、図１に示すセンス増幅器におけるノードＳＡおよびノードＳＡＺの信号の変化を説明するための図である。
センス増幅器が動作する前において、センス制御信号ＥＮＮはローレベルとなっており、ｐ型ＭＯＳトランジスタＱｐ１１およびｐ型ＭＯＳトランジスタＱｐ１２のゲートにはローレベル、ｎ型ＭＯＳトランジスタＱｎ１１およびｎ型ＭＯＳトランジスタＱｎ１２のゲートにはハイレベルの信号が入力されて、これらのトランジスタは何れも導通状態となっている。したがって、ノードＳＡはビット線ＢＬと、ノードＳＡＺはビット線ＢＬＺと接続された状態になっている。
【００２２】
時刻ｔａにおいてメモリセルのワード線ＷＬが活性化されると（図２Ａ）、そのビット線対（ＢＬ，ＢＬＺ）にはメモリセルからの読み出し信号が出力される。これにより、ビット線対（ＢＬ，ＢＬＺ）に接続されたノードＳＡとノードＳＡＺとの間に電位差が生じる。図２Ｂの例では、ノードＳＡのレベルがノードＳＡＺのレベルより高くなる。
【００２３】
時刻ｔａにおいてセンス制御信号ＥＮＮがローレベルからハイレベルになると、ｎ型ＭＯＳトランジスタＱｎ１５が導通状態となって増幅動作が開始され、ノードＳＡとノードＳＡＺとの間の電位差が増幅され始める。この時、遅延回路Ｕ１から出力される制御信号ＧＥＮ１はローレベル、制御信号ＧＥＮ２はハイレベルのままなので、ノードＳＡとビット線ＢＬ、ノードＳＡＺとビット線ＢＬＺは何れもまだ接続された状態にある。すなわち、この時点でノードＳＡおよびノードＳＡＺはビット線対（ＢＬ，ＢＬＺ）を介してメモリセルと低インピーダンスで接続された状態にあるので、図７に示すようなノードＳＡおよびノードＳＡＺの電圧降下は発生せず、ノードＳＡとノードＳＡＺとの電位関係が保持される。このように電位関係が保たれた状態で増幅動作が進行し、ノードＳＡとノードＳＡＺとの電位差が増大する。
【００２４】
時刻ｔａから一定の遅延時間が経過した時刻ｔｃにおいて、遅延回路Ｕ１の出力が変化し、ｐ型ＭＯＳトランジスタＱｐ１１、ｐ型ＭＯＳトランジスタＱｐ１２、ｎ型ＭＯＳトランジスタＱｎ１１およびｎ型ＭＯＳトランジスタＱｎ１２が非導通状態になる。これにより、ノードＳＡおよびノードＳＡＺはビット線対（ＢＬ，ＢＬＺ）と切り離された状態になるが、この時点において増幅動作は十分に進行しており、ノードＳＡとノードＳＡＺとの電位差が大きくなっているので、切り離しによるノード電位の変動はほとんど生じない。
【００２５】
このように、図１に示すセンス増幅器によれば、ビット線対（ＢＬ，ＢＬＺ）からの読み出し信号を増幅回路（Ｑｐ１３，Ｑｎ１３，Ｑｐ１４，Ｑｎ１４，Ｑｎ１５）に入力した状態で、先に増幅回路における増幅動作を開始させてから、所定の遅延時間が経過した後で増幅回路とビット線対との接続を開放するので、増幅回路とビット線対とが切り離される前に、ノードＳＡとノードＳＡＺとの電位関係を保持させながら増幅動作を進行させることができる。したがって、センス増幅器を構成するトランジスタの容量成分やしきい値などの特性のばらつきによる影響が緩和され、正確な読み出し信号の検出を行うことができる。また、一定の遅延時間が経過した後に増幅回路とメモリセルとが切り離されるので、メモリセルから増幅回路への定常的な電流が阻止され、消費電力を低減することができる。
【００２６】
また、図１に示すセンス増幅器によれば、ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタとが並列に接続されたスイッチ回路によってビット線と増幅回路とが接続されている。これらのトランジスタを駆動する制御信号ＧＥＮ１および制御信号ＧＥＮ２は互いに逆相の関係にあるため、トランジスタの寄生容量を介してノードＳＡおよびノードＳＡＺに混入する制御信号ＧＥＮ１および制御信号ＧＥＮ２のノイズ成分は互いに極性が逆になる。すなわち、制御信号ＧＥＮ１および制御信号ＧＥＮ２によるノイズ成分が打ち消しあうため、ノイズ成分の混入が低減され、より正確な読み出し信号の検出を行うことができる。
【００２７】
＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。
第２の実施形態では、第１の実施形態に係るセンス増幅器を適用した記憶装置が実現される。
【００２８】
図３は、本発明の第２の実施形態に係る記憶装置の構成例を示す概略的なブロック図である。
図３に示す記憶装置は、メモリセル・アレイ１０、アドレス・デコーダ２０、ビット線信号処理部３０、データ入出力回路４０、および制御回路５０を有するＳＲＡＭである。
【００２９】
メモリセル・アレイ１０は、複数のワード線ＷＬおよび複数のビット線対（ＢＬ，ＢＬＺ）に接続された複数のメモリセルを有しており、各メモリセルは、ワード線ＷＬが活性化されることによってビット線対（ＢＬ，ＢＬＺ）からのアクセスが可能になる。
アドレス・デコーダ２０は、入力されるアドレス・データＡＤに応じて、複数のワード線ＷＬのうちの何れかを活性化させる。
【００３０】
ビット線信号処理部３０は、それぞれのビット線対（ＢＬ，ＢＬＺ）に対するプリチャージ電圧の印加や、読み出し信号の増幅、書き込み信号の入力など、ビット線対（ＢＬ，ＢＬＺ）に関する信号の処理を行うユニットである。
このビット線信号処理部３０は、それぞれのビット線対（ＢＬ，ＢＬＺ）に対応して、図１と同様な閉じ込め式のセンス増幅器を含んだ複数のビット線回路を含む。
【００３１】
データ入出力部４０は、書き込み動作時において、図示しないデータバスから入力される書き込みデータを、内部のラッチ回路に保持させるとともにビット線回路へ出力する。読み出し動作時においては、ビット線回路から出力される読み出しデータを内部のラッチ回路に保持させるとともにデータバスへ出力する。
制御回路５０は、入力される制御信号に応じてアドレス・デコーダ２０やビット線回路、データ入出力回路４０を制御し、書き込み動作や読み出し動作を実行させる。
【００３２】
図４は、図３のビット線信号処理部３０に含まれるビット線回路の構成例を示す概略的なブロック図である。
図４に示すビット線回路は、ｐ型ＭＯＳトランジスタＱｐ１１〜ｐ型ＭＯＳトランジスタＱｐ２０、ｎ型ＭＯＳトランジスタＱｎ１１〜ｎ型ＭＯＳトランジスタＱｎ１７、インバータ回路ＩＮＶ１〜インバータ回路ＩＮＶ３、抵抗Ｒ１〜抵抗Ｒ４、バッファ回路ＢＵＦ１〜バッファ回路ＢＵＦ４、およびＮＡＮＤ回路Ｕ２を有する。
だだし、図４と図１の同一符号は同一の構成要素を示す。
また、図４において、インバータ回路ＩＮＶ１、インバータ回路ＩＮＶ２およびバッファ回路ＢＵＦ２を含むユニットは、本発明の遅延回路の一実施形態である。
ｐ型ＭＯＳトランジスタＱｐ１８〜ｐ型ＭＯＳトランジスタＱｐ２０を含むユニットは、本発明の第１の充電回路の一実施形態である。
ｐ型ＭＯＳトランジスタＱｐ１５〜ｐ型ＭＯＳトランジスタＱｐ１７を含むユニットは、本発明の第２の充電回路の一実施形態である。
【００３３】
まず、図４に示すビット線回路の接続関係について説明する。
ただし、ｐ型ＭＯＳトランジスタＱｐ１１〜ｐ型ＭＯＳトランジスタＱｐ１４およびｎ型ＭＯＳトランジスタＱｎ１１〜ｎ型ＭＯＳトランジスタＱｎ１５に関する接続は図１のセンス増幅器と同様なので説明を割愛する。
ノードＳＡは、ｐ型ＭＯＳトランジスタＱｐ１６を介して電源ラインＶｃｃと接続され、ノードＳＡＺは、ｐ型ＭＯＳトランジスタＱｐ１７を介して電源ラインＶｃｃと接続される。また、ノードＳＡとノードＳＡＺとの間には、ｐ型ＭＯＳトランジスタＱｐ１５が接続される。
ビット線ＢＬは、ｐ型ＭＯＳトランジスタＱｐ１９を介して電源ラインＶｃｃと接続され、ビット線ＢＬＺは、ｐ型ＭＯＳトランジスタＱｐ２０を介して電源ラインＶｃｃと接続される。また、ビット線ＢＬとビット線ＢＬＺとの間には、ｐ型ＭＯＳトランジスタＱｐ１８が接続される。
【００３４】
データ入出力回路４０から入力される書き込み信号ＷＤは、バッファ回路ＢＵＦ３および抵抗Ｒ１を介してｎ型ＭＯＳトランジスタＱｎ１６のゲートに入力される。ｎ型ＭＯＳトランジスタＱｎ１６は、ビット線ＢＬと接地ラインＧとの間に接続される。ｎ型ＭＯＳトランジスタＱｎ１６とｐ型ＭＯＳトランジスタＱｐ１９との間のビット線ＢＬ上には、抵抗Ｒ２が挿入される。
データ入出力回路４０から入力される書き込み信号ＷＤＺは、書き込み信号ＷＤの論理が反転された信号であり、バッファ回路ＢＵＦ４および抵抗Ｒ４を介してｎ型ＭＯＳトランジスタＱｎ１７のゲートに入力される。ｎ型ＭＯＳトランジスタＱｎ１７は、ビット線ＢＬＺと接地ラインＧとの間に接続される。ｎ型ＭＯＳトランジスタＱｎ１７とｐ型ＭＯＳトランジスタＱｐ２０との間のビット線ＢＬＺ上には、抵抗Ｒ３が挿入される。
【００３５】
バッファ回路ＢＵＦ１の入力にはセンス制御信号ＥＮＮが入力され、その出力信号はｎ型ＭＯＳトランジスタＱｎ１５のゲートおよびインバータ回路ＩＮＶ１に入力される。
インバータ回路ＩＮＶ１の出力信号は、インバータ回路ＩＮＶ２、バッファ回路ＢＵＦ２およびＮＡＮＤ回路Ｕ２の一方の入力に入力される。
インバータ回路ＩＮＶ２から出力される制御信号ＧＥＮ１は、ｐ型ＭＯＳトランジスタＱｐ１１およびｐ型ＭＯＳトランジスタＱｐ１２のゲートに入力される。バッファ回路ＢＵＦ２から出力される制御信号ＧＥＮ２は、ｎ型ＭＯＳトランジスタＱｎ１１およびｎ型ＭＯＳトランジスタＱｎ１２のゲートに入力される。
【００３６】
ＮＡＮＤ回路Ｕ２の他方の入力にはプリチャージ制御信号ＰＲＥが入力され、その出力信号ＰＲＥ２はｐ型ＭＯＳトランジスタＱｐ１５〜ｐ型ＭＯＳトランジスタＱｐ１７のゲートに入力される。
また、プリチャージ制御信号ＰＲＥはインバータ回路ＩＮＶ３にも入力され、その出力信号ＰＲＥ１はｐ型ＭＯＳトランジスタＱｐ１８〜ｐ型ＭＯＳトランジスタＱｐ２０のゲートに入力される。
【００３７】
次に、上述した図３および図４において示す記憶装置の動作を説明する。
データの書き込みが行われる場合、制御回路５０によりプリチャージ制御信号ＰＲＥはローレベルが設定され、ｐ型ＭＯＳトランジスタＱｐ１８〜ｐ型ＭＯＳトランジスタＱｐ２０は非導通状態にされる。この状態において、書き込み対象のメモリセルに接続されたワード線が活性化され、その書き込みデータに応じて書き込み信号ＷＤまたは書き込み信号ＷＤＺの何れか一方がハイレベルになる。これにより、ｎ型ＭＯＳトランジスタＱｎ１６またはｎ型ＭＯＳトランジスタＱｎ１７の何れか一方が導通状態となり、ビット線ＢＬまたはビット線ＢＬＺの何れか一方が接地ラインＧに短絡されて、この信号レベルの状態がメモリセルに保持される。
【００３８】
図５は、読み出し動作時における図４に示したビット線回路の信号波形の一例を示す図である。
読み出し動作の前において、制御回路５０によりプリチャージ制御信号ＰＲＥがハイレベル、センス制御信号ＥＮＮがローレベルに設定され、制御信号ＰＲＥ１および制御信号ＰＲＥ２は何れもローレベルになる（図５Ｄ、図５Ｅ）。これにより、ｐ型ＭＯＳトランジスタＱｐ１５〜ｐ型ＭＯＳトランジスタＱｐ２０が導通状態となって、ノードＳＡおよびノードＳＡＺ、ならびにビット線対（ＢＬ，ＢＬＺ）が電源ラインＶｃｃまでプリチャージされる（図５Ｂ、図５Ｃ）。
【００３９】
またこのとき、センス制御信号ＥＮＮはローレベルとなっており、ｐ型ＭＯＳトランジスタＱｐ１１およびｐ型ＭＯＳトランジスタＱｐ１２のゲートにはローレベル、ｎ型ＭＯＳトランジスタＱｎ１１およびｎ型ＭＯＳトランジスタＱｎ１２のゲートにはハイレベルの信号が入力されて、これらのトランジスタは何れも導通状態となっている。したがって、ノードＳＡはビット線ＢＬと、ノードＳＡＺはビット線ＢＬＺと接続された状態になっている。
【００４０】
時刻ｔ１１において、プリチャージ制御信号ＰＲＥがハイレベルからローレベルに変化すると、制御信号ＰＲＥ１および制御信号ＰＲＥ２がハイレベルとなり、ｐ型ＭＯＳトランジスタＱｐ１５〜ｐ型ＭＯＳトランジスタＱｐ２０が非導通状態となる。
時刻ｔ１２において、読み出し対象のメモリセルに接続されたワード線ＷＬが活性化されると、そのビット線対（ＢＬ，ＢＬＺ）には記憶データに応じた電圧差が発生する（図５Ｂ）。また、ビット線対（ＢＬ，ＢＬＺ）と接続されたノードＳＡおよびノードＳＡＺにも電圧差が発生する（図５Ｃ）。
【００４１】
時刻ｔ１３において、センス制御信号ＥＮＮがハイレベルに設定されると（図５Ｆ）、ｎ型ＭＯＳトランジスタＱｎ１５が導通状態となって増幅動作が開始され、ノードＳＡとノードＳＡＺとの間の電位差が増幅され始める。この時、インバータ回路ＩＮＶ２から出力される制御信号ＧＥＮ１は、インバータ回路ＩＮＶ１およびインバータ回路ＩＮＶ２による遅延のために未だローレベル状態のまま変化せず（図５Ｇ）、制御信号ＧＥＮ２についてもインバータ回路ＩＮＶ１およびバッファ回路ＢＵＦ２による遅延のためにハイレベルのままなので、ノードＳＡとビット線ＢＬ、ノードＳＡＺとビット線ＢＬＺは何れも接続されたままの状態にある。すなわち、この時点でノードＳＡおよびノードＳＡＺはビット線対（ＢＬ，ＢＬＺ）を介してメモリセルと低インピーダンスで接続された状態にあるので、ノードＳＡとノードＳＡＺの電圧降下は発生せず、その電位関係が保持される。このように電位関係が保たれた状態で増幅動作が進行し、ノードＳＡとノードＳＡＺとの電位差が増大する。
【００４２】
時刻ｔ１３から一定の遅延時間が経過した時刻ｔ１４において、制御信号ＧＥＮ１がハイレベル、制御信号ＧＥＮ２がローレベルに変化し、ｐ型ＭＯＳトランジスタＱｐ１１、ｐ型ＭＯＳトランジスタＱｐ１２、ｎ型ＭＯＳトランジスタＱｎ１１およびｎ型ＭＯＳトランジスタＱｎ１２が非導通状態になる。これにより、ノードＳＡおよびノードＳＡＺはビット線対（ＢＬ，ＢＬＺ）と切り離された状態になる。ただし、この時点において増幅動作は十分に進行しており、ノードＳＡとノードＳＡＺとの電位差が大きくなっているので、切り離しによるノード電位の変動はほとんど生じない。
この後、ノードＳＡとノードＳＡＺとの電位差としてセンス増幅器から出力される読み出し信号は、データ入出力部４０の図示しないラッチ回路に保持される。
【００４３】
読み出し信号がデータ入出力部４０に保持され、ワード線が再び非活性状態に戻った後（図５Ａ）、プリチャージ制御信号ＰＲＥがローレベルからハイレベルに設定される。これにより、時刻ｔ１５において、制御信号ＰＲＥ１がハイレベルからローレベルに変化して、ビット線対（ＢＬ，ＢＬＺ）が再び電源ラインＶｃｃまでプリチャージされる（図５Ｂ）。
【００４４】
時刻ｔ１６において、センス制御信号ＥＮＮがローレベルに設定されると、ｎ型ＭＯＳトランジスタＱｎ１５が非導通状態になり、ノードＳＡおよびノードＳＡＺは電源ラインＶｃｃおよび接地ラインＧの何れからも切り離されたフローティング状態になる。
時刻ｔ１６から一定の遅延時間が経過した時刻ｔ１７において、制御信号ＰＲＥ２がハイレベルからローレベルに変化し、ノードＳＡおよびノードＳＡＺは再び電源ラインＶｃｃまでプリチャージされる。また、時刻ｔ１６から一定の遅延時間が経過した後（図５の例では時刻ｔ１７）、制御信号ＧＥＮ１がローレベル、制御信号ＧＥＮ２がハイレベルに変化し、ノードＳＡおよびノードＳＡＺがビット線対（ＢＬ，ＢＬＺ）接続される。この時点において、既に増幅回路（Ｑｐ１３，Ｑｎ１３，Ｑｐ１４，Ｑｎ１４，Ｑｎ１５）の動作は停止されており、ノードＳＡおよびノードＳＡＺはフローティング状態になっているので、電源ラインＶｃｃからノードＳＡおよびノードＳＡＺを介して接地ラインＧに貫通電流が流れることはない。
【００４５】
このように、図３および図４に示す記憶装置によれば、図１と同様なセンス増幅器がビット線回路に含まれていることから、センス増幅器を構成するトランジスタの容量成分やしきい値などの特性のばらつきによる影響が緩和され、正確な読み出し信号の検出を行うことができる。また、一定の遅延時間が経過した後に増幅回路とメモリセルとが切り離されるので、メモリセルから増幅回路への定常的な電流が阻止され、消費電力を低減することができる。加えて、制御信号ＧＥＮ１および制御信号ＧＥＮ２によるノイズ成分が打ち消しあうため、ノードＳＡおよびノードＳＡＺに対するこれらの制御信号からのノイズ成分の混入が低減され、より正確な読み出し信号の検出を行うことができる。
【００４６】
さらに、センス増幅器のセンシング動作と閉じ込め動作との時間差を決定する遅延回路（ＩＮＶ１，ＩＮＶ２，ＢＵＦ２）は、各ビット線回路のセンス増幅器において個別に設けられているので、トランジスタの特性のばらつきによる影響や、配線の引き回しによる遅延の影響が緩和され、微妙な時間差を安定して作ることができる。
【００４７】
なお、本発明は上述した実施形態に限定されない。
例えば、遅延回路を構成するトランジスタの予備を予め半導体基板上に形成させておき、金属層の配線を形成する段階において遅延回路の回路構成を変えれば、マスクを修正することなく、製造プロセスに起因した回路特性のばらつき度合いに応じて遅延回路の遅延時間を可変させることができる。これにより、読み出し信号の検出誤りを低減させながら遅延時間を必要最小限に設定できるので、遅延時間の間にメモリセルからセンス増幅器へ流れる電荷を少なくすることができ、消費電力を小さくすることができる。
【００４８】
また、本発明に用いられるトランジスタはＭＯＳトランジスタに限定されるものではなく、他の種々のトランジスタを用いても本発明は実現可能である。
【００４９】
【発明の効果】
本発明によれば、閉じ込め式のセンス増幅器を用いながら、読み出し信号の検出誤りを低減することができる。これにより、記憶データの読み出し誤りが改善されるとともに、記憶装置の低消費電力化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るセンス増幅器の構成例を示す概略的なブロック図である。
【図２】図１に示すセンス増幅器における増幅回路の入力信号の変化を示す図である。
【図３】本発明の第２の実施形態に係る記憶装置の構成例を示す概略的なブロック図である。
【図４】図３のビット線信号処理部３０に含まれるビット線回路の構成例を示す概略的なブロック図である。
【図５】読み出し動作時における図４に示したビット線回路の信号波形の一例を示す図である。
【図６】一般的な閉じ込め式のセンス増幅器の構成を示す概略的なブロック図である。
【図７】図６に示すセンス増幅器の入力信号の変化を示す図である。
【符号の説明】
１０…メモリセル・アレイ、２０…アドレス・デコーダ、３０…ビット線信号処理部、４０…データ入出力回路、５０…制御回路、Ｑｐ１〜Ｑｐ２０…ｐ型ＭＯＳトランジスタ、Ｑｎ１〜Ｑｎ１７…ｎ型ＭＯＳトランジスタ、Ｕ１…遅延回路、Ｕ２…ＮＡＮＤ回路、ＩＮＶ１〜ＩＮＶ３…インバータ回路、ＢＵＦ１〜ＢＵＦ４…バッファ回路、Ｒ１〜Ｒ４…抵抗。
【発明の属する技術分野】
本発明は、記憶装置のビット線に出力される読み出し信号を増幅するセンス増幅器、ビット線の信号を処理するビット線回路、記憶装置、およびビット線に出力される読み出し信号を増幅する方法に係り、特に、閉じ込め式のセンス増幅器とこれを含んだビット線回路および記憶装置、ならびに閉じ込め式のセンス増幅器を用いた読み出し信号増幅方法に関するものである。
【０００２】
【従来の技術】
一般的に、ＲＡＭ等のメモリセルに記憶されたデータが伝送されるビット線には、書き込みや読み出しの前に一定の電圧（プリチャージ電圧）が印加される。プリチャージ電圧の印加によってビット線の容量成分に充電された電荷は、書き込み動作や読み出し動作の過程で放電され、この放電により生じるビット線の電圧降下が書き込み信号や読み出し信号としてメモリセルに対するアクセスに用いられる。
【０００３】
メモリの記憶容量は近年ますます大きくなっており、書き込みや読み出しに伴うビット線の充放電によって発生する電力損失は、大容量メモリの低消費電力化を阻む大きな要因となっている。
こうした電力損失を抑えるには、ビット線の充放電による電圧振幅をできるだけ小さくすることが必要である。特に、読み出し時におけるビット線の放電電流を抑えることができる技術として、閉じ込め式のセンス増幅器（sense amplifier）が知られている。
【０００４】
図６は、一般的な閉じ込め式のセンス増幅器の構成を示す概略的なブロック図である。
図６において、ｐ型ＭＯＳトランジスタＱｐ３、ｐ型ＭＯＳトランジスタＱｐ４、およびｎ型ＭＯＳトランジスタＱｎ１〜ｎ型ＭＯＳトランジスタＱｎ３は一般的なセンス増幅器を構成しており、このセンス増幅器の入力がｐ型ＭＯＳトランジスタＱｐ１およびｐ型ＭＯＳトランジスタＱｐ２を介してビット線対（ＢＬ，ＢＬＺ）に接続される。
【０００５】
ｐ型ＭＯＳトランジスタＱｐ３およびｎ型ＭＯＳトランジスタＱｎ１は、ノードＳＡを接続中点として互いに直列接続され、ゲートは共にノードＳＡＺに接続される。
ｐ型ＭＯＳトランジスタＱｐ４およびｎ型ＭＯＳトランジスタＱｎ２は、ノードＳＡＺを接続中点として互いに直列接続され、ゲートは共にノードＳＡに接続される。
ｐ型ＭＯＳトランジスタＱｐ３およびｐ型ＭＯＳトランジスタＱｐ４のソースは、電源ラインＶｃｃに接続される。ｎ型ＭＯＳトランジスタＱｎ１およびｎ型ＭＯＳトランジスタＱｎ２のソースは、ｎ型ＭＯＳトランジスタＱｎ３を介して接地ラインＧに接続される。
【０００６】
ノードＳＡは、ｐ型ＭＯＳトランジスタＱｐ１を介してビット線ＢＬに接続される。ノードＳＡＺは、ｐ型ＭＯＳトランジスタＱｐ２を介してビット線ＢＬＺに接続される。
ｐ型ＭＯＳトランジスタＱｐ１、ｐ型ＭＯＳトランジスタＱｐ２、およびｎ型ＭＯＳトランジスタＱｎ３のゲートには、センス制御信号ＥＮＮが入力される。
【０００７】
このような構成の閉じ込め式センスアップにおいては、先ず、ビット線対（ＢＬ，ＢＬＺ）にメモリセルからの読み出し信号が出力された状態でセンス制御信号ＥＮＮがローレベルに設定される。これにより、ｐ型ＭＯＳトランジスタＱｐ１およびｐ型ＭＯＳトランジスタＱｐ２が導通状態、ｎ型ＭＯＳトランジスタＱｎ３が非導通状態になる。このとき、ノードＳＡおよびノードＳＡＺにはビット線対（ＢＬ，ＢＬＺ）からの読み出し信号が入力されるが、ｎ型ＭＯＳトランジスタＱｎ３が非導通状態であるため、ビット線対（ＢＬ，ＢＬＺ）から接地ラインＧへの放電電流は流れない。
【０００８】
次に、センス制御信号ＥＮＮがローレベルからハイレベルに設定されると、ｎ型ＭＯＳトランジスタＱｎ３が非導通状態から導通状態に変化し、ｐ型ＭＯＳトランジスタＱｐ３、ｐ型ＭＯＳトランジスタＱｐ４、ｎ型ＭＯＳトランジスタＱｎ１およびｎ型ＭＯＳトランジスタＱｎ２からなる増幅回路に電源が供給される。これにより、ノードＳＡとノードＳＡＺとの間の僅かな電位差が増幅されて、ノードＳＡおよびノードＳＡＺの何れか一方がハイレベルに引き上げられ、他方がローレベルに引き下げられるとともに、その信号レベルが保持される。このとき、同時にｐ型ＭＯＳトランジスタＱｐ１およびｐ型ＭＯＳトランジスタＱｐ２は導通状態から非導通状態に変化するので、ビット線対（ＢＬ，ＢＬＺ）からノードＳＡおよびノードＳＡＺに流れる放電電流が抑えられる。
【０００９】
【発明が解決しようとする課題】
しかしながら、図６に示す閉じ込め式のセンス増幅器では、ビット線対（ＢＬ，ＢＬＺ）から切り離された後に残るノードＳＡおよびノードＳＡＺの微小な電荷量の違いを利用して読み出し信号の増幅が行われるため、読み出し信号の検出に失敗し易い問題がある。
【００１０】
図７は、図６に示すセンス増幅器におけるノードＳＡおよびノードＳＡＺの信号の変化を示す図である。
メモリセルのワード線ＷＬが活性化されると（図７Ａ）、そのビット線対（ＢＬ，ＢＬＺ）に接続されたノードＳＡおよびノードＳＡＺには、記憶データに応じた電圧差が発生する。図７Ｂの例では、ノードＳＡのレベルがノードＳＡＺのレベルより高くなる。この状態で、時刻ｔ１にセンス制御信号ＥＮＮがハイレベルになると（図７Ｃ）、ノードＳＡおよびノードＳＡＺの電圧差が増幅されて、正常な動作では図７Ｂの実線に示すようにノードＳＡがハイレベル、ノードＳＡＺがローレベルに変化する。
【００１１】
ところが、電圧差の増幅が開始される前の期間においてｐ型ＭＯＳトランジスタＱｐ１およびｐ型ＭＯＳトランジスタＱｐ２のインピーダンスが上昇すると、ノードＳＡおよびノードＳＡＺはフローティング状態になるため、これらの電位はｎ型ＭＯＳトランジスタＱｎ３の導通とともに接地レベルへ引き下げられる。このとき、センス増幅器を構成するトランジスタの容量成分やしきい値などの特性にばらつきがあると、ノードＳＡとノードＳＡＺの電位が逆転してしまう可能性があり、その結果、図７Ｂの点線に示すように誤った読み出し信号が検出されてしまう問題が生ずる。
【００１２】
低消費電力化を図る技術として閉じ込め式のセンス増幅器は有用であるが、電源電圧の低電圧化によってセンス増幅器の入力電圧は小さくなる傾向にあるため、上述のような検出誤りの発生確率がさらに上昇してしまう問題がある。
【００１３】
本発明はかかる事情に鑑みてなされたものであり、その目的は、読み出し信号の検出誤りを低減できるセンス増幅器と、そのようなセンス増幅器を有したビット線回路および記憶装置を提供することにある。
また、本発明の他の目的は、読み出し信号の検出誤りを低減できる読み出し信号の増幅方法を提供することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体記憶装置は、複数のワード線と複数のビット線対と上記ワード線及び上記ビット線対にそれぞれ接続された複数のメモリセルとを有するメモリセル・アレイと、上記複数のワード線を選択的に活性化するためのアドレスデコーダと、上記ビット線対にそれぞれ接続された複数のビット線回路を含むビット線信号処理回路と、上記複数のビット線回路との間でデータの入出力を行なうデータ入出力回路とを有する半導体記憶装置であって、上記ビット線回路が、第１の電源端子に電気的に接続され、第１のノードと第２のノードとの電位差を増幅するための差動増幅回路と、一方のビット線と上記第１のノードとの間に接続され、上記一方のビット線の電位を上記第１のノードに伝えるための第１のスイッチ回路と、他方のビット線と上記第２のノードとの間に接続され、上記他方のビット線の電位を上記第２のノードに伝えるための第２のスイッチ回路と、上記差動増幅回路の共通ノードと第２の電源端子との間に接続され、活性化信号に応答して上記共通ノードと上記第２の電源端子とを電気的に接続する第３のスイッチ回路と、上記差動増幅回路に対応して設けられ、読み出し動作時、上記第１のノードと上記第２のノードとの間の電位差が、上記差動増幅回路において安定して増幅可能なレベルになるまで上記活性化信号を遅延させる遅延素子としてのインバータを含む遅延回路と上記一方のビット線と上記他方のビット線とに接続され、プリチャージ信号に応答して上記一方のビット線と上記他方のビット線とを所定の電位に充電するための第１の充電回路と、上記第１のノードと上記第２のノードとに接続され、上記プリチャージ信号に応答して上記第１のノードと上記第２のノードとを所定の電位に充電するための第２の充電回路とを有し、上記活性化信号に応答して上記第３のスイッチ回路が導通することにより上記差動増幅回路が活性化されて上記一方のビット線と上記他方のビット線との間の電位差の増幅動作が開始され、上記遅延回路から出力される遅延された活性化信号に応答して上記第１及び第２のスイッチ回路が遮断することにより上記一方のビット線と上記第１のノードとの間及び上記他方のビット線と上記第２のノードとの間が電気的に切り離される。
【００１５】
本発明の半導体記憶装置によれば、一方のビット線と他方のビット線とで構成されるビット線対と増幅回路とが第１のスイッチ回路と第２のスイッチ回路を介して接続された状態で制御信号に応じて増幅回路が活性化され、第１のノードと第２のノードとにビット線対から第１のスイッチ回路と第２のスイッチ回路を介して入力される信号が増幅される。増幅回路による増幅が開始されてから所定の時間が経過した時点で第１のスイッチ回路と第２のスイッチ回路とが遮断状態に制御され、ビット線対と増幅回路との接続が開放される。
【００１６】
また、上記第１のスイッチ回路と上記第２のスイッチ回路とが互いに並列に接続されたｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタとを有し、上記ｐ型ＭＯＳトランジスタと上記ｎ型ＭＯＳトランジスタとが同時に遮断状態に制御される構成としてもよい。
これにより、ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタのゲート端子に印加される信号が互いに逆の論理レベルに変化するので、これらの信号によるノイズ成分が打ち消される。
【００１７】
【発明の実施の形態】
以下、本発明の２つの実施形態について説明する。
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るセンス増幅器の構成例を示す概略的なブロック図である。
図１に示すセンス増幅器は、ｐ型ＭＯＳトランジスタＱｐ１１〜ｐ型ＭＯＳトランジスタＱｐ１４、ｎ型ＭＯＳトランジのＱｎ１１〜ｎ型ＭＯＳトランジスタＱｎ１５、および遅延回路Ｕ１を有する。
ｐ型ＭＯＳトランジスタＱｐ１１、ｎ型ＭＯＳトランジスタＱｎ１１、ｐ型ＭＯＳトランジスタＱｐ１２およびｎ型ＭＯＳトランジスタＱｎ１２を含むユニットは、本発明のスイッチ回路の一実施形態である。
ｐ型ＭＯＳトランジスタＱｐ１３、ｐ型ＭＯＳトランジスタＱｐ１４、ｎ型ＭＯＳトランジスタＱｎ１３〜ｎ型ＭＯＳトランジスタＱｎ１５を含むユニットは、本発明の増幅回路の一実施形態である。
遅延回路Ｕ１は、本発明の遅延回路の一実施形態である。
【００１８】
まず、図１に示すセンス増幅器の接続関係について説明する。
ｐ型ＭＯＳトランジスタＱｐ１３およびｎ型ＭＯＳトランジスタＱｎ１３は、ノードＳＡを接続中点として互いに直列接続され、ゲートは共にノードＳＡＺに接続される。
ｐ型ＭＯＳトランジスタＱｐ１４およびｎ型ＭＯＳトランジスタＱｎ１４は、ノードＳＡＺを接続中点として互いに直列接続され、ゲートは共にノードＳＡに接続される。
ｐ型ＭＯＳトランジスタＱｐ１３およびｐ型ＭＯＳトランジスタＱｐ１４のソースは、電源ラインＶｃｃに接続される。ｎ型ＭＯＳトランジスタＱｎ１３およびｎ型ＭＯＳトランジスタＱｎ１４のソースは、ｎ型ＭＯＳトランジスタＱｎ１５を介して接地ラインＧに接続される。
【００１９】
ノードＳＡは、ｐ型ＭＯＳトランジスタＱｐ１１とｎ型ＭＯＳトランジスタＱｎ１１との並列回路を介してビット線ＢＬに接続される。ノードＳＡＺは、ｐ型ＭＯＳトランジスタＱｐ１２とｎ型ＭＯＳトランジスタＱｎ１２との並列回路を介してビット線ＢＬＺに接続される。
ｐ型ＭＯＳトランジスタＱｐ１１およびｐ型ＭＯＳトランジスタＱｐ１２のゲートには、遅延回路Ｕ１から出力される制御信号ＧＥＮ１が入力される。ｎ型ＭＯＳトランジスタＱｎ１１およびｎ型ＭＯＳトランジスタＱｎ１２のゲートには、遅延回路Ｕ１から出力される制御信号ＧＥＮ２が入力される。
遅延回路Ｕ１およびｎ型ＭＯＳトランジスタＱｎ１５のゲートには、センス制御信号ＥＮＮが入力される。
【００２０】
遅延回路Ｕ１は、センス制御信号ＥＮＮに一定の遅延を与えた信号として、制御信号ＧＥＮ１および制御信号ＧＥＮ２を出力する。ただし、制御信号ＧＥＮ１はセンス制御信号ＥＮＮと同一論理の信号であり、制御信号ＧＥＮ２はセンス制御信号ＥＮＮの論理を反転させた信号である。
【００２１】
次に、上述した構成を有する図１のセンス増幅器の動作を説明する。
図２は、図１に示すセンス増幅器におけるノードＳＡおよびノードＳＡＺの信号の変化を説明するための図である。
センス増幅器が動作する前において、センス制御信号ＥＮＮはローレベルとなっており、ｐ型ＭＯＳトランジスタＱｐ１１およびｐ型ＭＯＳトランジスタＱｐ１２のゲートにはローレベル、ｎ型ＭＯＳトランジスタＱｎ１１およびｎ型ＭＯＳトランジスタＱｎ１２のゲートにはハイレベルの信号が入力されて、これらのトランジスタは何れも導通状態となっている。したがって、ノードＳＡはビット線ＢＬと、ノードＳＡＺはビット線ＢＬＺと接続された状態になっている。
【００２２】
時刻ｔａにおいてメモリセルのワード線ＷＬが活性化されると（図２Ａ）、そのビット線対（ＢＬ，ＢＬＺ）にはメモリセルからの読み出し信号が出力される。これにより、ビット線対（ＢＬ，ＢＬＺ）に接続されたノードＳＡとノードＳＡＺとの間に電位差が生じる。図２Ｂの例では、ノードＳＡのレベルがノードＳＡＺのレベルより高くなる。
【００２３】
時刻ｔａにおいてセンス制御信号ＥＮＮがローレベルからハイレベルになると、ｎ型ＭＯＳトランジスタＱｎ１５が導通状態となって増幅動作が開始され、ノードＳＡとノードＳＡＺとの間の電位差が増幅され始める。この時、遅延回路Ｕ１から出力される制御信号ＧＥＮ１はローレベル、制御信号ＧＥＮ２はハイレベルのままなので、ノードＳＡとビット線ＢＬ、ノードＳＡＺとビット線ＢＬＺは何れもまだ接続された状態にある。すなわち、この時点でノードＳＡおよびノードＳＡＺはビット線対（ＢＬ，ＢＬＺ）を介してメモリセルと低インピーダンスで接続された状態にあるので、図７に示すようなノードＳＡおよびノードＳＡＺの電圧降下は発生せず、ノードＳＡとノードＳＡＺとの電位関係が保持される。このように電位関係が保たれた状態で増幅動作が進行し、ノードＳＡとノードＳＡＺとの電位差が増大する。
【００２４】
時刻ｔａから一定の遅延時間が経過した時刻ｔｃにおいて、遅延回路Ｕ１の出力が変化し、ｐ型ＭＯＳトランジスタＱｐ１１、ｐ型ＭＯＳトランジスタＱｐ１２、ｎ型ＭＯＳトランジスタＱｎ１１およびｎ型ＭＯＳトランジスタＱｎ１２が非導通状態になる。これにより、ノードＳＡおよびノードＳＡＺはビット線対（ＢＬ，ＢＬＺ）と切り離された状態になるが、この時点において増幅動作は十分に進行しており、ノードＳＡとノードＳＡＺとの電位差が大きくなっているので、切り離しによるノード電位の変動はほとんど生じない。
【００２５】
このように、図１に示すセンス増幅器によれば、ビット線対（ＢＬ，ＢＬＺ）からの読み出し信号を増幅回路（Ｑｐ１３，Ｑｎ１３，Ｑｐ１４，Ｑｎ１４，Ｑｎ１５）に入力した状態で、先に増幅回路における増幅動作を開始させてから、所定の遅延時間が経過した後で増幅回路とビット線対との接続を開放するので、増幅回路とビット線対とが切り離される前に、ノードＳＡとノードＳＡＺとの電位関係を保持させながら増幅動作を進行させることができる。したがって、センス増幅器を構成するトランジスタの容量成分やしきい値などの特性のばらつきによる影響が緩和され、正確な読み出し信号の検出を行うことができる。また、一定の遅延時間が経過した後に増幅回路とメモリセルとが切り離されるので、メモリセルから増幅回路への定常的な電流が阻止され、消費電力を低減することができる。
【００２６】
また、図１に示すセンス増幅器によれば、ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタとが並列に接続されたスイッチ回路によってビット線と増幅回路とが接続されている。これらのトランジスタを駆動する制御信号ＧＥＮ１および制御信号ＧＥＮ２は互いに逆相の関係にあるため、トランジスタの寄生容量を介してノードＳＡおよびノードＳＡＺに混入する制御信号ＧＥＮ１および制御信号ＧＥＮ２のノイズ成分は互いに極性が逆になる。すなわち、制御信号ＧＥＮ１および制御信号ＧＥＮ２によるノイズ成分が打ち消しあうため、ノイズ成分の混入が低減され、より正確な読み出し信号の検出を行うことができる。
【００２７】
＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。
第２の実施形態では、第１の実施形態に係るセンス増幅器を適用した記憶装置が実現される。
【００２８】
図３は、本発明の第２の実施形態に係る記憶装置の構成例を示す概略的なブロック図である。
図３に示す記憶装置は、メモリセル・アレイ１０、アドレス・デコーダ２０、ビット線信号処理部３０、データ入出力回路４０、および制御回路５０を有するＳＲＡＭである。
【００２９】
メモリセル・アレイ１０は、複数のワード線ＷＬおよび複数のビット線対（ＢＬ，ＢＬＺ）に接続された複数のメモリセルを有しており、各メモリセルは、ワード線ＷＬが活性化されることによってビット線対（ＢＬ，ＢＬＺ）からのアクセスが可能になる。
アドレス・デコーダ２０は、入力されるアドレス・データＡＤに応じて、複数のワード線ＷＬのうちの何れかを活性化させる。
【００３０】
ビット線信号処理部３０は、それぞれのビット線対（ＢＬ，ＢＬＺ）に対するプリチャージ電圧の印加や、読み出し信号の増幅、書き込み信号の入力など、ビット線対（ＢＬ，ＢＬＺ）に関する信号の処理を行うユニットである。
このビット線信号処理部３０は、それぞれのビット線対（ＢＬ，ＢＬＺ）に対応して、図１と同様な閉じ込め式のセンス増幅器を含んだ複数のビット線回路を含む。
【００３１】
データ入出力部４０は、書き込み動作時において、図示しないデータバスから入力される書き込みデータを、内部のラッチ回路に保持させるとともにビット線回路へ出力する。読み出し動作時においては、ビット線回路から出力される読み出しデータを内部のラッチ回路に保持させるとともにデータバスへ出力する。
制御回路５０は、入力される制御信号に応じてアドレス・デコーダ２０やビット線回路、データ入出力回路４０を制御し、書き込み動作や読み出し動作を実行させる。
【００３２】
図４は、図３のビット線信号処理部３０に含まれるビット線回路の構成例を示す概略的なブロック図である。
図４に示すビット線回路は、ｐ型ＭＯＳトランジスタＱｐ１１〜ｐ型ＭＯＳトランジスタＱｐ２０、ｎ型ＭＯＳトランジスタＱｎ１１〜ｎ型ＭＯＳトランジスタＱｎ１７、インバータ回路ＩＮＶ１〜インバータ回路ＩＮＶ３、抵抗Ｒ１〜抵抗Ｒ４、バッファ回路ＢＵＦ１〜バッファ回路ＢＵＦ４、およびＮＡＮＤ回路Ｕ２を有する。
だだし、図４と図１の同一符号は同一の構成要素を示す。
また、図４において、インバータ回路ＩＮＶ１、インバータ回路ＩＮＶ２およびバッファ回路ＢＵＦ２を含むユニットは、本発明の遅延回路の一実施形態である。
ｐ型ＭＯＳトランジスタＱｐ１８〜ｐ型ＭＯＳトランジスタＱｐ２０を含むユニットは、本発明の第１の充電回路の一実施形態である。
ｐ型ＭＯＳトランジスタＱｐ１５〜ｐ型ＭＯＳトランジスタＱｐ１７を含むユニットは、本発明の第２の充電回路の一実施形態である。
【００３３】
まず、図４に示すビット線回路の接続関係について説明する。
ただし、ｐ型ＭＯＳトランジスタＱｐ１１〜ｐ型ＭＯＳトランジスタＱｐ１４およびｎ型ＭＯＳトランジスタＱｎ１１〜ｎ型ＭＯＳトランジスタＱｎ１５に関する接続は図１のセンス増幅器と同様なので説明を割愛する。
ノードＳＡは、ｐ型ＭＯＳトランジスタＱｐ１６を介して電源ラインＶｃｃと接続され、ノードＳＡＺは、ｐ型ＭＯＳトランジスタＱｐ１７を介して電源ラインＶｃｃと接続される。また、ノードＳＡとノードＳＡＺとの間には、ｐ型ＭＯＳトランジスタＱｐ１５が接続される。
ビット線ＢＬは、ｐ型ＭＯＳトランジスタＱｐ１９を介して電源ラインＶｃｃと接続され、ビット線ＢＬＺは、ｐ型ＭＯＳトランジスタＱｐ２０を介して電源ラインＶｃｃと接続される。また、ビット線ＢＬとビット線ＢＬＺとの間には、ｐ型ＭＯＳトランジスタＱｐ１８が接続される。
【００３４】
データ入出力回路４０から入力される書き込み信号ＷＤは、バッファ回路ＢＵＦ３および抵抗Ｒ１を介してｎ型ＭＯＳトランジスタＱｎ１６のゲートに入力される。ｎ型ＭＯＳトランジスタＱｎ１６は、ビット線ＢＬと接地ラインＧとの間に接続される。ｎ型ＭＯＳトランジスタＱｎ１６とｐ型ＭＯＳトランジスタＱｐ１９との間のビット線ＢＬ上には、抵抗Ｒ２が挿入される。
データ入出力回路４０から入力される書き込み信号ＷＤＺは、書き込み信号ＷＤの論理が反転された信号であり、バッファ回路ＢＵＦ４および抵抗Ｒ４を介してｎ型ＭＯＳトランジスタＱｎ１７のゲートに入力される。ｎ型ＭＯＳトランジスタＱｎ１７は、ビット線ＢＬＺと接地ラインＧとの間に接続される。ｎ型ＭＯＳトランジスタＱｎ１７とｐ型ＭＯＳトランジスタＱｐ２０との間のビット線ＢＬＺ上には、抵抗Ｒ３が挿入される。
【００３５】
バッファ回路ＢＵＦ１の入力にはセンス制御信号ＥＮＮが入力され、その出力信号はｎ型ＭＯＳトランジスタＱｎ１５のゲートおよびインバータ回路ＩＮＶ１に入力される。
インバータ回路ＩＮＶ１の出力信号は、インバータ回路ＩＮＶ２、バッファ回路ＢＵＦ２およびＮＡＮＤ回路Ｕ２の一方の入力に入力される。
インバータ回路ＩＮＶ２から出力される制御信号ＧＥＮ１は、ｐ型ＭＯＳトランジスタＱｐ１１およびｐ型ＭＯＳトランジスタＱｐ１２のゲートに入力される。バッファ回路ＢＵＦ２から出力される制御信号ＧＥＮ２は、ｎ型ＭＯＳトランジスタＱｎ１１およびｎ型ＭＯＳトランジスタＱｎ１２のゲートに入力される。
【００３６】
ＮＡＮＤ回路Ｕ２の他方の入力にはプリチャージ制御信号ＰＲＥが入力され、その出力信号ＰＲＥ２はｐ型ＭＯＳトランジスタＱｐ１５〜ｐ型ＭＯＳトランジスタＱｐ１７のゲートに入力される。
また、プリチャージ制御信号ＰＲＥはインバータ回路ＩＮＶ３にも入力され、その出力信号ＰＲＥ１はｐ型ＭＯＳトランジスタＱｐ１８〜ｐ型ＭＯＳトランジスタＱｐ２０のゲートに入力される。
【００３７】
次に、上述した図３および図４において示す記憶装置の動作を説明する。
データの書き込みが行われる場合、制御回路５０によりプリチャージ制御信号ＰＲＥはローレベルが設定され、ｐ型ＭＯＳトランジスタＱｐ１８〜ｐ型ＭＯＳトランジスタＱｐ２０は非導通状態にされる。この状態において、書き込み対象のメモリセルに接続されたワード線が活性化され、その書き込みデータに応じて書き込み信号ＷＤまたは書き込み信号ＷＤＺの何れか一方がハイレベルになる。これにより、ｎ型ＭＯＳトランジスタＱｎ１６またはｎ型ＭＯＳトランジスタＱｎ１７の何れか一方が導通状態となり、ビット線ＢＬまたはビット線ＢＬＺの何れか一方が接地ラインＧに短絡されて、この信号レベルの状態がメモリセルに保持される。
【００３８】
図５は、読み出し動作時における図４に示したビット線回路の信号波形の一例を示す図である。
読み出し動作の前において、制御回路５０によりプリチャージ制御信号ＰＲＥがハイレベル、センス制御信号ＥＮＮがローレベルに設定され、制御信号ＰＲＥ１および制御信号ＰＲＥ２は何れもローレベルになる（図５Ｄ、図５Ｅ）。これにより、ｐ型ＭＯＳトランジスタＱｐ１５〜ｐ型ＭＯＳトランジスタＱｐ２０が導通状態となって、ノードＳＡおよびノードＳＡＺ、ならびにビット線対（ＢＬ，ＢＬＺ）が電源ラインＶｃｃまでプリチャージされる（図５Ｂ、図５Ｃ）。
【００３９】
またこのとき、センス制御信号ＥＮＮはローレベルとなっており、ｐ型ＭＯＳトランジスタＱｐ１１およびｐ型ＭＯＳトランジスタＱｐ１２のゲートにはローレベル、ｎ型ＭＯＳトランジスタＱｎ１１およびｎ型ＭＯＳトランジスタＱｎ１２のゲートにはハイレベルの信号が入力されて、これらのトランジスタは何れも導通状態となっている。したがって、ノードＳＡはビット線ＢＬと、ノードＳＡＺはビット線ＢＬＺと接続された状態になっている。
【００４０】
時刻ｔ１１において、プリチャージ制御信号ＰＲＥがハイレベルからローレベルに変化すると、制御信号ＰＲＥ１および制御信号ＰＲＥ２がハイレベルとなり、ｐ型ＭＯＳトランジスタＱｐ１５〜ｐ型ＭＯＳトランジスタＱｐ２０が非導通状態となる。
時刻ｔ１２において、読み出し対象のメモリセルに接続されたワード線ＷＬが活性化されると、そのビット線対（ＢＬ，ＢＬＺ）には記憶データに応じた電圧差が発生する（図５Ｂ）。また、ビット線対（ＢＬ，ＢＬＺ）と接続されたノードＳＡおよびノードＳＡＺにも電圧差が発生する（図５Ｃ）。
【００４１】
時刻ｔ１３において、センス制御信号ＥＮＮがハイレベルに設定されると（図５Ｆ）、ｎ型ＭＯＳトランジスタＱｎ１５が導通状態となって増幅動作が開始され、ノードＳＡとノードＳＡＺとの間の電位差が増幅され始める。この時、インバータ回路ＩＮＶ２から出力される制御信号ＧＥＮ１は、インバータ回路ＩＮＶ１およびインバータ回路ＩＮＶ２による遅延のために未だローレベル状態のまま変化せず（図５Ｇ）、制御信号ＧＥＮ２についてもインバータ回路ＩＮＶ１およびバッファ回路ＢＵＦ２による遅延のためにハイレベルのままなので、ノードＳＡとビット線ＢＬ、ノードＳＡＺとビット線ＢＬＺは何れも接続されたままの状態にある。すなわち、この時点でノードＳＡおよびノードＳＡＺはビット線対（ＢＬ，ＢＬＺ）を介してメモリセルと低インピーダンスで接続された状態にあるので、ノードＳＡとノードＳＡＺの電圧降下は発生せず、その電位関係が保持される。このように電位関係が保たれた状態で増幅動作が進行し、ノードＳＡとノードＳＡＺとの電位差が増大する。
【００４２】
時刻ｔ１３から一定の遅延時間が経過した時刻ｔ１４において、制御信号ＧＥＮ１がハイレベル、制御信号ＧＥＮ２がローレベルに変化し、ｐ型ＭＯＳトランジスタＱｐ１１、ｐ型ＭＯＳトランジスタＱｐ１２、ｎ型ＭＯＳトランジスタＱｎ１１およびｎ型ＭＯＳトランジスタＱｎ１２が非導通状態になる。これにより、ノードＳＡおよびノードＳＡＺはビット線対（ＢＬ，ＢＬＺ）と切り離された状態になる。ただし、この時点において増幅動作は十分に進行しており、ノードＳＡとノードＳＡＺとの電位差が大きくなっているので、切り離しによるノード電位の変動はほとんど生じない。
この後、ノードＳＡとノードＳＡＺとの電位差としてセンス増幅器から出力される読み出し信号は、データ入出力部４０の図示しないラッチ回路に保持される。
【００４３】
読み出し信号がデータ入出力部４０に保持され、ワード線が再び非活性状態に戻った後（図５Ａ）、プリチャージ制御信号ＰＲＥがローレベルからハイレベルに設定される。これにより、時刻ｔ１５において、制御信号ＰＲＥ１がハイレベルからローレベルに変化して、ビット線対（ＢＬ，ＢＬＺ）が再び電源ラインＶｃｃまでプリチャージされる（図５Ｂ）。
【００４４】
時刻ｔ１６において、センス制御信号ＥＮＮがローレベルに設定されると、ｎ型ＭＯＳトランジスタＱｎ１５が非導通状態になり、ノードＳＡおよびノードＳＡＺは電源ラインＶｃｃおよび接地ラインＧの何れからも切り離されたフローティング状態になる。
時刻ｔ１６から一定の遅延時間が経過した時刻ｔ１７において、制御信号ＰＲＥ２がハイレベルからローレベルに変化し、ノードＳＡおよびノードＳＡＺは再び電源ラインＶｃｃまでプリチャージされる。また、時刻ｔ１６から一定の遅延時間が経過した後（図５の例では時刻ｔ１７）、制御信号ＧＥＮ１がローレベル、制御信号ＧＥＮ２がハイレベルに変化し、ノードＳＡおよびノードＳＡＺがビット線対（ＢＬ，ＢＬＺ）接続される。この時点において、既に増幅回路（Ｑｐ１３，Ｑｎ１３，Ｑｐ１４，Ｑｎ１４，Ｑｎ１５）の動作は停止されており、ノードＳＡおよびノードＳＡＺはフローティング状態になっているので、電源ラインＶｃｃからノードＳＡおよびノードＳＡＺを介して接地ラインＧに貫通電流が流れることはない。
【００４５】
このように、図３および図４に示す記憶装置によれば、図１と同様なセンス増幅器がビット線回路に含まれていることから、センス増幅器を構成するトランジスタの容量成分やしきい値などの特性のばらつきによる影響が緩和され、正確な読み出し信号の検出を行うことができる。また、一定の遅延時間が経過した後に増幅回路とメモリセルとが切り離されるので、メモリセルから増幅回路への定常的な電流が阻止され、消費電力を低減することができる。加えて、制御信号ＧＥＮ１および制御信号ＧＥＮ２によるノイズ成分が打ち消しあうため、ノードＳＡおよびノードＳＡＺに対するこれらの制御信号からのノイズ成分の混入が低減され、より正確な読み出し信号の検出を行うことができる。
【００４６】
さらに、センス増幅器のセンシング動作と閉じ込め動作との時間差を決定する遅延回路（ＩＮＶ１，ＩＮＶ２，ＢＵＦ２）は、各ビット線回路のセンス増幅器において個別に設けられているので、トランジスタの特性のばらつきによる影響や、配線の引き回しによる遅延の影響が緩和され、微妙な時間差を安定して作ることができる。
【００４７】
なお、本発明は上述した実施形態に限定されない。
例えば、遅延回路を構成するトランジスタの予備を予め半導体基板上に形成させておき、金属層の配線を形成する段階において遅延回路の回路構成を変えれば、マスクを修正することなく、製造プロセスに起因した回路特性のばらつき度合いに応じて遅延回路の遅延時間を可変させることができる。これにより、読み出し信号の検出誤りを低減させながら遅延時間を必要最小限に設定できるので、遅延時間の間にメモリセルからセンス増幅器へ流れる電荷を少なくすることができ、消費電力を小さくすることができる。
【００４８】
また、本発明に用いられるトランジスタはＭＯＳトランジスタに限定されるものではなく、他の種々のトランジスタを用いても本発明は実現可能である。
【００４９】
【発明の効果】
本発明によれば、閉じ込め式のセンス増幅器を用いながら、読み出し信号の検出誤りを低減することができる。これにより、記憶データの読み出し誤りが改善されるとともに、記憶装置の低消費電力化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るセンス増幅器の構成例を示す概略的なブロック図である。
【図２】図１に示すセンス増幅器における増幅回路の入力信号の変化を示す図である。
【図３】本発明の第２の実施形態に係る記憶装置の構成例を示す概略的なブロック図である。
【図４】図３のビット線信号処理部３０に含まれるビット線回路の構成例を示す概略的なブロック図である。
【図５】読み出し動作時における図４に示したビット線回路の信号波形の一例を示す図である。
【図６】一般的な閉じ込め式のセンス増幅器の構成を示す概略的なブロック図である。
【図７】図６に示すセンス増幅器の入力信号の変化を示す図である。
【符号の説明】
１０…メモリセル・アレイ、２０…アドレス・デコーダ、３０…ビット線信号処理部、４０…データ入出力回路、５０…制御回路、Ｑｐ１〜Ｑｐ２０…ｐ型ＭＯＳトランジスタ、Ｑｎ１〜Ｑｎ１７…ｎ型ＭＯＳトランジスタ、Ｕ１…遅延回路、Ｕ２…ＮＡＮＤ回路、ＩＮＶ１〜ＩＮＶ３…インバータ回路、ＢＵＦ１〜ＢＵＦ４…バッファ回路、Ｒ１〜Ｒ４…抵抗。
Claims (5)
- 複数のワード線と複数のビット線対と上記ワード線及び上記ビット線対にそれぞれ接続された複数のメモリセルとを有するメモリセル・アレイと、
上記複数のワード線を選択的に活性化するためのアドレスデコーダと、
上記ビット線対にそれぞれ接続された複数のビット線回路を含むビット線信号処理回路と、
上記複数のビット線回路との間でデータの入出力を行なうデータ入出力回路と
を有する半導体記憶装置であって、
上記ビット線回路が、
第１の電源端子に電気的に接続され、第１のノードと第２のノードとの電位差を増幅するための差動増幅回路と、
一方のビット線と上記第１のノードとの間に接続され、上記一方のビット線の電位を上記第１のノードに伝えるための第１のスイッチ回路と、
他方のビット線と上記第２のノードとの間に接続され、上記他方のビット線の電位を上記第２のノードに伝えるための第２のスイッチ回路と、
上記差動増幅回路の共通ノードと第２の電源端子との間に接続され、活性化信号に応答して上記共通ノードと上記第２の電源端子とを電気的に接続する第３のスイッチ回路と、
上記差動増幅回路に対応して設けられ、読み出し動作時、上記第１のノードと上記第２のノードとの間の電位差が、上記差動増幅回路において安定して増幅可能なレベルになるまで上記活性化信号を遅延させる遅延素子としてのインバータを含む遅延回路と、
上記一方のビット線と上記他方のビット線とに接続され、プリチャージ信号に応答して上記一方のビット線と上記他方のビット線とを所定の電位に充電するための第１の充電回路と、
上記第１のノードと上記第２のノードとに接続され、上記プリチャージ信号に応答して上記第１のノードと上記第２のノードとを所定の電位に充電するための第２の充電回路と
を有し、
上記活性化信号に応答して上記第３のスイッチ回路が導通することにより上記差動増幅回路が活性化されて上記一方のビット線と上記他方のビット線との間の電位差の増幅動作が開始され、
上記遅延回路から出力される遅延された活性化信号に応答して上記第１及び第２のスイッチ回路が遮断することにより上記一方のビット線と上記第１のノードとの間及び上記他方のビット線と上記第２のノードとの間が電気的に切り離される、
半導体記憶装置。 - 上記第１のスイッチ回路と上記第２のスイッチ回路とが互いに並列に接続されたｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタとを有し、
上記ｐ型ＭＯＳトランジスタと上記ｎ型ＭＯＳトランジスタとが同時に遮断状態に制御される
請求項１に記載の半導体記憶装置。 - 上記差動増幅回路が、上記第２のノードと上記第１のノードとの間に接続された第１の反転回路と、上記第１のノードと上記第２のノードとの間に接続された第２の反転回路とを有し、上記第１及び第２の反転回路が上記第１の電源端子と上記共通ノードとの間に電気的に接続されている
請求項１又は２に記載の半導体記憶装置。 - 上記差動増幅回路の活性化に先立って上記第１の充電回路と上記第２の充電回路の充電動作が終了する
請求項１乃至３の何れかに記載の半導体記憶装置。 - 上記ビット線回路が、上記一方のビット線に接続された第１のデータ書込回路と、上記他方のビット線に接続された第２のデータ書込回路とを更に有する
請求項４に記載の半導体記憶装置。
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