CN102354520B - 低功耗读出放大器 - Google Patents
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Abstract
本发明公开了一种低功耗读出放大器，至少包括第一初始电压控制电路、第一传输门电路、读延迟控制电路、译码控制电路以及输出电路，其通过读延迟控制电路控制第一传输门电路的导通或截止，使得本发明仅在读取存储单元时读出放大器存在功耗，而在不读取存储单元时读出放大器无直流通路不消耗电流，降低了读出放大器的功耗，进而实现了一种适合非接触式通信的超低功耗的读出放大器。
Description
技术领域
本发明关于一种用于半导体存储器电路的读出放大器，特别是涉及一种应用于非接触式通信的超低功耗读出放大器。
背景技术
半导体存储器通常被认为是数字集成电路中非常重要的组成部分，它们对于构建基于微处理器的应用系统发挥着至关重要的作用。近年来人们越来越多地将各种存储器嵌入在处理其内部，以便使处理器具有更高的集成度和更快的工作速度，因此存储器阵列及其外围电路的性能就在很大程度上决定了整个系统的工作状况，包括速度、功耗等。
在半导体存储器的各种外围器件中最为重要的就是读出放大器。由于读出放大器通常被用来在对存储单元进行读操作时采样位线上的微小信号变化并进行放大，从而确定相应存储单元的存储信息，因此读出放大器对于存储器的存取时间有着决定性的影响。
而对于非接触式应用，读出放大器的功耗相当关键，它直接决定通信质量和通信距离，若读出放大器功耗大则会使通信距离缩短，严重时会使通信时误码率升高甚至不能通信。
申请日为2003年10月14日的美国专利申请US685371揭示了一种E2PROM的读出放大器，如图1所示，在该专利中，读出放大器204始终处于工作状态。在存储单元200不工作时，因位线BIT上的基准电压低于Vdd，从而P1管仍有电流，同时，P2管也存在电流，这就存在如下问题：当E2PROM较大读出放大器较多时，其功耗巨大，在有线应用时其功耗并不关键，但无线应用时功耗至关重要，因此，实有必要提出改进的技术手段，来解决读出放大器功耗大的问题。
发明内容
为克服上述现有技术的读出放大器功耗大不利于非接触式通信应用的问题，本发明的主要目的在于提供一种低功耗读出放大器，其通过使读出放大器在存储单元不工作时不消耗电流，降低了读出放大器的功耗，实现了一种可应用于非接触式通信的超低功耗的读出放大器。
为达上述及其它目的，本发明一种低功耗读出放大器，用于将存储单元的信息放大输出，其至少包括：
第一初始电压控制电路，其连接于一电源电压及一初始电压控制信号，以在该初始电压控制信号的控制下将该电源电压输出；
读延迟控制电路，连接于一读控制信号及一互补读控制信号，以在该读控制信号及该互补读控制信号控制下产生一读延迟控制信号及一互补读延迟控制信号；
第一传输门电路，连接于该第一初始电压控制电路输出端与一译码控制电路之间，同时该第一传输门电路还连接于一该读延迟控制电路的输出端，以在该读延迟控制信号与该互补读延迟控制信号的控制下导通或截止；
译码控制电路，用于控制存储单元的访问，包括多个串联的MOS管，其一端连接该存储单元，另一端连接于该第一传输门电路，每个MOS管的栅极均连接控制信号；以及
输出电路，至少包括一输出放大缓冲器，该输出放大缓冲器之一输入端连接一基准电压，另一输入端连接于该第一初始电压控制电路输出端，输出端输出该存储单元的信息。
进一步地，该第一传输门电路至少包括第二PMOS晶体管及第一NMOS晶体管，该第二PMOS晶体管源极与该第一NMOS晶体管漏极共同接至该第一初始电压控制电路的输出端，该第二PMOS晶体管漏极与第一NMOS晶体管源极共同接至该译码控制电路，该第一NMOS晶体管栅极接该读延迟控制信号，该第二PMOS晶体管栅极接该互补读延迟控制信号。
进一步地，该第一初始电压控制电路包括第一PMOS晶体管及第一电容，该第一PMOS晶体管源极接至该电源电压，栅极接该初始电压控制信号，漏极接至该第一传输门电路及该输出电路，并通过该第一电容接地。
进一步地，该低功耗读出放大器还包括一位线电容，该位线电容连接于该译码控制电路与地之间。
进一步地，该基准电压接至该输出缓冲放大器之负输入端，该第一初始电压控制电路输出端接至该输出缓冲放大器之正输入端。
进一步地，该读延迟控制电路至少包括：
第二初始电压控制电路，连接于该电源电压及该初始电压控制信号，以在该初始电压控制信号的控制下将该电源电压输出；
第二传输门电路，连接于第二初始电压控制电路及一控制逻辑电路之间，并在一读控制信号及一互补读控制信号的控制下导通或截止；
控制逻辑电路，包括多个串联的MOS管，其一端连接基准电路，另一端连接于该第二传输门电路，每个MOS管的栅极均连接一控制信号；
基准电路，至少包括一参考存储单元及参考电流源，该参考存储单元与该参考电流源均连接至该控制逻辑电路；以及
读延迟信号输出电路，至少包括一输出缓冲放大器及一反相器，该输出缓冲放大器之输入端接基准电压，另一输入端接于该第二初始电压控制电路输出端，输出端输出该读延迟控制信号，并通过该反相器输出该互补读延迟控制信号。
进一步地，该第二传输门电路至少包括第四PMOS晶体管及第五NMOS晶体管，该第四PMOS晶体管源极与该第五NMOS晶体管漏极共同接至该第二初始电压控制电路的输出端，该第四PMOS晶体管漏极与第五NMOS晶体管源极共同接至该控制逻辑电路，该第五NMOS晶体管栅极接该读控制信号，该第四PMOS晶体管栅极接该互补读控制信号。
进一步地，该第二初始电压控制电路包括第三PMOS晶体管及第二电容，该第三PMOS晶体管源极接至该电源电压，栅极接该初始电压控制信号，漏极接至该第二传输门电路及该读延迟信号输出电路，并通过该第二电容接地。
进一步地，该基准电路还包括一互补位线电容，该互补位线电容连接于该控制逻辑电路与地之间。
与现有技术相比，本发明一种低功耗读出放大器通过读延迟控制电路控制第一传输门电路的导通或截止，使得本发明仅在读取存储单元时读出放大器存在功耗，而在不读取存储单元时读出放大器无直流通路不消耗电流，降低了读出放大器的功耗，进而实现了一种可应用于非接触式通信的超低功耗的读出放大器。
附图说明
图1现有技术中一种读出放大器的电路结构图；
图2为本发明一种低功耗读出放大器之较佳实施例的电路结构图；
图3为本发明较佳实施例中读延迟控制电路的电路结构图。
图4为本发明较佳实施例中各控制信号的时序图；
图5为本发明的仿真图。
具体实施方式
以下通过特定的具体实例并结合附图说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。
图2为本发明一种低功耗读出放大器之较佳实施例的电路结构图。本发明之低功耗读出放大器可应用于非接触式通信中，但不限于此。如图2所示，本法明之低功耗读出放大器至少包括：第一初始电压控制电路201、第一传输门电路202、读延迟控制电路203、译码控制电路204以及输出电路205。
第一初始电压控制电路201连接一电源电压Vdd以及一初始电压控制信号PCHB，以在该初始电压控制信号PCHB的控制下，将电源电压Vdd传输至传输门电路202及输出电路205，具体地说，第一初始电压控制电路201包括一PMOS晶体管P1及电容C1，其中，PMOS晶体管P1源极接至电源电压Vdd，栅极接初始电压控制信号PCHB，漏极接至第一传输门电路202及输出电路205，并通过电容C1接地，也就是说，当初始电压控制信号PCHB为“0”时，PMOS晶体管P1导通，电源电压Vdd传输至A点；第一传输门电路202连接于第一初始电压控制电路201及译码控制电路204之间，同时，第一传输门电路202还连接读延迟控制电路203，其类似一开关，在读延迟控制电路203产生的读延迟控制信号SET及互补读延迟控制信号SETB的控制下导通或截止，在本发明较佳实施例中，传输门电路202包括PMOS晶体管P2及NMOS晶体管N1，其中，PMOS晶体管P2源极与NMOS晶体管N1漏极共同接至初始电压控制电路201的输出端，即PMOS晶体管P1之漏极，PMOS晶体管P2漏极与NMOS晶体管N1源极共同接至译码控制电路204，NMOS晶体管N1栅极接读延迟控制信号SET，PMOS晶体管P2栅极接互补读延迟控制信号SETB；读延迟控制电路203连接于一读控制信号SEN及一互补读控制信号SENB，以在读控制信号SEN及一互补读控制信号SENB的控制下产生延迟的读延迟控制信号SET及互补读延迟控制信号SETB；译码控制电路204由多个串联得NMOS晶体管组成，其一端连接于传输门电路202，另一端连接于存储单元E，在本发明较佳实施例中，译码控制电路204由三个源漏相接形成串联得NMOS晶体管N2、N3以及N4组成，NMOS管N2-N4栅极分别连接控制信号YA、YB以及YC，这样，当访问存储器单元E时，YA/YB/YC置高电平，NMOS管N2-N4接通，存储单元信息可通过译码控制电路204及第一传输门电路202形成于A点；输出电路205可以包括一输出缓冲放大器，其一输入端接基准电压Vref，另一输入端接于A点，输出端Dout用于输出存储单元对应的存储信息，更具体地说，该输出缓冲放大器的负输入端接基准电压Vref，正输入端接于A点。
需说明的是，较佳的，本发明的译码控制电路204还可通过一位线电容CBL接地。
图3为本发明较佳实施例中读延迟控制电路的电路结构图。如图3所示，读延迟控制电路203进一步包括第二初始电压控制电路301、第二传输门电路302、控制逻辑电路303、基准电路304以及读延迟信号输出电路305，其中，类似于图2，第二初始电压控制电路301连接电源电压Vdd以及初始电压控制信号PCHB，以在初始电压控制信号PCHB的控制下，将电源电压Vdd传输至第二传输门电路302及读延迟信号输出电路305，第二初始电压控制电路301包括一PMOS晶体管P3及电容C2，其中，PMOS晶体管P3源极接至电源电压Vdd，栅极接初始电压控制信号PCHB，漏极接至第二传输门电路302及读延迟信号输出电路305，并通过电容C2接地；第二传输门电路302连接于第一初始电压控制电路301及控制逻辑电路303之间，其类似一开关，在读控制信号SEN及互补读控制信号SENB的控制下导通或截止，在本发明较佳实施例中，第二传输门电路302包括PMOS晶体管P4及NMOS晶体管N5，其中，PMOS晶体管P4源极与NMOS晶体管N5漏极共同接至第二初始电压控制电路301的输出端，即PMOS晶体管P3之漏极，PMOS晶体管P4漏极与NMOS晶体管N5源极共同接至控制逻辑电路303，NMOS晶体管N5栅极接读控制信号SEN，PMOS晶体管P4栅极接互补读控制信号SENB；控制逻辑电路303由多个串联得NMOS晶体管组成，其一端连接于第二传输门电路302，另一端连接于基准电路304，在本发明较佳实施例中，控制逻辑电路303由三个源漏相接形成串联得NMOS晶体管N6、N7以及N8组成，NMOS管N6-N8栅极分别连接控制信号YA’、YB’以及YC’；基准电路304包括一参考存储单元E’及参考电流源Iref，以在读取存储单元时，使A’点电压因参考电流源Iref存在而线性放电降低，输出正确的读延迟控制信号SET及互补读延迟控制信号SETB，较佳的，基准点路304还可包括一互补位线电容CBL’，控制逻辑电路303通过互补位线电容CBL’接地；读延迟信号输出电路305包括一输出缓冲放大器及一反相器，其一输入端接基准电压Vref，另一输入端接于A’点，输出端输出读延迟控制信号SET，并通过反相器输出互补读延迟控制信号SETB，在本发明较佳实施例中，该输出缓冲放大器的正输入端接基准电压Vref，负输入端接于A’点。
图4为本发明较佳实施例中各控制信号的时序图，图5为本发明的仿真图，以下将配合图2及图3进一步说明本发明之工作原理：当不读取存储单元E时，读控制信号SEN＝“0”，互补读控制信号SENB＝“1”，则第二传输门电路302处于截止状态，参考存储单元E’没有直流通路，不消耗电流，A’点电压为高，A’连接至读延迟信号输出电路305的负输入端，基准电压Vref接读延迟信号输出电路305的正输入端，则SET为“0”，SETB为“1”，从而第一传输门电路202不导通，被选中存储单元E无直流通路，不消耗电流；而当需读取存储单元E时，读控制信号SEN＝“1”，互补读控制信号SENB＝“0”，则第二传输门电路302打开，A’点电压因参考电流Iref存在而线性放电进而降低，当A’点电压低于基准电压Vref时，读延迟信号输出电路305输出SET为“1”，SETB为“0”，从而第一传输门电路202导通，A点电压随着存储单元E变化，并在输出电路205的输出端输出对应的存储信息。
可见，本发明一种低功耗读出放大器通过读延迟控制电路控制第一传输门电路的导通或截止，使得本发明仅在读取存储单元时读出放大器存在功耗，而在不读取存储单元时读出放大器无直流通路不消耗电流，降低了读出放大器的功耗，进而实现了一种可应用于非接触式通信的超低功耗的读出放大器。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如权利要求书所列。
Claims (8)
1.一种低功耗读出放大器，用于将存储单元的信息放大输出，其至少包括:
第一初始电压控制电路，其连接于一电源电压及一初始电压控制信号，以在该初始电压控制信号的控制下将该电源电压输出；
读延迟控制电路，连接于一读控制信号及一互补读控制信号，以在该读控制信号及该互补读控制信号控制下产生一读延迟控制信号及一互补读延迟控制信号；
第一传输门电路，连接于该第一初始电压控制电路输出端与一译码控制电路之间，同时该第一传输门电路还连接于一该读延迟控制电路的输出端，以在该读延迟控制信号与该互补读延迟控制信号的控制下导通或截止；
译码控制电路，用于控制存储单元的访问，包括多个串联的MOS管，其一端连接该存储单元，另一端连接于该第一传输门电路，每个MOS管的栅极均连接控制信号；以及
输出电路，至少包括一输出缓冲放大器，该输出缓冲放大器之一输入端连接一基准电压，另一输入端连接于该第一初始电压控制电路输出端，输出端输出该存储单元的信息；
该第一初始电压控制电路包括第一PMOS晶体管及第一电容，该第一PMOS晶体管源极接至该电源电压，栅极接该初始电压控制信号，漏极接至该第一传输门电路及该输出电路，并通过该第一电容接地。
2.如权利要求1所述的低功耗读出放大器，其特征在于：该第一传输门电路至少包括第二PMOS晶体管及第一NMOS晶体管，该第二PMOS晶体管源极与该第一NMOS晶体管漏极共同接至该第一初始电压控制电路的输出端，该第二PMOS晶体管漏极与第一NMOS晶体管源极共同接至该译码控制电路，该第一NMOS晶体管栅极接该读延迟控制信号，该第二PMOS晶体管栅极接该互补读延迟控制信号。
3.如权利要求1所述的低功耗读出放大器，其特征在于：该低功耗读出放大器还包括一位线电容，该位线电容连接于该译码控制电路与地之间。
4.如权利要求1所述的低功耗读出放大器，其特征在于：该基准电压接至该输出缓冲放大器之负输入端，该第一初始电压控制电路输出端接至该输出缓冲放大器之正输入端。
5.如权利要求1所述的低功耗读出放大器，其特征在于，该读延迟控制电路至少包括：
第二初始电压控制电路，连接于该电源电压及该初始电压控制信号，以在该初始电压控制信号的控制下将该电源电压输出；
第二传输门电路，连接于第二初始电压控制电路及一控制逻辑电路之间，并在一读控制信号及一互补读控制信号的控制下导通或截止；
控制逻辑电路，包括多个串联的MOS管，其一端连接基准电路，另一端连接于该第二传输门电路，每个MOS管的栅极均连接一控制信号；
基准电路，至少包括一参考存储单元及参考电流源，该参考存储单元与该参考电流源均连接至该控制逻辑电路；以及
读延迟信号输出电路，至少包括一输出缓冲放大器及一反相器，该输出缓冲放大器之输入端接基准电压，另一输入端接于该第二初始电压控制电路输出端，输出端输出该读延迟控制信号，并通过该反相器输出该互补读延迟控制信号。
6.如权利要求5所述的低功耗读出放大器，其特征在于：该第二传输门电路至少包括第四PMOS晶体管及第五NMOS晶体管，该第四PMOS晶体管源极与该第五NMOS晶体管漏极共同接至该第二初始电压控制电路的输出端，该第四PMOS晶体管漏极与第五NMOS晶体管源极共同接至该控制逻辑电路，该第五NMOS晶体管栅极接该读控制信号，该第四PMOS晶体管栅极接该互补读控制信号。
7.如权利要求6所述的低功耗读出放大器，其特征在于：该第二初始电压控制电路包括第三PMOS晶体管及第二电容，该第三PMOS晶体管源极接至该电源电压，栅极接该初始电压控制信号，漏极接至该第二传输门电路及该读延迟信号输出电路，并通过该第二电容接地。
8.如权利要求5所述的低功耗读出放大器，其特征在于：该基准电路还包括一互补位线电容，该互补位线电容连接于该控制逻辑电路与地之间。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110342075.4A CN102354520B (zh) | 2011-11-02 | 2011-11-02 | 低功耗读出放大器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110342075.4A CN102354520B (zh) | 2011-11-02 | 2011-11-02 | 低功耗读出放大器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102354520A CN102354520A (zh) | 2012-02-15 |
| CN102354520B true CN102354520B (zh) | 2017-03-01 |
Family
ID=45578066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110342075.4A Active CN102354520B (zh) | 2011-11-02 | 2011-11-02 | 低功耗读出放大器 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102354520B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105185404B (zh) * | 2015-07-30 | 2018-02-06 | 上海华虹宏力半导体制造有限公司 | 电荷转移型灵敏放大器 |
| CN110136765B (zh) * | 2019-05-17 | 2020-11-06 | 山东华翼微电子技术股份有限公司 | 一种高效低功耗的eeprom灵敏读放电路及其工作方法 |
| CN110491423A (zh) * | 2019-08-12 | 2019-11-22 | 北京航空航天大学 | 一种非易失性存储器的数据读取电路及其方法 |
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| US6411550B1 (en) * | 1999-08-02 | 2002-06-25 | Seiko Epson Corporation | Semiconductor integrated-circuit device |
| CN102148051A (zh) * | 2010-02-10 | 2011-08-10 | 上海宏力半导体制造有限公司 | 存储器和灵敏放大器 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4141758B2 (ja) * | 2002-07-25 | 2008-08-27 | 日本テキサス・インスツルメンツ株式会社 | 半導体記憶装置 |
-
2011
- 2011-11-02 CN CN201110342075.4A patent/CN102354520B/zh active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| CN102354520A (zh) | 2012-02-15 |
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| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| ASS | Succession or assignment of patent right |
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|
| C10 | Entry into substantive examination | ||
| C41 | Transfer of patent application or patent right or utility model | ||
| SE01 | Entry into force of request for substantive examination | ||
| TA01 | Transfer of patent application right |
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|
| GR01 | Patent grant | ||
| GR01 | Patent grant |