CN111181544A - 输入接收器电路及智能优化的方法和半导体存储器 - Google Patents

输入接收器电路及智能优化的方法和半导体存储器 Download PDF

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CN111181544A CN201811346609.9A CN201811346609A CN111181544A CN 111181544 A CN111181544 A CN 111181544A CN 201811346609 A CN201811346609 A CN 201811346609A CN 111181544 A CN111181544 A CN 111181544A
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Abstract

本发明提供一种输入接收器电路及智能优化的方法和半导体存储器。输入接收器电路包括检测单元，模式控制单元，双端差分单元和单端CMOS单元。检测单元用于获取芯片的工作频率；模式控制单元与检测单元连接，用于根据检测单元获取的工作频率控制输入接收器进入双端差分输入模式和单端CMOS输入模式中的一种；双端差分单元和单端CMOS单元均与模式控制单元连接，差分输入单元用于在双端差分输入模式下处理高速的数据传输；单端CMOS单元用于在单端CMOS输入模式下处理低速的数据传输。本发明在重度应用时，选择高速处理数据模式，提高数据处理速度，在轻度应用下，选择处理低速的数据传输，减少电路功耗，从而达到数据处理速度与功耗的最优化。

Description

输入接收器电路及智能优化的方法和半导体存储器
技术领域
本发明涉及半导体存储器，具体涉及一种输入接收器电路及智能优化的方法和半导体存储器。
背景技术
在低功耗双倍速率动态随机存储器(LPDDR，Low Power Double Data Rate DRAM)中，系统对于功耗和速度的要求越来越高，既希望系统重度应用时，动态随机存储器(DRAM)能够以最高速处理数据，同时也希望在系统轻度应用时，动态随机存储器能够以最省电的处理方式处理数据。对于输入单元，如果在最高速处理数据时，需要较大功耗，而处理低速的数据传输时，则更加省电。因此如何设计自动、灵活配置，达到速度与功耗的最优化，成为需要待解决的问题。
发明内容
本发明提供一种输入接收器电路及智能优化的方法和半导体存储器，以至少解决现有技术中的以上技术问题。
为达到上述目的，本发明提供一种芯片的输入接收器电路，包括：
检测单元，所述检测单元用于获取所述芯片的工作频率；
模式控制单元，所述模式控制单元与所述检测单元连接，所述模式控制单元用于根据所述检测单元获取的所述工作频率控制所述输入接收器进入双端差分输入模式和单端CMOS输入模式中的一种；
双端差分单元，所述双端差分单元与所述模式控制单元连接，所述差分输入单元用于在所述双端差分输入模式下处理高速的数据传输；
单端CMOS单元，所述单端CMOS单元与所述模式控制单元连接，所述单端CMOS单元用于在所述单端CMOS输入模式下处理低速的数据传输。
在一实施方式中，所述检测单元包括：
第一时钟计数器，用于接收和计数所述芯片的时钟信号；
第二时钟计数器，用于接收和计数所述输入接收器电路内部的时钟信号；
比较器，所述比较器分别与所述第一时钟计数器和所述第二时钟计数器连接，所述比较器用于比较所述第一时钟计数器和所述第二时钟计数器的计数结果，并输出所述工作频率。
在一实施方式中，所述检测单元具有温度输入端，用于连接位于所述芯片内部的温度感测电路，以接收所述温度感测电路所感测到的所述芯片的工作温度。
在一实施方式中，所述检测单元包括：
内部寄存器，所述内部寄存器与所述模式控制单元连接，所述内部寄存器用于寄存反映所述芯片工作频率的工作频率段、写延时周期以及参考电压，所述内部寄存器还用于寄存反映所述芯片工作温度的刷新速率；
所述模式控制单元用于根据所述工作频率段、写延时周期与工作频率的关系以及参考电压与工作频率的关系，从所述内部寄存器获取所述芯片的工作频率；所述模式控制单元还用于根据所述刷新速率获取所述芯片的工作温度。
在一实施方式中，还包括调控单元，所述调控单元的输入端与所述模式控制单元连接，所述调控单元的输出端与所述双端差分单元连接，所述调控单元用于在所述双端差分输入模式下，根据所述模式控制单元获取的所述工作温度和所述工作频率调整所述偏置电流。
在一实施方式中，所述调控单元包括：
第一PMOS管，所述第一PMOS管的源极与电源电压连接，所述第一PMOS 管的栅极和漏极短接，所述第一PMOS管的栅极与所述双端差分单元连接，以产生所述双端差分单元的偏置电流；
第一NMOS管，所述第一NMOS管的漏极与所述第一PMOS管的漏极连接；
放大器，所述放大器的输出端与所述第一NMOS管的栅极连接，所述放大器的第一输入端连接参考电压；
可调电阻模块，所述可调电阻模块的输入端分别与所述第一NMOS管的源极和所述放大器的第二输入端连接，所述可调电阻模块的输出端接地；
所述模式控制单元与所述可调电阻模块连接，用于在所述双端差分输入模式下，根据所述检测单元获取的所述工作温度和所述工作频率调控所述可调电阻模块的阻值，以调整所述偏置电流。
在一实施方式中，所述可调电阻模块包括：
第一定值电阻，所述第一定值电阻一端接地；
可调电阻，所述可调电阻与所述第一定值电阻的另一端连接，所述可调电阻包括N个串联的电阻子单元，所述电阻子单元包括第二NMOS管和第二定值电阻，所述第二NMOS管的源极和漏极分别与所述第二定值电阻的两端连接，所述第二NMOS管的栅极与所述模式控制单元连接。
在一实施方式中，所述双端差分单元包括：
第二PMOS管，所述第二PMOS管的源极与电源电压连接，所述第二PMOS 管的栅极与偏置电压连接；
第三PMOS管，所述第三PMOS管的源极与所述第二PMOS管的漏极连接，所述第三PMOS管的栅极作为双端差分单元的数据输入端；
第四PMOS管，所述第四PMOS管的源极与所述第二PMOS管的漏极连接，所述第四PMOS管的栅极与基准电压(Vref)连接；
第三NMOS管，所述第三NMOS管的漏极与所述第三PMOS管的漏极连接，所述第三NMOS管的源极接地，所述第三NMOS管的栅极与漏极短接；
第四NMOS管，所述第四NMOS管的漏极与所述第四PMOS管的漏极连接，所述第四NMOS管的源极接地，所述第四NMOS管的栅极与所述第三NMOS管的栅极连接；
第五PMOS管，所述第五PMOS管的源极连接电源电压，所述第五PMOS 管的漏极连接在所述第四NMOS管的漏极与所述第四PMOS管的漏极的连接线上，所述第五PMOS管的栅极连接使能信号；
第一CMOS反相器，所述第一CMOS反相器两端分别连接电源电压和接地端，所述CMOS反相器的输入端与所述第五PMOS管的漏极连接，所述CMOS 反相器的输出端作为双端差分单元的数据输出端。
在一实施方式中，所述单端CMOS单元包括：
第二CMOS反相器，所述第二CMOS反相器的一端与电源电压连接，所述第二CMOS反相器的输入端作为所述单端CMOS单元的数据输入端；
第五NMOS管，所述第五NMOS管的漏极与所述第二CMOS反相器的另一端连接，所述第五NMOS管的栅极连接使能信号，所述第五NMOS管的源极接地；
第六PMOS管，所述第六PMOS管的源极与电源电压连接，所述第六PMOS 管的栅极与使能信号连接，所述第六PMOS管的漏极与所述第二CMOS反相器的输出端连接；
第三CMOS反相器，所述第二CMOS反相器两端分别连接电源电压和接地端，所述第二CMOS反相器的输入端与所述第六PMOS管的漏极连接，所述第二CMOS反相器的输出端作为所述单端CMOS单元的数据输出端。
为达到上述目的，本发明提供了一种输入接收器电路智能优化的方法，所述方法包括：
获取芯片的工作频率信息；
当芯片工作频率处于中、高段频率时，控制所述输入接收器在双端差分输入模式下处理高速的数据传输；
当芯片工作频率处于低段频率时，控制所述输入接收器在单端CMOS输入模式下处理低速的数据传输。
在一实施方式中，所述获取的芯片工作频率处于中、高段频率时，控制所述输入接收器在双端差分输入模式下工作的步骤之后还包括：
获取芯片的工作温度；
所述输入接收器在双端差分输入模式下工作时，获取的所述工作温度和所述工作频率为高段时，调整可调电阻的阻值，增大双端差分输入单元的偏置电流；
所述输入接收器在双端差分输入模式下工作时，获取的所述工作温度和所述工作频率为中段时，调整可调电阻的阻值，减小双端差分输入单元的偏置电流。
为达到上述目的，本发明提供了一种半导体存储器，包括如上述任一实施方式中所述的输入接收器电路。
本发明采用上述技术方案，具有如下优点：本发明的输入接收器在重度应用时，选择高速处理数据模式，提高数据处理速度，在轻度应用下，选择处理低速的数据传输，减少电路功耗，从而达到数据处理速度与功耗的最优化，满足不同用户和不同应用条件的需求。
上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本发明进一步的方面、实施方式和特征将会是容易明白的。
附图说明
在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本发明公开的一些实施方式，而不应将其视为是对本发明范围的限制。
图1为本发明实施例中的输入接收器电路的连接示意图；
图2为本发明实施例中的可调电阻模块的电路图；
图3为本发明实施例中双端差分单元的电路图；
图4为本发明实施例中单端CMOS单元的电路图；
图5为本发明实施例中输入接收器电路智能优化的方法的流程图；
图6为本发明实施例中输入接收器电路智能优化的方法的另一流程图。
附图标记：
110 检测单元；
111 第一时钟计数器；
112 第二时钟计数器；
113 比较器；
114 温度输入端；
115 内部寄存器；
120 模式控制单元；
130 双端差分单元；
131 第二PMOS管；
132 第三PMOS管；
133 第四PMOS管；
134 第三NMOS管；
135 第四NMOS管；
136 第五PMOS管；
137 第一CMOS反相器；
140 单端CMOS单元；
141 第二CMOS反相器；
142 第五NMOS管；
143 第六PMOS管；
144 第三CMOS反相器；
150 调控单元；
151 第一PMOS管；
152 第一NMOS管；
153 放大器；
154 可调电阻模块；
154a 第一定值电阻；
154b 电阻子单元；
154c 第二NMOS管；
154d 第二定值电阻。
具体实施方式
在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本发明的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。
本实施例第一方面提供了一种芯片的输入接收器电路。
参见图1所示，芯片的输入接收器电路，包括检测单元110、模式控制单元120、双端差分单元130以及单端CMOS单元140。
检测单元110用于获取芯片的工作频率。
模式控制单元120与检测单元110连接，模式控制单元120用于根据检测单元110获取的工作频率控制输入接收器进入双端差分输入模式和单端CMOS 输入模式中的一种。
双端差分单元130与模式控制单元120连接，差分输入单元用于在双端差分输入模式下处理高速的数据传输。
单端CMOS单元140与模式控制单元120连接，单端CMOS单元140用于在单端CMOS输入模式下处理低速的数据传输。
本实施例的模式控制单元120在检测单元110获取的芯片工作频率处于中、高段频率时，控制输入接收器在双端差分输入模式下处理高速的数据传输，输入接收器电路在双端差分输入模式下处理高速的数据传输时，加快数据处理的速度；模式控制单元120在检测单元110获取的芯片工作频率处于低段频率时，控制输入接收器在单端CMOS输入模式下处理低速的数据传输，在单端CMOS 输入模式下处理低速的数据传输时，可以降低系统的整体功耗。进一步地，本实施例的输入接收器电路采用了模式控制单元120根据获取的工作频率灵活切换两种工作模式，使速度和功耗达到最优化。
进一步地，参见图1所示，检测单元110包括第一时钟计数器111、第二时钟计数器112和比较器113。
第一时钟计数器111用于接收和计数芯片的时钟信号ClkExt。
第二时钟计数器112用于接收和计数输入接收器内部内部的时钟信号 ClkRef。可以将时钟信号ClkRef设为基准电压，且该时钟信号可以由一个内部振荡器产生。
比较器113分别与第一时钟计数器111和第二时钟计数器112连接，比较器113用于比较第一时钟计数器111和第二时钟计数器112的计数结果。例如：通过比较时钟信号ClkExt和时钟信号ClkRef的周期数，输出编码值FQ。该编码值FQ用以表征时钟信号ClkExt的时钟周期，进而表征芯片的工作频率。若设时钟信号ClkRef频率为2133M，则时钟周期为0.468ns。具体如表1所示。
表1
FQ<1∶0>
00 芯片时钟周期<3.745ns，100ns>
01 芯片时钟周期<1.876ns，3.745ns>
10 芯片时钟周期<0.938ns，1.876ns>
11 芯片时钟周期<0.468ns，0.938ns>
进一步地，参见图1所示，检测单元110具有温度输入端114，用于连接位于芯片内部的温度感测电路，以接收温度感测电路所感测到的芯片的工作温度。芯片内部的温度感测电路通常用于控制刷新速率，检测单元110复用温度感测电路感知芯片的温度，可以节省芯片内部面积。
在一种实施例中，参见图1所示，检测单元110包括：内部寄存器115。
内部寄存器115与模式控制单元120连接，内部寄存器115用于寄存反映芯片工作频率的工作频率段、写延时周期以及参考电压，内部寄存器115还用于寄存反映芯片工作温度的刷新速率。
模式控制单元120用于根据工作频率段、写延时周期与工作频率的关系以及参考电压与工作频率的关系，从内部寄存器115获取芯片的工作频率。
其中，设定内部寄存器115为MR13寄存器(MR13寄存器满足MA〔5： 0〕＝0DH)，MR13寄存器的包括8位操作码，设定：
OP〔7〕为FSP-OP(Frequency Set Point Operation Mode，频率设定点操作模式)，OP〔6〕为FSP-WR(Frequency Set Point Write/Read，频率设定点写/ 读)；且满足表2所示。
表2
Figure RE-GDA0001897034040000091
设定内部寄存器为MR2寄存器(MR2寄存器满足MA〔5：0〕＝02H)，MR2寄存器的包括8位操作码，设定：
OP〔2：0〕为RL(Read latency)，OP〔5：3〕为WL(Write latency)， OP〔6〕为WLS(唤醒水平状态)，OP〔7〕为WR Lev(可读可写状态)，当寄存器处于RL，寄存器类型为Write-only，操作码为OP〔2：0〕时，对于16位模式的寄存器满足如表3中的关系，则寄存器定义写延时与频率的关系为：频率越高，写延时设置的值越大。
表3
Figure RE-GDA0001897034040000101
其中，No DBI表示RL&nRTP for DBI-RD Disabled(MR3 OP〔6〕＝0B)， w/DBI表示RL&nRTP for DBI-RD Enabled(MR3OP〔6〕＝1B)，nCK时钟周期数，WL Set“A”(MR2OP〔6〕＝0B)，WL Set“B”(MR2OP〔6〕＝1B)。
根据LVSTL(Low Voltage Small signal Terminated level)标准可知，在转换速率只有一定范围的情况下，高频信号在输入端的摆幅会变小，摆幅中心点也会变低，所述输入接收器的参考电压也要变低才能得到最好的接收效果。因此可知，高频信号的参考电压均低于低频信号的参考电压，即参考电压与频率成反比。按照此关系，内部寄存器定义参考电压与频率的关系：频率越高，参考电压的值越低。
模式控制单元120还用于根据刷新速率从内部寄存器115获取芯片的工作温度。例如：刷新频率越低，工作温度越低。
本实施例利用寄存器的设置，模式控制单元120可以获取芯片不同的工作频率和工作温度，从而控制输入接收器在合适的模式下工作。
在一种实施例中，参见图1所示，输入接收器还包括调控单元150。
调控单元150的输入端与模式控制单元120连接，调控单元150的输出端与双端差分单元130连接，调控单元150用于在双端差分输入模式下，根据模式控制单元120获取的工作温度和工作频率调整偏置电流。
进一步地，调控单元150包括第一PMOS管151、第一NMOS管152、放大器153以及可调电阻模块154。
第一PMOS管151的源极与电源电压连接，第一PMOS管151的栅极和漏极短接，第一PMOS管151的栅极与双端差分单元130连接，以产生双端差分单元130的偏置电流。
第一NMOS管152的漏极与第一PMOS管151的漏极连接。
放大器153的输出端与第一NMOS管152的栅极连接，放大器153的第一输入端连接参考电压。可调电阻模块154的输入端分别与第一NMOS管152的源极和放大器153的第二输入端连接，可调电阻模块154的输出端接地。
模式控制单元120与可调电阻模块154连接，用于在双端差分输入模式下，根据检测单元110获取的工作温度和工作频率调控可调电阻模块154的阻值，以调整偏置电流。这样，通过控制可调电阻模块154的阻值，调整电路中电流的大小，从而成比例调整偏置电流，使偏置电流满足双端差分输入模式的需求。
进一步，参见图2所示，可调电阻模块154包括第一定值电阻154a和可调电阻。
第一定值电阻154a一端接地。第一定值电阻154a用于防止短路。
可调电阻与第一定值电阻154a的另一端连接，可调电阻包括N个串联的电阻子单元154b，电阻子单元154b包括第二NMOS管154c和第二定值电阻 154d，第二NMOS管154c的源极和漏极分别与第二定值电阻154d的两端连接，第二NMOS管154c的栅极与模式控制单元120连接。通过模式控制单元120 控制电阻子单元154b中接入栅极的电压，从而控电阻子单元154b的接通数量，从而调整可调电阻的阻值。
在一种实施例中，参见图3所示，双端差分单元130包括第二PMOS管131、第三PMOS管132、第四PMOS管133、第三NMOS管134、第四NMOS管135、第五PMOS管136以及第一CMOS反相器137。
第二PMOS管131的源极与电源电压连接，第二PMOS管131的栅极与偏置电压连接。
第三PMOS管132的源极与第二PMOS管131的漏极连接，第三PMOS 管132的栅极作为双端差分单元130的数据输入端。
第四PMOS管133的源极与第二PMOS管131的漏极连接，第四PMOS 管133的栅极与参考电压连接。
第三NMOS管134的漏极与第三PMOS管132的漏极连接，第三NMOS 管134的源极接地，第三NMOS管134的栅极与漏极短接。
第四NMOS管135的漏极与第四PMOS管133的漏极连接，第四NMOS 管135的源极接地，第四NMOS管135的栅极与第三NMOS管134的栅极连接。
第五PMOS管136的源极连接电源电压，第五PMOS管136的漏极连接在第四NMOS管135的漏极与第四PMOS管133的漏极的连接线上，第五PMOS 管136的栅极连接使能信号。
第一CMOS反相器137两端分别连接电源电压和接地端，CMOS反相器的输入端与第五PMOS管136的漏极连接，CMOS反相器的输出端作为双端差分单元130的数据输出端。
本实施例中的一种双端差分单元130的结构方式，当模式控制单元120接收检测单元110的获取结果是工作频率为高、中频率时，模式控制单元120选择双端差分单元130进行数据处理，双端差分单元130可以高速处理数据传输，提高芯片的数据处理速度。
在一实施方式中，参见图4所示，单端CMOS单元140包括第二CMOS 反相器141、第五NMOS管142、第六PMOS管143以及第三CMOS反相器 144。
第二CMOS反相器141的一端与电源电压连接，第二CMOS反相器141 的输入端作为单端CMOS单元140的数据输入端。
第五NMOS管142的漏极与第二CMOS反相器141的另一端连接，第五NMOS管142的栅极连接使能信号，第五NMOS管142的源极接地。
第六PMOS管143的源极与电源电压连接，第六PMOS管143的栅极与使能信号连接，第六PMOS管143的漏极与第二CMOS反相器141的输出端连接。
第二CMOS反相器141两端分别连接电源电压和接地端，第二CMOS反相器141的输入端与第六PMOS管143的漏极连接，第二CMOS反相器141 的输出端作为单端CMOS单元140的数据输出端。
本实施例中一种单端CMOS单元140的结构方式，当模式控制单元120接收检测单元110的获取结果是工作频率为低频率时，模式控制单元120选择单端CMOS单元140进行数据处理，单端CMOS单元140可以在芯片处理数据时节省电量，降低功耗。
本发明第二方面提供了一种输入接收器电路智能优化的方法。参见图5所示，方法包括：
步骤S10：获取芯片的工作频率。
步骤S20：获取的芯片工作频率处于中、高段频率时，控制输入接收器在双端差分输入模式下处理高速的数据传输。
步骤S30：获取的芯片工作频率处于低段频率时，控制输入接收器在单端 CMOS输入模式下处理低速的数据传输。
在一实施方式中，参见图6所示，步骤S20获取的芯片工作频率处于中、高段频率时，控制输入接收器在双端差分输入模式下处理高速的数据传输之后还包括：
步骤S21：获取芯片的工作温度。
步骤S22：输入接收器在双端差分输入模式下工作时，获取的工作温度和工作频率为高段时，调整可调电阻的阻值，增大双端差分输入单元的偏置电流。
步骤S23：输入接收器在双端差分输入模式下工作时，获取的工作温度和工作频率为中段时，调整可调电阻的阻值，减小双端差分输入单元的偏置电流。
本发明第三方面提供了一种半导体存储器，包括如上述任一实施例中的输入接收器电路。
本实施例半导体存储器中的输入接收器电路采用了模式控制单元120根据获取的频率灵活切换两种工作模式，使速度和功耗达到最优化，提高半导体存储器的性能。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。
上文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，上文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。

Claims (12)

1.一种芯片的输入接收器电路，其特征在于，包括：
检测单元，所述检测单元用于获取所述芯片的工作频率；
模式控制单元，所述模式控制单元与所述检测单元连接，所述模式控制单元用于根据所述检测单元获取的所述工作频率控制所述输入接收器进入双端差分输入模式和单端CMOS输入模式中的一种；
双端差分单元，所述双端差分单元与所述模式控制单元连接，所述差分输入单元用于在所述双端差分输入模式下处理高速的数据传输；
单端CMOS单元，所述单端CMOS单元与所述模式控制单元连接，所述单端CMOS单元用于在所述单端CMOS输入模式下处理低速的数据传输。
2.如权利要求1所述输入接收器电路，其特征在于，所述检测单元包括：
第一时钟计数器，用于接收和计数所述芯片的时钟信号；
第二时钟计数器，用于接收和计数所述输入接收器电路内部的时钟信号；
比较器，所述比较器分别与所述第一时钟计数器和所述第二时钟计数器连接，所述比较器用于比较所述第一时钟计数器和所述第二时钟计数器的计数结果，并输出所述工作频率。
3.如权利要求2所述输入接收器电路，其特征在于，所述检测单元具有温度输入端，用于连接位于所述芯片内部的温度感测电路，以接收所述温度感测电路所感测到的所述芯片的工作温度。
4.如权利要求1所述输入接收器电路，其特征在于，所述检测单元包括：
内部寄存器，所述内部寄存器与所述模式控制单元连接，所述内部寄存器用于寄存反映所述芯片工作频率的工作频率段、写延时周期以及参考电压，所述内部寄存器还用于寄存反映所述芯片工作温度的刷新速率；
所述模式控制单元用于根据所述工作频率段、写延时周期与工作频率的关系以及参考电压与工作频率的关系，从所述内部寄存器获取所述芯片的工作频率；所述模式控制单元还用于根据所述刷新速率获取所述芯片的工作温度。
5.如权利要求3或4所述输入接收器电路，其特征在于，还包括调控单元，所述调控单元的输入端与所述模式控制单元连接，所述调控单元的输出端与所述双端差分单元连接，所述调控单元用于在所述双端差分输入模式下，根据所述模式控制单元获取的所述工作温度和所述工作频率调整所述偏置电流。
6.如权利要求5所述输入接收器电路，其特征在于，所述调控单元包括：
第一PMOS管，所述第一PMOS管的源极与电源电压连接，所述第一PMOS管的栅极和漏极短接，所述第一PMOS管的栅极与所述双端差分单元连接，以产生所述双端差分单元的偏置电流；
第一NMOS管，所述第一NMOS管的漏极与所述第一PMOS管的漏极连接；
放大器，所述放大器的输出端与所述第一NMOS管的栅极连接，所述放大器的第一输入端连接参考电压；
可调电阻模块，所述可调电阻模块的输入端分别与所述第一NMOS管的源极和所述放大器的第二输入端连接，所述可调电阻模块的输出端接地；
所述模式控制单元与所述可调电阻模块连接，用于在所述双端差分输入模式下，根据所述检测单元获取的所述工作温度和所述工作频率调控所述可调电阻模块的阻值，以调整所述偏置电流。
7.如权利要求6所述输入接收器电路，其特征在于，所述可调电阻模块包括：
第一定值电阻，所述第一定值电阻一端接地；
可调电阻，所述可调电阻与所述第一定值电阻的另一端连接，所述可调电阻包括N个串联的电阻子单元，所述电阻子单元包括第二NMOS管和第二定值电阻，所述第二NMOS管的源极和漏极分别与所述第二定值电阻的两端连接，所述第二NMOS管的栅极与所述模式控制单元连接。
8.如权利要求5所述输入接收器电路，其特征在于，所述双端差分单元包括：
第二PMOS管，所述第二PMOS管的源极与电源电压连接，所述第二PMOS管的栅极与偏置电压连接；
第三PMOS管，所述第三PMOS管的源极与所述第二PMOS管的漏极连接，所述第三PMOS管的栅极作为双端差分单元的数据输入端；
第四PMOS管，所述第四PMOS管的源极与所述第二PMOS管的漏极连接，所述第四PMOS管的栅极与基准电压连接；
第三NMOS管，所述第三NMOS管的漏极与所述第三PMOS管的漏极连接，所述第三NMOS管的源极接地，所述第三NMOS管的栅极与漏极短接；
第四NMOS管，所述第四NMOS管的漏极与所述第四PMOS管的漏极连接，所述第四NMOS管的源极接地，所述第四NMOS管的栅极与所述第三NMOS管的栅极连接；
第五PMOS管，所述第五PMOS管的源极连接电源电压，所述第五PMOS管的漏极连接在所述第四NMOS管的漏极与所述第四PMOS管的漏极的连接线上，所述第五PMOS管的栅极连接使能信号；
第一CMOS反相器，所述第一CMOS反相器两端分别连接电源电压和接地端，所述CMOS反相器的输入端与所述第五PMOS管的漏极连接，所述CMOS反相器的输出端作为双端差分单元的数据输出端。
9.如权利要求8所述输入接收器电路，其特征在于，所述单端CMOS单元包括：
第二CMOS反相器，所述第二CMOS反相器的一端与电源电压连接，所述第二CMOS反相器的输入端作为所述单端CMOS单元的数据输入端；
第五NMOS管，所述第五NMOS管的漏极与所述第二CMOS反相器的另一端连接，所述第五NMOS管的栅极连接使能信号，所述第五NMOS管的源极接地；
第六PMOS管，所述第六PMOS管的源极与电源电压连接，所述第六PMOS管的栅极与使能信号连接，所述第六PMOS管的漏极与所述第二CMOS反相器的输出端连接；
第三CMOS反相器，所述第二CMOS反相器两端分别连接电源电压和接地端，所述第二CMOS反相器的输入端与所述第六PMOS管的漏极连接，所述第二CMOS反相器的输出端作为所述单端CMOS单元的数据输出端。
10.一种输入接收器电路智能优化的方法，其特征在于，所述方法包括：
获取芯片的工作频率信息；
当芯片工作频率处于中、高段频率时，控制所述输入接收器在双端差分输入模式下处理高速的数据传输；
当芯片工作频率处于低段频率时，控制所述输入接收器在单端CMOS输入模式下处理低速的数据传输。
11.如权利要求10所述的方法，其特征在于，当芯片工作频率处于中、高段频率时，控制所述输入接收器在双端差分输入模式下工作的步骤之后还包括：
获取芯片的工作温度；
所述输入接收器在双端差分输入模式下工作时，获取的所述工作温度和所述工作频率为高段时，调整可调电阻的阻值，增大双端差分输入单元的偏置电流；
所述输入接收器在双端差分输入模式下工作时，获取的所述工作温度和所述工作频率为中段时，调整可调电阻的阻值，减小双端差分输入单元的偏置电流。
12.一种半导体存储器，其特征在于，包括如权利要求1-9任一项权利要求所述的输入接收器电路。
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