CN209283189U - 偏置电路以及输入接收器 - Google Patents

Abstract

本实用新型提供一种偏置电路以及输入接收器。偏置电路包括第一晶体管、第二晶体管、第一定值电阻以及放大器。第一晶体管分别与电源电压和第一晶体管的栅极连接，第一晶体管的栅极接入偏置电压；第二晶体管与第一晶体管连接；第一定值电阻的一端连接于第二晶体管，第一定值电阻的另一端接地；放大器分别连接共模参考电压、第一定值电阻和第二晶体管的栅极；放大器的输入端连接共模参考电压和第一定值电阻的一端，放大器的输出端与第二晶体管的栅极连接；共模参考电压与参考电压之和为设定值。本实用新型在输入频率较高时，参考电压降低，共模参考电压增大，进而使偏置电流增大，从而提高了输入接收电路的响应速度。

Description

偏置电路以及输入接收器

技术领域

本实用新型涉及半导体存储器，具体涉及一种偏置电路以及输入接收器。

背景技术

在LPDDR4(Low Power Double Data Rate SDRAM 4)的应用领域中，采用了LVSTL(Low Voltage Swing Terminated Logic)作为高速接口标准。

根据LVSTL的标准，只有一个对地(VSSQ)的片上终端电阻(ODT On DieTerminator)，所以在数据传输时，输入波形的摆幅(swing)在地和输出电阻与ODT分压值之间。如图1所示，在转换速率(slew rate)只有一定范围的情况下，低频信号在输入端的摆幅(swing)会变大，摆幅(swing)中心点也会变高，高频信号在输入端的摆幅(swing)会变小，摆幅(swing)中心点也会变低，所以输入接收器(input buffer)的参考电压(vref)也要相应改变才能得到最好的信号接收效果。由于内存控制器可以设置不同的输出驱动能力和输出高电平，造成LPDDR4接收到的输入信号摆幅很小，但是输入信号的共模偏置电压却会变化很大。因此，输入接收电路工作在很宽的共模输入范围时，精度和灵敏度会受到影响，同时随着输入共模偏置电压的不同，功耗需求增大。

实用新型内容

本实用新型提供一种偏置电路以及输入接收器，以解决以上现有技术中一个或者多个技术问题。

为达到上述目的，本实用新型第一方面提供了一种偏置电路，包括：

第一晶体管，所述第一晶体管的一端与电源电压连接，所述第一晶体管的栅极接入偏置电压(VBIAS)，所述第一晶体管的另一端与所述第一晶体管的栅极连接，所述第一晶体管用于输出偏置电流至输入接收电路，所述输入接收电路中的输入信号的工作频率与参考电压(VREF)成负相关；

第二晶体管，所述第二晶体管的一端与所述第一晶体管的另一端连接；

第一定值电阻，所述第一定值电阻的一端连接于所述第二晶体管的另一端，所述第一定值电阻的另一端接地；

放大器，所述放大器的第一输入端连接共模参考电压(VCOM)，所述放大器的第二输入端与所述第一定值电阻的一端连接，所述放大器的输出端与所述第二晶体管的栅极连接，所述放大器用于将所述共模参考电压放大，以使所述偏置电路产生所述偏置电流；

其中，所述偏置电路中的所述共模参考电压与所述输入接收电路中的所述参考电压之和为设定值。

在一种实施方式中，所述偏置电路还包括：

第三晶体管，所述第三晶体管的一端与所述第一晶体管的另一端连接，所述第三晶体管的另一端与所述第二晶体管的另一端连接，所述第三晶体管的栅极连接所述共模参考电压。

在一种实施方式中，所述偏置电路还包括：

第四晶体管，所述第四晶体管设置在所述第一晶体管的另一端与所述第一晶体管的栅极连接线上，所述第四晶体管的一端与所述第一晶体管的另一端连接，所述第四晶体管的栅极连接所述参考电压，所述第四晶体管的另一端分别与所述第一晶体管的栅极、所述第二晶体管的一端和所述第三晶体管的一端连接，所述第四晶体管与所述输入接收电路中用于接入所述参考电压的晶体管为同类型和尺寸的晶体管。

在一种实施方式中，所述偏置电路还包括电压调节器，所述电压调节器用于调节所述共模参考电压和所述参考电压的电压值，所述电压调节器包括：

选择模块，所述选择模块包括多个选择单元，所述选择单元包括第一或非门、第二或非门、与非门和非门，所述第一或非门和所述第二或非门均具有至少三个输入端，所述第一或非门与所述第二或非门的输出端均与所述与非门输入端连接，所述与非门的输出端与所述非门的输入端连接；

分压模块，所述分压模块包括多个串联的第二定值电阻、第一复用器和第二复用器；第一个所述第二定值电阻的一端与基准电压(VDD2)连接，最后一个所述第二定值电阻的一端接地；所述第一复用器的输入端连接在各相邻两个所述第二定值电阻连线之间，所述第一复用器与所述选择单元连接，所述第一复用器用于根据所述选择单元获取第一数值的所述参考电压(VREF)，所述第二复用器的输入端连接在各相邻两个所述第二定值电阻连线之间，所述第二复用器与所述选择单元连接，所述第二复用器用于根据所述选择单元获取第二数值的所述共模参考电压(VCOM)。

在一种实施方式中，所述设定值为50％基准电压，所述第一数值包括10％～42％基准电压，第二数值包括8％～40％基准电压，所述第一数值与所述第二数值之和为50％基准电压。

在一种实施方式中，所述第一晶体管为PMOS管；所述第一晶体管的源极与电源电压连接；

所述第二晶体管为NMOS管，所述第二晶体管的漏极与所述第一晶体管的漏极连接；

所述第三晶体管为PMOS管，所述第三晶体管的源极与所述第一晶体管的漏极连接，所述第三晶体管的漏极与所述第二晶体管的源极连接；

所述第四晶体管为PMOS管，所述第四晶体管的源极与所述第一晶体管的漏极连接，所述第四晶体管的漏极分别与所述第一晶体管的栅极、所述第二晶体管的漏极和所述第三晶体管的源极连接。

在一种实施方式中，所述偏置电路还包括：

第五晶体管，所述第五晶体管的一端与电源电压连接，所述第五晶体管的栅极连接所述共模参考电压(VCOM)，所述第五晶体管的另一端与所述第一定值电阻的一端连接，所述第五晶体管用于提供额外的偏置电流以补偿工艺偏差。

在一种实施方式中，所述第五晶体管为PMOS管；所述第五晶体管的源极与电源电压连接，所述第五晶体管的漏极与所述第一定值电阻的一端连接。

为达到上述目的，本实用新型第二方面提供了一种输入接收器，包括如上述实施方式中所述的偏置电路。

本实用新型采用上述技术方案，具有如下优点：本实用新型在输入频率较高时，输入接收电路的参考电压降低，共模参考电压增大，通过放大器，进而使偏置电路中经过同样第一定值电阻的偏置电流增大，从而提高了输入接收电路的响应速度。

上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本实用新型进一步的方面、实施方式和特征将会是容易明白的。

附图说明

在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本实用新型公开的一些实施方式，而不应将其视为是对本实用新型范围的限制。

图1为背景技术中频率信号在输入端的摆幅曲线；

图2为本实用新型实施例中的偏置电路的示意图；

图3为本实用新型实施例中的偏置电路与输入接收电路连接的示意图；

图4为本实用新型实施例中的另一偏置电路与输入接收电路连接的示意图；

图5为本实用新型实施例中的电节调节模块的示意图；

图6为本实用新型实施例中的选择模块的电路图；

图7为本实用新型实施例中的分压模块的电路图；

图8为本实用新型实施例中偏置电流调整方法的流程图；

图9为本实用新型实施例中偏置电流调整方法的又一流程图。

附图标记：

110 第一晶体管；

120 第二晶体管；

130 第三晶体管；

140 第一定值电阻；

150 放大器；

160 第四晶体管；

170 电压调节器；

171 选择模块；

171a 选择单元；

171b 第一或非门；

171c 第二或非门；

171d 与非门；

171e 非门；

172 分压模块；

172a 第二定值电阻；

172b 第一复用器；

172c 第二复用器；

180 第五晶体管；

200 输入接收电路；

210 第一PMOS管；

220 第二PMOS管；

230 第三PMOS管；

240 第一NMOS管；

250 第二NMOS管；

260 数据输入端；

270 数据输出端。

具体实施方式

在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本实用新型的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。

本实施例第一方面提供了一种偏置电路。

参见图2所示，偏置电路包括第一晶体管110、第二晶体管120、第一定值电阻140以及放大器150。

第一晶体管110的一端与电源电压连接，第一晶体管110的栅极接入偏置电压，第一晶体管110的另一端与第一晶体管110的栅极连接，第一晶体管110用于输出偏置电流至输入接收电路200，输入接收电路200中的输入信号的工作频率与参考电压成负相关。

第二晶体管120的一端与第一晶体管110的另一端连接。

第一定值电阻140的一端连接于第二晶体管120的另一端，第一定值电阻140的另一端接地。

放大器150的第一输入端连接共模参考电压(VCOM)，放大器150的第二输入端与第一定值电阻140的一端连接，放大器150的输出端与第二晶体管120的栅极连接。

其中，共模参考电压与输入接收电路200的参考电压之和为设定值。进一步地，第一晶体管110为PMOS管；第一晶体管110的源极与电源电压连接。

第二晶体管120为NMOS管，第二晶体管120的漏极与第一晶体管110的漏极连接。

在一种实施例中，参见图3所示，输入接收电路200的其中一种结构包括第一PMOS管210、第二PMOS管220、第三PMOS管230、第一NMOS管240以及第二NMOS管250。

第一PMOS管210的源极与电源电压连接，第一PMOS管210的栅极与第一晶体管110的栅极连接，接入偏置电压。第二PMOS管220的源极与第一PMOS管210的漏极连接，第三PMOS管230的源极与第一PMOS管210的漏极连接，第二PMOS管220的栅极作为数据输入端260输入信号，第三PMOS管230的栅极接入参考电压，第一NMOS管240的漏极与第二PMOS管220的漏极连接，第一NMOS管240的栅极与第一NMOS管240的漏极连接，第一NMOS管240的源极接地，第二NMOS管250的漏极与第三PMOS管230的漏极连接，第二NMOS管250的栅极与第一NMOS管240的栅极连接，第二NMOS管250的源极接地，选取第二NMOS管250漏极与第三PMOS管230的漏极连接线一点作为数据输出端270输出信号。输入接收器200的电路结构不唯一，上述仅为一种较佳的实施方式。

根据LVSTL的标准可知，高频率输入信号的摆幅变小，而低频率输入信号的摆幅增大，因此输入接收器在接收高频率信号时需要降低参考电压。

由此可知，LPDDR4内部寄存器定义的参考电压与工作频率的关系满足：

参考电压越低，工作频率越高。

本实施例在输入频率较高时，输入接收电路的参考电压降低，共模参考电压增大，通过放大器150，进而使偏置电路中经过同样第一定值电阻140的偏置电流增大，从而提高了输入接收电路的响应速度。

在一种实施例中，参见图4所示，偏置电路还包括第三晶体管130。

第三晶体管130为PMOS管，第三晶体管130的源极与第一晶体管110的漏极连接，第三晶体管130的漏极与第二晶体管120的源极连接。

在一种实施例中，参见图4所示，偏置电路还包括第四晶体管160。

第四晶体管160设置在第一晶体管110的另一端与第一晶体管110的栅极连接线上，第四晶体管160的一端与第一晶体管110的另一端连接，第四晶体管160的栅极连接参考电压VREF，第四晶体管160的另一端分别与第一晶体管110的栅极、第二晶体管120的一端和第三晶体管130的一端连接，第四晶体管160与输入接收电路200中用于接入参考电压的晶体管为同类型和尺寸的晶体管。

进一步地，第四晶体管160为PMOS管，第四晶体管160的源极与第一晶体管110的漏极连接，第四晶体管160的漏极分别与第一晶体管110的栅极、第二晶体管120的漏极和第三晶体管130的源极连接。

本实施例第四晶体管160与输入接收电路200中接入参考电压的晶体管为相同类型和尺寸、相同尺寸的MOS管，从而在两者处于相同工作状态，使得输入接收电路处于最佳工作状态。

在一种实施例中，偏置电路还包括电压调节器170。

电压调节器170用于调节共模参考电压和参考电压的电压值。参见图5所示，电压调节器170包括选择模块171和分压模块172。

参见图6所示，选择模块171包括多个选择单元171a，选择单元171a包括第一或非门171b、第二或非门171c、与非门171d和非门171e，第一或非门171b和第二或非门171c均具有至少三个输入端，第一或非门171b和第二或非门171c的输出端均和与非门171d输入端连接，与非门171d的输出端和非门171e的输入端连接，多个选择单元171a的非门171e的输出端连接为一节点作为选择模块171的输出端。

参见图7所示，分压模块172包括多个串联的第二定值电阻172a、第一复用器172b和第二复用器172c；第一个第二定值电阻172a的一端与基准电压连接，最后一个第二定值电阻172a的一端接地；第一复用器172b的输入端连接在各相邻两个第二定值电阻172a连线之间，第一复用器172b与选择单元171a连接，第一复用器172b用于根据选择单元171a获取第一数值的参考电压，第二复用器172c的输入端连接在各相邻两个第二定值电阻172a连线之间，第二复用器172c与选择单元171a连接，第二复用器172c用于根据选择单元171a获取第二数值的共模参考电压。

进一步地，设定值为50％基准电压，第一数值包括10％～42％基准电压，第二数值包括8％～40％基准电压，第一数值与第二数值之和为50％基准电压。

本实施例通过电压调节器170使参考电压和共模参考电压之和保持恒定，从而在参考电压根据输入信号频率改变时，共模参考电压与之的反比关系，使偏置电路提供最佳的偏置电流，提高输入接收电路200的响应性能。

在一种实施例中，参见图4所示，偏置电路还包括第五晶体管180。

第五晶体管180的一端与电源电压连接，第五晶体管180的栅极连接共模参考电压，第五晶体管180的另一端与第一定值电阻140的一端连接，第五晶体管180用于提供额外的偏置电流以补偿工艺偏差。

进一步地，第五晶体管180为PMOS管；第五晶体管180的源极与电源电压连接，第五晶体管180的漏极与第一定值电阻140的一端连接。

本实施例设置的第五晶体管180用于在工艺偏向慢速时，偏置电流会小于典型情况下的计算值，通过第五晶体管180提供额外的偏置电流，以补偿工艺偏差。

实施例第二方面提供了一种偏置电流调整方法。

参见图8所示，调整方法包括：

步骤S110：根据输入接收电路的输入信号的频率，调节参考电压的电压值。

步骤S120：根据参考电压调节的电压值，调节偏置电路中的共模参考电压(VCOM)的电压值，其中，参考电压与共模参考电压之和为设定值。

步骤S130：根据共模参考电压的电压值生成偏置电流，并将偏置电流输入至输入接收电路。本实施例当输入频率较高时，输入接收电路的参考电压变低，进而使共模参考电压增大，使偏置电路中经过同样电阻的偏置电流增大，从而提高了输入接收电路的响应速度。

在一种实施例中，参见图9所示，步骤120根据参考电压调节的电压值，调节偏置电路中的共模参考电压的电压值的具体步骤包括：

步骤S121：将输入信号的译码信号输入每组选择单元，获取多个选择信号；

步骤S122：接收选择信号，以确定参考电压调节后为第一数值，并选择第二数值的共模参考电压；其中，所述第一数值与所述第二数值之和为50％基准电压。

实施例第三方面提供了一种输入接收器。输入接收器包括上述实施例中的偏置电路。

以上所述，仅为本实用新型的具体实施方式，但本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本实用新型的保护范围之内。因此，本实用新型的保护范围应以所述权利要求的保护范围为准。

在本实用新型的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本实用新型的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本实用新型中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本实用新型中的具体含义。

在本实用新型中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。

上文的公开提供了许多不同的实施方式或例子用来实现本实用新型的不同结构。为了简化本实用新型的公开，上文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本实用新型。此外，本实用新型可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本实用新型提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。

Claims (9)

1.一种偏置电路，其特征在于，包括：

第一晶体管，所述第一晶体管的一端与电源电压连接，所述第一晶体管的栅极接入偏置电压，所述第一晶体管的另一端与所述第一晶体管的栅极连接，所述第一晶体管用于输出偏置电流至输入接收电路，所述输入接收电路中的输入信号的工作频率与参考电压成负相关；

第二晶体管，所述第二晶体管的一端与所述第一晶体管的另一端连接；

第一定值电阻，所述第一定值电阻的一端连接于所述第二晶体管的另一端，所述第一定值电阻的另一端接地；

放大器，所述放大器的第一输入端连接共模参考电压，所述放大器的第二输入端与所述第一定值电阻的一端连接，所述放大器的输出端与所述第二晶体管的栅极连接，所述放大器用于将所述共模参考电压放大，以使所述偏置电路产生所述偏置电流；

其中，所述偏置电路中的所述共模参考电压与所述输入接收电路中的所述参考电压之和为设定值。

2.如权利要求1所述的偏置电路，其特征在于，所述偏置电路还包括：

第三晶体管，所述第三晶体管的一端与所述第一晶体管的另一端连接，所述第三晶体管的另一端与所述第二晶体管的另一端连接，所述第三晶体管的栅极连接所述共模参考电压。

3.如权利要求2所述的偏置电路，其特征在于，所述偏置电路还包括：

第四晶体管，所述第四晶体管设置在所述第一晶体管的另一端与所述第一晶体管的栅极连接线上，所述第四晶体管的一端与所述第一晶体管的另一端连接，所述第四晶体管的栅极连接所述参考电压，所述第四晶体管的另一端分别与所述第一晶体管的栅极、所述第二晶体管的一端和所述第三晶体管的一端连接，所述第四晶体管与所述输入接收电路中用于接入所述参考电压的晶体管为同类型和尺寸的晶体管。

4.如权利要求1-3任一项所述的偏置电路，其特征在于，所述偏置电路还包括电压调节器，所述电压调节器用于调节所述共模参考电压和所述参考电压的电压值，所述电压调节器包括：

选择模块，所述选择模块包括多个选择单元，所述选择单元包括第一或非门、第二或非门、与非门和非门，所述第一或非门和所述第二或非门均具有至少三个输入端，所述第一或非门与所述第二或非门的输出端均与所述与非门输入端连接，所述与非门的输出端与所述非门的输入端连接；

分压模块，所述分压模块包括多个串联的第二定值电阻、第一复用器和第二复用器；第一个所述第二定值电阻的一端与基准电压连接，最后一个所述第二定值电阻的一端接地；所述第一复用器的输入端连接在各相邻两个所述第二定值电阻连线之间，所述第一复用器与所述选择单元连接，所述第一复用器用于根据所述选择单元获取第一数值的所述参考电压，所述第二复用器的输入端连接在各相邻两个所述第二定值电阻连线之间，所述第二复用器与所述选择单元连接，所述第二复用器用于根据所述选择单元获取第二数值的所述共模参考电压。

5.如权利要求4所述的偏置电路，其特征在于，所述设定值为50％基准电压，所述第一数值包括10％～42％基准电压，第二数值包括8％～40％基准电压，所述第一数值与所述第二数值之和为50％基准电压。

6.如权利要求3所述的偏置电路，其特征在于，所述第一晶体管为PMOS管；所述第一晶体管的源极与电源电压连接；

所述第二晶体管为NMOS管，所述第二晶体管的漏极与所述第一晶体管的漏极连接；

所述第三晶体管为PMOS管，所述第三晶体管的源极与所述第一晶体管的漏极连接，所述第三晶体管的漏极与所述第二晶体管的源极连接；

所述第四晶体管为PMOS管，所述第四晶体管的源极与所述第一晶体管的漏极连接，所述第四晶体管的漏极分别与所述第一晶体管的栅极、所述第二晶体管的漏极和所述第三晶体管的源极连接。

7.如权利要求5所述的偏置电路，其特征在于，所述偏置电路还包括：

第五晶体管，所述第五晶体管的一端与电源电压连接，所述第五晶体管的栅极连接所述共模参考电压，所述第五晶体管的另一端与所述第一定值电阻的一端连接，所述第五晶体管用于提供额外的偏置电流以补偿工艺偏差。

8.如权利要求7所述的偏置电路，其特征在于，所述第五晶体管为PMOS管；所述第五晶体管的源极与电源电压连接，所述第五晶体管的漏极与所述第一定值电阻的一端连接。

9.一种输入接收器，其特征在于，包括如权利要求1-8任一项所述的偏置电路。