JP2015220384A - 内部電圧発生回路及び半導体装置 - Google Patents

Abstract

【課題】安定した基準電圧を生成する内部電圧発生回路を提供する。
【解決手段】内部電圧発生回路は、リファレンス電位を受ける第１の入力端子、第２の入力端子及び出力端子を備えるアンプ回路と、互いに直列に接続される複数の第１抵抗素子、複数の第１抵抗素子を其々バイパスする複数の経路及び複数の経路上に其々設けられる複数の第１スイッチを備え、アンプ回路の出力端子及び電源端子間に接続される第１の抵抗回路と、互いに直列に接続される複数の第２抵抗素子及び互いに隣接する１組の前記第２抵抗素子の間に其々設けられる複数の中間ノードを備え、アンプ回路の出力端子及び電源端子間に第１の抵抗回路と直列に接続される第２の抵抗回路と、複数の中間ノードの内のいずれか１つとアンプ回路の第２の入力端子を接続する選択回路と、を備える。
【選択図】図１

Description

本発明は、内部電圧発生回路及び半導体装置に関する。特に、半導体装置の内部にて使用する内部電圧発生回路に関する。

ＤＲＡＭ（Dynamic Random Access Memory）を初めとした種々の半導体装置において、内部電圧を生成する内部電圧発生回路が用いられる。内部電圧発生回路は、基準電圧発生回路と、差動増幅回路と、調整回路と、を含んで構成されることがある。内部電圧発生回路は、基準電圧発生回路にて基準電圧を生成し、生成された基準電圧を差動増幅回路に入力する。差動増幅回路は、入力した基準電圧と所定のゲインによりフィードバックされた自回路の出力の差分を増幅することで、安定した基準電圧を生成する。

しかし、製造工程における抵抗やトランジスタのばらつきにより、生成された基準電圧にもばらつきが生じることがある。このような基準電圧のばらつきを吸収するため、フィードバックゲインを微調整する回路が、調整回路である。

特許文献１の図４において、直列抵抗の各ノードに対し並列にトランジスタを接続し、トランジスタのオン／オフを制御することで基準電圧を調整する回路が開示されている。

特開２０００−０２９５５２号公報（図４）

なお、上記先行技術文献の開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明者らによってなされたものである。

特許文献１の図４に開示された調整回路は、直列に接続された各抵抗に対し並列に接続されたトランジスタをオフすることで対応する抵抗の抵抗値を有効とし（抵抗をバイパスし）、トランジスタをオンすることで抵抗の両端を短絡（ショート）することで対応する抵抗の抵抗値を実質的に無効とする構成である。トランジスタのオン／オフは、ラッチ回路が出力する制御信号ｒ１〜ｒ４により制御される。

特許文献１の図４において、トランジスタＭ１をオンとし、他のトランジスタＭ２、Ｍ５及びＭ６をオフとする制御が行われることがある。すると、抵抗Ｒ２〜Ｒ６に電流が流れることでトランジスタＭ１のソース電位が上昇し、トランジスタＭ１のゲート・ソース間電圧が低下する。この場合、トランジスタＭ１の閾値電圧Ｖｔのばらつきの程度によっては、トランジスタＭ１が十分にオンしない（理想的な抵抗値が得られない）という状況が生じうる。

トランジスタＭ１が十分にオンしないと、対応する抵抗Ｒ１の両端を短絡できず、フィードバックされる実際の基準電圧とトランジスタの制御の結果想定される基準電圧が一致しない。その結果、内部電圧発生回路が出力する基準電圧が安定せず、当該基準電圧を電源として用いる回路を誤動作させる要因となりうる。

なお、特許文献１の図１や図２にもレベル調整部と称される調整回路が開示されている。これらの回路においても特許文献１の図４を用いて説明した問題（トランジスタが十分にオンしない）が生じる可能性がある。また、近年の半導体装置は、ノイズの低減や低消費電力化の要請から内部で使用する電源の低電圧化が進行しており、抵抗に並列接続されたトランジスタが十分にオンしないという状況が生じやすくなっている。

本発明の第１の視点によれば、リファレンス電位を受ける第１の入力端子、第２の入力端子及び出力端子を備えるアンプ回路と、互いに直列に接続される複数の第１抵抗素子、前記複数の第１抵抗素子を其々バイパスする複数の経路及び前記複数の経路上に其々設けられる複数の第１スイッチを備え、前記アンプ回路の出力端子及び電源端子間に接続される第１の抵抗回路と、互いに直列に接続される複数の第２抵抗素子及び互いに隣接する１組の前記第２抵抗素子の間に其々設けられる複数の中間ノードを備え、前記アンプ回路の出力端子及び前記電源端子間に前記第１の抵抗回路と直列に接続される第２の抵抗回路と、前記複数の中間ノードの内のいずれか１つと前記アンプ回路の前記第２の入力端子を接続する選択回路と、を備える、内部電圧発生回路が提供される。

本発明の第２の視点によれば、上記の内部電圧発生回路と、前記アンプ回路の出力電圧に基づき、自装置の内部にて使用される電源を発生する内部電源発生回路と、を備える半導体装置が提供される。

本発明の各視点によれば、安定した基準電圧を生成することに寄与する内部電圧発生回路及び半導体装置が提供される。

第１の実施形態に係る調整回路の回路構成の一例を示す図である。 第１の実施形態に係る半導体装置の全体構成の一例を示す図である。 リファレンス電位発生回路の内部構成の一例を示す図である。 基準電位発生回路の回路構成の一例を示す図である。 トランスファーゲートの回路構成の一例を示す図である。 第１抵抗回路と第３抵抗回路の回路構成の一例を示す図である。 第２の実施形態に係る調整回路の内部構成の一例を示す図である。 第２の実施形態に係る調整回路の内部構成の他の一例を示す図である。

［第１の実施形態］
第１の実施形態について、図面を用いて詳細に説明する。

図２に示すように、半導体装置１０はメモリセルアレイ１１を有している。メモリセルアレイ１１は、メモリバンクＢＡＮＫ０〜７を含む。なお、図２にはメモリバンクＢＡＮＫ０を図示し、他のメモリバンクの図示を省略している。各メモリバンクＢＡＮＫは、複数のワード線ＷＬと複数のビット線ＢＬを備え、これらの交点にメモリセルが配置される。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。

また、半導体装置１０には外部端子としてアドレス端子３１、コマンド端子３２、クロック端子３３、データ端子３４、電源端子３５、３６、キャリブレーション端子３７が設けられている。さらに、半導体装置１０にはテスト入出力端子やリセット端子が設けられてもよい。

アドレス端子３１にはアドレス信号ＡＤＤが供給され、コマンド端子３２には外部コマンド信号ＣＯＭが供給される。アドレス信号ＡＤＤは、アドレス入力回路１４を介してアドレス制御回路１５にラッチされる。アドレス制御回路１５は、内部アドレス信号ＩＡＤＤをロウデコーダ１２、カラムデコーダ１３に供給する。

外部コマンド信号ＣＯＭは、コマンド入力回路１６を介してコマンドデコード回路１７に供給される。コマンドデコード回路１７は、外部コマンド信号ＣＯＭをデコードすることによって各種内部コマンドを生成する。内部コマンドとしては、内部アクティブ信号ＩＡＣＴ、内部リードコマンドＩＲＥＡＤ、内部ライトコマンドＩＷＲＴ、内部キャリブレーションコマンドＣＭＤＳＢ、内部キャリブレーションリセットコマンドＺＱＲＳＴがある。また、コマンドデコード回路１７は、内部リードコマンドＩＲＥＡＤを内部クロック発生回路１８に供給し、コマンド入力回路１６は、クロックイネーブル信号ＣＫＥを内部クロック発生回路１８に供給する。

アクティブコマンドＡＣＴは、外部コマンド信号ＣＯＭがロウアクセス（アクティブコマンド）を示している場合に発行される。アクティブコマンドＡＣＴが発行されると、内部アクティブ信号ＩＡＣＴが活性化する。これにより、アドレス制御回路１５にラッチされたロウアドレスＸＡＤＤがロウデコーダ１２に供給され、ワード線が選択される。

リードコマンドＲＥＡＤやライトコマンドＷＲＴが発行されると、内部リードコマンドＩＲＥＡＤや内部ライトコマンドＩＷＲＴが活性化する。これにより、アドレス制御回路１５にラッチされたカラムアドレスＹＡＤＤがカラムデコーダ１３に供給され、ビット線が選択される。

従って、アクティブコマンドＡＣＴとリードコマンドＲＥＡＤを発行するとともに、これらに同期してロウアドレスとカラムアドレスを入力すれば、これらロウアドレスとカラムアドレスによって指定されるメモリセルからリードデータが読み出される。読み出されたリードデータはセンスアンプ（ＳＡＭＰ）１９によりセンス増幅され、相補のローカル入出力線ＬＩＯＴ／Ｂに出力される。トランスファーゲート（ＴＧ；Transfer Gate）２０は、ローカル入出力線ＬＩＯＴ／Ｂを選択的にメイン入出力線ＭＩＯＴ／Ｂに接続する。リードデータは、メイン入出力線ＭＩＯＴ／Ｂからリードライトアンプ（ＲＷＡＭＰ）２１と入出力回路２２を介して、データ端子３４から外部に出力される。

アクティブコマンドＡＣＴとライトコマンドＷＲＴを発行するとともに、これらに同期してロウアドレスとカラムアドレスを入力し、その後、データ端子３４にライトデータを入力すれば、ライトデータは入出力回路２２とリードライトアンプ２１を介してメモリセルアレイ１１に供給され、ロウアドレスとカラムアドレスによって指定されるメモリセルに書き込まれる。

内部キャリブレーションコマンドＣＭＤＳＢは、ＺＱキャリブレーション回路２３にキャリブレーションを指示する。内部キャリブレーションリセットコマンドＺＱＲＳＴは、ＺＱキャリブレーション回路２３を非活性状態とする。

クロック端子３３には外部クロック信号ＣＫ、／ＣＫが入力される。外部クロック信号ＣＫと外部クロック信号／ＣＫは互いに相補の信号であり、いずれもクロック入力回路２４に供給される。クロック入力回路２４に入力された外部クロック信号ＣＫ、／ＣＫは、内部クロック信号ＩＣＬＫとして内部クロック発生回路１８に供給され、これによって内部クロック信号ＬＣＬＫが生成される。内部クロック信号ＩＣＬＫは、タイミングジェネレータ２５にも供給され、これによって各種内部クロック信号が生成される。タイミングジェネレータ２５によって生成される各種内部クロック信号は、アドレス制御回路１５などの回路ブロックに供給され、これら回路ブロックの動作タイミングを規定する。

電源端子３５は、電源電位ＶＤＤ、ＶＳＳが供給される端子である。電源端子３５に供給される電源電位ＶＤＤ、ＶＳＳはリファレンス電位発生回路２６に供給される。

リファレンス電位発生回路２６は、基準電位ＶＲＥＦを生成し、内部電源発生回路２７に供給する。リファレンス電位発生回路２６は、基準電位ＶＲＥＦを生成する際にコード保持回路２８が保持する調整コード（ＣＯＤＥＡ、ＣＯＤＥＢ）を参照し、製造工程でのばらつきを考慮した基準電位ＶＲＥＦの微調整を行う。リファレンス電位発生回路２６及び調整コードの詳細は後述する。

内部電源発生回路２７は、供給される基準電位ＶＲＥＦに基づき各種の内部電源ＶＰＰ、ＶＡＲＹ、ＶＰＥＲＩや、基準電位ＶＺＱを発生させる。内部電源ＶＰＰは主にロウデコーダ１２において使用される電源であって、ワード線ＷＬの活性化に使用される昇圧電源である。内部電源ＶＡＲＹは主にセンスアンプ１９において、メモリセルから読み出したデータのセンス増幅に用いられる電源である。内部電源ＶＰＥＲＩは他の多くの回路ブロック（周辺回路）において使用される電源である。基準電位ＶＺＱは、ＺＱキャリブレーション回路２３にて使用される基準電位である。

電源端子３６は、電源電位ＶＤＤＱ、ＶＳＳＱが供給される端子である。電源端子３６に供給される電源電位ＶＤＤＱ、ＶＳＳＱは入出力回路２２に供給される。電源電位ＶＤＤＱ、ＶＳＳＱは、電源端子３５に供給される電源電位ＶＤＤ、ＶＳＳとそれぞれ同電位であるが、入出力回路２２によって生じる電源ノイズが他の回路ブロックに伝搬しないよう、入出力回路２２については専用の電源電位ＶＤＤＱ、ＶＳＳＱを用いている。

キャリブレーション端子３７は、ＺＱキャリブレーション回路２３に接続されている。ＺＱキャリブレーション回路２３は、内部キャリブレーションコマンドＣＭＤＳＢによって活性化されると、外部抵抗ＲＺＱのインピーダンス及び基準電位ＶＺＱを参照してキャリブレーション動作を行う。キャリブレーション動作によって得られたインピーダンスコードＺＱＣＯＤＥは入出力回路２２に供給され、これによって、入出力回路２２に含まれる出力バッファ（図示せず）のインピーダンスが指定される。

次に、リファレンス電位発生回路２６について説明する。

図３は、リファレンス電位発生回路２６の内部構成の一例を示す図である。図３を参照すると、リファレンス電位発生回路２６は、基準電位発生回路４１と、差動増幅回路４２と、調整回路４３と、を含んで構成される。

基準電位発生回路４１は、電源電位ＶＤＤ、ＶＳＳに基づき、温度変動に対して安定な基準電位ＶＢＧＲＥＦを発生する。基準電位発生回路４１により生成された基準電位ＶＢＧＲＥＦは、差動増幅回路４２の非反転入力端子に供給される。

差動増幅回路４２は、基準電位ＶＲＥＦを出力する。差動増幅回路４２の出力する基準電位ＶＲＥＦは調整回路４３にてレベルが調整され、反転入力端子にフィードバックされる。

調整回路４３は、抵抗値が制御可能な抵抗列を含んで構成され、基準電位ＶＲＥＦを所定のゲインにて差動増幅回路４２にフィードバックする。調整回路４３は、調整コードＡ、Ｂに基づき抵抗列の抵抗値を切り替える。

調整コードＡ、Ｂは、半導体装置１０のテスト工程等にて取得されるデータであり、テスト工程の終了後にコード保持回路２８に格納される。より具体的には、テスト工程等にて基準電位ＶＲＥＦを観測し、観測した基準電位ＶＲＥＦからコード保持回路２８に格納すべき調整コードＡ、Ｂを算出する。あるいは、半導体装置１０の外部から調整回路４３にコード入力が可能となるように構成しておき、基準電位ＶＲＥＦが所定の値（設計値）となる調整コードＡ、Ｂをコード保持回路２８に格納してもよい。

図４は、基準電位発生回路４１の回路構成の一例を示す図である。基準電位発生回路４１は、Ｐチャネル型ＭＯＳトランジスタ５１−１〜５１−３と、Ｎチャネル型ＭＯＳトランジスタ５２−１及び５２−２と、ダイオードＤ０１〜Ｄ０３と、抵抗Ｒ０１及びＲ０２と、から構成されている。図４に示すダイオードＤ０２は、Ｋ個（Ｋは２以上の整数、以下同じ）のダイオードが並列して接続されている。なお、ダイオードＤ０１及びＤ０３は、１つのダイオードである。

基準電位発生回路４１は、バンドキャップ参照電圧発生回路として動作する。基準電位発生回路４１は、以下の式（１）で表される温度補償した基準電位ＶＢＧＲＥＦを出力する。

なお、Ｖ_D03は、ダイオードＤ０３の両端の電圧（負温度係数）であり、Ｖ_ｄｉｆｆはダイオードＤ０１とＤ０２の両端に印加する電圧の差（即ち、正温度係数）である。例えば、電源電位ＶＤＤを１．８Ｖとすれば、基準電位ＶＢＧＲＥＦは０．８Ｖとなる。

図１は、調整回路４３の回路構成の一例を示す図である。調整回路４３は、第１抵抗回路６１と、第２抵抗回路６２と、第３抵抗回路６３と、選択回路６４と、インバータ回路６５と、を含んで構成される。

第１抵抗回路６１、第２抵抗回路６２及び第３抵抗回路６３は、差動増幅回路４２の出力端子と接地電位ＶＳＳの間に直列に接続されている。詳細は後述するが、第１抵抗回路６１には複数の抵抗が直列に接続されており、それぞれの抵抗値を有効にするか無効にするか（抵抗をバイパスするか否か）が、調整コードＡ（ＣＯＤＥＡ）により制御可能に構成されている。

第３抵抗回路６３の基本的な構成は、第１抵抗回路６１の構成と同様である。なお、第３抵抗回路６３には調整コードＡの論理レベルがインバータ回路６５により反転された信号が供給される。換言するならば、第１抵抗回路６１と第３抵抗回路６３に供給される調整コードは互いに相補の関係にある。

第２抵抗回路６２には、直列に接続された７つの抵抗６６−１〜６６−７が含まれる。隣接する各抵抗６６を接続する中間ノードのそれぞれは、選択回路６４と接続されている。また、抵抗６６−１や抵抗６６−７といった抵抗列の両端に関しては、第３抵抗回路６３や第１抵抗回路６１との接続ノードが、選択回路６４と接続されている。

なお、以降の説明において、第３抵抗回路６３と抵抗６６−１の接続ノードをＡ０と表記する。第２抵抗回路６２の内部の中間ノードをＡ１〜Ａ６と表記する。第１抵抗回路６１と抵抗６６−７の接続ノードをＡ７と表記する。選択回路６４と差動増幅回路４２の接続ノードをＡ８と表記する。さらに、第１抵抗回路６１から得られる抵抗値をＲ１、第３抵抗回路６３から得られる抵抗値をＲ２、第２抵抗回路６２に含まれる各抵抗６６の抵抗値をＲと表記する。

選択回路６４は、ノードＡ０〜Ａ０７のうちいずれのノードを差動増幅回路４２に接続するかを選択するための回路である。選択回路６４には８個のトランスファーゲート６７−１〜６７−８が含まれる。各トランスファーゲート６７は、図５に示すようにＰチャネル型ＭＯＳトランジスタ、Ｎチャネル型ＭＯＳトランジスタを含んで構成され、制御信号としての調整コードＢによりオン／オフが制御される。

図６は、第１抵抗回路６１と第３抵抗回路６３の回路構成の一例を示す図である。図６（ａ）を参照すると、第１抵抗回路６１には直列に接続された抵抗７１−１〜７１−６が含まれている。また、抵抗７１−２〜７２−６の各抵抗には、当該抵抗の両端を短絡するためのショートトランジスタが並列に接続されている。各ショートトランジスタは、Ｐチャネル型ＭＯＳトランジスタ、Ｎチャネル型ＭＯＳトランジスタからなり、調整コードＡによりオン／オフが制御される。なお、各ショートトランジスタは、対応する抵抗をバイパスするためのスイッチと捉えることもできる。

図６（ｂ）を参照すると、第３抵抗回路６３には直列に接続された抵抗７２−１〜７２−６が含まれている。第３抵抗回路６３に含まれる抵抗７２−１〜７２−６にも対応するショートトランジスタが並列に接続されている。但し、上述のように、第３抵抗回路６３に供給される調整コードＡの論理レベルはインバータ回路６５により反転されている。そのため、図６（ｂ）では、各ショートトランジスタに供給される調整コードＡには、調整コードＡの相補の信号を示す「／」」を付している。

なお、抵抗７１−１及び７２−１の抵抗値をＲ０、抵抗７１−２及び７２−２の抵抗値をｒと表記し、以降の説明を行う。また、抵抗７１−２〜７１−６の抵抗値は、べき乗倍の関係にある。具体的には、抵抗７１−２の抵抗値をｒとすれば、抵抗７１−３の抵抗値はｒ×２^１＝２×ｒであり、抵抗７１−４の抵抗値はｒ×２^２＝４×ｒとなる。抵抗７２−２〜７２−６の関係も同様であり、直列接続された抵抗の間で順次２のべき乗の抵抗値となるように設定される。

このように、第１抵抗回路６１には、２の０乗倍から２のｎ乗倍（第１の実施形態ではｎ＝４）の抵抗値を直列に接続し、それぞれの抵抗についてショートトランジスタを設けている。第３抵抗回路６３に含まれる抵抗７２−２〜７２〜６に関しても同様である。

次に、図１及び図６を参照しつつ、調整回路４３の動作について説明する。

図１を参照すると、選択回路６４は調整コードＢが入力可能に構成されている。選択回路６４は調整コードＢに基づいて、８個のトランスファーゲート６７のうち、いずれのトランスファーゲート６７をオンするか決定する。選択回路６４によるノードＡ０〜Ａ７の選択動作に対応付けられて調整コードＢ０〜Ｂ７は定義されており、特定の調整コードＢがＨレベルとなれば対応するトランスファーゲート６７がオンするように選択回路６４は構成されている。

例えば、調整コードＢ０がＨレベルの場合にトランスファーゲート６７−１がオンする。他の調整コードＢとトランスファーゲート６７の関係も同様であり、例えば、調整コードＢ７がＨレベルの場合にトランスファーゲート６７−８がオンする。なお、ノードＡ０〜Ａ７から複数のノードを選択して差動増幅回路５２に接続することはないので、調整コードＢも調整コードＢ０〜Ｂ７のうちひとつがＨレベルとなる。

図６（ａ）、（ｂ）を参照すると、第１抵抗回路６１には調整コードＡが供給され、第３抵抗回路６３には相補の調整コードＡが供給される。

第１抵抗回路６１は、調整コードＡにより抵抗値Ｒ１（第１抵抗回路６１全体の抵抗値）が３２段階に調整可能となっている。具体的には、抵抗７１−２〜７１−６に対応する各ショートトランジスタそれぞれが、調整コードＡ０〜Ａ４によりオン／オフが制御される。例えば、抵抗７１−２に対応するショートトランジスタは、調整コードＡ０がＨレベルとなることに応じてオンとなる。

抵抗値Ｒ１の最大値Ｒ１maxは、調整コードＡ０〜Ａ４が全てＬレベルの場合に得られる。調整コードＡ０〜Ａ４が全てＬレベル（ＣＯＤＥＡ＝０００００）であれば、抵抗７１−２〜７２−６の両端はいずれも短絡されることはないので、抵抗値Ｒ１maxはＲ０＋３１ｒとなる。

調整コードＡがインクリメントされ、調整コードＡ０がＨレベル（ＣＯＤＥＡ＝００００１）の場合には、抵抗７１−２に対応するショートトランジスタがオンし、抵抗７１−２の抵抗値ｒは実質的に無効となる。そのため、抵抗値Ｒ１はＲ０＋３０ｒに減少する。

このように、抵抗値Ｒ１は、調整コードＡの値がインクリメントして行くことに従い、ステップ幅ｒで減少し、３２段階で調整される。

なお、抵抗値Ｒ１の最小値Ｒ１minは、調整コードＡ０〜Ａ４が全てＨレベルの場合（ＣＯＤＥＡ＝１１１１１）に得られる。調整コードＡ０〜Ａ４が全てＨレベルであれば、抵抗７１−２〜７２−６の両端は短絡されるためである。この場合、抵抗値Ｒ１minはＲ０となる。

第３抵抗回路６３は、調整コードＡの相補の信号（／ＣＯＤＥＡ）により抵抗値Ｒ２（第３抵抗回路６３全体の抵抗値）が３２段階に調整可能となっている。具体的には、抵抗７２−２〜７２−６に対応する各ショートトランジスタそれぞれが、相補の調整コードＡ０〜Ａ４によりオン／オフが制御される。

抵抗値Ｒ２の最小値Ｒ２minは、調整コードＡ０〜Ａ４が全てＬレベルの場合（ＣＯＤＥＡ＝０００００；／ＣＯＤＥＡ＝１１１１１）に得られる。調整コード／Ａ０〜／Ａ４が全てＨレベルであるので、抵抗７２−２〜７２−６の両端は短絡され、抵抗値Ｒ２minはＲ０となる。

調整コードＡ０〜Ａ４がインクリメントされ、調整コードＡ０がＨレベル（ＣＯＤＥＡ＝００００１；／ＣＯＤＥＡ＝１１１１０）の場合には、抵抗７２−３〜７２−６に対応するショートトランジスタがオンし、抵抗７１−２に対応するショートトランジスタはオフである。従って、抵抗７２−３〜７２−６の抵抗値は実質的に無効であり、抵抗値Ｒ２はＲ０＋ｒとなる。

このように、抵抗値Ｒ２は、調整コードＡの値がインクリメントして行くことに従い、ステップ幅ｒで増加し、３２段階で調整される。

なお、抵抗値Ｒ２の最大値Ｒ２maxは、調整コードＡ０〜Ａ４が全てＨレベルの場合（ＣＯＤＥＡ＝１１１１１；／ＣＯＤＥＡ＝０００００）に得られる。この場合、抵抗７２−２〜７２−６の各抵抗値に対応するショートトランジスタはオフだからである。

このように、第１抵抗回路６１と第３抵抗回路６３は、互いに相補の信号により内部のショートトランジスタのオン／オフが制御されるため、一方の抵抗値が増加すると他方の抵抗値が減少する関係にある。また、抵抗値Ｒ１と抵抗値Ｒ２の合計は調整コードＡの値に依らず一定となる。具体的には、抵抗値Ｒ１と抵抗値Ｒ２の合計は、２Ｒ０＋３１ｒとなる。

上述のように、抵抗値Ｒ１と抵抗値Ｒ２の合計は２Ｒ０＋３１ｒで一定である。一方、第２抵抗回路６２の抵抗値は７Ｒである。従って、基準電位ＶＲＥＦと接地電位ＶＳＳ間に接続された抵抗の抵抗値は、調整コードＡ、Ｂに依らず一定の７Ｒ＋２Ｒ０＋３１ｒとなる。

一方、調整コードＡをインクリメントしていくと、抵抗値Ｒ２はＲ０≦Ｒ２≦Ｒ０＋３１ｒの範囲で変化する。また、調整コードＢは、ノードＡ０〜Ａ７の各ノードうちいずれのノードを差動増幅回路４２に接続するかを決定するコードであるから、ノードＡ０から調整コードＢにより選択されるノードまでの抵抗値は、０（ノードＡ０選択時）〜７Ｒ（ノードＡ７選択時）の８段階となる。

従って、ノードＡ８の電位Ｖ_Ａ８は、以下の式（２）にて表すことができる。

ただし、ｍは選択されるノード番号に一致する整数とする。

差動増幅回路４２は、非反転入力端子と反転入力端子の電位を等しくするように増幅動作を行うため、基準電位ＶＲＥＦは式（３）のとおりとなる。

ここで、式（２）及び式（３）は、抵抗値Ｒを比較的大きな値とし、抵抗値ｒを比較的小さな値とすることで、ノードＡ８の電位Ｖ_Ａ８及び基準電位ＶＲＥＦは、調整コードＡにより粗く調整され、調整コードＢにより細かく調整されることを示している。

例えば、抵抗値Ｒ＝１００ｋΩ、抵抗値Ｒ０＝２００ｋΩ、抵抗値ｒを３．１２５ｋΩとする。なお、抵抗値ｒは、１００ｋΩを３２段階で微調整するという観点から求められる（１００ｋΩ÷３２＝３．１２５ｋΩ）。従って、抵抗値Ｒと抵抗値ｒは比例の関係を持つことになり、抵抗値Ｒ＝２００ｋΩであれば、抵抗値ｒ＝６．２５ｋΩとなる。

この場合、例えば、調整コードＢ（選択回路６４）により式（２）の分子は、抵抗値Ｒ２（ｍ＝０）から抵抗値（Ｒ２＋７００ｋΩ；ｍ＝８）の範囲で、１００ｋごとの８段階に調整可能である。

一方、抵抗値Ｒ２は、調整コードＡにより、２００ｋΩ（Ｒ０）から２９６．８７５ｋΩ（Ｒ０＋３１ｒ）の範囲で、３．１２５ｋΩごとの３２段階で調整可能である。従って、調整コードＢによりノードＡ８の電位Ｖ_Ａ８及び基準電位ＶＲＥＦは粗く調整され、調整コードＡにより細かく調整される。

ノードＡ０〜Ａ７の電位は、調整回路４３に電流が流れることにより比較的高電位となる。しかし、選択回路６４をなす各トランスファーゲート６７は、ショートトランジスタのように抵抗の両端を短絡するものではないので、必要な電流量は過渡的な充電電流に限られる。従って、ノードＡ０〜Ａ７の電位が比較的高電位であることに起因し、各トランスファーゲート６７が十分にオンしていなくとも、ノードＡ８の電位を変化させる要因とはならない。

また、選択回路６４のスイッチをトランスファーゲート６７にて構成しているので、例えば、ソース電位が比較的高いと想定されるノードＡ４に対応するトランスファーゲート６７−５において閾値電圧Ｖｔがばらついたとしても、Ｐチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジスタのいずれかがオンするので、閾値電圧Ｖｔのばらつきを吸収できる。

さらに、第１抵抗回路６１は基準電位ＶＲＥＦに近接し、第３抵抗回路６３は接地電位ＶＳＳに近接するため、これらの領域に含まれるショートトランジスタのソース電位は比較的低電位である。従って、ショートトランジスタのソース電位が上昇することで必要なゲート・ソース間電圧が確保できず、ショートトランジスタのコンダクタンスが不足する状況が回避できる。即ち、第１抵抗回路６１や第３抵抗回路６３では、閾値電圧Ｖｔｈのばらつきによらず、ショートトランジスタが十分な低抵抗状態にて各抵抗の両端を短絡できる。その結果、調整コードＡ、Ｂの指示に忠実な調整回路４３による基準電位ＶＲＥＦのフィードバックが行われ、差動増幅回路４２が出力する基準電位ＶＲＥＦが安定する。

また、第１抵抗回路６１と第３抵抗回路６３の抵抗値の合計は、調整コードＡに依らず一定であるので、フィードバックゲインのステップ量が一定となる。そのため、総ステップ数の大幅な増加を必要とせず、基準電位ＶＲＥＦの調整が精度良く行える。

［第２の実施形態］
続いて、第２の実施形態について図面を参照して詳細に説明する。

第１の実施形態では、第１抵抗回路６１と第３抵抗回路６３に調整コードＡを供給し、ノードＡ８の電位を微調整している。第２の実施形態では、一方の抵抗回路を用いてノードＡ８の電位を微調整する。

図７は、本実施形態に係る調整回路４３ａの内部構成の一例を示す図である。図８は、本実施形態に係る調整回路４３ｂの内部構成の一例を示す図である。図７及び図８において図１と同一構成要素には、同一の符号を付し、その説明を省略する。

図７の構成は、第１の実施形態に係る調整回路４３から第１抵抗回路６１を削除した構成である。また、図８の構成は、調整回路４３から第３抵抗回路６３を削除した構成である。そのため、調整回路４３ａ及び４３ｂは、一方の抵抗値を増加させると他方の抵抗値が減少するという動作を除き、調整回路４３の動作と一致する。

一方の抵抗値を増加させると他方の抵抗値が減少するという動作を行わないため、調整回路４３ａ及び４３ｂでは、回路内の抵抗値が固定されずフィードバックゲインのステップ量が一定しない。しかし、第１抵抗回路６１や第３抵抗回路６３をソース電位が上昇しない領域に配置しているので、第１の実施形態と同様にショートトランジスタのソース電位が上昇することで必要なゲート・ソース間電圧が確保できず、ショートトランジスタのコンダクタンスが不足する状況が回避できる。

なお、第１及び第２の実施形態にて説明した回路構成等は例示であって、種々の変形が考えられる。

例えば、調整コードＡは５ビット、調整コードＢは８ビットであるとして説明したが、調整コードのビット数は調整回路４３の構成に応じて適宜変更するのは当然である。

また、選択回路６４におけるノード選択手段として、トランスファーゲート６７を示したが、ノード選択手段の全部又は一部をＰチャネル型ＭＯＳトランジスタ、Ｎチャネル型ＭＯＳトランジスタで構成することも可能である。例えば、接地電位ＶＳＳに近い領域にはＮチャネル型ＭＯＳトランジスタを使用し、基準電位ＶＲＥＦに近い領域にはＰチャネル型ＭＯＳトランジスタを使用し、中間の領域（接地電位ＶＳＳからも基準電位ＶＲＥＦからも遠い領域）にはトランスファーゲートを使用するという構成も可能である。

また、第１抵抗回路６１や第３抵抗回路６３の回路構成自体を、調整回路４３の構成とすることも可能である。つまり、第１抵抗回路６１等にも、大きなゲイン変化に対応する粗調整の機構と、小さなゲイン変化に対応する微調整の機構と、を組み込むことができる。

なお、引用した上記の特許文献の開示は、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の全開示の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。

１０ 半導体装置
１１ メモリセルアレイ
１２ ロウデコーダ
１３ カラムデコーダ
１４ アドレス入力回路
１５ アドレス制御回路
１６ コマンド入力回路
１７ コマンドデコード回路
１８ 内部クロック発生回路
１９ センスアンプ（ＳＡＭＰ）
２０、６７−１〜６７−８ トランスファーゲート（ＴＧ）
２１ リードライトアンプ（ＲＷＡＭＰ）
２２ 入出力回路
２３ ＺＱキャリブレーション回路
２４ クロック入力回路
２５ タイミングジェネレータ
２６ リファレンス電位発生回路
２７ 内部電源発生回路
２８ コード保持回路
３１ アドレス端子
３２ コマンド端子
３３ クロック端子
３４ データ端子
３５、３６ 電源端子
３７ キャリブレーション端子
４１ 基準電位発生回路
４２ 差動増幅回路
４３、４３ａ、４３ｂ 調整回路
５１−１〜５１−３、Ｐ０１〜Ｐ０５、Ｐ１１〜Ｐ１５ Ｐチャネル型ＭＯＳトランジスタ
５２−１〜５２−２、Ｎ０１〜Ｎ０５、Ｎ１１〜Ｎ１５ Ｎチャネル型ＭＯＳトランジスタ
６１ 第１抵抗回路
６２ 第２抵抗回路
６３ 第３抵抗回路
６４ 選択回路
６５、ＩＮＶ０１〜ＩＮＶ０５、ＩＮＶ１１〜ＩＮＶ１５ インバータ回路
６６−１〜６６−７、７１−１〜７１−６、７２−１〜７２−６、Ｒ１、Ｒ２ 抵抗
Ｄ０１〜Ｄ０３ ダイオード
ＲＺＱ 外部抵抗

Claims (12)

1. リファレンス電位を受ける第１の入力端子、第２の入力端子及び出力端子を備えるアンプ回路と、
   互いに直列に接続される複数の第１抵抗素子、前記複数の第１抵抗素子を其々バイパスする複数の経路及び前記複数の経路上に其々設けられる複数の第１スイッチを備え、前記アンプ回路の出力端子及び電源端子間に接続される第１の抵抗回路と、
   互いに直列に接続される複数の第２抵抗素子及び互いに隣接する１組の前記第２抵抗素子の間に其々設けられる複数の中間ノードを備え、前記アンプ回路の出力端子及び前記電源端子間に前記第１の抵抗回路と直列に接続される第２の抵抗回路と、
   前記複数の中間ノードの内のいずれか１つと前記アンプ回路の前記第２の入力端子を接続する選択回路と、
   を備える、内部電圧発生回路。
2. 互いに直列に接続される複数の第３抵抗素子、前記複数の第３抵抗素子を其々バイパスする複数の経路及び前記複数の経路上に其々設けられる複数の第２スイッチを備え、前記アンプ回路の前記出力端子及び前記電源端子間に接続される第３の抵抗回路をさらに備える、請求項１の内部電圧発生回路。
3. 前記第２の抵抗回路は、前記第１の抵抗回路と前記第３の抵抗回路の間に接続され、第１乃至第３の抵抗回路は直列に接続されている、請求項２の内部電圧発生回路。
4. 前記第１の抵抗回路の前記複数の第１スイッチの其々は、第１の調整コードに基づきオン／オフが制御され、
   前記第３の抵抗回路の前記複数の第２スイッチの其々は、第１の調整コードが反転された調整コードに基づきオン／オフが制御される、請求項２又は３の内部電圧発生回路。
5. 前記第１の抵抗回路から得られる抵抗値と前記第３の抵抗回路から得られる抵抗値の合計は、前記第１の調整コードによらず一定である、請求項４の内部電圧発生回路。
6. 前記選択回路は、第２の調整コードに基づき、前記複数の中間ノードの内のいずれか１つと前記アンプ回路の前記第２の入力端子を接続する、請求項４又は５の内部電圧発生回路。
7. 前記複数の第２の抵抗素子の抵抗値は互いに等しく、
   前記複数の第１の抵抗素子の抵抗値は其々異なり、直列接続された抵抗素子の間で順次２のべき乗の抵抗値となるように設定され、
   前記複数の第３の抵抗素子の抵抗値は其々異なり、直列接続された抵抗素子の間で順次２のべき乗の抵抗値となるように設定されている、請求項２乃至６のいずれか一項に記載の内部電圧発生回路。
8. 前記第２の抵抗素子の抵抗値は、前記第１及び第３の抵抗素子の抵抗値よりも大きな値に設定され、
   前記第２の調整コードの値の変化に応じた前記アンプ回路の前記第２の入力端子での電位の変化量は、前記第１の調整コードの値の変化に応じた前記第２の入力端子での電位の変化量よりも大きい、請求項７の内部電圧発生回路。
9. 前記複数の第１のスイッチは、第１導電型トランジスタと第２導電型トランジスタとからなる、請求項１乃至８のいずれか一項に記載の内部電圧発生回路。
10. 前記第２の抵抗回路の一端は前記アンプ回路の前記出力端子に接続され、他の一端は前記第１の抵抗回路の一端と接続され、前記第１の抵抗回路の他の一端は前記電源端子に接続される、請求項１の内部電圧発生回路。
11. 前記第１の抵抗回路の一端は前記アンプ回路の前記出力端子に接続され、他の一端は前記第２の抵抗回路の一端と接続され、前記第２の抵抗回路の他の一端は前記電源端子に接続される、請求項１の内部電圧発生回路。
12. 請求項１乃至１１のいずれか一項に記載の内部電圧発生回路と、
    前記アンプ回路の出力電圧に基づき、自装置の内部にて使用される電源を発生する内部電源発生回路と、
    を備える半導体装置。

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