JP4861047B2 - 電圧発生回路及びこれを備える半導体記憶装置 - Google Patents
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基準電圧発生回路と、
差動増幅器と、
出力ノードと、
PチャンネルMOSトランジスタと、
第1の抵抗列と、
第2の抵抗列と、
第3の抵抗列と、
前記第1の抵抗列、前記第2の抵抗列及び前記第3の抵抗列の抵抗値を選択制御するスイッチングトランジスタと、
を備え、
前記差動増幅器の出力端子には、前記PチャンネルMOSトランジスタのゲートが接続され、
前記PチャンネルMOSトランジスタのソースには電源が接続され、
前記差動増幅器の一方の入力端子には、前記基準電圧発生回路により生成された基準電圧が入力され、
前記第1の抵抗列は、前記PチャンネルMOSトランジスタのドレインと前記出力ノードとの間に配置され、
前記第2の抵抗列は、前記出力ノードと前記差動増幅器の他方の入力端子との間に配置され、
前記第3の抵抗列は、前記差動増幅器の他方の入力端子とグランドとの間に配置され、
前記第1の抵抗列及び前記第2の抵抗列の抵抗値を可変となるように制御され、または、前記第3の抵抗列の抵抗値を可変となるように制御されることにより、前記出力ノードに出力される電圧が調整され、
前記第1の抵抗列の抵抗値と前記第2の抵抗列との抵抗値が異なる値で選択制御された場合であっても、前記第1の抵抗列の抵抗値と前記第2の抵抗列の抵抗値との和が一定となるように選択制御される
ことを特徴としている。
ここで、Tは、反転入力MON106とグランドとの間接続された抵抗器の数を示し、Rは各抵抗器の抵抗値を示す。以下、特に説明がない場合には、Tは、反転入力MON106とグランドとの間接続された抵抗器の数を示すものとする。
ただし、(t=0、1、2、・・・、T−1)とする。
ただし、(v=0、1、2、・・・、V)とする。
本発明の第1の実施形態に係る電圧発生回路の概略図を図1に示す。本発明の第1の実施形態に係る電圧発生回路は、基準電圧発生回路101と、差動増幅器102と、PチャンネルMOSトランジスタ(MP1)103と、第1の抵抗列Ru111と、第2の抵抗列Rd112と、第3の抵抗列113と、トランスファーゲートvと、制御部107とから構成される。制御部107は、第1の抵抗列から抵抗を選択制御する選択制御回路121と、第2の抵抗列から抵抗を選択制御する選択制御回路122と、第3の抵抗列から抵抗を選択制御する選択制御回路123から構成される。
図2は、本発明の第2の実施形態に係る電圧発生回路の回路図である。図2は、スイッチングトランジスタus<0>〜us<N−1>、ds<0>〜ds<N−1>、及びトランスファーゲートv<0>〜v<V>を制御する信号を階層化してトランスファーゲートの数を減らした例を示している。
ただし、(t=0、1、2、・・・、T−1)とする。
ただし、(s=0、1、2、・・・、N−1)、(v=0、1、2・・・V)とする。
図3は、本発明の第3の実施形態に係る電圧発生回路の回路図である。
図3に示した本発明の第3の実施形態に係る電圧発生回路は、前記第2の実施形態においてNRを省いてトランスファーゲートを1つのみにした場合の電圧発生回路である。MON106とPチャンネルMOSトランジスタ(MP1)103のドレイン105との間の抵抗はMRと一定の値となるように、スイッチングトランジスタds<0>〜ds<M>及びus<0>〜us<M>が選択制御される。
ただし、(t=0、1、2、・・・、T−1)とする。
ただし、(s=0、1、2、・・・、M)とする。
図4は、本発明の第4の実施形態に係る電圧発生回路の回路図である。
第1の抵抗選択回路301及び第2の抵抗選択回路302の抵抗器は、その抵抗値が、順に(20)R、(21)R、(22)R、・・・、(2(n−1))R、(2n)Rとなるように配列されている。
ただし、(t=0、1、2、・・・、T−1)とする。
ただし、(s=0、1、2、・・・、(2(N+1))−1)、(v=0、1、2・・・V)とする。
図5は、本発明の第5の実施形態に係る電圧発生回路の回路図である。
第1の抵抗選択回路301の抵抗器は、それぞれ同じ値Rが直列に配列されている。スイッチングトランジスタus<0>〜us<N−1>は、直列に配列された抵抗器の値が0R、1R、2R、・・・、(N−1)Rとなるように選択制御される。
ただし、(t=0、1、2、・・・、T−1)とする。
ただし、(s=0、1、2、・・・、N−1)、(v=0、1、2、・・・、(2(V+1))−1)とする。
図6は、本発明の第6の実施形態に係る電圧発生回路の回路図である。図6に示す第1の抵抗選択回路301の抵抗器及び第2の抵抗選択回路302の抵抗器の選択制御は、バイナリ信号で行われる。第1の抵抗選択回路301の抵抗値と第2の抵抗選択回路302の抵抗値がいつくかのパターンで変化しても、第1の抵抗選択回路301の抵抗値と第2の抵抗選択回路302の抵抗値との和は一定の値となるように選択制御される。
ただし、(t=0、1、2、・・・、T−1)とする。
ただし、(v=0、1、2、・・・、(2(N+1))−1)とする。
図7は、本発明の第7の実施形態に係る電圧発生回路の回路図である。選択制御信号を3階層化してトランスファーゲートの数を減らした実施形態である。MON106とVLLとの間の抵抗を0R、1R、2R、・・・、(N−1)Rと制御するds<0>〜ds<N−1>信号とVLLからVLMまでを0NR、NR、2NR、・・・、(M−1)NRと制御するdv<0>〜dv<M−1>信号とVLMからVHMまでをL個のMNRごとにVCGRVへのトランスファーゲートを制御するw<0>〜w<L>信号で構成する。
ただし、(t=0、1、2、・・・、T−1)とする。
ただし、(s=0、1、2、・・・、N−1)、(v=0、1、2、・・・、M−1)、(w=0、1、2、・・・、L)とする。
図15は、本発明の第8の実施形態に係る半導体記憶装置のブロック図である。本発明の第8の実施形態に係る半導体記憶装置は、本発明の第1の実施形態〜第7の実施形態に係る電圧発生回路を、具体的に不揮発性半導体記憶装置に適用した実施の形態である。図15は、不揮発性半導体記憶装置の構成を示している。セルアレイ1500は、不揮発性メモリセルを直列接続したメモリセルをマトリクス状に配列して構成される。
読み出し時のパス電圧Vreadをそれぞれ可変設定する電圧設定回路も設けられる。
102 差動増幅器
103 PチャンネルMOSトランジスタ
104 出力ノード(VCGRV)
105 ドレイン端子電圧(Vout)
106 MON
107 制御部
111 第1の抵抗列(Ru)
112 第2の抵抗列(Rd)
113 第3の抵抗列(Rt)
121、122、123 選択制御回路
131 主制御回路
201 第1の電圧調整回路
202 第2の電圧調整回路
301 第1の抵抗選択回路
302 第2の抵抗選択回路
303 第3の抵抗選択回路
1500 メモリセルアレイ
1501 ビット線制御回路
1502 入出力バッファ
1503 アドレスバッファ
1504 カラムデコーダ
1505 ロウデコーダ
1506a ワード線バイアス回路
1506b 選択ゲートバイアス回路
1507 基板電位制御回路
1508 ソース線制御回路
1509 電圧発生回路
1510 昇圧回路
R、NR 抵抗器
us<0>〜us<N−1> スイッチングトランジスタ
v<0>〜v<V> トランスファーゲート
Claims (6)
- 基準電圧発生回路と、
差動増幅器と、
出力ノードと、
PチャンネルMOSトランジスタと、
第1の抵抗列と、
第2の抵抗列と、
第3の抵抗列と、
前記第1の抵抗列、前記第2の抵抗列及び前記第3の抵抗列の抵抗値を選択制御するスイッチングトランジスタと、
を備え、
前記差動増幅器の出力端子には、前記PチャンネルMOSトランジスタのゲートが接続され、
前記PチャンネルMOSトランジスタのソースには電源が接続され、
前記差動増幅器の一方の入力端子には、前記基準電圧発生回路により生成された基準電圧が入力され、
前記第1の抵抗列は、前記PチャンネルMOSトランジスタのドレインと前記出力ノードとの間に配置され、
前記第2の抵抗列は、前記出力ノードと前記差動増幅器の他方の入力端子との間に配置され、
前記第3の抵抗列は、前記差動増幅器の他方の入力端子とグランドとの間に配置され、
前記第1の抵抗列及び前記第2の抵抗列の抵抗値を可変となるように制御され、前記第3の抵抗列の抵抗値を可変となるように制御されることにより、前記出力ノードに出力される電圧が調整され、
前記第1の抵抗列の抵抗値と前記第2の抵抗列との抵抗値が異なる値となるように選択制御された場合であっても、前記第1の抵抗列の抵抗値と前記第2の抵抗列の抵抗値との和が一定となるように選択制御される
ことを特徴とする電圧発生回路。 - 基準電圧発生回路と、
差動増幅器と、
PチャンネルMOSトランジスタと、
出力ノードと、
第1の電圧調整回路と、
第2の電圧調整回路と
を備え、
前記基準電圧発生回路は、前記差動増幅器の一方の入力端子に基準となる電圧を供給し、
前記差動増幅器の出力端子には、前記PチャンネルMOSトランジスタのゲートが接続され、
前記PチャンネルMOSトランジスタのソースには電源が接続され、
前記差動増幅器の一方の入力端子には、前記基準電圧発生回路により生成された基準電圧が入力され、
前記PチャンネルMOSトランジスタのドレインと前記差動増幅器の他方の入力端子との間には、前記第1の電圧調整回路が接続され、
前記差動増幅器の他方の入力端子とグランドとの間には、前記第2の電圧調整回路が接続され、
前記第1の電圧調整回路は、
前記PチャンネルMOSトランジスタのドレインと前記出力ノードとの間に配置された複数のスイッチングトランジスタと複数の抵抗器とから構成される第1の抵抗選択回路と、
前記差動増幅器の他方の入力端子と前記出力ノードとの間に配置された複数のスイッチングトランジスタと複数の抵抗器とから構成される第2の抵抗選択回路と
前記第1の抵抗選択回路と前記第2の抵抗選択回路との間に配置されて、前記出力ノードに選択的に接続される複数のトランスファーゲートと抵抗器とから構成される第3の抵抗選択回路と、
から構成され、
前記第2の電圧調整回路は、
複数のスイッチングトランジスタと
各抵抗値Rが同一である複数の抵抗器と
から構成され、
前記第1の電圧調整回路は、それを構成する前記1つ以上のトラスファーゲート及び前記複数のスイッチングトランジスタの選択に応じて、複数の抵抗器の組み合わせを変えることにより、前記第2の電圧調整回路は、それを構成する前記複数のスイッチングトランジスタの選択に応じて、複数の抵抗器の組み合わせを変えることにより、前記出力ノードの電圧が調整され、
前記第1の電圧調整回路により前記出力ノード電圧を調整するときは、前記第1の抵抗選択回路の抵抗器の数(N個)と前記第2の抵抗選択回路の抵抗器の数(N個)は同一で、前記第1の抵抗選択回路により選択される抵抗値と前記第2の抵抗選択回路により選択される抵抗値とが異なる場合であっても、それぞれの抵抗値の和が一定であるように制御される
ことを特徴とする電圧発生回路。 - 前記第1の抵抗選択回路と前記第2の抵抗選択回路の各抵抗器の抵抗値は、いずれも前記第2の電圧調整回路を構成する各抵抗器の抵抗値Rと同一であり、前記第3の抵抗選択回路を構成する抵抗器の各抵抗値は、前記第1の抵抗選択回路又は前記第2の抵抗選択回路を構成する抵抗器の数(N個)をその各抵抗値(R)に乗じた値である
ことを特徴とする請求項2に記載の電圧発生回路。 - 前記第1の抵抗選択回路を構成する各抵抗器の抵抗値は、前記PチャンネルMOSトランジスタのドレイン端子に接続される側から、順に前記第2の電圧調整回路を構成する各抵抗器の抵抗値Rに(2U)(U=0、1、2、・・・、N−1、N)を乗じた値に増加するように配置され、
前記第2の抵抗選択回路を構成する各抵抗器の抵抗値は、前記差動増幅器の他方の入力端子に接続される側から、順に前記第2の電圧調整回路を構成する各抵抗器の抵抗値Rに(2L)(L=N、N−1、・・・、2、1、0)を乗じた値に減少するように配置され、
前記第3の抵抗選択回路を構成する各抵抗器の抵抗値は、いずれも前記第2の電圧調整回路を構成する各抵抗器の抵抗値Rに(2(N+1))を乗じた値である
ことを特徴とする請求項2に記載の電圧発生回路。 - 前記第1の抵抗選択回路の抵抗器の数(N個)と記第2の抵抗選択回路の抵抗器の数(N個)は同一で、各抵抗器の抵抗値は、いずれも前記第2の電圧調整回路を構成する各抵抗器の抵抗値Rと同一であり、
前記第3の抵抗選択回路は、複数のスイッチングトランジスタと複数の抵抗器とから構成され、
前記第1の抵抗選択回路と前記出力ノードとの間に接続される抵抗器は、V+1個接続された場合、前記第1の抵抗選択回路に接続される側から順に、((2v)NR)(v=0、1、2、3、・・・、V)となるように配置され、
前記出力ノードと前記第2の抵抗選択回路との間に接続される抵抗器は、V+1個接続された場合、前記出力ノードに接続される側から順に、((2v)NR)(v=0、1、2、3、・・・、V)となるように配置される
ことを特徴とする請求項2に記載の電圧発生回路。 - 請求項1乃至5のいずれか1に記載の電圧発生回路を備えることを特徴とする半導体記憶装置。
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