JP6118415B2 - 半導体記憶装置およびメモリシステム - Google Patents

Description

本実施形態は、半導体記憶装置およびメモリシステムに関する。

不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。

本実施形態は、メモリセルの信頼性を落とさずに、低電圧駆動が可能な半導体記憶装置を提供する。

本実施形態に係る半導体記憶装置は、メモリセルを含むメモリストリングと、
前記メモリストリングの一端と電気的に接続されたビット線と、
前記ビット線と電気的に接続されたセンスアンプと、
を備え、
前記センスアンプは、
前記ビット線の電流径路上の第１ノードに一端が接続され、第２ノードと電気的に他端が接続された第１のトランジスタと、
前記第２ノードとセンスノードとの間に電気的に接続された第２のトランジスタと、
ゲートが前記第１ノードに接続され、前記第２ノードと電圧調整可能な第３ノードとの間に電気的に接続された第３のトランジスタとを有する。

本発明の一実施形態に係る半導体記憶装置１の概略構成を示すブロック図。 セルアレイ２周辺の詳細な構成を示すブロック図。 第１の実施形態に係るセンスアンプ６の動作原理を説明するための簡略化した回路図。 図３のタイミング図。 第２の実施形態に係るセンスアンプ６の回路図。 ロックアウト動作を行う場合の動作タイミング図。 ロックアウト動作を行わない場合の動作タイミング図。 （ａ）と（ｂ）は図６の時刻ｔ１３〜ｔ１４の期間の詳細なタイミング図。 ＡＢＬ方式にてメモリセル２１の読み出しを行う場合の動作タイミング図。 図５のセンスアンプ６を利用してメモリセル２１への書き込みを行う場合の動作タイミング図。 図５のセンスアンプ６を用いて偶数ビット線ＢＬと奇数ビット線ＢＬに分けてメモリセル２１の読み出しを行う場合の動作タイミング図。 第３の実施形態に係るセンスアンプ６の回路図。 外部コントローラ４１と半導体記憶装置１とを備えるメモリシステム４２の概略的なブロック図。 プレフィックス・コマンドで指示する場合の概略的なタイミング図。 外部プレフィックス・コマンドの伝送手順の一例を示す図。 ＳＡＳＲＣノードの電圧を調整する電圧調整部５１の一例を示す回路図。 図１７は基準電圧生成回路６１の一例を示す回路図。

センス方式の一つとして、ＡＢＬ（All Bit Line）方式が知られている。ＡＢＬ方式では、ビット線をプリチャージした後、１カラム内のすべてのビット線に電流を流して、各ビット線電位を一定にする。この状態で、ビット線から流れる電流量に基づいて、メモリセルからの読み出しデータを検出する。

ところが、ＡＢＬ方式のセンスアンプは、動作電圧が高いという問題がある。スマートフォン等の携帯電子機器では、低消費電力についての要求が高く、電源電圧を下げても安定に動作する半導体記憶装置が望まれている。

例えば、ＮＡＮＤ型フラッシュメモリを低電圧駆動する場合、電源電圧の低下に伴って、ＮＡＮＤストリングの一端に印加するＣＥＬＳＲＣ電圧を下げる必要がある。ところが、ＣＥＬＳＲＣ電圧を下げると、データ書き込み時の保持率（Data retention）が悪化して、メモリセルの信頼性が低下してしまうおそれがある。このため、ＣＥＬＳＲＣ電圧を下げるのは容易ではなく、結果として低電圧駆動を困難にしていた。以下に説明する実施形態は、低電圧駆動が可能なことを特徴とする。

図１は本発明の一実施形態に係る半導体記憶装置１の概略構成を示すブロック図である。図１の半導体記憶装置１は、ＮＡＮＤ型フラッシュメモリの例を示している。

図１の半導体記憶装置１は、セルアレイ２と、ロウデコーダ３と、ワード線ドライバ４と、カラムデコーダ５と、センスアンプ（Ｓ／Ａ）６と、データラッチ回路７と、コントローラ８と、高電圧発生器９と、アドレスレジスタ１０と、コマンドデコーダ１１と、Ｉ／Ｏバッファ１２とを備えている。

セルアレイ２は、複数個のメモリセルを直列接続したＮＡＮＤストリング２０を各ビット線に接続している。図２はセルアレイ２周辺の詳細な構成を示すブロック図である。図２に示すように、セルアレイ２は、複数のブロックＢＬＫ０〜ＢＬＫｎ-1に分かれている。各ブロックには、上述したＮＡＮＤストリング２０がカラム方向に複数個配列されている。各ＮＡＮＤストリング２０は、直列接続された複数のメモリセル２１と、これらメモリセル２１の一端側に接続された選択ゲートトランジスタＳ１と、他端側に接続された選択ゲートトランジスタＳ２とを有する。

ＮＡＮＤストリング２０内の各メモリセル２１のゲートは、対応するワード線ＷＬ０〜ＷＬn-1に接続されている。選択ゲートトランジスタＳ１のゲートは選択ゲート線ＳＧＤに接続されている。選択ゲートトランジスタＳ２のゲートは選択ゲート線ＳＧＳに接続されている。各ＮＡＮＤストリング２０は、対応する選択ゲートトランジスタＳ１を介して、共通のセルソース線に接続されている。また各ＮＡＮＤストリング２０は、対応する選択ゲートトランジスタＳ２を介して、対応するビット線ＢＬ０〜ＢＬｎ-1に接続されている。なお、ブロックの数とワード線の数は、それぞれ任意に設定可能である。

ＮＡＮＤストリング２０内の各メモリセル２１のゲートに接続される各ワード線ＷＬ０〜ＷＬn-1は、ロウデコーダ３に接続されている。ロウデコーダ３は、アドレスレジスタ１０から転送されてきたロウアドレスをデコードする。ロウデコーダ３の近傍には、ワード線ドライバ４が配置されている。ワード線ドライバ４は、デコードしたデータに基づいて、各ワード線を駆動するための電圧を生成する。

各ＮＡＮＤストリング２０に接続されるビット線ＢＬ０〜ＢＬｎは、ビット線選択トランジスタＱ０を介してセンスアンプ６に接続されている。本実施形態におけるセンスアンプ６は、後述するように、ＡＢＬ（All Bit Line）方式でもセンス可能であるが、それ以外に新方式（以下、ＤＳＡ：Diode sense ABL）方式でもセンス可能である。いずれの方式を採用しても、センスアンプ６は、ビット線から流れる電流量に応じてメモリセル２１からの読み出しデータを検出する。センスアンプ６で検出された読み出しデータは、例えば二値データとしてデータラッチ回路７に保持される。

図１に示すカラムデコーダ５は、アドレスレジスタ１０からのカラムアドレスをデコードする。またカラムデコーダ５は、このデコードした結果に基づいて、データラッチ回路７に保持されたデータをデータバスに転送するか否かを決定する。

Ｉ／Ｏバッファ１２は、Ｉ／Ｏ端子から入力されたアドレス、データおよびコマンドをバッファリングする。またＩ／Ｏバッファ１２は、アドレスをアドレスレジスタ１０に転送し、コマンドをコマンドレジスタに転送し、データをデータバスに転送する。

コントローラ８は、アドレスとコマンドを識別するとともに、上述したセンスアンプ６等の動作を制御する。

図３は第１の実施形態に係るセンスアンプ６の動作原理を説明するための簡略化した回路図である。図３のセンスアンプ６は、ビット線ＢＬとＳＥＮノード（センスノード）との間の電流径路上にカスコード接続される第１および第２のトランジスタＱ１，Ｑ２と、これら第１および第２のトランジスタＱ１，Ｑ２の間の第２ノードｎ２とＳＡＳＲＣノード（第２の電圧設定ノードまたは第３ノード）との間に接続される第３のトランジスタＱ３とを備えている。

ビット線ＢＬとＣＥＬＳＲＣノード（第１の電圧設定ノード）との間には、図２と同様の構成のＮＡＮＤストリング２０が接続されている。第３のトランジスタＱ３のゲートは、第１のトランジスタＱ１のドレインとともに、第１ノードｎ１に接続されている。この第１ノードｎ１とビット線ＢＬとの間の電流径路には、第４のトランジスタＱ４が接続されている。この第４のトランジスタＱ４は、例えばメモリセル２１の消去時に、ビット線ＢＬと第１ノードｎ１とを電気的に遮断するために設けられる高耐圧のトランジスタである。また、ＶＤＤＳＡノードと第１ノードｎ１との間にはＰＭＯＳトランジスタＱ７が配置されている。

第２のトランジスタＱ２のドレインはＳＥＮノードであり、このＳＥＮノードにはキャパシタＣの一端が接続されている。このＳＥＮノードは、メモリセル２１から読み出したデータの論理に応じてキャパシタＣを充放電するセンスノードである。

第１〜第４のトランジスタＱ１〜Ｑ４とトランジスタＱ７のオンまたはオフの切替制御は、図１のコントローラ８により行われる。第１〜第４のトランジスタＱ１〜Ｑ４はいずれもＮＭＯＳトランジスタである。

図４は図３のタイミング図である。メモリセル２１の読み出しを行う場合は、まず、第１のトランジスタＱ１のゲート電圧φ１をハイにして、第２のトランジスタＱ２のゲート電圧φ２をロウにする（時刻ｔ１）。このとき、第１のトランジスタＱ１のドレインバイアス依存性を抑制するために、第２ノードｎ２の電圧変動を抑えるのが望ましい。そのためには、第１のトランジスタＱ１のゲート電圧φ１を、ＳＡＳＲＣノードの電圧＋第１のトランジスタＱ１の閾値電圧＋オーバードライブ電圧（約０．２Ｖ程度）の電圧に設定すればよい。この時刻ｔ１では、選択ゲート線ＳＧＳ，ＳＧＤはともにハイレベルになる。

その後、ＮＡＮＤストリング２０の一端側のＣＥＬＳＲＣノードをＶＤＤＳＡまで上昇させる（時刻ｔ２）。これにより、ビット線ＢＬ／ＢＬＩの電圧は、ＮＡＮＤストリング２０内の読み出し対象のメモリセル２１のデータが「１」であれば、ほとんど落ち込まず（図４の実線部分）、「０」であれば、大きく落ち込む（図４の破線部分）。

時刻ｔ２でも、第１のトランジスタＱ１のゲート電圧φ１は、ＳＡＳＲＣノードの電圧＋第１のトランジスタＱ１の閾値電圧＋オーバードライブ電圧に設定されている。よって、第１のトランジスタＱ１はオン状態であるが、第２ノードｎ２は、ＳＡＳＲＣノードの電圧＋オーバードライブ電圧の電圧にクランプされ、第１のトランジスタＱ１のドレイン電圧（ノードｎ１の電圧）の電圧と同じか、若干低い電圧になる。また、第１ノードｎ１は、ビット線ＢＬを流れるセル電流に応じた電圧になる。第２ノードｎ２はＳＡＳＲＣノードの電圧よりも高く、また第１ノードｎ１の電圧が第３のトランジスタＱ３のゲートに印加されるため、第３のトランジスタＱ３はダイオードとして動作する。よって、ＣＥＬＳＲＣノードから、ＮＡＮＤストリング２０とビット線ＢＬを通って流れる電流は、第４のトランジスタＱ４、第１のトランジスタＱ１および第３のトランジスタＱ３を順に通ってＳＡＳＲＣノード（第２の電圧設定ノード）に流れ込む。

時刻ｔ２からしばらく経つと、ビット線ＢＬの電位と、第１および第３のトランジスタＱ１，Ｑ３の間の第２ノードｎ２の電位とが安定する。この状態で、第１のトランジスタＱ１と第４のトランジスタＱ４をオフし、かつ第２のトランジスタＱ２のゲートには、時刻ｔ１のゲート電圧φ１と同じゲート電圧φ２が印加される（時刻ｔ３）。より具体的には、ゲート電圧φ２は、ＳＡＳＲＣノードの電圧＋第２のトランジスタＱ２の閾値電圧＋オーバードライブ電圧である。これにより、第２ノードｎ２は、時刻ｔ１のときと同じ電圧レベルに維持される。第１のトランジスタＱ１と第４のトランジスタＱ４がともにオフすることで、第１ノードｎ１はハイインピーダンス状態になり、第１ノードｎ１は、時刻ｔ３以前の電位に保持される。

時刻ｔ３における第２のトランジスタＱ２のゲート電圧φ２を時刻ｔ１における第１のトランジスタＱ１のゲート電圧φ１と同じにすることで、ノードｎ２の電圧レベルも維持され、第２ノードｎ２第３のトランジスタＱ３は、時刻ｔ３以降もダイオードとして動作し、ＳＥＮノードからの電流は第２のトランジスタＱ２と第３のトランジスタＱ３を通ってＳＡＳＲＣノードに流れる。時刻ｔ３の時点で、ＮＡＮＤストリング２０内の読み出し対象セルのデータ論理によって、ビット線ＢＬの電位が異なるため、この電位によって、時刻ｔ３以降にＳＥＮノードからＳＡＳＲＣノードに流れる電流も異なり、流れた電流に応じてＳＥＮノードの電位が決まることになる。このＳＥＮノードの電位をセンスすることで、データ「０」と「１」が判別される。

このように、時刻ｔ３で第１のトランジスタＱ１と第２のトランジスタＱ２のオン・オフを切り替える前後で、第１ノードｎ１と第２ノードｎ２の電位がそれぞれ変化しないように、第１および第２のトランジスタＱ１，Ｑ２のゲート電圧φ１，φ２が制御される。これにより、第１および第２のトランジスタＱ１，Ｑ２のオン・オフが切り替わっても、第３のトランジスタＱ３のドレイン−ソース間を流れる電流はほぼ同じになる。

上述した説明では、第１のトランジスタＱ１をオフして、第２のトランジスタＱ２をオンする際に、第４のトランジスタＱ４をオフして、第１ノードｎ１をハイインピーダンス状態に設定したが、第４のトランジスタＱ４をオフする代わりに、ＮＡＮＤストリング内の選択ゲートトランジスタＳ１，Ｓ２の少なくとも一方をオフしてもよい。

このように、第１の実施形態では、メモリセル２１の読み出し時に、第１のトランジスタＱ１をオンさせて、ビット線ＢＬからの電流をダイオード接続された第３のトランジスタＱ３に流して、ビット線ＢＬおよび第２ノードｎ２の電位を安定化させた後に、第２のトランジスタＱ２をオンさせてＳＥＮノードからの電流をダイオード接続された第３のトランジスタＱ３に流して、ＳＥＮノードを放電させる。すなわち、本実施形態では、第１および第２のトランジスタＱ１，Ｑ２のいずれがオンでも、第３のトランジスタＱ３をダイオードとして動作させるため、ＳＥＮノードからの放電電流がセル側に流れなくなる。よって、ＮＡＮＤストリング２０の一端側のＣＥＬＳＲＣノードの電圧に依存せずに、メモリセル２１の読み出しを行うことができ、メモリセル２１の信頼性を低下させる要因となるＣＥＬＳＲＣノードの電圧を低下させずに、ＳＥＮノードの電圧を下げて読み出しを行うことができ、メモリセル２１の信頼性を落とさずに低電圧駆動が行える。

また、ＣＥＬＳＲＣノードの電位に影響することなく、ＳＡＳＲＣノードの電位を調整でき、後述するように、ＳＡＳＲＣノードの電位を調整することで、メモリセル２１の温度特性や、セル電流径路の抵抗の変動や、ダイオード接続された第３のトランジスタＱ３の閾値のばらつき等を調整できる。

（第２の実施形態）
以下に説明する第２の実施形態は、第１の実施形態のセンスアンプ６をより具体化したものである。

図５は第２の実施形態に係るセンスアンプ６の回路図である。図５では、図３と機能的に同じトランジスタには同じ符号を付している。図５のセンスアンプ６は、図３に示した第１〜第４のトランジスタＱ１〜Ｑ４に加えて、第５〜第１５トランジスタＱ５〜Ｑ１５と、ラッチ部３１とを有する。

第５のトランジスタＱ５は、第３のトランジスタＱ３のゲート−ソース間に接続される。第５のトランジスタＱ５は、メモリセル２１へのデータ書き込み時に、ビット線ＢＬから流れる電流を、第１および第２のトランジスタＱ１，Ｑ２を介さずに第３ノードｎ３に流すために設けられている。第５のトランジスタＱ５は、ＧＲＳ信号によりオンとオフが切り替えられる。

第６のトランジスタＱ６は、第３のトランジスタＱ３のソースとＳＡＳＲＣノードの間に配置されており、ＩＮＶ信号によりオンとオフが切り替えられる。

第７のトランジスタＱ７と第８のトランジスタＱ８は、電源電圧ノードＶDDと第２ノードｎ２との間にカスコード接続されている。第７のトランジスタＱ７は、ＩＮＶ信号によりオンとオフが切り替えられ、第８のトランジスタＱ８はＢＬＸ信号によりオンとオフが切り替えられる。

第９のトランジスタＱ９は、ＬＢＵＳノードとＳＥＮノードの間に配置されており、ＢＬＱ信号によりオンとオフが切り替えられる。第１０のトランジスタＱ１０と第１１のトランジスタＱ１１は、ＬＢＵＳノードとＣＬＫノードとの間にカスコード接続されている。第１０のトランジスタＱ１０は、ＳＴＢ信号によりオンとオフが切り替えられる。

第１２のトランジスタＱ１２は、ＬＢＵＳノードとラッチ部３１の入力ノードとの間に配置されており、ＳＴＩ信号によりオンとオフが切り替えられる。第１３のトランジスタＱ１３は、ＬＢＵＳノードとラッチ部３１の出力ノードとの間に配置されており、ＳＴＬ信号によりオンとオフが切り替えられる。

第１４のトランジスタＱ１４と第１５のトランジスタＱ１５は、電源電圧ノードＶDDと接地ノードとの間にカスコード接続されている。第１４のトランジスタＱ１４と第１５のトランジスタＱ１５は、後述するように、ロックアウト時にラッチ部３１のラッチデータの論理を強制的に反転させるロックアウト制御部として動作する。第１４のトランジスタＱ１４はＬＰＣｎ信号によりオンとオフが切り替えられ、第１５のトランジスタＱ１５はＬＤＣ信号によりオンとオフが切り替えられる。

第７のトランジスタＱ７と第１４のトランジスタＱ１４はＰＭＯＳトランジスタであり、その他のトランジスタはＮＭＯＳトランジスタである。

第６および第７のトランジスタＱ６，Ｑ７のゲートに入力されるＩＮＶ信号は、ラッチ部３１のラッチデータＩＮＶと同じ論理の信号である。

図５では、第１のトランジスタＱ１のゲートにＢＬＣ信号を、第２のトランジスタＱ２のゲートにＸＸＬ信号を、第３のトランジスタＱ３のゲートにＢＬＩ信号を、第４のトランジスタＱ４のゲートにＢＬＳ信号を、第５のトランジスタＱ５のゲートにＧＲＳ信号を、それぞれ供給する例を示している。ＢＬＣ信号は図１のφ１信号に対応し、ＸＸＬ信号はφ２信号に対応する。

図６および図７は図５のセンスアンプ６の動作タイミングを示すタイミング図である。図６はメモリセル２１から有効なデータを読み出した後は読み出し電流を流さないようにするロックアウト動作を行う場合の動作タイミングを示し、図７はロックアウト動作を行わない場合の動作タイミングを示している。このように、図５のセンスアンプ６は、ロックアウト動作を行うか否かを任意に設定変更可能である。

図６および図７のタイミング図は、多値書き込みされたメモリセル２１の読み出しを行う動作タイミングを示している。例えば４値のデータが書き込まれたメモリセル２１を読み出す場合は、Upper ReadとLower Readに分けて行うが、図６および図７はUpper Readの動作タイミングを示している。

図６および図７のタイミング図において、IDSA (C level)、IDSA (A/B level)、IDSA (E level)はそれぞれ、メモリセル２１のＣレベル、Ａ／Ｂレベル、Ｅレベルを読み出す際に、ダイオード接続された第３のトランジスタＱ３のドレイン−ソース間を流れる電流波形を示している。図６および図７のそれ以外の信号波形は電圧波形である。

図６の時刻ｔ１１でＩＮＶ信号はロウからハイに変化する。このとき、ＣＥＬＳＲＣノード、ＢＬＳ信号、ＢＬＳ信号およびＢＬＸ信号はそれぞれ高電圧になっている。これにより、ＣＥＬＳＲＣノードからＮＡＮＤストリング２０、第４のトランジスタＱ４、第１のトランジスタＱ１、第３のトランジスタＱ３、第６のトランジスタＱ６を順に通って、ＳＡＳＲＣノードに電流が流れ込み、やがて、ビット線ＢＬおよび第２ノードｎ２の電位が安定化する。ビット線ＢＬおよび第２ノードｎ２の電位はそれぞれ、上述したように、ＮＡＮＤストリング２０内の読み出し対象セルのデータ論理に応じた電位になる。

時刻ｔ１２で、ＢＬＳ信号、ＢＬＣ信号およびＢＬＸ信号がロウで、かつＸＸＬ信号がハイになると、ＳＥＮノードから第２のトランジスタＱ２、第３のトランジスタＱ３および第６のトランジスタＱ６を通ってＳＡＳＲＣノードに電流が流れ込む。

これにより、ＳＥＮノードは、図６の破線または一点鎖線に示すように、時刻ｔ１２の直前における第２ノードｎ２の電位に応じた電位になる。ラッチ部３１は、時刻ｔ１３〜ｔ１４のときに、ＳＥＮノードの電位に応じた論理のデータをラッチする。

図８は図６の時刻ｔ１３〜ｔ１４の期間の詳細なタイミング図である。図８（ａ）のタイミング図は、ＳＥＮノードがロウ電位の場合、すなわちメモリセル２１から読み出したデータが「０」の場合の動作タイミングを示しており、図８（ｂ）のタイミング図は、ＳＥＮノードがハイ電位の場合の動作タイミングを示している。

図８（ａ）の時刻ｔ２１で、ＬＤＣ信号がハイになると、第１５のトランジスタＱ１５がオンし、ＬＢＵＳノードはロウになる。その後、時刻ｔ２２でＳＴＩ信号をハイになると、第１２のトランジスタＱ１２がオンし、ラッチ部３１の入力ノードＩＮＶがＳＥＮノードと同じロウ電位になる。ラッチ部３１の入力ノードＩＮＶは、図５に示すＩＮＶ信号と電気的に導通している。

本来、ＳＥＮノードがロウ電位のときは、第１１のトランジスタＱ１１はオフであり、ＬＢＵＳノードはハイ電位のままである。本実施形態では、有効なデータを読み出した後は、ＩＮＶ信号をロウにしてＳＥＮノードからの電流がＳＡＳＲＣノードに流れないようにするロックアウト動作を行う。このため時刻ｔ２２でＩＮＶ信号をロウにしている。

なお、ラッチ部３１は、並列接続されたインバータとクロックドインバータで構成されており、ラッチしたデータを反転出力するため、論理の異なる信号が衝突しないように、第１３のトランジスタＱ１３がオンになる時刻ｔ２５までに、ＬＢＵＳノードの論理とラッチ部３１の出力ノードの論理を同じにしておく必要がある。そこで、時刻ｔ２３で、ＬＰＣｃ信号をロウにして、ＬＢＵＳノードをロウからハイに変えている。

ＳＥＮノードがハイ電位のときは、まだメモリセル２１から有効な読み出しを行っていないため、図８（ｂ）に示すように、時刻ｔ２２でＩＮＶ信号をいったんロウにした後に、時刻ｔ２５でハイに戻している。

図６と図７の動作タイミングを比較すると、メモリセル２１から読み出したデータの論理に応じた電位をＳＥＮノードに設定した後、ＳＥＮノードの電位をラッチ部３１に書き込む期間ｔ１３〜ｔ１４とそれ以降の動作タイミングが図６と図７で異なる。ロックアウト動作を行わない場合は、図７に示すように、時刻ｔ１４でＩＮＶ信号をハイレベルにするため、第６のトランジスタＱ６がオンし、ビット線ＢＬまたはＳＥＮノードからの電流は第６のトランジスタＱ６を介してＳＡＳＲＣノードに流れ続ける。

図５のセンスアンプ６は、図６〜図８のようなセンス方式（以下、新センス方式）でメモリセル２１の読み出しを行うことができるだけでなく、既存のＡＢＬ方式でもメモリセル２１の読み出しを行うことができる。

図９はＡＢＬ方式にてメモリセル２１の読み出しを行う場合の動作タイミング図である。ＡＢＬ方式では、まずすべてのビット線ＢＬをプリチャージする（時刻ｔ３１〜ｔ３２）。この期間内は、ＩＮＶ信号はロウである。よって、第７のトランジスタＱ７、第８のトランジスタＱ８、第１のトランジスタＱ１、第４のトランジスタＱ４を順に通って、ビット線ＢＬに電流が流れる。

時刻ｔ３２で、ＸＸＬ信号の電位レベルを上げて第２のトランジスタＱ２をオンする。これにより、ＳＥＮノードからの電流が、第２のトランジスタＱ２、第１のトランジスタＱ１および第４のトランジスタＱ４を介して、ビット線ＢＬに流れる。流れる電流量は、時刻ｔ３２の直前のビット線ＢＬの電位に応じて変化し、これにより、ＳＥＮノードの電位は、読み出し対象のメモリセル２１のデータに応じた電位レベルになる。

その後、時刻ｔ３３でＩＮＶ信号がハイになるが、ＸＸＬ信号のレベルは０Ｖまで放電されるため、、ＳＥＮノードからＳＡＳＲＣノードには電流は流れない。

図１０は図５のセンスアンプ６を利用してメモリセル２１への書き込み（プログラム）を行う場合の動作タイミング図である。図５のセンスアンプ６は、必要に応じてＱＰＷ（Quick Pass Write）を行うこともできる。図１０には、ＱＰＷを行うビット線BL (VL passed)と、ＱＰＷを行わないビット線BL (VL not passed)と、書き込み対象外のビット線BL (inhibit)との３つのビット線ＢＬの電圧波形を示している。ＳＧＤは、ＮＡＮＤストリング２０内の選択ゲートトランジスタのゲート電圧波形である。

ＱＰＷでは、書き込み対象メモリセル２１に印加する書き込み電圧を段階的に増加させていくため、図１０の破線で示すように、ＢＬＣ信号、ＢＬＸ信号、およびＧＲＳ信号は、いったん大きく下がった後に（時刻ｔ４１）、少し持ち上げられ（時刻ｔ４２）、これに応じて、ビット線BL (VL passed)の電圧も少し持ち上げられる。

図５のセンスアンプ６は、偶数ビット線ＢＬと奇数ビット線ＢＬに分けてメモリセル２１の読み出しを行うセンス方式を採用することもできる。

図１１は図５のセンスアンプ６を用いて偶数ビット線ＢＬと奇数ビット線ＢＬに分けてメモリセル２１の読み出しを行う場合の動作タイミング図である。図１１では、偶数番目および奇数番目のビット線に対応する第１のトランジスタＱ１のゲート信号をそれぞれ、ＢＬＣＥ、ＢＬＣＯと表記している。同様に、偶数番目および奇数番目のビット線に対応する第５のトランジスタＱ５のゲート信号をそれぞれ、ＧＲＳＥ、ＧＲＳＯと表記している。図１１のタイミング図は、偶数ビット線ＢＬを選択して、奇数ビット線ＢＬを選択しない場合の動作タイミングを示している。時刻ｔ５１ですべてのビット線ＢＬをいったん所定の電圧にクランプした後、読み出しを行う偶数ビット線ＢＬを、ＮＡＮＤストリング２０内の読み出し対象セルに応じた電位に設定し、奇数ビット線ＢＬは、クランプした電圧をそのまま維持する（時刻ｔ５２）。図１１のように、偶数ビット線ＢＬの読み出しを行っている間は奇数ビット線ＢＬをクランプし、奇数ビット線ＢＬの読み出しを行っている間は偶数ビット線ＢＬをクランプすることにより、隣接ビット線ＢＬの電位変動の影響を受けずにビット線ＢＬの電位をセンスできるため、データの読み出し精度を向上できる。

図６〜図８に示す新センス方式（第１のセンス方式）、ロックアウト動作、図９に示すＡＢＬセンス方式（第２のセンス方式）、図１０に示すＱＰＷ、図１１に示すセンス方式のいずれを採用するかは、図１に示すコントローラ８が任意に設定できる。

このように、第２の実施形態に係るセンスアンプ６は、第１の実施形態と同様の第１〜第４のトランジスタＱ１〜Ｑ４を有するため、第１の実施形態と同様の効果が得られる。また、本実施形態に係るセンスアンプ６は、ＳＥＮノードから、ダイオード接続された第３のトランジスタＱ３を介してＳＡＳＲＣノードに電流を流す新センス方式を採用することもできるし、既存のＡＢＬ方式を採用することもできる。また、メモリセル２１から有効なデータを読み出した後にロックアウト動作を行うかどうかを任意に設定できる。さらに、ＱＰＷを行うかどうかも、任意に設定できる。また、偶数ビット線ＢＬと奇数ビット線ＢＬに分けてデータ読み出しを行うセンス方式を採用することもできる。

（第３の実施形態）
図５のセンスアンプ６は、ロックアウト動作を行うために、第２ノードｎ２とＳＡＳＲＣノードとの間に第６のトランジスタＱ６を配置しているが、ロックアウト動作を行う必要がない場合は、図５とは異なる回路構成にすることができる。

図１２は第３の実施形態に係るセンスアンプ６の回路図である。図１２では、図５と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。図１２のセンスアンプ６は、第３のトランジスタＱ３、第５のトランジスタＱ５および第６のトランジスタＱ６の接続が図５と異なっている。

図１２において、第５のトランジスタＱ５と第３のトランジスタＱ３は、第２ノードｎ２とＳＡＳＲＣノードとの間にカスコード接続されている。また、第６のトランジスタＱ６は第２ノードｎ２とＳＡＳＲＣノードとの間に配置されている。

図５では、第５のトランジスタＱ５のゲートに入力されるＧＲＳ信号は、読み出し時にはロウで、書き込み時にはハイになったが、図１２では、ＧＲＳ信号は、読み出し時にハイで、書き込み時にロウになる。したがって、第３のトランジスタＱ３は、読み出し時には、ダイオードとして動作し、書き込み時には第１ノードｎ１から遮断される。

図１２の場合、ＩＮＶ信号がロウになると、第６のトランジスタＱ６はオフするが、ＳＥＮノードからの電流は、第５のトランジスタＱ５とダイオード接続された第３のトランジスタＱ３とを通ってＳＡＳＲＣノードに流れる。よって、ロックアウト動作を行うことはできない。

このように、第３の実施形態に係るセンスアンプ６は、ロックアウト動作を行うことはできないが、それ以外は第２の実施形態と同様の効果が得られる。

（第４の実施形態）
上述したように、図５や図１２に示すセンスアンプ６は、読み出し時にＳＥＮノードからＳＡＳＲＣノードに電流を流す新センス方式と、ＳＥＮノードからビット線ＢＬ側に電流を流す既存のＡＢＬ方式とを任意に切り替えて実施できるが、この切替制御は、図１の半導体記憶装置１内のコントローラ８が行ってもよいし、あるいは半導体記憶装置１とは別個に設けられる外部コントローラ４１が行ってもよい。

図１３は外部コントローラ４１と半導体記憶装置１とを備えるメモリシステム４２の概略的なブロック図である。外部コントローラ４１は、プロセッサ４３からの指示を受けて、半導体記憶装置１にアクセスして、データの書き込みや読み出しを行う。また、外部コントローラ４１は、上述したように、センスアンプ６のセンス方式を切り替えることができる。

センス方式の切替を指示する手法として、例えば、プレフィックス・コマンドでの指示と、Set Featureコマンドシーケンスでの指示と、パラメータセットでの指示とのいずれかが考えられる。あるいは、別の指示手法を採用してもよい。

図１４はプレフィックス・コマンドで指示する場合の概略的なタイミング図である。図１４は、多値書き込みがされたメモリセル２１のデータを読み出す場合に、Ａレベルの読み出しとＣレベルの読み出しとで、センス方式を変える例を示している。

プレフィックス・コマンドでの指示がある場合は、例えばＡレベルで新センス方式を、ＣレベルでＡＢＬセンス方式を採用する。プレフィックス・コマンドでの指示がない場合は、ＡレベルとＣレベルの双方において新センス方式を採用する。

外部コントローラ４１は、図１５に示すように、外部プレフィックス・コマンド、リードコマンド００ｈ、リードアドレス、リードコマンド３０ｈの順に、例えばＩ／Ｏバス等を介して半導体記憶装置１に送信する。半導体記憶装置１内のコントローラ８は、外部プレフィックス・コマンドを解釈して、新センス方式とＡＢＬセンス方式のいずれかを選択する。

このように、第４の実施形態では、半導体記憶装置１の外部から、センスアンプ６のセンス方式を設定変更できるようにしたため、センスアンプ６の動作確認を行いやすくなる。

（第５の実施形態）
図１や図５等のセンスアンプ６は、ダイオード接続される第３のトランジスタＱ３のソース側にＳＡＳＲＣノードを設けている。このＳＡＳＲＣノードの電圧を調整することで、ビット線ＢＬの電圧を変えることができる。ビット線ＢＬの電圧を変える目的は、例えば、１）セル電流を調整するためと、２）セル電流径路の抵抗の変動を相殺するためと、３）ダイオード接続された第３のトランジスタＱ３の閾値の変動をキャンセルするため等である。

図１６はＳＡＳＲＣノードの電圧を調整する電圧調整部５１の一例を示す回路図である。図１６の電圧調整部５１は、ＳＡＳＲＣノードと接地ノードの間に配置されるトランジスタ５２と、このトランジスタ５２のゲート電圧を調整するコンパレータ５３とを有する。コンパレータ５３は、ＳＡＳＲＣノードの電圧と基準電圧Ｖrefとを比較し、ＳＡＳＲＣノードの電圧が高ければ、トランジスタ５２のゲート電圧を下げ、ＳＡＳＲＣノードの電圧が低ければ、トランジスタ５２のゲート電圧を上げる。

１）周囲温度が上がると、一般にメモリセル２１の閾値は低くなる。メモリセル２１の閾値が低くなると、ＣＥＬＳＲＣノードからＮＡＮＤストリング２０を通ってビット線ＢＬに電流が流れやすくなり、ビット線ＢＬの電圧が上昇する。この場合、ＳＡＳＲＣノードの電圧を高くすると、ダイオード接続された第３のトランジスタＱ３のドレイン−ソース間に電流が流れにくくなることから、ビット線ＢＬを流れる電流量を抑制することができる。よって、周囲温度が上がる場合には、例えば図１６の回路を用いて、ＳＡＳＲＣノードを高く設定すればよい。

２）ＮＡＮＤストリング２０からセンスアンプ６までの距離が長くなるほど、ビット線ＢＬの抵抗の影響を受けることになる。すなわち、ビット線ＢＬを通るセル電流径路の抵抗が高くなり、ビット線ＢＬの電圧が低くなる。そこで、センスアンプ６から離れた場所にあるセルブロック内のメモリセル２１のデータを読み出す際は、例えば図１６の回路を用いて、ＳＡＳＲＣノードの電圧を低くして、ビット線ＢＬを流れる電流を増やす。

３）ダイオード接続された第３のトランジスタＱ３は、閾値ばらつきを持っている。閾値が低い場合は、ビット線ＢＬから第３のトランジスタＱ３に電流が流れやすくなるため、この場合は、例えば図１６の回路を用いて、ＳＡＳＲＣノードを高く設定すればよい。逆に、閾値が高い場合は、ビット線ＢＬから第３のトランジスタＱ３に電流が流れにくくなるため、ＳＡＳＲＣノードを低く設定すればよい。

図１６では、ＳＡＳＲＣノードに電圧調整用の回路を接続する例を示したが、図５等の第３のトランジスタＱ３と第６のトランジスタＱ６の間の第３ノードｎ３にこの回路を接続してもよい。

このように、第５の実施形態では、ＳＡＳＲＣノードの電圧を調整する回路を設けるため、温度によるセル電流の変化と、セル電流径路の抵抗の変動と、ダイオード接続された第３のトランジスタＱ３の閾値ばらつきとを相殺することができ、安定した電流をビット線ＢＬに流すことができ、データ読み出しの信頼性が向上する。

（第６の実施形態）
上述した第５の実施形態で説明したように、ＳＡＳＲＣノードの電圧は、１）周囲温度と、２）ＮＡＮＤストリング２０からセンスアンプ６までの距離と、３）ダイオード接続された第３のトランジスタＱ３の閾値ばらつきとにより、変動する可能性がある。よって、図１６のコンパレータ５３にて、ＳＡＳＲＣノードの電圧と比較される基準電圧Ｖrefも、上記１）〜３）を考慮に入れて調整する必要がある。すなわち、ＳＡＳＲＣノードの電圧が上記１）〜３）により変動した場合は、その変動分だけ基準電圧Ｖrefも変動させるのが望ましい。そこで、以下に説明する第６の実施形態では、図１６の電圧調整部５１に、基準電圧Ｖrefを生成するための基準電圧生成回路を追加することを特徴とする。この基準電圧生成回路では、上記１）〜３）を考慮に入れて基準電圧Ｖrefを調整する。

この基準電圧生成回路は、各センスアンプ６ごとに設ける必要はなく、複数のセンスアンプ６で一つの基準電圧生成回路を共用することが可能である。例えば、メモリバンクごとに基準電圧生成回路を設けてもよい。この場合、一つのメモリバンク内の全ＳＡＳＲＣノードの電圧との比較に、対応する基準電圧生成回路で生成された基準電圧Ｖrefが用いられる。

図１７は基準電圧生成回路６１の一例を示す回路図である。図１７の基準電圧生成回路６１は、電流源６２と、抵抗レプリカ部６３と、ダイオードレプリカ部６４と、帰還制御部６５とを有する。なお、図１７では、図３等のダイオード接続されたトランジスタＱ３を電流源Ｑ３として表記している。

電流源６２は、読出し対象のＮＡＮＤストリング２０に流れる電流に応じた電流を生成する。電流源６２は、必ずしも基準電圧生成回路６１内に設ける必要はなく、半導体記憶装置１内に設ければよい。電流源６２が生成する電流は、予め設定される。より具体的には、電流源６２が生成する電流は、理想的にはセンスアンプ６がＮＡＮＤストリング２０内の任意のメモリセルをＯＮセルと判定する境界の電流に設定される。上述したように、周囲温度が上がると、一般にメモリセル２１の閾値が低くなり、ＮＡＮＤストリング２０を流れるセル電流が増大する。よって、周囲温度に応じて、電流源６２から出力する電流を可変制御してもよい。あるいは、図１７の基準電圧生成回路６１を設計する際に、周囲温度を予め想定して、想定した温度に基づいて、電流源６２から出力する電流値を固定値として設定してもよい。

抵抗レプリカ部６３は、電流源６２の電流経路に接続されており、ビット線の抵抗値に応じた抵抗値を有する。すなわち、抵抗レプリカ部６３は、読出し対象のＮＡＮＤストリング２０からビット線に読出し電流が流れる際のビット線の抵抗値に見合った抵抗値を有する。ＮＡＮＤストリング２０とセンスアンプ６との距離によって、ビット線の抵抗値は変わるため、抵抗レプリカ部６３の抵抗値は、どのＮＡＮＤストリング２０の読出しを行うかによって、可変調整するのが望ましい。抵抗レプリカ部６３の抵抗部の調整は、例えば図１に示したコントローラ８により行われるが、半導体記憶装置内の各ＮＡＮＤストリング２０とセンスアンプとの距離に応じて抵抗レプリカ部６３の抵抗値を細かく調整するのは、コントローラ８の処理負担が大きい。よって、抵抗レプリカ部６３の抵抗値をいくつか事前に用意して、そのうちから一つを選択するようにしてもよい。

ダイオードレプリカ部６４は、抵抗レプリカ部６３の一端と基準電圧Ｖrefの出力ノードｎ０との間に接続されており、第３のトランジスタＱ３の電気的特性を模擬したトランジスタである。第３のトランジスタＱ３は、各ＳＥＮノードごとに設けられており、半導体記憶装置１内には、多数の第３のトランジスタＱ３が設けられている。個々の第３のトランジスタＱ３ごとに電気的特性に若干のばらつきがあることから、ダイオードレプリカ部６４は、第３のトランジスタＱ３と同じ設計基準で形成された複数のトランジスタを並列接続したものでもよい。複数のトランジスタを並列接続することで、個々のトランジスタの電気的特性のばらつきを平均化できるため、第３のトランジスタＱ３の電気的特性との差異を低減できる。なお、ダイオードレプリカ部６４を複数のトランジスタで構成した場合は、複数のトランジスタの数に合わせて、電流源６２から流す電流も調整する必要がある。

第３のトランジスタＱ３は、閾値ばらつきと温度特性によるばらつきを持っているが、上述したように、第３のトランジスタＱ３と同じ設計基準で形成された複数のトランジスタを並列接続してダイオードレプリカ部６４を構成することで、閾値ばらつきと温度特性によるばらつきを相殺できる。

帰還制御部６５は、コンパレータ６６と、ＰＭＯＳトランジスタ６７と、ＮＭＯＳトランジスタ６８とを有する。コンパレータ６６は、電流源６２と抵抗レプリカ部６３との接続ノードの電圧を、所定の閾値電圧VREF_SRCと比較して、両電圧の大小関係を示す２値信号を出力する。この２値信号は、ＰＭＯＳトランジスタ６７のゲートに入力される。ＰＭＯＳトランジスタ６７とＮＭＯＳトランジスタ６８は、電源ノードと接地ノードとの間に縦続接続されており、両トランジスタのドレインが基準電圧生成回路６１の出力ノードｎ０となり、この出力ノードｎ０から基準電圧Ｖrefが出力される。基準電圧生成回路６１の出力ノードｎ０は、ダイオードレプリカ部６４のソースにも接続されており、これにより、電流源６２と抵抗レプリカ部６３との接続ノードの電圧が所定の閾値電圧VREF_SRCに一致するように帰還制御が行われる。

コンパレータ６６が、電流源６２と抵抗レプリカ部６３との接続ノードの電圧を帰還制御する理由は、この接続ノードの電圧は、読出し対象のＮＡＮＤストリング２０のビット線電圧に相当する電圧であるためであり、図１７の基準電圧生成回路６１は、読出し対象のＮＡＮＤストリング２０のビット線電圧をモニタして、基準電圧Ｖrefを生成するのと等価の処理を行う。

読出し対象のＮＡＮＤストリング２０のビット線電圧は、ＮＡＮＤストリング２０の温度特性により変動する。よって、ＮＡＮＤストリング２０の温度特性を考慮に入れて、閾値電圧VREF_SRCを設定するのが望ましい。なお、閾値電圧VREF_SRCは、いったん設定した後は、変更しなくても構わないが、例えば、温度センサ等で検知した温度に応じて、閾値電圧VREF_SRCを可変制御してもよい。

このように、第６の実施形態では、ＮＡＮＤストリング２０からビット線と第３トランジスタＱ３を通ってＳＡＳＲＣノードに至るまでの電流経路と同様の電流経路を持つ基準電圧生成回路６１にて、ＳＡＳＲＣノードの電圧を調整するための基準となる基準電圧Ｖrefを生成するため、ＳＡＳＲＣノードの電圧を精度よく調整できる。より具体的には、１）周囲温度と、２）ＮＡＮＤストリング２０からセンスアンプ６までの距離と、３）ダイオード接続された第３トランジスタＱ３の閾値ばらつきとを考慮に入れて基準電圧Ｖrefを生成するため、１）〜３）で変動する可能性のあるＳＡＳＲＣノードの電圧と基準電圧Ｖrefとの差電圧は、上記１）〜３）の影響を受けなくなる。これにより、上記１）〜３）の影響を受けることなく、ＳＡＳＲＣノードの電圧を基準電圧Ｖrefに合わせて精度よく調整できる。

上述した実施形態では、本発明をＮＡＮＤ型フラッシュメモリに適用する例を説明したが、本発明は、ＮＯＲ型フラッシュメモリやＭＲＡＭ、ＲｅＲＡＭなど、種々の不揮発性半導体記憶装置に適用可能である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

Claims (20)

1. メモリセルを含むメモリストリングと、
   前記メモリストリングの一端と電気的に接続されたビット線と、
   前記ビット線と電気的に接続されたセンスアンプと、
   を備え、
   前記センスアンプは、
   前記ビット線の電流径路上の第１ノードに一端が接続され、第２ノードと電気的に他端が接続された第１のトランジスタと、
   前記第２ノードとセンスノードとの間に電気的に接続された第２のトランジスタと、
   ゲートが前記第１ノードに接続され、前記第２ノードと電圧調整可能な第３ノードとの間に電気的に接続された第３のトランジスタと、
   を含む半導体記憶装置。
2. 前記メモリセルの読み出し時には、前記ビット線から前記第１のトランジスタおよび前記第３のトランジスタを介して前記第３ノードに電流を流し、その後に、前記センスノードから前記第２のトランジスタおよび前記第３のトランジスタを介して前記第３ノードに電流を流す請求項１に記載の半導体記憶装置。
3. 前記ビット線から前記第１のトランジスタを通って前記第３のトランジスタに電流を流すときの前記第１のトランジスタのゲート電圧は、前記第３ノードの電圧と、前記第１のトランジスタの閾値電圧と、所定のオーバードライブ電圧とを合算した電圧であり、
   前記センスノードから前記第２のトランジスタを通って前記第３のトランジスタに電流を流すときの前記第２のトランジスタのゲート電圧は、前記第３ノードの電圧と、前記第２のトランジスタの閾値電圧と、所定のオーバードライブ電圧とを合算した電圧である請求項１または２に記載の半導体記憶装置。
4. 前記第３のトランジスタのゲートは、前記第１のトランジスタのドレインとともに、前記第１ノードに接続されており、
   前記第３のトランジスタは、前記ビット線から前記第１のトランジスタを通って前記第３のトランジスタに電流を流すときと、前記センスノードから前記第２のトランジスタを通って前記第３のトランジスタに電流を流すときとにおいて、ダイオードとして動作する請求項１に記載の半導体記憶装置。
5. 前記ビット線の電流径路上に前記第１ノードに接続された第４のトランジスタを備え、
   前記メモリセルの読み出し時には、前記ビット線から前記第１のトランジスタおよび前記第３のトランジスタを介して前記第３ノードに電流が流れ、その後に、前記センスノードから前記第３のトランジスタおよび前記第２のトランジスタを介して前記第３ノードに電流が流れる請求項４に記載の半導体記憶装置。
6. 前記メモリセルは、ＮＡＮＤ型フラッシュメモリセルであり、
   ビット線と第１の電圧設定ノードとの間に直列接続される複数の前記ＮＡＮＤ型フラッシュメモリと選択ゲートトランジスタとを含むＮＡＮＤストリングを備え、
   前記第４のトランジスタは、前記選択ゲートトランジスタである請求項５に記載の半導体記憶装置。
7. 前記メモリセルは、ＮＡＮＤ型フラッシュメモリセルであり、
   ビット線と第１の電圧設定ノードとの間に直列接続される複数の前記ＮＡＮＤ型フラッシュメモリと選択ゲートトランジスタとを含むＮＡＮＤストリングを備え、
   前記第４のトランジスタは、前記ビット線と前記第１のトランジスタとの間の電流径路上に配置される請求項５に記載の半導体記憶装置。
8. 前記メモリセルへのデータ書き込み時に前記ビット線から流れる電流を、前記第１および第２のトランジスタを介さずに前記第３ノードに流す第５のトランジスタを備える請求項１に記載の半導体記憶装置。
9. 前記第３ノードと第２の電圧設定ノードとの間に配置される第６のトランジスタを備える請求項１に記載の半導体記憶装置。
10. 前記メモリセルには、多値データが書き込まれており、
    前記メモリセルのワード線を所定の読み出し電圧レベルに設定して前記メモリセルから読み出したデータが所定の論理であれば、その後前記メモリセルの読み出し動作が完了するまで前記第６のトランジスタがオフする請求項９に記載の半導体記憶装置。
11. 前記センスアンプは、
    前記メモリセルの読み出し時に、前記ビット線から前記第１のトランジスタおよび前記第３のトランジスタを介して前記第３ノードに電流を流し、その後に、前記センスノードから前記第２のトランジスタおよび前記第３のトランジスタを介して前記第３ノードに電流を流す第１のセンス方式と、
    前記メモリセルの読み出し時に、前記第２ノードの電圧を安定させた後に、前記センスノードから前記第２のトランジスタおよび前記第１のトランジスタを介して前記ビット線に電流を流す第２のセンス方式と、を任意に選択可能である請求項１に記載の半導体記憶装置。
12. 前記第３ノードの電圧を調整する電圧調整部を有する請求項１に記載の半導体記憶装置。
13. 前記電圧調整部は、周囲温度が上昇した場合には、前記第３ノードの電圧をより高くする請求項１２に記載の半導体記憶装置。
14. 前記電圧調整部は、読み出すべき前記メモリストリングと前記センスアンプとの距離が長いほど、前記第３ノードの電圧をより低くする請求項１２に記載の半導体記憶装置。
15. 前記電圧調整部は、前記第３のトランジスタの閾値が低いほど、前記第３ノードの電圧をより高くする請求項１２に記載の半導体記憶装置。
16. 前記第３ノードの電圧の基準となる基準電圧を生成する基準電圧生成部を備え、
    前記電圧調整部は、前記第３ノードの電圧が前記基準電圧に一致するように帰還制御を行う請求項１２に記載の半導体記憶装置。
17. 前記基準電圧生成部は、
    読み出し対象の前記メモリストリングに流れる電流に応じた電流を生成する電流源と、
    前記電流源の電流経路に接続され、前記ビット線の抵抗値に応じた抵抗値を有する抵抗レプリカ部と、
    前記抵抗レプリカ部の一端と前記基準電圧の出力ノードとの間に接続され、前記第３のトランジスタの電気的特性を模擬したダイオードレプリカ部と、
    前記電流源と前記抵抗レプリカ部との接続ノードの電圧が所定の閾値電圧に一致するように帰還制御する帰還制御部と、を有する請求項１６に記載の半導体記憶装置。
18. 前記抵抗レプリカ部は、読み出すべき前記メモリストリングと前記センスアンプとの距離に応じて抵抗値を可変可能な可変抵抗器である請求項１７に記載の半導体記憶装置。
19. メモリセルを含むメモリストリングと、前記メモリストリングの一端と電気的に接続されたビット線と、前記ビット線と電気的に接続されたセンスアンプと、前記センスアンプの動作を制御する内部コントローラと、を備え、前記センスアンプは、前記ビット線の電流径路上の第１ノードに一端が接続され、第２ノードと電気的に他端が接続された第１のトランジスタと、前記第２ノードとセンスノードとの間に電気的に接続された第２のトランジスタと、ゲートが前記第１ノードに接続され、前記第２ノードと電圧調整可能な第３ノードとの間に電気的に接続された第３のトランジスタと、有する半導体記憶装置と、
    前記半導体記憶装置へのデータ書き込みおよび前記半導体記憶装置からのデータ読み出しを制御する外部コントローラと、を備えたメモリシステムにおいて、
    前記内部コントローラは、前記外部コントローラからの指示に従って、前記メモリセルの読み出し時に、前記ビット線から前記第１のトランジスタおよび前記第３のトランジスタを介して前記第３ノードに電流を流し、その後に、前記センスノードから前記第２のトランジスタおよび前記第３のトランジスタを介して前記第３ノードに電流を流す第１のセンス方式と、
    前記メモリセルの読み出し時に、前記第２ノードの電圧を安定させた後に、前記センスノードから前記第２のトランジスタおよび前記第１のトランジスタを介して前記ビット線に電流を流す第２のセンス方式と、の一方を選択するメモリシステム。
20. 前記外部コントローラは、プレフィックス・コマンド、Set Featureによるビット値設定、またはパラメータセットにより、前記半導体記憶装置に対して前記第１のセンス方式または前記第２のセンス方式の選択を指示する請求項１９に記載のメモリシステム。

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