TWI595493B - Semiconductor memory devices and memory systems - Google Patents

Description

半導體記憶裝置及記憶體系統

本實施形態係關於一種半導體記憶裝置及記憶體系統。

作為非揮發性半導體記憶裝置，已知有NAND(與非)型快閃記憶體。

本實施形態提供一種可不降低記憶單元之可靠性而進行低電壓驅動之半導體記憶裝置及記憶體系統。

本實施形態之半導體記憶裝置包括：記憶體串，其包含記憶單元；位元線，其與上述記憶體串之一端電性連接；及感測放大器，其與上述位元線電性連接；且上述感測放大器具有：第1電晶體，其係一端連接於上述位元線之電流路徑上之第1節點，且另一端與第2節點電性連接；第2電晶體，其電性連接於上述第2節點與感測節點之間；及第3電晶體，其電性連接於上述第2節點與可調整電壓之第3節點之間，且閘極連接於上述第1節點。

1‧‧‧半導體記憶裝置

2‧‧‧單元陣列

3‧‧‧列解碼器

4‧‧‧字元線驅動器

5‧‧‧行解碼器

6‧‧‧感測放大器

7‧‧‧資料鎖存電路

8‧‧‧控制器

9‧‧‧高電壓產生器

10‧‧‧位址暫存器

11‧‧‧命令解碼器

12‧‧‧I/O緩衝器

20‧‧‧NAND串

21‧‧‧記憶單元

31‧‧‧鎖存部

41‧‧‧外部控制器

42‧‧‧記憶體系統

43‧‧‧處理器

51‧‧‧電壓調整部

52‧‧‧電晶體

53‧‧‧比較器

61‧‧‧基準電壓產生電路

62‧‧‧電流源

63‧‧‧電阻複製部

64‧‧‧二極體複製部

65‧‧‧反饋控制部

66‧‧‧比較器

67‧‧‧PMOS電晶體

68‧‧‧NMOS電晶體

BL‧‧‧位元線

BLC‧‧‧信號

BL0~BLn-1‧‧‧位元線

BLK0~BLKn-1‧‧‧區塊

BLI‧‧‧信號

BLQ‧‧‧信號

BLS‧‧‧信號

BLX‧‧‧信號

C‧‧‧電容器

CELSRC‧‧‧節點

CLK‧‧‧節點

GRS‧‧‧信號

INV‧‧‧信號

LBUS‧‧‧節點

LDC‧‧‧信號

LPCn‧‧‧信號

n0‧‧‧輸出節點

n1‧‧‧第1節點

n2‧‧‧第2節點

n3‧‧‧第3節點

Q0‧‧‧位元線選擇電晶體

Q1‧‧‧第1電晶體

Q2‧‧‧第2電晶體

Q3‧‧‧第3電晶體

Q4‧‧‧第4電晶體

Q5‧‧‧第5電晶體

Q6‧‧‧第6電晶體

Q7‧‧‧第7電晶體

Q8‧‧‧第8電晶體

Q9‧‧‧第9電晶體

Q10‧‧‧第10電晶體

Q11‧‧‧第11電晶體

Q12‧‧‧第12電晶體

Q13‧‧‧第13電晶體

Q14‧‧‧第14電晶體

Q15‧‧‧第15電晶體

S1‧‧‧選擇閘極電晶體

S2‧‧‧選擇閘極電晶體

SASRC‧‧‧節點

SEN‧‧‧節點

SGD‧‧‧選擇閘極線

SGS‧‧‧選擇閘極線

STB‧‧‧信號

STI‧‧‧信號

STL‧‧‧信號

t1、t2、t3、t11、t12、t13、t14、t21、t22、t23、t24、t25、t31、t32、t33、t41、t42、t51、t52‧‧‧時刻

Vref‧‧‧基準電壓

VDD‧‧‧電源電壓節點

VDDSA‧‧‧節點

VREF_SRC‧‧‧閾值電壓

WL0~WLn-1‧‧‧字元線

XXL‧‧‧信號

1‧‧‧閘極電壓

2‧‧‧閘極電壓

圖1係表示本發明之一實施形態之半導體記憶裝置1的概略構成之方塊圖。

圖2係表示單元陣列2周邊之詳細構成之方塊圖。

圖3係用以說明第1實施形態之感測放大器6之動作原理的簡化之電路圖。

圖4係圖3之時序圖。

圖5係第2實施形態之感測放大器6之電路圖。

圖6係進行鎖定動作之情形之動作時序圖。

圖7係不進行鎖定動作之情形之動作時序圖。

圖8(a)及(b)係圖6之時刻t13~t14之期間之詳細的時序圖。

圖9係以ABL方式對記憶單元21進行讀出之情形之動作時序圖。

圖10係利用圖5之感測放大器6對記憶單元21進行寫入之情形之動作時序圖。

圖11係使用圖5之感測放大器6分為偶數位元線BL(Bit Line)及奇數位元線BL對記憶單元21進行讀出之情形之動作時序圖。

圖12係第3實施形態之感測放大器6之電路圖。

圖13係包括外部控制器41及半導體記憶裝置1之記憶體系統42之概略之方塊圖。

圖14係以前綴命令(prefix command)指示之情形之概略之時序圖。

圖15係表示外部前綴命令之傳輸順序之一例之圖。

圖16係表示調整SASRC節點之電壓的電壓調整部51之一例之電路圖。

圖17係表示基準電壓產生電路61之一例之電路圖。

作為感測方式之一，已知有ABL(All Bit Line，所有位元線)方式。於ABL方式中，將位元線預充電之後，電流流過1行內之所有位元線而使各位元線電位為固定。於此狀態下，基於自位元線流動之電 流量而檢測來自記憶單元之讀出資料。

然而，ABL方式之感測放大器存在動作電壓較高之問題。於智慧型電話等可攜式電子機器中，對低消耗電力之要求較高，期望有即便降低電源電壓亦能穩定地動作之半導體記憶裝置。

例如於對NAND型快閃記憶體進行低電壓驅動之情形時，伴隨電源電壓之降低，必須降低施加至NAND串之一端之CELSRC電壓。然而，若降低CELSRC電壓，則有資料寫入時之保持率(Data retention)惡化而記憶單元之可靠性降低之虞。因此，降低CELSRC電壓並非容易，其結果難以進行低電壓驅動。以下說明之實施形態之特徵在於可進行低電壓驅動。

圖1係表示本發明之一實施形態之半導體記憶裝置1的概略構成之方塊圖。圖1之半導體記憶裝置1表示NAND型快閃記憶體之例。

圖1之半導體記憶裝置1包括單元陣列2、列解碼器3、字元線驅動器4、行解碼器5、感測放大器(S/A)6、資料鎖存電路7、控制器8、高電壓產生器9、位址暫存器10、命令解碼器11、及I/O(Input/Output，輸入/輸出)緩衝器12。

單元陣列2將串聯連接複數個記憶單元而成之NAND串20連接於各位元線。圖2係表示單元陣列2周邊之詳細構成之方塊圖。如圖2所示般，單元陣列2被分成複數個區塊BLK0~BLKn-1。於各區塊，於行方向排列有複數個上述之NAND串20。各NAND串20具有：複數個記憶單元21，其等串聯連接；選擇閘極電晶體S1，其連接於該等記憶單元21之一端側；及選擇閘極電晶體S2，其連接於該等記憶單元21之另一端側。

NAND串20內之各記憶單元21之閘極連接於對應之字元線WL0~WLn-1。選擇閘極電晶體S1之閘極連接於選擇閘極線SGD。選擇閘極電晶體S2之閘極連接於選擇閘極線SGS。各NAND串20係經由對應 之選擇閘極電晶體S1而連接於共用之單元源極線。又，各NAND串20係經由對應之選擇閘極電晶體S2而連接於對應之位元線BL0~BLn-1。再者，區塊之數量及字元線之數量分別可任意地設定。

連接於NAND串20內之各記憶單元21之閘極之各字元線WL0~WLn-1係連接於列解碼器3。列解碼器3對自位址暫存器10傳輸而來之列位址進行解碼。於列解碼器3之附近配置有字元線驅動器4。字元線驅動器4基於已解碼之資料而產生用以驅動各字元線之電壓。

連接於各NAND串20之位元線BL0~BLn係經由位元線選擇電晶體Q0而連接於感測放大器6。本實施形態中之感測放大器6如下所述般能以ABL(All Bit Line)方式進行感測，但除此以外亦能以新方式(以下稱為DSA：Diode sense ABL，二極體感測ABL)進行感測。即便採用任一種方式，感測放大器6均根據自位元線流動之電流量而檢測來自記憶單元21之讀出資料。利用感測放大器6檢測出之讀出資料例如以二值資料之方式保持於資料鎖存電路7。

圖1所示之行解碼器5對來自位址暫存器10之行位址進行解碼。又，行解碼器5基於該解碼之結果而決定是否將保持於資料鎖存電路7之資料傳輸至資料匯流排。

I/O緩衝器12將自I/O端子輸入之位址、資料及命令進行緩衝。又，I/O緩衝器12將位址傳輸至位址暫存器10，將命令傳輸至命令暫存器，且將資料傳輸至資料匯流排。

控制器8識別位址及命令，並且控制上述之感測放大器6等之動作。

圖3係用以說明第1實施形態之感測放大器6之動作原理的簡化之電路圖。圖3之感測放大器6包括：第1及第2電晶體Q1、Q2，其等疊接連接於位元線BL與SEN節點(感測節點)之間之電流路徑上；及第3電晶體Q3，其連接於該等第1及第2電晶體Q1、Q2之間之第2節點n2與 SASRC節點(第2電壓設定節點或第3節點)之間。

於位元線BL與CELSRC節點(第1電壓設定節點)之間，連接有與圖2相同構成之NAND串20。第3電晶體Q3之閘極與第1電晶體Q1之汲極均連接於第1節點n1。於該第1節點n1與位元線BL之間之電流路徑上連接有第4電晶體Q4。該第4電晶體Q4例如為高耐壓之電晶體，其係用以於對記憶單元21進行刪除時將位元線BL與第1節點n1電性阻斷而設置。又，於VDDSA節點與第1節點n1之間配置有PMOS(positive channel Metal Oxide Semiconductor，正通道金屬氧化物半導體)電晶體Q7。

第2電晶體Q2之汲極係SEN節點，於該SEN節點連接有電容器C之一端。該SEN節點係根據自記憶單元21讀出之資料之邏輯而將電容器C進行充放電之感測節點。

第1~第4電晶體Q1~Q4與電晶體Q7之接通或斷開之切換控制，係藉由圖1之控制器8而進行。第1~第4電晶體Q1~Q4中之任一者均為NMOS(n-channel metal-oxide-semiconductor，n通道金氧半導體)電晶體。

圖4係圖3之時序圖。於對記憶單元21進行讀出之情形時，首先，使第1電晶體Q1之閘極電壓1為高電壓，且使第2電晶體Q2之閘極電壓2為低電壓(時刻t1)。此時，較理想為，為了抑制第1電晶體Q1之汲極偏壓相關性，而抑制第2節點n2之電壓變動。為此，只要將第1電晶體Q1之閘極電壓1設定為SASRC節點之電壓+第1電晶體Q1之閾值電壓+過驅電壓(約0.2V左右)之電壓即可。於該時刻t1，選擇閘極線SGS、SGD均成為高位準。

其後，使NAND串20之一端側之CELSRC節點上升至VDDSA(時刻t2)。藉此，若NAND串20內之讀出對象之記憶單元21之資料為「1」，則位元線BL/BLI之電壓幾乎不降低(圖4之實線部分)，且若該 資料為「0」，則位元線BL/BLI之電壓大幅降低(圖4之虛線部分)。

即便於時刻t2，亦將第1電晶體Q1之閘極電壓1設定為SASRC節點之電壓+第1電晶體Q1之閾值電壓+過驅電壓。因此，第1電晶體Q1為接通狀態，但第2節點n2被箝位(clamp)於SASRC節點之電壓+過驅電壓之電壓，從而成為與第1電晶體Q1之汲極電壓(節點n1之電壓)之電壓相同、或稍微低於其之電壓。又，第1節點n1之電壓成為與流過位元線BL之單元電流對應之電壓。由於第2節點n2之電壓高於SASRC節點之電壓，且第1節點n1之電壓被施加至第3電晶體Q3之閘極，故而第3電晶體Q3作為二極體而動作。因此，自CELSRC節點通過NAND串20及位元線BL而流動之電流，依序通過第4電晶體Q4、第1電晶體Q1及第3電晶體Q3而流入至SASRC節點(第2電壓設定節點)。

自時刻t2起經過不久時間後，位元線BL之電位、及第1及第3電晶體Q1、Q3之間之第2節點n2之電位穩定。於此狀態下，將第1電晶體Q1及第4電晶體Q4斷開，且對第2電晶體Q2之閘極施加與時刻t1之閘極電壓1相同之閘極電壓2(時刻t3)。更具體而言，閘極電壓2係SASRC節點之電壓+第2電晶體Q2之閾值電壓+過驅電壓。藉此，第2節點n2被維持於與時刻t1時相同之電壓位準。藉由第1電晶體Q1及第4電晶體Q4同時斷開，而第1節點n1成為高阻抗狀態，且第1節點n1被保持於時刻t3以前之電位。

藉由使時刻t3之第2電晶體Q2之閘極電壓2與時刻t1之第1電晶體Q1之閘極電壓1相同，而亦維持節點n2之電壓位準，第2節點n2第3電晶體Q3於時刻t3以後亦作為二極體而動作，來自SEN節點之電流通過第2電晶體Q2及第3電晶體Q3而流動至SASRC節點。於時刻t3之時點，位元線BL之電位根據NAND串20內之讀出對象單元之資料邏輯而不同，故而於時刻t3以後自SEN節點流動至SASRC節點之電流亦根據該電位而不同，SEN節點之電位根據流過之電流而決定。藉由對該 SEN節點之電位進行感測而判別資料「0」及「1」。

如此，於在時刻t3切換第1電晶體Q1及第2電晶體Q2之接通、斷開之前後，以第1節點n1及第2節點n2之電位分別不變化之方式控制第1及第2電晶體Q1、Q2之閘極電壓1、2。藉此，即便切換第1及第2電晶體Q1、Q2之接通、斷開，流過第3電晶體Q3之汲極-源極間之電流亦成為大致相同。

於上述之說明中，在將第1電晶體Q1斷開、且將第2電晶體Q2接通時，將第4電晶體Q4斷開而將第1節點n1設定為高阻抗狀態，但亦可代替將第4電晶體Q4斷開，而將NAND串內之選擇閘極電晶體S1、S2之至少一者斷開。

如此，於第1實施形態中，於對記憶單元21進行讀出時，使第1電晶體Q1接通而使來自位元線BL之電流流過二極體連接之第3電晶體Q3、並於使位元線BL及第2節點n2之電位穩定化之後，使第2電晶體Q2接通而來自SEN節點之電流流過二極體連接之第3電晶體Q3，從而使SEN節點放電。即，於本實施形態中，即便第1及第2電晶體Q1、Q2中之任一者接通，均使第3電晶體Q3作為二極體動作，故而來自SEN節點之放電電流不會流向單元側。因此，可不依賴於NAND串20之一端側之CELSRC節點之電壓而對記憶單元21進行讀出，且可於不降低成為使記憶單元21之可靠性降低之主要原因之CELSRC節點之電壓的情況下降低SEN節點之電壓而進行讀出，從而可不降低記憶單元21之可靠性而進行低電壓驅動。

又，可不對CELSRC節點之電位產生影響而調整SASRC節點之電位，藉由如下所述般調整SASRC節點之電位，而可調整記憶單元21之溫度特性、或單元電流路徑之電阻之變動、或二極體連接之第3電晶體Q3之閾值之不均等。

(第2實施形態)

以下說明之第2實施形態係將第1實施形態之感測放大器6更具體化者。

圖5係第2實施形態之感測放大器6之電路圖。於圖5中，對與圖3在功能上相同之電晶體附加相同符號。圖5之感測放大器6除圖3所示之第1~第4電晶體Q1~Q4以外，還具有第5~第15電晶體Q5~Q15、及鎖存部31。

第5電晶體Q5連接於第3電晶體Q3之閘極-源極間。第5電晶體Q5係用以於對記憶單元21進行資料寫入時，使自位元線BL流動之電流不經由第1及第2電晶體Q1、Q2而流動至第3節點n3而設置。第5電晶體Q5係根據GRS信號而切換接通及斷開。

第6電晶體Q6配置於第3電晶體Q3之源極與SASRC節點之間，且根據INV信號而切換接通及斷開。

第7電晶體Q7及第8電晶體Q8疊接連接於電源電壓節點VDD與第2節點n2之間。第7電晶體Q7根據INV信號而切換接通及斷開，第8電晶體Q8根據BLX信號而切換接通及斷開。

第9電晶體Q9配置於LBUS節點與SEN節點之間，根據BLQ信號而切換接通及斷開。第10電晶體Q10及第11電晶體Q11疊接連接於LBUS節點與CLK節點之間。第10電晶體Q10根據STB信號而切換接通及斷開。

第12電晶體Q12配置於LBUS節點與鎖存部31之輸入節點之間，根據STI信號而切換接通及斷開。第13電晶體Q13配置於LBUS節點與鎖存部31之輸出節點之間，根據STL信號而切換接通及斷開。

第14電晶體Q14及第15電晶體Q15疊接連接於電源電壓節點VDD與接地節點之間。第14電晶體Q14及第15電晶體Q15係如下所述般於鎖定時作為強制性地使鎖存部31之鎖存資料之邏輯反轉之鎖定控制部而動作。第14電晶體Q14根據LPCn信號而切換接通及斷開，第15電晶 體Q15根據LDC信號而切換接通及斷開。

第7電晶體Q7及第14電晶體Q14係PMOS電晶體，其他電晶體係NMOS電晶體。

輸入至第6及第7電晶體Q6、Q7之閘極之INV信號係與鎖存部31之鎖存資料INV相同邏輯之信號。

於圖5中，表示如下例，該例係分別對第1電晶體Q1之閘極供給BLC信號，對第2電晶體Q2之閘極供給XXL信號，對第3電晶體Q3之閘極供給BLI信號，對第4電晶體Q4之閘極供給BLS信號，對第5電晶體Q5之閘極供給GRS信號。BLC信號對應於圖1之1信號，XXL信號對應於2信號。

圖6及圖7係表示圖5之感測放大器6之動作時序之時序圖。圖6表示於自記憶單元21讀出有效之資料後進行不流動讀出電流之鎖定動作之情形之動作時序，圖7表示不進行鎖定動作之情形之動作時序。如此，圖5之感測放大器6可任意地設定變更是否進行鎖定動作。

圖6及圖7之時序圖表示對多值寫入之記憶單元21進行讀出之動作時序。於對例如寫入有四值資料之記憶單元21進行讀出之情形時，分為Upper Read(上部讀取)及Lower Read(下部讀取)而進行，圖6及圖7表示Upper Read之動作時序。

於圖6及圖7之時序圖中，IDSA(C位準)、IDSA(A/B位準)、IDSA(E位準)分別表示於讀出記憶單元21之C位準、A/B位準、E位準時流過二極體連接之第3電晶體Q3之汲極-源極間之電流波形。圖6及圖7之除此以外之信號波形係電壓波形。

於圖6之時刻t11，INV信號自低位準變化為高位準。此時，CELSRC節點、BLS信號、BLS信號及BLX信號分別成為高電壓。藉此，電流自CELSRC節點依序通過NAND串20、第4電晶體Q4、第1電晶體Q1、第3電晶體Q3、第6電晶體Q6而流入至SASRC節點，不久 後，位元線BL及第2節點n2之電位穩定化。位元線BL及第2節點n2之電位分別如上所述般成為與NAND串20內之讀出對象單元之資料邏輯對應之電位。

當於時刻t12，BLS信號、BLC信號及BLX信號成為低位準，且XXL信號成為高位準時，電流自SEN節點通過第2電晶體Q2、第3電晶體Q3及第6電晶體Q6而流入至SASRC節點。

藉此，SEN節點係如圖6之虛線或單點鏈線所示般，成為與即將到達時刻t12之前之第2節點n2之電位對應之電位。鎖存部31於時刻t13~t14時，將與SEN節點之電位對應之邏輯之資料鎖存。

圖8係圖6之時刻t13~t14之期間之詳細之時序圖。圖8(a)之時序圖表示SEN節點為低電位之情形、即自記憶單元21讀出之資料為「0」之情形之動作時序，且圖8(b)之時序圖表示SEN節點為高電位之情形之動作時序。

當於圖8(a)之時刻t21，LDC信號成為高電位時，第15電晶體Q15接通，LBUS節點成為低電位。其後，當於時刻t22，STI信號成為高電位時，第12電晶體Q12接通，鎖存部31之輸入節點INV成為與SEN節點相同之低電位。鎖存部31之輸入節點INV與圖5所示之INV信號電性導通。

原本於SEN節點為低電位時，第11電晶體Q11斷開，LBUS節點保持高電位。於本實施形態中，於讀出有效之資料後，進行使INV信號為低電位而不使來自SEN節點之電流流過SASRC節點之鎖定動作。因此，於時刻t22使INV信號為低電位。

再者，鎖存部31包括並聯連接之反相器及時控反相器，由於反轉輸出已鎖存之資料，故而必須以邏輯不同之信號不衝突之方式，於第13電晶體Q13成為接通之時刻t25之前，使LBUS節點之邏輯與鎖存部31之輸出節點之邏輯相同。因此，於時刻t23，使LPCc信號為低電 位，而使LBUS節點自低電位變化為高電位。

於SEN節點為高電位時，由於尚未自記憶單元21進行有效之讀出，故而如圖8(b)所示般，於在時刻t22使INV信號暫時為低電位之後，於時刻t25回覆至高電位。

當將圖6及圖7之動作時序進行比較時，於在SEN節點設定與自記憶單元21讀出之資料之邏輯對應之電位之後、將SEN節點之電位寫入至鎖存部31之期間t13~t14及其以後之動作時序於圖6及圖7中不同。於不進行鎖定動作之情形時，如圖7所示般，於時刻t14使INV信號為高位準，故而第6電晶體Q6接通，來自位元線BL或SEN節點之電流經由第6電晶體Q6而持續流動至SASRC節點。

圖5之感測放大器6不僅能以如圖6~圖8之感測方式(以下為新感測方式)對記憶單元21進行讀出，亦能以現有之ABL方式對記憶單元21進行讀出。

圖9係以ABL方式對記憶單元21進行讀出之情形之動作時序圖。於ABL方式中，首先將所有位元線BL進行預充電(時刻t31~t32)。此期間內，INV信號為低位準。因此，電流依序通過第7電晶體Q7、第8電晶體Q8、第1電晶體Q1、第4電晶體Q4而流動至位元線BL。

於時刻t32，提高XXL信號之電位位準而將第2電晶體Q2接通。藉此，來自SEN節點之電流經由第2電晶體Q2、第1電晶體Q1及第4電晶體Q4而流動至位元線BL。流過之電流量根據即將到達時刻t32之前之位元線BL之電位而變化，藉此，SEN節點之電位成為與讀出對象之記憶單元21之資料對應之電位位準。

其後，於時刻t33，INV信號成為高位準，但XXL信號之位準被放電至0V，故而電流不自SEN節點流動至SASRC節點。

圖10係利用圖5之感測放大器6對記憶單元21進行寫入(編程)之情形之動作時序圖。圖5之感測放大器6亦可視需要而進行QPW(Quick Pass Write，快速通過寫入)。於圖10，表示進行QPW之位元線BL(VL已通過)、不進行QPW之位元線BL(VL未通過)、及除寫入對象以外之位元線BL(禁止)之3種位元線BL之電壓波形。SGD係NAND串20內之選擇閘極電晶體之閘極電壓波形。

於QPW中，由於使施加至寫入對象記憶單元21之寫入電壓階段性增加，故而如圖10之虛線所示般，BLC信號、BLX信號、及GRS信號暫時大幅下降後(時刻t41)稍稍上升(時刻t42)，與此對應地位元線BL(VL已通過)之電壓亦稍稍上升。

圖5之感測放大器6亦可採用分為偶數位元線BL及奇數位元線BL而對記憶單元21進行讀出之感測方式。

圖11係使用圖5之感測放大器6分為偶數位元線BL及奇數位元線BL而對記憶單元21進行讀出之情形之動作時序圖。於圖11中，將對應於第偶數個及第奇數個之位元線之第1電晶體Q1之閘極信號分別記為BLCE、BLCO。同樣地將對應於第偶數個及第奇數個之位元線之第5電晶體Q5之閘極信號分別記為GRSE、GRSO。圖11之時序圖表示選擇偶數位元線BL、不選擇奇數位元線BL之情形之動作時序。於時刻t51，將所有位元線BL暫時箝位於特定電壓之後，將進行讀出之偶數位元線BL設定為與NAND串20內之讀出對象單元對應之電位，奇數位元線BL直接維持所箝位之電壓(時刻t52)。如圖11般，於對偶數位元線BL進行讀出之期間，對奇數位元線BL進行箝位，且於對奇數位元線BL進行讀出之期間對偶數位元線BL進行箝位，藉此，可不受到鄰接位元線BL之電位變動之影響而對位元線BL之電位進行感測，故而可提高資料之讀出精度。

圖1所示之控制器8可任意地設定採用圖6~圖8所示之新感測方式(第1感測方式)、鎖定動作、圖9所示之ABL感測方式(第2感測方式)、圖10所示之QPW、圖11所示之感測方式中之任一者。

如此，由於第2實施形態之感測放大器6具有與第1實施形態相同之第1~第4電晶體Q1~Q4，故而能獲得與第1實施形態相同之效果。又，本實施形態之感測放大器6可採用電流自SEN節點經由二極體連接之第3電晶體Q3而流動至SASRC節點之新感測方式，亦可採用現有之ABL方式。又，可任意地設定於自記憶單元21讀出有效之資料後是否進行鎖定動作。進而，亦可任意地設定是否進行QPW。又，亦可採用分為偶數位元線BL及奇數位元線BL而進行資料讀出之感測方式。

(第3實施形態)

圖5之感測放大器6為了進行鎖定動作，而於第2節點n2與SASRC節點之間配置第6電晶體Q6，但於無需進行鎖定動作之情形時，可使感測放大器6為與圖5不同之電路構成。

圖12係第3實施形態之感測放大器6之電路圖。於圖12中，對與圖5共用之構成部分附加相同符號，以下主要說明不同點。圖12之感測放大器6之第3電晶體Q3、第5電晶體Q5及第6電晶體Q6之連接與圖5不同。

於圖12中，第5電晶體Q5及第3電晶體Q3疊接連接於第2節點n2與SASRC節點之間。又，第6電晶體Q6配置於第2節點n2與SASRC節點之間。

於圖5中，輸入至第5電晶體Q5之閘極之GRS信號於讀出時成為低電位，於寫入時成為高電位，但於圖12中，GRS信號於讀出時成為高電位，於寫入時成為低電位。因此，第3電晶體Q3於讀出時作為二極體而動作，於寫入時被自第1節點n1阻斷。

於圖12之情形時，當INV信號成為低電位時，第6電晶體Q6斷開，但來自SEN節點之電流通過第5電晶體Q5及二極體連接之第3電晶體Q3而流動至SASRC節點。因此，無法進行鎖定動作。

如此，第3實施形態之感測放大器6無法進行鎖定動作，但除此以外能獲得與第2實施形態相同之效果。

(第4實施形態)

如上所述，圖5或圖12所示之感測放大器6於讀出時任意地切換電流自SEN節點流動至SASRC節點之新感測方式、電流自SEN節點流向位元線BL側之現有之ABL方式而實施，可由圖1之半導體記憶裝置1內之控制器8進行該切換控制，或亦可由與半導體記憶裝置1分開設置之外部控制器41進行該切換控制。

圖13係包括外部控制器41及半導體記憶裝置1之記憶體系統42之概略之方塊圖。外部控制器41接收來自處理器43之指示而對半導體記憶裝置1進行存取，從而進行資料之寫入或讀出。又，外部控制器41可如上所述般切換感測放大器6之感測方式。

作為指示感測方式之切換之方法，考慮例如利用前綴命令之指示、利用設定特性命令序列之指示、及利用參數設定之指示中之任一種。或，亦可採用其他指示方法。

圖14係利用前綴命令指示之情形之概略之時序圖。圖14表示於讀出進行了多值寫入之記憶單元21之資料之情形時，於A位準之讀出及C位準之讀出中改變感測方式之例。

於存在利用前綴命令之指示之情形時，例如於A位準中採用新感測方式，於C位準中採用ABL感測方式。於不存在利用前綴命令之指示之情形時，於A位準及C位準之兩者採用新感測方式。

外部控制器41如圖15所示般，經由例如I/O匯流排等，依序將外部前綴命令、讀取命令00h、讀取位址、讀取命令30h發送至半導體記憶裝置1。半導體記憶裝置1內之控制器8對外部前綴命令進行解釋，且選擇新感測方式及ABL感測方式中之任一者。

如此，於第4實施形態中，由於可自半導體記憶裝置1之外部設 定變更感測放大器6之感測方式，故而易於進行感測放大器6之動作確認。

(第5實施形態)

圖1或圖5等之感測放大器6於二極體連接之第3電晶體Q3之源極側設置有SASRC節點。藉由調整該SASRC節點之電壓而可改變位元線BL之電壓。改變位元線BL之電壓之目的係為了例如如下等：1)調整單元電流；2)抵消單元電流路徑之電阻之變動；及3)消除二極體連接之第3電晶體Q3之閾值之變動。

圖16係表示調整SASRC節點之電壓的電壓調整部51之一例之電路圖。圖16之電壓調整部51具有：電晶體52，其配置於SASRC節點與接地節點之間；及比較器53，其調整上述電晶體52之閘極電壓。比較器53將SASRC節點之電壓及基準電壓Vref進行比較，若SASRC節點之電壓較高，則降低電晶體52之閘極電壓，若SASRC節點之電壓較低，則升高電晶體52之閘極電壓。

1)通常當周圍溫度上升時，記憶單元21之閾值變低。當記憶單元21之閾值變低時，電流容易自CELSRC節點通過NAND串20而流動至位元線BL，位元線BL之電壓上升。於此情形時，當使SASRC節點之電壓升高時，電流變得難以流過二極體連接之第3電晶體Q3之汲極-源極間，故而可抑制流過位元線BL之電流量。因此，於周圍溫度上升之情形時，只要使用例如圖16之電路而將SASRC節點設定為高電壓即可。

2)自NAND串20至感測放大器6之距離越長，越會受到位元線BL之電阻之影響。即，通過位元線BL之單元電流路徑之電阻變高，位元線BL之電壓變低。因此，對位於遠離感測放大器6之位置之單元區塊內之記憶單元21之資料進行讀出時，使用例如圖16之電路，使SASRC節點之電壓較低，流過位元線BL之電流增加。

3)二極體連接之第3電晶體Q3具有閾值不均。於閾值較低之情形時，電流容易自位元線BL流動至第3電晶體Q3，故而於此情形時，只要使用例如圖16之電路，將SASRC節點設定為高電壓即可。相反地於閾值較高之情形時，電流難以自位元線BL流動至第3電晶體Q3，故而只要將SASRC節點設定為低電壓即可。

雖然於圖16中表示了於SASRC節點連接電壓調整用之電路之例，但亦可於圖5等之第3電晶體Q3與第6電晶體Q6之間之第3節點n3連接上述電路。

如此，於第5實施形態中，由於設置調整SASRC節點之電壓之電路，故而可使由溫度引起之單元電流之變化、單元電流路徑之電阻之變動、及二極體連接之第3電晶體Q3之閾值不均相互抵消，可使穩定之電流流過位元線BL，從而資料讀出之可靠性提高。

(第6實施形態)

如上述之第5實施形態中所說明，SASRC節點之電壓存在根據如下者而變動之可能性，即為：1)周圍溫度；2)自NAND串20至感測放大器6之距離；及3)二極體連接之第3電晶體Q3之閾值不均。因此，利用圖16之比較器53與SASRC節點之電壓進行比較之基準電壓Vref亦需要將上述1)~3)納入考慮中而進行調整。即，於SASRC節點之電壓根據上述1)~3)而變動之情形時，較理想為使基準電壓Vref亦變動該變動量。因此，以下說明之第6實施形態之特徵在於，對圖16之電壓調整部51追加用以產生基準電壓Vref之基準電壓產生電路。於該基準電壓產生電路中，將上述1)~3)納入考慮中而調整基準電壓Vref。

無需針對各感測放大器6之每一個而設置上述基準電壓產生電路，而可於複數個感測放大器6共用一個基準電壓產生電路。例如亦可針對每一個記憶體組而設置基準電壓產生電路。於此情形時，於與一個記憶體組內之所有SASRC節點之電壓之比較中，使用利用對應之 基準電壓產生電路產生之基準電壓Vref。

圖17係表示基準電壓產生電路61之一例之電路圖。圖17之基準電壓產生電路61具有電流源62、電阻複製部63、二極體複製部64、及反饋控制部65。再者，於圖17中，將圖3等之二極體連接之電晶體Q3記為電流源Q3。

電流源62產生與流過讀出對象之NAND串20之電流對應之電流。電流源62並非必須設置於基準電壓產生電路61內，只要設置於半導體記憶裝置1內即可。電流源62產生之電流被預先設定。更具體而言，較理想為將電流源62產生之電流設定為感測放大器6將NAND串20內之任意之記憶單元判定為ON(接通)單元之邊界之電流。如上所述，通常當周圍溫度上升時，記憶單元21之閾值變低，流過NAND串20之單元電流增大。因此，亦可根據周圍溫度而可變控制自電流源62輸出之電流。或，亦可於設計圖17之基準電壓產生電路61時，預先設定周圍溫度，且基於所設定之溫度而將自電流源62輸出之電流值設定為固定值。

電阻複製部63預先連接於電流源62之電流路徑，且具有與位元線之電阻值對應之電阻值。即，電阻複製部63具有與讀出電流自讀出對象之NAND串20流動至位元線時之位元線之電阻值對等之電阻值。由於位元線之電阻值根據NAND串20與感測放大器6之距離而變化，故而較理想為根據進行哪一NAND串20之讀出而可變調整電阻複製部63之電阻值。電阻複製部63之電阻部之調整係藉由例如圖1所示之控制器8而進行，但根據半導體記憶裝置內之各NAND串20與感測放大器之距離而精細地調整電阻複製部63之電阻值，會使控制器8之處理負擔較大。因此，亦可事先將電阻複製部63之電阻值準備幾個，而自其中選擇一個。

二極體複製部64預先連接於電阻複製部63之一端與基準電壓Vref 之輸出節點n0之間，且係模擬第3電晶體Q3之電氣特性之電晶體。針對各SEN節點之每一個而設置有第3電晶體Q3，於半導體記憶裝置1內設置有多個第3電晶體Q3。由於各個第3電晶體Q3之每一個之電氣特性存在略微之不均，故而二極體複製部64亦可為並聯連接有以與第3電晶體Q3相同之設計基準形成之複數個電晶體者。藉由並聯連接複數個電晶體，而可使各個電晶體之電氣特性之不均平均化，故而可減少與第3電晶體Q3之電氣特性之差異。再者，於由複數個電晶體構成二極體複製部64之情形時，亦需要配合複數個電晶體之數量而調整自電流源62流動之電流。

第3電晶體Q3具有閾值不均與由溫度特性所引起之不均，但藉由如上所述般將以與第3電晶體Q3相同之設計基準形成之複數個電晶體並聯連接而構成二極體複製部64，而可使閾值不均與由溫度特性所引起之不均相互抵消。

反饋控制部65具有比較器66、PMOS電晶體67、及NMOS電晶體68。比較器66將電流源62和電阻複製部63之連接節點之電壓與特定之閾值電壓VREF_SRC進行比較，且輸出表示兩電壓之大小關係之二值信號。該二值信號輸入至PMOS電晶體67之閘極。PMOS電晶體67及NMOS電晶體68串聯連接於電源節點與接地節點之間，兩電晶體之汲極成為基準電壓產生電路61之輸出節點n0，自該輸出節點n0輸出基準電壓Vref。基準電壓產生電路61之輸出節點n0亦連接於二極體複製部64之源極，藉此，以電流源62和電阻複製部63之連接節點之電壓與特定之閾值電壓VREF_SRC一致之方式進行反饋控制。

比較器66對電流源62與電阻複製部63之連接節點之電壓進行反饋控制之理由，係因為該連接節點之電壓為與讀出對象之NAND串20之位元線電壓相當之電壓，圖17之基準電壓產生電路61監視讀出對象之NAND串20之位元線電壓，而進行與產生基準電壓Vref等價之處 理。

讀出對象之NAND串20之位元線電壓根據NAND串20之溫度特性而變動。因此，較理想為將NAND串20之溫度特性納入考慮中而設定閾值電壓VREF_SRC。再者，閾值電壓VREF_SRC亦可於暫時設定之後不進行變更，但亦可根據由例如溫度感測器等偵測出之溫度，而可變控制閾值電壓VREF_SRC。

如此，於第6實施形態中，利用基準電壓產生電路61產生成為用以調整SASRC節點之電壓之基準的基準電壓Vref，故而可高精度地調整SASRC節點之電壓，該基準電壓產生電路61具有與自NAND串20通過位元線及第3電晶體Q3而到達SASRC節點之電流路徑相同之電流路徑。更具體而言，由於將1)周圍溫度、2)自NAND串20至感測放大器6之距離、及3)二極體連接之第3電晶體Q3之閾值不均納入考慮中而產生基準電壓Vref，故而，存在因1)~3)而變動之可能性之SASRC節點之電壓與基準電壓Vref之差電壓不會受上述1)~3)之影響。藉此，可不受上述1)~3)之影響，而配合基準電壓Vref來高精度地調整SASRC節點之電壓。

雖然已於上述之實施形態中，說明了將本發明應用於NAND型快閃記憶體之例，但本發明可應用於NOR(反或)型快閃記憶體或MRAM(magnetoresistance random access memory，磁阻式隨機存取記憶體)、ReRAM(resistive random access memory，電阻式隨機存取記憶體)等各種非揮發性半導體記憶裝置。

雖然已說明了本發明之幾個實施形態，但該等實施形態係作為例而提出者，並非意圖限定發明之範圍。該等新穎之實施形態能以其他各種形態進行實施，可於不脫離發明之主旨之範圍內進行各種省略、替換、變更。該等實施形態或其變形包含於發明之範圍及主旨內，並且包含於申請專利範圍所記載之發明及其均等之範圍內。

6‧‧‧感測放大器

20‧‧‧NAND串

BL‧‧‧位元線

BLI‧‧‧信號

BLS‧‧‧信號

C‧‧‧電容器

CELSRC‧‧‧節點

CLK‧‧‧節點

n1‧‧‧第1節點

n2‧‧‧第2節點

Q1‧‧‧第1電晶體

Q2‧‧‧第2電晶體

Q3‧‧‧第3電晶體

Q4‧‧‧第4電晶體

Q7‧‧‧第7電晶體

SASRC‧‧‧節點

SEN‧‧‧節點

VDDSA‧‧‧節點

1‧‧‧閘極電壓

2‧‧‧閘極電壓

Claims (15)

1. 一種半導體記憶裝置，其包括：記憶體串，其係包含複數之記憶單元；位元線，其係與上述記憶體串及第1節點電性連接；第1電晶體，其係連接於上述第1節點與第2節點；第2電晶體，其係連接於上述第2節點與第3節點；第3電晶體，其係連接於上述第2節點與第4節點，且上述第3電晶體之閘極係連接於上述第1節點；及控制電路，其經組態以執行包含第1相位及第2相位之讀取操作，上述控制電路經組態可於上述第1相位施加第1電壓至上述第1電晶體之閘極及施加第2電壓至上述第2電晶體之閘極，且於上述第1相位後之上述第2相位施加第3電壓至上述第1電晶體之閘極及施加第4電壓至上述第2電晶體之閘極；上述第1電壓高於上述第2電壓，上述第3電壓低於上述第4電壓。
2. 如請求項1之半導體記憶裝置，其中上述第2電壓及上述第3電壓係接地電壓。
3. 如請求項1之半導體記憶裝置，其中上述第3節點係感測節點。
4. 如請求項1之半導體記憶裝置，其更包括：第4電晶體，上述第1節點及上述位元線係經由上述第4電晶體而連接。
5. 如請求項1之半導體記憶裝置，其更包括：第5電晶體，上述第3電晶體及上述第2電晶體係經由上述第5電晶體而連接。
6. 如請求項1之半導體記憶裝置，其更包括：第6電晶體，其係連接上述第1節點與上述第4節點。
7. 如請求項6之半導體記憶裝置，其中上述控制電路經組態於上述第1相位及上述第2相位期間，施加接地電壓至上述第6電晶體之 閘極。
8. 如請求項6之半導體記憶裝置，其中上述控制電路經組態以執行包含第3相位之附加讀取操作，上述控制電路經組態於上述第3相位期間，施加第5電壓至上述第6電晶體之閘極，上述第5電壓係高於接地電壓。
9. 如請求項8之半導體記憶裝置，其中上述控制電路經組態於上述第3相位期間，施加上述第5電壓至上述第1電晶體之閘極。
10. 如請求項6之半導體記憶裝置，其中上述控制電路經組態以執行包含第4相位之編程操作，上述控制電路經組態於上述第4相位期間，施加第6電壓至上述第6電晶體之閘極，上述第6電壓係高於接地電壓。
11. 如請求項1之半導體記憶裝置，其中於上述第1相位期間，電流從上述位元線通過上述第1電晶體及上述第3電晶體流動至上述第4節點，且其後，於上述第2相位期間，電流從上述第3節點通過上述第2電晶體及上述第3電晶體流動至上述第4節點。
12. 如請求項1之半導體記憶裝置，其中電流從上述位元線通過上述第1電晶體流動至上述第3電晶體時之上述第1電晶體之閘極電壓，係將上述第4節點之電壓、上述第1電晶體之閾值電壓、及特定之過驅電壓進行相加而得之電壓；且電流從上述第3節點通過上述第2電晶體流動至上述第3電晶體時之上述第2電晶體之閘極電壓，係將上述第4節點之電壓、上述第2電晶體之閾值電壓、及特定之過驅電壓進行相加而得之電壓。
13. 如請求項1之半導體記憶裝置，其中上述記憶單元係NAND型快閃記憶單元。
14. 如請求項1之半導體記憶裝置，其更包含：電壓調整電路，其經組態以調整上述第4節點之電壓。
15. 如請求項14之半導體記憶裝置，其中當周圍溫度上升時，上述電壓調整電路升高上述第4節點之上述電壓。