KR20090028012A - 고전압 생성 회로 - Google Patents

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KR20090028012A
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Abstract

고전압 생성 회로가 개시된다. 본 발명의 실시예에 따른 고전압 생성 회로는 고전압 펌프 및 고전압 제어기를 구비한다. 고전압 펌프는 클럭 신호를 사용하여 고전압을 생성한다. 고전압 제어기는 상기 고전압 펌프로부터 인가되는 임시 고전압과 기준 전압을 비교하여, 상기 고전압 펌프를 제어하는 제어 신호를 생성한다.상기 고전압 제어기는, 상기 임시 고전압의 전압 레벨을 대응되는 비교 전압의 전압 레벨로 변동시키는 직렬로 연결된 복수개의 저항들을 구비한다. 상기 저항들의 직렬 연결을 스트링이라 할 때, 상기 고전압 펌프와 연결되는 상기 스트링의 일 단에 가장 근접한 저항의 값이 스트링 상의 다른 저항들의 값보다 크다. 바람직하게는, 본 발명의 실시예에 따른 고전압 생성 회로는, 상기 스트링의 인접하여 위치하는 저항들이 연결되는 연결점을 제1 내지 제n(n은 자연수) 노드라 할 때, 임의의 두 노드 사이의 단락 여부를 제어하는 점핑부를 더 구비할 수 있다. 본 발명에 따른 고전압 생성 회로는 정확한 레벨의 고전압을 생성할 수 있는 장점이 있다.

Description

고전압 생성 회로{High voltage generator}
본 발명은 반도체 장치에 관한 것으로서, 특히 플래시 메모리에서 정확한 고전압을 생성할 수 있는 고전압 생성 회로에 관한 것이다.
불휘발성 메모리 중에서 주로 사용되는 플래시 메모리는, 전기적으로 데이터를 삭제하거나 다시 기록할 수 있는 비휘발성 기억 소자로서, 마그네틱 디스크 메모리를 기반으로 하는 저장 매체에 비해 전력 소모가 적으면서도 하드 디스크와 같이 액세스 타임(Access Time)이 빠른 특징을 갖는다.
플래시 메모리는 셀과 비트라인의 연결 상태에 따라 노어(NOR)형과 낸드(NAND)형으로 구분된다. 노어(NOR)형 플래시 메모리는 1개의 비트라인에 2개 이상의 셀 트랜지스터가 병렬로 연결된 형태로서, 채널 핫 일렉트론(channel hot electron) 방식을 사용하여 데이터를 저장하고, F-N 터널링(Fowler-Nordheim tunneling) 방식을 사용하여 데이터를 소거한다. 또한, 낸드(NAND)형 플래시 메모리는 1개의 비트 라인에 2개 이상의 셀 트랜지스터가 직렬로 연결된 형태로서, F-N 터널링 방식을 사용하여 데이터를 저장 및 소거한다. 일반적으로, 노어(NOR)형 플래시 메모리는 전류 소모가 크기 때문에 고집적화에는 불리하지만, 고속화에 용이 하게 대처할 수 있는 장점이 있고, 낸드(NAND)형 플래시 메모리는 노어형 플래시 메모리에 비해 적은 셀 전류를 사용하기 때문에, 고집적화에 유리한 장점이 있다.
도 1은 플래시 메모리의 단일 셀을 보여주는 도면이다.
도 1을 참조하면, 플래시 메모리는 셀(cell)들이라고 불리는 플로팅 게이트 트랜지스터(floating gate transistor)들의 어레이(array)에 데이터를 저장한다. 구체적으로 살펴보면, 플래시 메모리는 붕소 이온 등으로 도핑(dopping)된 p-타입 반도체 기판(11)을 구비한다. n-타입 소스 영역(12)과 n-타입 드레인 영역(13)은 반도체 기판(11)에 인, 비소, 또는 안티몬(antimony)을 도핑하여 형성될 수 있다. 플로팅 게이트(14)는 기판(11) 위에 형성될 수 있고, 기판과 절연될 수 있다. 컨트롤 게이트(15)는 플로팅 게이트(14) 위에 형성될 수 있고, 플로팅 게이트(14)와 절연된다. 플로팅 게이트(14)는 완전히 절연되기 때문에, 플로팅 게이트에 저장되는 전하는 트랩(trap)되고, 또한 전기 소모 없이 플로팅 게이트에 데이터를 유지할 수 있다.
도 2a은 일반적인 낸드(NAND)형 플래시 메모리에 구비되는 메모리 셀 구조를 나타내는 회로도이다.
도 2a에서, 다수의 워드라인(WL11 내지 WL14) 및 다수의 메모리 셀들(M11~M14)이 도시되며, 상기 다수의 메모리 셀들(M11~M14)은 선택용 트랜지스터들(ST1, ST2)과 함께 스트링(string) 구조를 이루고, 비트라인(BL)과 접지전압(VSS) 사이에 직렬로 연결된다. 적은 셀 전류를 사용하므로, 낸드(NAND)형의 불휘발성 반도체 메모리 장치는, 1개의 워드라인에 연결된 모든 메모리셀에 대한 프 로그램(program)을 1번의 프로그램 동작에서 수행한다.
도 2b는 일반적인 노어(NOR)형 플래시 메모리에 구비되는 메모리 셀 구조를 나타내는 회로도이다.
도 2b에 도시된 바와 같이, 노어(NOR)형의 불휘발성 반도체 메모리 장치의 경우에는, 각각의 메모리 셀들(M21 내지 M26)이 비트라인(BL1,BL2)과 소스 라인(CSL) 사이에 연결된다. 노어(NOR)형 플래시 메모리의 경우 프로그램 동작 수행시 전류 소모가 크게 발생하므로, 한 번의 프로그램 동작에서 일정한 개수의 메모리 셀에 대하여 프로그램 동작이 수행된다.
도 3a는 플래시 메모리 장치의 메모리 셀들이 싱글레벨 셀일 경우 저장 데이터에 대한 셀 문턱 전압을 나타내는 도면이고, 도 3b는 플래시 메모리 장치의 메모리 셀들이 멀티레벨 셀일 경우 저장 데이터에 대한 셀 문턱 전압을 나타내는 도면이다.
도 3a 내지 도 3d를 참조하면, 도 3a 및 도 3c에 도시된 바와 같이, 싱글레벨 셀에서는 1비트의 데이터는 메모리 셀에 프로그램된 2개의 서로 다른 문턱 전압으로서 저장된다. 예컨대, 도 3a의 경우, 메모리 셀에 프로그램된 문턱 전압이 1 내지 3볼트일 때에는 메모리 셀에 저장된 데이터는 논리 "1"이고 메모리 셀에 프로그램된 문턱 전압이 5 내지 7볼트일 때에는 메모리 셀에 저장된 데이터는 논리 "0"이다. 다만, 도 3a는 싱글레벨 셀 NOR 플래시 메모리에서의 전압 산포이고, 싱글레벨 셀 NAND 플래시 메모리에서의 전압 산포는 도 3c에 도시된다.
멀티레벨 셀에서는 도 3b 및 도 3d에 도시된 바와 같이 2비트의 데이터는 메 모리 셀에 프로그램된 4개의 서로 다른 문턱 전압으로서 저장된다. 예컨대 도 3b의 경우, 메모리 셀에 프로그램된 문턱 전압이 1 내지 3볼트일 때에는 메모리 셀에 저장된 데이터는 논리 "11"이고 메모리 셀에 프로그램된 문턱 전압이 3.8 내지 4.2볼트일 때에는 메모리 셀에 저장된 데이터는 논리 "10"이다. 그리고 메모리 셀에 프로그램된 문턱 전압이 4.9 내지 5.4볼트일 때에는 메모리 셀에 저장된 데이터는 논리 "01"이고 메모리 셀에 프로그램된 문턱 전압이 6.5 내지 7.0볼트일 때에는 메모리 셀에 저장된 데이터는 논리 "00"이다. 다만, 도 3b는 싱글레벨 셀 NOR 플래시 메모리에서의 전압 산포이고, 싱글레벨 셀 NAND 플래시 메모리에서의 전압 산포는 도 3d에 도시된다.
싱글레벨 셀 또는 멀티레벨 셀을 구비하는 플래시 메모리는 메모리 셀에 저장된 데이터는 독출 동작시 셀 전류의 차이에 의해 구분된다. 이상에서 설명된 플래시 메모리 장치의 동작 및 종류는 당업자에게 통상적인 것이므로 더욱 자세한 설명은 생략된다.
전술한 바와 같이, 플래시 메모리는 다양한 레벨의 고전압을 사용한다. 일반적으로 플래시 메모리 장치는 다양한 레벨의 고전압을 생성하기 위해, 고전압 생성 회로를 구비한다. 그런데 플래시 메모리 장치에서의 전압 간의 마진이 줄어듦으로써, 정확한 레벨의 고전압을 생성하는 것이 중요시된다.
특히, 멀티-레벨 셀 플래시 메모리에서의 ISPP(Increment Step Plus Program) 방식을 사용하여 프로그램을 수행하는 경우, 마진이 더욱 작은 스텝 전압(step voltage)들이 요구됨으로써, 고전압 생성 회로 내부의 기생 저항에 따른 문제점이 부각되고 있다.
본 발명이 이루고자 하는 기술적 과제는 플래시 메모리 장치에서 정확한 레벨의 고전압을 생성할 수 있는 고전압 생성 회로를 제공하는 것에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 정확한 레벨의 고전압을 생성할 수 있는 고전압 생성 회로를 구비하는 플래시 메모리를 제공하는 것에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 정확한 레벨의 고전압을 생성할 수 있는 고전압 생성 회로를 구비하는 메모리 시스템을 제공하는 것에 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 고전압 생성 회로는 고전압 펌프 및 고전압 제어기를 구비한다. 고전압 펌프는 클럭 신호를 사용하여 고전압을 생성한다. 고전압 제어기는 상기 고전압 펌프로부터 인가되는 임시 고전압과 기준 전압을 비교하여, 상기 고전압 펌프를 제어하는 제어 신호를 생성한다.
상기 고전압 제어기는, 상기 임시 고전압의 전압 레벨을 대응되는 비교 전압의 전압 레벨로 변동시키는 직렬로 연결된 복수개의 저항들을 구비한다. 상기 저항들의 직렬 연결을 스트링이라 할 때, 상기 고전압 펌프와 연결되는 상기 스트링의 일 단에 가장 근접한 저항의 값이 스트링 상의 다른 저항들의 값보다 크다.
바람직하게는, 상기 고전압 제어기는 정보 제공부 및 전압 비교부를 구비할 수 있다. 정보 제공부는 상기 목표 고전압에 대한 고전압 정보를 제공한다. 전압 비교부는 상기 비교 전압을 생성하여 상기 기준 전압과 상기 비교 전압을 비교한다.
바람직하게는, 상기 전압 비교부는, 복수개의 트랜지스터들 및 비교기를 더 구비할 수 있다. 복수개의 트랜지스터들은 상기 스트링의 저항들 중 대응되는 저항과 병렬로 연결되고, 상기 고전압 정보의 각 비트에 응답하여 온/오프된다. 비교기는 상기 스트링의 타 단과 연결되고 상기 비교 전압과 상기 기준 전압을 비교하여 상기 제어 신호를 생성한다. 이때, 상기 비교기는 상기 기준 전압을 비반전 단자의 입력으로 하고, 상기 비교 전압을 반전 단자의 입력으로 하며, 상기 제어 신호를 출력으로 하는 차동증폭기일 수 있다.
바람직하게는, 상기 저항들은, 상기 스트링의 상기 고전압 펌프와 연결되는 일 단에서 상기 비교기와 연결되는 타 단으로 갈수록 저항의 크기가 작아질 수 있다. 이때, 상기 저항들은 각각, 인접하여 위치하는 저항과 2배 또는 1/2배의 저항 값의 차이를 가질 수 있다.
바람직하게는, 상기 전압 제어기는 스위칭부를 더 구비할 수 있다. 스위칭부는, 상기 고전압 정보의 각 비트 및 입력 전압을 수신하여, 대응되는 트랜지스터들의 온/오프를 제어하는 논리 신호를 생성한다.
바람직하게는, 상기 제어 신호는 상기 기준 전압과 상기 비교 전압이 일치하는 경우, 제1 논리 레벨로 생성될 수 있다. 상기 고전압 펌프는 상기 제어 신호가 상기 제1 논리 레벨로 수신되는 경우, 고전압 펌핑 동작을 종료하고, 상기 임시 고전압을 출력 고전압으로서 출력할 수 있다.
바람직하게는, 상기 고전압 제어기는 점핑부를 더 구비할 수 있다. 점핑부는, 상기 스트링의 인접하여 위치하는 저항들이 연결되는 연결점을 제1 내지 제n(n은 자연수) 노드라 할 때, 임의의 두 노드 사이의 단락 여부를 제어한다.
바람직하게는, 상기 점핑부는 단락 트랜지스터 및 제어 로직을 구비할 수 있다. 단락 트랜지스터는 상기 임의의 두 노드 사이에 연결된다. 제어 로직은 상기 고전압 정보의 각 비트 값에 따라 상기 단락 트랜지스터를 온/오프하기 위한 스위칭 신호를 생성한다.
바람직하게는, 상기 점핑부는 상기 스위칭 신호에 응답하여, 상기 단락 트랜지스터를 온/오프시키는 스위치를 더 구비할 수 있다.
바람직하게는, 상기 고전압 생성 회로는 상기 점핑부를 복수개 구비할 수 있다. 이때, 상기 복수개의 점핑부들은 각각, 동일한 개수의 저항들이 연결되는 임의의 두 노드 사이에 위치할 수 있다. 반면, 상기 복수개의 점핑부들은 각각, 다른 개수의 저항들이 연결되는 임의의 두 노드 사이에 위치할 수 있다.
바람직하게는, 상기 비휘발성 메모리는 플래시 메모리일 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 고전압 생성 회로는 고전압 펌프 및 고전압 제어기를 구비한다.
고전압 펌프는 클럭 신호를 사용하여 고전압을 생성한다. 고전압 제어기는 상기 고전압 펌프로부터 인가되는 임시 고전압과 기준 전압을 비교하여, 상기 고전압 펌프를 제어하는 제어 신호를 생성한다. 상기 고전압 제어기는, 상기 임시 고전압의 전압 레벨을 목표 고전압에 대응되는 비교 전압의 전압 레벨로 변동시키는 직 렬로 연결된 복수개의 저항들을 구비한다. 상기 저항들의 직렬 연결을 스트링이라 할 때, 상기 스트링의 인접하여 위치하는 저항들이 연결되는 연결점을 제1 내지 제n(n은 자연수) 노드들 중 임의의 두 노드 사이의 단락 여부를 제어하는 점핑부를 구비한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 메모리는 상기 고전압 생성 회로를 구비할 수 있다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 메모리 시스템은 상기 메모리 및 상기 메모리를 제어하는 메모리 제어기를 구비할 수 있다.
본 발명에 따른 고전압 생성 회로는 정확한 레벨의 고전압을 생성할 수 있는 장점이 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명이 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명에 따른 고전압 생성 회로를 개략적으로 나타내는 블럭도이 다.
도 4를 참조하면, 본 발명에 따른 고전압 생성 회로(100)는 고전압 펌프(high voltage pump, 120) 및 고전압 제어기(140)를 구비한다. 본 발명에 따른 고전압 생성 회로(100)는 비휘발성 메모리, 특히 플래시 메모리에 구비될 수 있다. 고전압 펌프(120)는 클럭 신호(CLK)를 사용하여 고전압을 생성한다. 고전압 펌프의 동작은 본 발명의 주된 내용이 아닐 뿐더러, 당업자에게 자명한 사항인 바, 본 명세서에서는 더 자세한 설명은 생략된다.
고전압 제어기(140)는 고전압 펌프(120)가 현재 생성된 레벨의 고전압을 출력할지, 고전압 펌핑(pumping) 동작을 계속할지 여부를 제어하는 제어 신호(XCON)를 고전압 펌프(120)로 인가한다. 즉, 고전압 펌프(120)가 원하는 레벨의 고전압(목표 고전압, HVout)을 생성하였는지 여부를 고전압 제어기(140)가 체크(check)한다.
목표 고전압(HVout)에 도달한 경우, 고전압 제어기(140)는 제1 논리 레벨의 제어 신호(XCON)를 고전압 펌프(120)로 전달한다. 이때, 제1 논리 레벨은 논리 로우("L")일 수 있다. 그러면, 고전압 펌프(120)는 현재의 레벨을 갖는 고전압을 출력한다(HVout). 그러나, 목표 고전압(HVout)에 도달하지 아니한 경우, 고전압 제어기(140)는 제1 논리 레벨이 아닌 다른 레벨을 갖는 제어 신호(XCON)를 고전압 펌프로 전달하고, 고전압 펌프(120)는 제1 논리 레벨의 제어 신호(XCON)가 인가될 때까지 펌핑 동작을 계속한다.
이하에서는 고전압 제어기(140)가 임시 고전압(HVout')의 전압 레벨을 체크 하여 제어 신호(XCON)를 생성하는 동작에 대하여 설명된다.
도 5는 도 4의 고전압 생성 회로의 제1 실시예를 나타내는 도면이다.
도 4 및 도 5를 참조하면, 고전압 제어기(140)는 기준 전압(Vref)과 비교 전압(Vcpr)을 비교함으로써, 임시 고전압(HVout')의 전압 레벨이 목표 고전압(HVout)에 도달하였는지를 체크한다. 비교 전압(Vcpr)은 임시 고전압(HVout')에 대응되어 생성된다. 이를 위해, 고전압 제어기(140)는 정보 제공부(142), 전압 비교부(146) 및 스위칭부(144)를 구비할 수 있다.
정보 제공부(142)는 본 발명에 따른 고전압 생성 회로(100)가 생성하여 출력하고자하는 목표 고전압(HVout)에 대한 고전압 정보(IVBi)를 제공한다. 고전압 정보(IVBi)는 비트별로 스위칭부(144)로 전달된다. 도 5는 6 비트(bit)의 고전압 정보(IVBi)로서, 각 비트 값이 반전되어 스위칭부(144)의 대응되는 스위치(SW1 ~ SW6)로 전달되는 실시예를 도시하고 있다.
스위칭부(144)의 스위치들(SW1 ~ SW6)은 각각, 고전압 정보의 각 비트들 중 대응되는 비트 및 입력 전압에 근거하여, 대응되는 논리 신호(XLGi)를 생성한다. 예를 들어, 고전압 정보(IVBi)의 제1 비트(IVB1)가 반전되어 스위칭부(144)의 제1 스위치(SW1)로 수신된다. 또한, 고전압 정보(IVBi)의 제2 비트(IVB2)가 반전되어 스위칭부(144)의 제2 스위치(SW2)로 수신된다. 마찬가지로 고전압 정보(IVBi)의 다른 비트 값들도 반전되어 대응되는 스위치로 전달된다. 이때, 입력 전압(Vpp)은 스위치들(SW1 ~ SW6) 각각에 전달된다.
스위치들(SW1 ~ SW6)은 입력되는 비트 값과 입력 전압에 따라 논리 하 이("H") 또는 논리 로우("L")의 논리 신호(XLGi)를 생성한다. 이때, 스위치들(SW1 ~ SW6)은 대응되는 반전된 비트 값과 입력 전압(Vpp)을 입력으로 하고, 논리 신호(XLGi)를 출력으로 하는 논리곱 수단(AND gate)일 수 있다. 이렇게 생성된 논리 신호(XLGi)는 전압 비교부(146)로 전송된다.
전압 비교부(146)는 고전압 펌프(120)로부터 인가되는 임시 고전압(HVout')과 기준 전압(Vref)을 비교하여, 고전압 펌프(120)를 제어하는 제어 신호(XCON)를 생성한다. 이를 위해, 전압 비교부(146)는 스트링, 복수개의 트랜지스터들(NM1 ~ NM6) 및 비교기(COM)를 구비할 수 있다.
스트링의 일 단(제1 노드, N1)은 고전압 펌프(120)와 연결된다. 따라서, 제1 노드(N1)의 노드 전압은 임시 고전압(HVout')과 같을 수 있다. 또한, 스트링의 타 단(제7 노드, N7)은 비교기(COM)와 연결된다. 이때, 제7 노드(N7)의 노드 전압은 비교 전압(Vcpr)이 될 수 있다.
스트링은, 고전압 펌프(120)와 연결되는 일 단과 비교기(COM)와 연결되는 타 단 사이에, 고전압 정보(IVBi)의 비트 수에 대응되는 개수의 저항들의 직렬 연결일 수 있다. 도 5에서, 스트링은 제1 노드(N1)로부터 제7 노드(N7) 사이에 위치하는 제1 저항(R1) 내지 제6 저항(R6)의 직렬 연결로 도시된다.
도 5에 도시된 바와 같이, 본 발명의 실시예에 따른 스트링의 저항들(R1 ~ R6)은, 고전압 펌프(120)와 연결되는 스트링의 일 단(제1 노드, N1)에 가장 근접한 저항의 값이 스트링 상의 다른 저항들의 값보다 크다. 또한, 고전압 펌프(120)와 연결되는 일 단(N1)에서 비교기(COM)와 연결되는 타 단(제7 노드, N7)으로 갈수 록 저항의 크기가 작아질 수 있다. 이때, 제1 내지 제6 저항들(R1 ~ R6) 중 인접하여 위치하는 저항들 간에는 2배 또는 1/2배의 저항 값의 차이를 갖을 수 있다. 도 5는, 특히, 제1 저항(R1)이 160 ㏀이고, 제2 저항(R2)이 80 ㏀인 스트링을 도시한다. 마찬가지로, 제3 저항(R3)은 40 ㏀, 제4 저항(R4)은 20 ㏀, 제5 저항(R5)은 10 ㏀ 및 제6 저항(R6)은 5 ㏀으로, 스트링의 일 단(N1)에서 타 단(N7)으로 갈수록, 저항의 크기가 1/2씩 작아지는 것을 알 수 있다.
트랜지스터들(NM1 ~ NM6)은 스트링 상의 대응되는 저항과 병렬적으로 연결된다. 이때, 트랜지스터들(NM1 ~ NM6)은 엔모스(NMOS) 트랜지스터일 수 있다. 스위칭부(144)에서 생성된 논리 신호들(XLGi)은 대응되는 엔모스 트랜지스터들(NM1 ~ NM6)로 전송된다. 트랜지스터들(NM1 ~ NM6)은 각각, 대응되는 논리 신호(XLGi)에 응답하여 턴-온/오프된다.
트랜지스터들(NM1 ~ NM6)의 온/오프에 따라 스트링의 저항값이 달라진다. 예를 들어, 목표 고전압(HVout)에 대한 6비트의 고전압 정보 "100011"가 전달된다고 하자. 이 경우, 고전압 정보의 제1 비트(IVB1)의 값이 "1"이므로, 제1 스위치(SW1)는 논리 로우("L")의 제1 논리 신호(XLG1)를 제1 엔모스 트랜지스터(NM1)로 전송한다. 따라서, 제1 엔모스 트랜지스터(NM1)는 오프(off)된다. 마찬가지로, 고전압 정보의 제2 비트(IVB2)의 값이 "0"이므로, 제2 스위치(SW2)는 논리 하이("H")의 제2 논리 신호(XLG2)를 제2 엔모스 트랜지스터(NM2)로 전송한다. 따라서, 제2 엔모스 트랜지스터(NM2)는 온(on)된다.
또한, 고전압 정보의 제3 비트(IVB3) 및 제4 비트(IVB4)의 값이 모두 "0"이 고, 제5 비트(IVB5) 및 제6 비트(IVB6)의 비트 값이 모두 "1"이므로, 상기와 같은 과정을 통해, 제3 엔모스 트랜지스터(NM3) 및 제4 엔모스 트랜지스터(NM4)는 온되고, 제5 엔모스 트랜지스터(NM5) 및 제6 엔모스 트랜지스터(NM6)는 오프된다.
이때, 전류(미도시)는 제1 저항(R1), 제2 엔모스 트랜지스터(NM2) 내지 제4 엔모스 트랜지스터(NM4), 제5 저항(R5) 및 제6 저항(R6)을 따라 흐른다. 따라서, 비교 전압(Vcpr)은 임시 고전압(HVout')에서 제1, 제5 및 제6 저항의 합에 전류를 곱한 만큼 전압 강하된 전압으로 생성된다.
그런데, 본 발명의 실시예와 같이 제1 노드(N1)에서 제7 노드(N7)로 갈수록 저항의 크기를 줄어들게 구성하면, 트랜지스터들의 온-저항(트랜지스터가 온(on)되어 트랜지스터에 전류가 흐르는 경우에 발생하는 기생 저항)의 영향을 현저하게 줄일 수 있다.
구체적으로, 트랜지스터들(NM1 ~ NM6)의 게이트-소스 전압은 제7 노드(N7)로 갈수록 커진다. 제7 노드(N7)로 갈수록 노드 전압이 작아지기 때문이다. 따라서, 제6 노드(N6)와 제7 노드(N7) 사이에 위치하는 제6 엔모스 트랜지스터(NM6)의 게이트-소스 전압이 가장 크게 설정될 수 있다. 그러므로, 작은 크기의 제6 저항(R6)이 트랜지스터의 온-저항에 대한 영향을 덜 받게 함으로써, 고전압 생성 회로(100)의 기생 저항을 최소화할 수 있다.
반면, 제1 노드(N1)와 제2 노드(N2) 사이의 제1 엔모스 트랜지스터(NM1)의 게이트-소스 전압은 최소가 된다. 그러나, 제1 엔모스 트랜지스터(NM1)와 연결되는 제1 저항(R1)이 트랜지스터의 온-저항에 비해 월등히 크므로, 고전압 생성 회 로(100)의 기생 저항의 생성에의 영향은 미비하다 할 수 있다.
계속해서, 도 4 및 도 5를 참조하면, 비교기(COM)는 상기와 같이 생성된 비교 전압(Vcpr)과 기준 전압(Vref)을 비교하여, 제어 신호(XCON)를 생성한다. 비교기(COM)는 스트링의 타 단(N7)에 연결될 수 있다. 이때, 비교기(COM)는 기준 전압(Vref)을 비반전 단자의 입력으로 하고, 비교 전압(Vcpr)을 반전 단자의 입력으로 하여, 양자의 차이를 검출하는 차동증폭기(COM)일 수 있다.
임시 고전압(HVout')의 전압 레벨이 목표 고전압(HVout)에 이른 경우, 차동증폭기(COM)의 양 단자의 입력 전압이 동일하므로, 전술한 바와 같이, 논리 로우("")의 제1 논리 레벨의 제어 신호(XCON)가 생성된다. 즉, 임시 고전압(HVout')의 전압 레벨이 목표 고전압(HVout)에 이른 경우, 비교 전압(Vcpr)은 기준 전압(Vref)과 같아질 수 있다. 도 5의 실시예에서, 기준 전압(Vref)은 1 V일 수 있다. 따라서, 임시 고전압(HVout')의 전압 레벨이 목표 고전압(HVout)에 이른 경우, 비교 전압(Vcpr) 또한 1 V일 수 있다.
이때, 도시되지 아니하였으나, 제7 노드(N7)와 접지 노드(미도시) 사이에 제7 저항(미도시)이 연결될 수 있다. 비교 전압(Vcpr)이 1 V인 경우, 바람직하게는, 제7 저항은 100 ㏀일 수 있다. 따라서, 이 경우, 스트링에는 비교 전압(Vcpr)과 접지 전압(미도시)의 차이를 제7 저항으로 나눈 10 ㎂의 전류가 흐를 수 있다.
그런데, 임시 고전압(HVout')의 전압 레벨이 목표 고전압(HVout)에 이르지 못한 경우, 스트링에는 10 ㎂의 전류가 아닌 다른 크기의 전류가 흐르게 된다. 따라서, 스트링의 각 노드(N1 ~ N7)에서의 전압 강하 또한, 다른 크기로 이루어질 것 이다. 그러므로, 비교 전압(Vcpr)은 1 V가 아닌 다른 전압 레벨로 형성될 수 있다.
이 경우, 차동증폭기(COM)는 제1 논리 레벨이 아닌, 기준 전압(Vref)과 비교 전압(Vcpr)의 차이에 대응되는 크기를 갖는 제어 신호(XCON)를 출력한다. 따라서, 고전압 펌프(120)는 전술한 바와 같이, 고전압 펌핑 동작을 계속하다.
도 6 내지 도 9는 점핑부를 구비하는 고전압 생성 회로의 다양한 실시예를 나타내는 도면이다.
도 4 및 도 6 내지 도 9를 참조하면, 본 발명의 실시예에 따른 고전압 제어기(140)는 점핑부를 더 구비할 수 있다. 점핑부는, 스트링 상의 임의의 두 노드 사이의 단락 여부를 제어한다. 특히, 도 6은 2개의 동일한 점핑부들을 구비하는 실시예를 도시하고, 도 7은 3개의 동일한 점핑부들을 구비하는 실시예를 도시한다. 이때, 동일 점핑부란, 각각의 두 노드 사이에 동일한 개수의 저항들이 연결되는 경우의 점핑부를 말한다. 도 8은 하나의 점핑부를 구비하는 실시예를 도시하고, 도 9는 서로 다른 점핑부들을 구비하는 실시예를 도시한다. 이때, 서로 다른 점핑부란, 각각의 두 노드 사이에 다른 개수의 저항들이 연결되는 경우의 점핑부들을 말한다.
이하에서는 도 6의 제1 노드(N1) 및 제4 노드(N4) 사이에 위치하는 점핑부에 대하여 설명한다. 그 밖의 점핑부들의 구조 및 동작에 대하여는 이하의 점핑부에 대한 설명에 비추어 알 수 있을 것이다.
각 점핑부는 단락 트랜지스터(NMa), 스위치(SWa) 및 제어 로직(LCONa)을 구비할 수 있다. 단락 트랜지스터(NMa)는 임의의 두 노드 사이에 연결된다. 예를 들어, 도 6의 경우 2개의 점핑부들은 각각 제1 노드(N1)와 제4 노드(N4) 사이 및 제4 노드(N4)와 제7 노드 사이에 위치한다. 이때, 단락 트랜지스터(NMa)는 엔모스 트랜지스터일 수 있다.
제어 로직(LCONa)은 고전압 정보(IVBi)의 각 비트 값에 따라 단락 트랜지스터(NMa)를 온/오프하기 위한 스위칭 신호를 생성한다. 이때, 제어 로직(LCONa)은 대응되는 고전압 정보의 비트 값들을 입력으로 하는 반전논리합 수단일 수 있다. 스위치(SWa)는 스위칭 신호에 응답하여, 단락 트랜지스터(NMa)를 온/오프할 수 있다.
예를 들어, 고전압 정보의 제1 비트(IVB1) 내지 제3 비트(IVB3)가 모두 "0"의 값을 갖는다고 하자. 이때, 제어 로직(LCONa)은 논리 하이("H")의 스위칭 신호를 생성하고, 이에 응답하여, 단락 트랜지스터(NMa)는 턴-온된다. 따라서, 제1 노드(N1) 및 제4 노드(N4) 사이는 단락된다.
이렇게, 두 개 이상의 트랜지스터로 구성된 패스를 통해 전류가 흐르도록 함으로써, 트랜지스터에 전류가 흐름에 따른 고전압 생성 회로의 기생 저항 성분을 최소화할 수 있다. 따라서, 본 발명의 실시예에 따른 고전압 생성 회로는, 멀티-레벨 셀 플래시 메모리에서의 ISPP 방식에 따른 스텝 전압들을 정확하게 생성할 수 있다.
도 10은 도 4의 고전압 생성 회로를 구비하는 메모리 및 그 메모리를 구비하는 메모리 시스템을 개략적으로 나타내는 블럭도이다.
도 4 및 도 10을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(1000)은 도 4의 고전압 생성 회로(100)를 구비하는 메모리(200)와 이를 제어하는 메모리 제 어기(300)를 구비한다. 도 4의 고전압 생성 회로를 구비하는 메모리 및 메모리 시스템은 전술한 고전압 생성 회로를 이용하여 고전압을 생성한다. 따라서, 이에 대한 더 자세한 설명은 생략한다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 예를 들어, 도 4의 스트링과 다른 구성을 갖는 스트링을 구비하는 반도체 메모리 장치에 대하여도, 도 6 내지 도 9의 점핑부를 적용할 수 있을 것이다.
그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 플래시 메모리의 단일 셀의 구조를 나타내는 도면이다.
도 2a은 일반적인 낸드(NAND)형 플래시 메모리에 구비되는 메모리 셀 구조를 나타내는 회로도이다.
도 2b는 일반적인 노어(NOR)형 플래시 메모리에 구비되는 메모리 셀 구조를 나타내는 회로도이다.
도 3a 및 도 3c는 각각 노아(NOR) 플래시 메모리 장치 및 낸드(NAND) 플래시 메모리 장치의 메모리 셀들이 싱글레벨 셀일 경우 저장 데이터에 대한 셀 문턱 전압을 나타내는 도면이다.
도 3b 및 도3d는 각각 노아(NOR) 플래시 메모리 장치 및 낸드(NAND) 플래시 메모리 장치의 메모리 셀들이 멀티레벨 셀일 경우 저장 데이터에 대한 셀 문턱 전압을 나타내는 도면이다.
도 4는 본 발명에 따른 고전압 생성 회로를 개략적으로 나타내는 블럭도이다.
도 5는 도 4의 고전압 생성 회로의 제1 실시예를 나타내는 도면이다.
도 6은 도 4의 고전압 생성 회로의 제2 실시예를 나타내는 도면이다.
도 7은 도 4의 고전압 생성 회로의 제3 실시예를 나타내는 도면이다.
도 8은 도 4의 고전압 생성 회로의 제4 실시예를 나타내는 도면이다.
도 9는 도 4의 고전압 생성 회로의 제5 실시예를 나타내는 도면이다.
도 10은 도 4의 고전압 생성 회로를 구비하는 메모리 및 그 메모리를 구비하는 메모리 시스템을 개략적으로 나타내는 블럭도이다.

Claims (25)

  1. 클럭 신호를 사용하여 고전압을 생성하는 고전압 펌프; 및
    상기 고전압 펌프로부터 인가되는 임시 고전압과 기준 전압을 비교하여, 상기 고전압 펌프를 제어하는 제어 신호를 생성하는 고전압 제어기를 구비하는 비휘발성 메모리 장치의 고전압 생성 회로에 있어서,
    상기 고전압 제어기는,
    상기 임시 고전압의 전압 레벨을, 대응되는 비교 전압의 전압 레벨로 변동시키는 직렬로 연결된 복수개의 저항들을 구비하고,
    상기 저항들의 직렬 연결을 스트링이라 할 때,
    상기 고전압 펌프와 연결되는 상기 스트링의 일 단에 가장 근접한 저항의 값이 상기 스트링 상의 다른 저항들의 값보다 큰 것을 특징으로 하는 고전압 생성 회로.
  2. 제1 항에 있어서, 상기 고전압 제어기는,
    상기 목표 고전압에 대한 고전압 정보를 제공하는 정보 제공부; 및
    상기 비교 전압을 생성하여 상기 기준 전압과 상기 비교 전압을 비교하는 전압 비교부를 구비하는 것을 특징으로 하는 고전압 생성 회로.
  3. 제2 항에 있어서, 상기 전압 비교부는,
    상기 스트링의 저항들 중 대응되는 저항과 병렬로 연결되고, 상기 고전압 정보의 각 비트에 응답하여 온/오프되는 복수개의 트랜지스터들; 및
    상기 스트링의 타 단과 연결되고, 상기 비교 전압과 상기 기준 전압을 비교하여, 상기 제어 신호를 생성하는 비교기를 더 구비하는 것을 특징으로 하는 고전압 생성 회로.
  4. 제3 항에 있어서, 상기 비교기는,
    상기 기준 전압을 비반전 단자의 입력으로 하고,
    상기 비교 전압을 반전 단자의 입력으로 하며,
    상기 제어 신호를 출력으로 하는 차동증폭기인 것을 특징으로 하는 고전압 생성 회로.
  5. 제3 항에 있어서, 상기 저항들은,
    상기 스트링의 상기 고전압 펌프와 연결되는 일 단에서 상기 비교기와 연결되는 타 단으로 갈수록 저항의 크기가 작아지는 것을 특징으로 하는 고전압 생성 회로.
  6. 제5 항에 있어서, 상기 저항들은 각각,
    인접하여 위치하는 저항들과 2배 또는 1/2배의 크기 차이를 갖는 것을 특징으로 하는 고전압 생성 회로.
  7. 제3 항에 있어서, 상기 전압 제어기는,
    상기 고전압 정보의 각 비트 및 입력 전압을 수신하여, 대응되는 트랜지스터들의 온/오프를 제어하는 논리 신호를 생성하는 스칭부를 더 구비하는 것을 특징으로 하는 고전압 생성 회로.
  8. 제1 항에 있어서, 상기 제어 신호는,
    상기 기준 전압과 상기 비교 전압이 일치하는 경우,
    제1 논리 레벨로 생성되는 것을 특징으로 하는 고전압 생성 회로.
  9. 제8 항에 있어서, 상기 고전압 펌프는,
    상기 제어 신호가 상기 제 1 논리 레벨로 수신되는 경우,
    고전압 펌핑(pumping) 동작을 종료하고, 상기 임시 고전압을 출력 고전압으로서 출력하는 것을 특징으로 하는 고전압 생성 회로.
  10. 제1 항에 있어서, 상기 고전압 제어기는,
    상기 스트링의 인접하여 위치하는 저항들이 연결되는 연결점을 제1 내지 제n(n은 자연수) 노드라 할 때,
    임의의 두 노드 사이의 단락 여부를 제어하는 점핑부를 더 구비하는 것을 특징으로 하는 고전압 생성 회로.
  11. 제10 항에 있어서, 상기 점핑부는,
    상기 임의의 두 노드 사이에 연결되는 단락 트랜지스터; 및
    상기 고전압 정보의 각 비트 값에 따라 상기 단락 트랜지스터를 온/오프하기 위한 스위칭 신호를 생성하는 제어 로직을 구비하는 것을 특징으로 하는 고전압 생성 회로.
  12. 제11 항에 있어서, 상기 점핑부는,
    상기 스위칭 신호에 응답하여, 상기 단락 트랜지스터를 온/오프시키는 스위치를 더 구비하는 것을 특징으로 하는 고전압 생성 회로.
  13. 제10 항에 있어서, 상기 고전압 생성 회로는,
    상기 점핑부를 복수개 구비하는 것을 특징으로 하는 고전압 생성 회로.
  14. 제13 항에 있어서, 상기 복수개의 점핑부들은 각각,
    동일한 개수의 저항들이 연결되는 임의의 두 노드 사이에 위치하는 것을 특징으로 하는 고전압 생성 회로.
  15. 제13 항에 있어서, 상기 복수개의 점핑부들은 각각,
    다른 개수의 저항들이 연결되는 임의의 두 노드 사이에 위치하는 것을 특징 으로 하는 고전압 생성 회로.
  16. 제1 항의 고전압 생성 회로를 구비하는 반도체 메모리 장치.
  17. 제1 항의 메모리 및 제1 항의 메모리를 제어하는 메모리 제어기를 구비하는 메모리 시스템.
  18. 클럭 신호를 사용하여 고전압을 생성하는 고전압 펌프; 및
    상기 고전압 펌프로부터 인가되는 임시 고전압과 기준 전압을 비교하여, 상기 고전압 펌프를 제어하는 제어 신호를 생성하는 고전압 제어기를 구비하는 비휘발성 메모리 장치의 고전압 생성 회로에 있어서,
    상기 고전압 제어기는,
    상기 임시 고전압의 전압 레벨을 대응되는 비교 전압의 전압 레벨로 변동시키는 직렬로 연결된 복수개의 저항들을 구비하고,
    상기 저항들의 직렬 연결을 스트링이라 할 때,
    상기 스트링의 인접하여 위치하는 저항들이 연결되는 연결점을 제1 내지 제n(n은 자연수) 노드들 중 임의의 두 노드 사이의 단락 여부를 제어하는 점핑부를 구비하는 것을 특징으로 하는 고전압 생성 회로.
  19. 제18 항에 있어서, 상기 스트링은,
    상기 고전압 펌프와 연결되는 상기 스트링의 일 단에 가장 근접한 저항의 값이 스트링 상의 다른 저항들의 값보다 큰 것을 특징으로 하는 고전압 생성회로.
  20. 제18 항에 있어서, 상기 저항들은,
    상기 스트링의 상기 고전압 펌프와 연결되는 일 단에서 상기 비교기와 연결되는 타 단으로 갈수록 저항의 크기가 작아지는 것을 특징으로 하는 고전압 생성 회로.
  21. 제20 항에 있어서, 상기 저항들은 각각,
    인접하여 위치하는 저항들과 2배 또는 1/2배의 크기 차이를 갖는 것을 특징으로 하는 고전압 생성 회로.
  22. 제18 항에 있어서, 상기 점핑부는,
    상기 임의의 두 노드 사이에 연결되는 단락 트랜지스터; 및
    상기 목표 고전압에 대한 정보의 각 비트 값에 따라 상기 단락 트랜지스터를 온/오프하기 위한 스위칭 신호를 생성하는 제어 로직을 구비하는 것을 특징으로 하는 고전압 생성 회로.
  23. 제22 항에 있어서, 상기 점핑부는,
    상기 스위칭 신호에 응답하여, 상기 단락 트랜지스터를 온/오프시키는 스위 치를 더 구비하는 것을 특징으로 하는 고전압 생성 회로.
  24. 제18 항에 있어서, 상기 고전압 생성 회로는,
    상기 점핑부를 복수개 구비하는 것을 특징으로 하는 고전압 생성 회로.
  25. 제18 항에 있어서, 상기 고전압 펌프는,
    상기 기준 전압과 상기 비교 전압이 일치하는 경우, 제1 논리 레벨로 생성되는 제어 신호에 응답하여, 고전압 펌핑 동작을 종료하고 상기 임시 고전압을 출력 고전압으로서 출력하는 것을 특징으로 하는 고전압 생성 회로.
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KR100553681B1 (ko) * 2003-03-06 2006-02-24 삼성전자주식회사 전압 레귤레이터 회로 및 그것을 이용한 불 휘발성 반도체메모리 장치
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