KR100852808B1 - 전압 발생 회로 및 이것을 구비하는 반도체 기억 장치 - Google Patents

전압 발생 회로 및 이것을 구비하는 반도체 기억 장치 Download PDF

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KR100852808B1
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노보루 시바따
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가부시끼가이샤 도시바
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Abstract

고정밀도의 출력 전압이 얻어지는 회로 면적이 작은 내부 전압 발생 회로를 제공하는 것이다. 기준 전압 발생 회로와, 차동 증폭기와, P채널 M0S 트랜지스터와, 스위칭 트랜지스터와, 출력 노드와, 제1 저항 열과, 제2 저항 열과, 제3 저항 열을 구비하고, 상기 차동 증폭기의 한쪽의 입력 단자에는, 상기 기준 전압 발생 회로에 의해 생성된 기준 전압이 입력되고, 상기 제1 저항 열은, 상기 P채널 M0S 트랜지스터의 드레인과 상기 출력 노드 사이에 배치되고, 상기 제2 저항 열은, 상기 출력 노드와 상기 차동 증폭기의 다른 쪽의 입력 단자 사이에 배치되고, 상기 제3 저항 열은, 상기 차동 증폭기의 다른 쪽의 입력 단자와 그라운드 사이에 배치되며, 상기 제1 저항 열의 저항치와 상기 제2 저항 열의 저항치가 서로 다른 값으로 선택 제어된 경우에도, 상기 제1 저항 열의 저항치와 상기 제2 저항 열의 저항치의 합이 일정해지도록 선택 제어한다.
Figure R1020070039370
저항 열, 저항치, 전압 조정 회로, 저항 선택 회로, 스위칭 트랜지스터, 트랜스퍼 게이트

Description

전압 발생 회로 및 이것을 구비하는 반도체 기억 장치{VOLTAGE GENERATING CIRCUIT AND SEMICONDUCTOR MEMORY DEVICE WITH THE SAME}
도 1은 본 발명의 제1 실시 형태에 따른 전압 발생 회로의 개략도.
도 2는 본 발명의 제2 실시 형태에 따른 전압 발생 회로의 회로도.
도 3은 본 발명의 제3 실시 형태에 따른 전압 발생 회로의 회로도.
도 4는 본 발명의 제4 실시 형태에 따른 전압 발생 회로의 회로도.
도 5는 본 발명의 제5 실시 형태에 따른 전압 발생 회로의 회로도.
도 6은 본 발명의 제6 실시 형태에 따른 전압 발생 회로의 회로도.
도 7은 본 발명의 제7 실시 형태에 따른 전압 발생 회로의 회로도.
도 8은 본 발명의 제2 실시 형태에 따른 전압 발생 회로의 일례로서 제어 신호와 VCGRV 전압의 관계를 도시한 도면.
도 9는 본 발명의 제3 실시 형태에 따른 전압 발생 회로의 일례로서 제어 신호와 VCGRV 전압의 관계를 도시한 도면.
도 10은 본 발명의 제4 실시 형태에 따른 전압 발생 회로의 일례로서 제어 신호와 VCGRV 전압의 관계를 도시한 도면.
도 11은 본 발명의 제5 실시 형태에 따른 전압 발생 회로의 일례로서 제어 신호와 VCGRV 전압의 관계를 도시한 도면.
도 12는 본 발명의 제6 실시 형태에 따른 전압 발생 회로의 일례로서 제어 신호와 VCGRV 전압의 관계를 도시한 도면.
도 13은 본 발명의 제7 실시 형태에 따른 전압 발생 회로의 일례로서 제어 신호와 VCGRV 전압의 관계를 도시한 도면.
도 14는 종래의 전압 발생 회로.
도 15는 본 발명의 제8 실시 형태에 따른 반도체 기억 장치의 블록도.
<도면의 주요부분에 대한 부호의 설명>
1O1: 기준 전압(Vref)
102: 차동 증폭기
103: P채널 MOS 트랜지스터
104: 출력 노드(VCGRV)
105: 드레인 단자 전압(Vout)
106: MON
107: 제어부
111: 제1 저항 열(Ru)
112: 제2 저항 열(Rd)
113: 제3 저항 열(Rt)
121, 122, 123: 선택 제어 회로
131: 주제어 회로
201: 제1 전압 조정 회로
202: 제2 전압 조정 회로
301: 1 저항 선택 회로
302: 제2 저항 선택 회로
303: 제3 저항 선택 회로
1500: 메모리 셀 어레이
1501: 비트선 제어 회로
1502: 입출력 버퍼
1503: 어드레스 버퍼
1504: 컬럼 디코더
1505: 로우 디코더
1506a: 워드선 바이어스 회로
1506b: 선택 게이트 바이어스 회로
1507: 기판 전위 제어 회로
1508: 소스선 제어 회로
1509: 전압 발생 회로
1510: 승압 회로
R, NR: 저항기
us<0>∼us<N-1>: 스위칭 트랜지스터
v<0>∼v<V>: 트랜스퍼 게이트
[특허 문헌1] 일본 특허 공개 2001-242949호 공보
본 발명은, 복수의 전압을 단계적으로 발생시키는 전압 발생 회로 및 이것을 구비하는 반도체 기억 장치에 관한 것이다.
종래, 반도체 기억 장치에서는, 단일 전원화에 수반하여, 기입이나 소거나 판독에 필요한 전압을 내부 전압 발생 회로에 의해 칩 내부에서 발생시키고 있다. 내부 전압 발생 회로는, 복수의 전압치를 단계적으로 설정할 수 있도록 구성된다.
이 내부 전압 발생 회로는, 외부로부터 공급되는 전원을 원하는 출력 전압치로 조정하기 위한 전압 조정 회로가 이용되고 있다.
종래의 반도체 기억 장치에서는, 복수의 전압치를 단계적으로 설정하는 경우, 설정하고자 하는 전압치의 수에 대응한 트랜스퍼 게이트가 필요했다.
본 발명의 목적은, 고정밀도의 출력 전압이 얻어지는 회로 면적이 작은 전압 발생 회로 및 해당 전압 발생 회로를 구비한 반도체 기억 장치를 제공하는 데에 있다.
일 실시 형태에 따른 본 발명의 전압 발생 회로는,
기준 전압 발생 회로와,
차동 증폭기와,
출력 노드와,
P채널 MOS 트랜지스터와,
제1 저항 열과,
제2 저항 열과,
제3 저항 열과,
상기 제1 저항 열, 상기 제2 저항 열 및 상기 제3 저항 열의 저항치를 선택 제어하는 스위칭 트랜지스터
를 구비하고,
상기 차동 증폭기의 출력 단자에는, 상기 P채널 MOS 트랜지스터의 게이트가 접속되고,
상기 P채널 M0S 트랜지스터의 소스에는 전원이 접속되고,
상기 차동 증폭기의 한쪽의 입력 단자에는, 상기 기준 전압 발생 회로에 의해 생성된 기준 전압이 입력되고,
상기 제1 저항 열은, 상기 P채널 M0S 트랜지스터의 드레인과 상기 출력 노드 사이에 배치되고,
상기 제2 저항 열은, 상기 출력 노드와 상기 차동 증폭기의 다른 쪽의 입력 단자 사이에 배치되고,
상기 제3 저항 열은, 상기 차동 증폭기의 다른 쪽의 입력 단자와 그라운드 사이에 배치되고,
상기 제1 저항 열 및 상기 제2 저항 열의 저항치를 가변으로 되도록 제어되고, 또는, 상기 제3 저항 열의 저항치를 가변으로 되도록 제어되는 것에 의해, 상기 출력 노드에 출력되는 전압이 조정되고,
상기 제1 저항 열의 저항치와 상기 제2 저항 열의 저항치가 서로 다른 값에 의해 선택 제어된 경우에도, 상기 제1 저항 열의 저항치와 상기 제2 저항 열의 저항치의 합이 일정해지도록 선택 제어되는 것을 특징으로 한다.
이하, 도면을 참조하여 본 발명의 바람직한 실시 형태를 상세히 설명한다. 단, 본 발명은 많은 서로 다른 양태에서 실시하는 것이 가능하며, 이하에 기재하는 실시 형태의 기재 내용에 한정하여 해석되는 것은 아니다.
도 14에, 종래의 전압 발생 회로의 일례를 도시한다. 도시한 바와 같이, 이 전압 발생 회로는, 차동 증폭기(102), P채널 MOS 트랜지스터(103), 저항기 및 스위칭 트랜지스터를 구비한다.
기준 전압(Vref)(101)은, 차동 증폭기(102)의 비반전 입력에 입력된다. 차동 증폭기(102)의 출력은, 사이에 P채널 MOS 트랜지스터(103), 저항기(귀환 저항기) V×R을 통하여 반전 입력 MON(106)에 피드백된다. 또한, 반전 입력 MON(106)과 그라운드 사이에는 저항기 T×R이 접속된다.
이 때 차동 증폭기(102)는, 비반전 입력에 입력되는 Vref(101)와 반전 입력의 전위가 동일 전위로 되도록 동작한다. P채널 MOS 트랜지스터(103)가 작동하여 귀환 저항기 V×R에 흐르는 전류는, 그 대부분이 저항기 T×R에 흐르고, 차동 증폭기(102)의 반전 입력에는 흐르지 않는다. 따라서, 귀환 저항기 V×R에 흐르는 전 류는, 하기 수학식 1로 표현된다.
Figure 112007030580647-pat00001
여기서, T는, 반전 입력 MON(106)과 그라운드 사이에 접속된 저항기의 수를 나타내고, R은 각 저항기의 저항치를 나타낸다. 이하, 특별히 설명이 없는 경우에는, T는, 반전 입력 MON(106)과 그라운드 사이에 접속된 저항기의 수를 나타내는 것으로 한다.
P채널 MOS 트랜지스터(103)가 작동하면, P채널 MOS 트랜지스터(103)의 드레인(105)의 전압(Vout)은, 저항기 T×R과 귀환 저항기 V×R의 비로 결정되어 하기 수학식 2로 표현된다.
Figure 112007030580647-pat00002
따라서, P채널 MOS 트랜지스터(103)의 드레인(105)의 전압(Vout) 및 출력 노드(104)의 전압(VCGRV)을 조정할 때는, 이 귀환 저항기 V×R을 가변으로 하거나, 혹은 저항기 T×R을 가변으로 한다.
귀환 저항기 V×R 또는 저항기 T×R을 가변으로 하는 방법은, 다음과 같다. 귀환 저항기 V×R, 저항기 T×R에서는, 복수의 저항기가 직렬로 배치된다. 상기 직렬로 배치된 각 저항기는, 스위칭 트랜지스터를 통하여 상호 접속된다. 스위칭 트랜지스터의 선택에 의해, 접속되는 저항기의 수를 바꾼다. 단, 출력 노드(104) 는, 귀환 저항기 V×R의 각 저항기의 접속 노드와 저항기 T×R의 각 저항기의 접속 노드에 접속되어 있다. 이 때문에, 귀환 저항기 V×R의 각 저항기를 변경하는 스위칭 트랜지스터 중 어느 하나를 선택할 때는, 저항기 T×R의 각 저항기를 변경하는 스위칭 트랜지스터는 모두 오프한다. 이하, 이러한 선택을 편의상 「VCGRV≥Vref 모드」라고 한다. 또한, 저항기 T×R의 각 저항기를 변경하는 스위칭 트랜지스터 중 어느 하나를 선택할 때는, 귀환 저항기 V×R의 각 저항기를 변경하는 스위칭 트랜지스터는 모두 오프한다. 이하, 이러한 선택을 「VCGRV<Vref 모드」라고 한다.
도 14에 있어서, 출력 노드(104)의 전압(VCGRV)은, VCGRV<Vref 모드 시에는, 하기 수학식 3으로 표현된다.
Figure 112007030580647-pat00003
단, (t=0, 1, 2, …, T-1)로 한다.
또한, 도 14에 있어서, 출력 노드(104)의 전압(VCGRV)은, VCGRV≥Vref 모드 시에는, 하기 수학식 4로 표현된다.
Figure 112007030580647-pat00004
단, (v=0, 1, 2, …, V)로 한다.
VCGRV를 Vref보다 낮은 전압으로 하는 경우에는, VCGRV<Vref 모드를 선택한 다. VCGRV를 Vref 이상의 전압으로 하는 경우에는, VCGRV≥Vref 모드를 선택한다. 스텝 업의 분해능은, 저항기 T×R의 수(T) 및 귀환 저항기 V×R의 수(V)에 의해 결정된다.
그러나, VCGRV≥Vref 모드에 있어서 작은 스텝으로 전압 조정을 할 수 있도록 하기 위해서는, 그 스텝 수보다 1 많은 수((V+1)개)의 트랜스퍼 게이트가 필요하다. 트랜스퍼 게이트는, N 채널 MOS 트랜지스터와 P채널 M0S 트랜지스터를 사용하기 때문에 회로 규모가 커진다. 또한, 트랜스퍼 게이트의 게이트 전압이 N 채널 MOS 트랜지스터의 임계치보다 낮아지는 것을 회피하기 위해서, 게이트 전압을 높은 전압으로 레벨 시프트해야 하는 경우도 있다. 이러한 경우, 트랜스퍼 게이트 외에, 그 게이트 전압의 레벨 시프터를 포함한 제어 회로가 더 필요하게 되어, 회로 규모가 커진다. 또한, 트랜스퍼 게이트에 의한 기생의 부하가 늘어남으로써 피드백 회로의 안정성을 손상시킬 위험도 있다. 따라서, 본 발명의 일 실시 형태에 따른 전압 발생 회로는, 다음에 설명하는 바와 같은 회로 구성으로 했다.
(제1 실시 형태)
본 발명의 제1 실시 형태에 따른 전압 발생 회로의 개략도를 도 1에 도시한다. 본 발명의 제1 실시 형태에 따른 전압 발생 회로는, 기준 전압 발생 회로(101)와, 차동 증폭기(102)와, P채널 MOS 트랜지스터(MP1)(103)와, 제1 저항 열 Ru(111)와, 제2 저항 열 Rd(112)와, 제3 저항 열(113)과, 트랜스퍼 게이트 v와, 제어부(107)로 구성된다. 제어부(107)는, 제1 저항 열로부터 저항을 선택 제어하는 선택 제어 회로(121)와, 제2 저항 열로부터 저항을 선택 제어하는 선택 제어 회 로(122)와, 제3 저항 열로부터 저항을 선택 제어하는 선택 제어 회로(123)로 구성된다.
제어부(107)는, 출력 노드(104)의 전압 VCGRV가 어떠한 전압이더라도, MON(106)과 출력 노드(104) 사이의 제2 저항 열 Rd(112)와 출력 노드(104)와, P채널 MOS 트랜지스터(MP1)(103)의 드레인(105) 사이의 제1 저항 Ru(111)의 합이 일정해지도록 제어한다. 또한, 제어부(107)에 의한 제어는, 제2 실시 형태 내지 제7 실시 형태에서도 마찬가지이다.
이 양자의 저항치가 서로 달라도, 양자의 저항치의 합이 일정해지도록 제어되면, 출력 노드(104)의 전압 VCGRV의 전위가 어떠한 값이더라도, 차동 증폭기(102)에서 비교되는 MON(106)의 전압, P채널 MOS 트랜지스터(MP1)(103)의 Vds, Vgs, 차동 증폭기(102)의 안정점에 있어서의 전위 관계도 일정하게 할 수 있다.
구체적으로 설명하면, P채널 MOS 트랜지스터(MP1)(103)가 작동했을 때에 흐르는 전류는, I=Vref/Rt로 나타낼 수 있다. 따라서, Rt, Vref를 변경하지 않고 일정하게 하면, 전류 I는 일정해진다. 또한, Rd+Ru가 일정하면, P채널 MOS 트랜지스터(MP1)(103)의 드레인(105)의 전압은, MON+I×(Rd+Ru)로 나타낼 수 있고, 이 전압도 일정하게 할 수 있다. 이 P채널 MOS 트랜지스터(MP1)(103)의 Vds, 전류 I가 일정하면, 당연히 Vgs도 일정해진다. 즉, 차동 증폭기(102)의 출력도 일정해지고, Vref(101)=MON(106)에서 차동 증폭기는, 안정 동작하므로, 차동 증폭기(102)의 입출력이 동등해지고, 차동 증폭기(102)의 안정점에서의 전위 관계도 VCGRV가 어떠한 전압을 출력하더라도, 일정해진다.
종래의 전압 발생 회로는, 생성하고자 하는 전압 레벨만큼 트랜스퍼 게이트가 필요해져, 회로가 커진다고 하는 문제가 있었다. 한편, 본 발명의 일 실시 형태에 따른 전압 발생 회로에서는, 상기한 바와 같이 Rd+Ru를 일정해지도록 함으로써, 저항치를 선택 제어하는 신호를 계층화하여 트랜스퍼 게이트의 수를 줄일 수 있다.
(제2 실시 형태)
도 2는, 본 발명의 제2 실시 형태에 따른 전압 발생 회로의 회로도이다. 도 2는, 스위칭 트랜지스터 us<0>∼us<N-1>, ds<0>∼ds<N-1>, 및 트랜스퍼 게이트 v<O>∼v<V>를 제어하는 신호를 계층화하여 트랜스퍼 게이트의 수를 줄인 예를 도시하고 있다.
MON(106)과 VLL 사이에 접속된 복수의 저항기 R의 저항치는, 각각 동일한 값(R)이다. 스위칭 트랜지스터 ds<0>∼ds<N-1> 중 어느 하나를 선택함으로써, MON(106)과 VLL 사이의 저항치는, 0R, 1R, 2R, …, (N-1)R로 된다. 이 복수의 저항기와 복수의 스위칭 트랜지스터로 이루어지는 회로를 제2 저항 선택 회로(302)라고 한다.
VLL과 VHH 사이에 접속된 복수의 저항기 NR의 저항치는, 각각 동일한 값이며, 상기 저항치 R의 N배이다. 트랜스퍼 게이트 v<0>∼v<V> 중 어느 하나를 선택함으로써, VLL과 VHH 사이의 저항치는, 0NR, 1NR, …, (V-1)NR, VNR로 된다. 이 복수의 저항기와 복수의 트랜스퍼 게이트로 이루어지는 회로를 제3 저항 선택 회로(303)라고 한다.
VHH와 P채널 MOS 트랜지스터(103)의 드레인(105) 사이에 접속된 복수의 저항기 R의 저항치는, 각각 동일한 값(R)이다. 스위칭 트랜지스터 us<0>∼us<N-1> 중 어느 하나를 선택함으로써, VHH와 P채널 MOS 트랜지스터(103)의 드레인(105) 사이의 저항치는, (n-1)R, …, 2R, 1R, 0R로 된다. 이 복수의 저항기와 복수의 스위칭 트랜지스터로 이루어지는 회로를 제1 저항 선택 회로(301)라고 한다.
P채널 MOS 트랜지스터(MP1)(103)의 드레인(105)과 출력 노드(104) 사이의 저항을 Ru로 한다. 출력 노드(104)와 MON(106) 사이의 저항을 Rd로 한다. 이 때, Rd+Ru를 일정하게 하기 위해서, VHH와 P채널 MOS 트랜지스터(MP1)(103)의 드레인 사이의 저항치가, (N-1)R, …, 2R, 1R, 0R로 되도록 스위칭 트랜지스터 us<0>∼us<N-1>을 선택 제어한다. 이에 대응하여, VLL과 MON(106) 사이의 저항치가, 0R, 1R, 2R, …, (N-1)로 되도록 스위칭 트랜지스터 ds<0>∼ds<N-1>을 선택 제어한다.
MON(106)과 VLL 사이의 저항이 0R일 때, VHH와 P채널 MOS 트랜지스터(MP1)(103)의 드레인(105) 사이의 저항은 (N-1)R이고, MON(106)과 VLL 사이의 저항이 1R일 때, VHH와 P채널 MOS 트랜지스터(MP1)(103)의 드레인(105) 사이의 저항은 (N-2)R로 되도록 제어된다. 또한, 트랜스퍼 게이트 v<0>∼v<V>는, 어느 하나를 작동하도록 선택 제어된다. 이와 같이 스위칭 트랜지스터 us<0>∼us<N-1>, 스위칭 트랜지스터 ds<0>∼ds<N-1>, 및 트랜스퍼 게이트 v<0>∼v<V>를 선택 제어하면, MON(106)과 P채널 MOS 트랜지스터(MP1)(103)의 드레인(105) 사이의 저항은, (N-1)R+VNR로 일정한 값으로 된다.
VCGRV<Vref 모드일 때에는, 출력 노드(104)의 전압(VCGRV)은, 하기 수학식 5 로 표현된다.
Figure 112007030580647-pat00005
단, (t=0, 1, 2, …, T-1)로 한다.
VCGRV≥Vref 모드일 때에는, 출력 노드(104)의 전압(VCGRV)은, 하기 수학식 6으로 표현된다.
Figure 112007030580647-pat00006
단, (s=0, 1, 2, …, N-1), (v=0, 1, 2 …V)로 한다.
이와 같이 하여 트랜스퍼 게이트의 수를 1/N로 줄일 수 있다. 한편, 스위칭 트랜지스터 us<0>∼us<N-1> 및 스위칭 트랜지스터 ds<0>∼ds<N-1>을 이용하여 저항을 선택하도록 계층화했기 때문에, 2N개의 스위칭 트랜지스터가 새롭게 증가한다. 그러나, VCGRV가 Vref 이상의 전압을 출력하는 경우, 종래에는 NV개였던 트랜스퍼 게이트의 수가 이 계층화에 의해 2N+V로 된다. 전압 스텝 폭을 작게 하기 위해서 N이나 V를 크게 할수록, 본 발명의 제2 실시 형태에 의한 트랜스퍼 게이트의 수를 감소시키는 효과는 크다. N=16, V=16이면, 종래에는 256개에 대하여, 본 발명의 제2 실시 형태에서는 48개로 된다.
도 8은, 본 발명의 제2 실시 형태에 따른 전압 발생 회로의 일례로서 V=2, N=4, T=8, Vref=0.8V로 했을 때의 VCGRV≥Vref 모드 시에 있어서의, 선택 제어 신 호 ds<0>∼ds<N-1>, us<0>∼us<N-1>, v<0>∼v<V>와 출력 노드(104)에서 나오는 VCGRV 전압의 관계를 도시한 도면이다.
(제3 실시 형태)
도 3은, 본 발명의 제3 실시 형태에 따른 전압 발생 회로의 회로도이다.
도 3에 도시한 본 발명의 제3 실시 형태에 따른 전압 발생 회로는, 상기 제2 실시 형태에 있어서 NR을 생략하여 트랜스퍼 게이트를 1개만으로 한 경우의 전압 발생 회로이다. MON(106)과 P채널 MOS 트랜지스터(MP1)(103)의 드레인(105) 사이의 저항은 MR로 일정한 값으로 되도록, 스위칭 트랜지스터 ds<0>∼ds<M> 및 us<0>∼us<M>이 선택 제어된다.
VCGRV<Vref 모드일 때에는, 출력 노드(104)의 전압(VCGRV)은, 하기 수학식 7로 표현된다.
Figure 112007030580647-pat00007
단, (t=0, 1, 2, …, T-1)로 한다.
VCGRV≥Vref 모드일 때에는, 출력 노드(104)의 전압(VCGRV)은, 하기 수학식 8로 표현된다.
Figure 112007030580647-pat00008
단, (s=0, 1, 2, …, M)으로 한다.
도 9는, 본 발명의 제3 실시 형태에 따른 전압 발생 회로의 일례로서 M=7, T=8, Vref=0.8V로 했을 때의 VCGRV≥Vref 모드 시에 있어서의, 선택 제어 신호 ds<0>∼ds<M>, us<0>∼us<M>과 출력 노드(104)에서 나오는 VCGRV 전압의 관계를 도시한 도면이다.
(제4 실시 형태)
도 4는, 본 발명의 제4 실시 형태에 따른 전압 발생 회로의 회로도이다.
제1 저항 선택 회로(301) 및 제2 저항 선택 회로(302)의 저항기는, 그 저항치가, 순차로 (20)R, (21)R, (22)R, …, (2(n-1))R, (2n)R로 되도록 배열되어 있다.
다음으로, 병렬에 배치된 스위칭 트랜지스터 us<0>∼us<N>, ds<0>∼ds<N>의 게이트를 바이너리 신호에 의해 선택 제어한다.
MON(106)과 VLL 사이의 저항을 0R, 1R, 2R, …, ((2(N+1))-1)R로 되도록, 바이너리 신호에 의해 스위칭 트랜지스터 ds<0>∼ds<N>의 게이트를 선택 제어한다. VLL로부터 VHH까지의 사이에는, 저항치가 (2(N+1))R로 되는 저항기를 직렬로 접속하고, 그 접속 노드마다 트랜스퍼 게이트 v<0>∼v<V>를 접속하여 선택 제어한다. VHH와 P채널 MOS 트랜지스터(MP1)(103)의 드레인(105) 사이에 ((2(N+1))-1)R, …, 2R, 1R, 0R로 되도록 제어하는 바이너리 신호에 의해, 스위칭 트랜지스터 us<0>∼us<N>의 게이트를 선택 제어한다.
MON(106)과 VLL 사이의 저항이 0R일 때, VHH와 P채널 MOS 트랜지스 터(MP1)(103)의 드레인(105) 사이의 저항은, ((2(N+1))-1)R로 되도록 바이너리 신호에 의해 스위칭 트랜지스터 us<0>∼us<N>의 게이트가 선택 제어된다. MON(106)과 VLL 사이의 저항이 1R일 때, VHH와 P채널 MOS 트랜지스터(MP1)(103)의 드레인(105) 사이의 저항은, ((2(N+1))-2)R로 되도록 바이너리 신호에 의해 스위칭 트랜지스터 us<0>∼us<N>의 게이트가 선택 제어된다. 이와 같이 제어되면, MON(106)과 P채널 MOS 트랜지스터(MP1)(103)의 드레인(105) 사이의 저항은, (((2(N+1))-1)R)+(V(2(N+1))R)로 된다.
VCGRV<Vref 모드일 때에는, 출력 노드(104)의 전압(VCGRV)은, 하기 수학식 9로 표현된다.
Figure 112007030580647-pat00009
단, (t=0, 1, 2, …, T-1)로 한다.
VCGRV≥Vref 모드일 때에는, 출력 노드(104)의 전압(VCGRV)은, 하기 수학식 10으로 표현된다.
Figure 112007030580647-pat00010
단, (S=Q, 1, 2, …, (2(N+1))-1), (V=0, 1, 2… V)로 한다.
이와 같이 트랜스퍼 게이트의 수는 1/(2(N+1))로 줄일 수 있다. 한편, 트랜스퍼 게이트의 선택 제어뿐만 아니라, 바이너리 신호에 의해 스위칭 트랜지스터 ds<0>∼ds<N>, us<0>∼us<N>을 선택 제어하기 위해서, 2(N+1)개의 스위칭 트랜지스터가 새롭게 증가한다. 그러나, 출력 노드(104)의 VCGRV가 Vref 이상의 전압을 출력하는 경우, 종래에는 (2(N+1))V개였던 트랜스퍼 게이트의 수가, 이에 의해 2(N+1)+V개로 된다. N이나 V가 클수록, 효과가 크다. N=3, V=16이면, 종래의 트랜스퍼 게이트의 수는 256개 필요했던 것에 대해서, 본 발명의 제4 실시 형태에 따른 전압 발생 회로에 의하면 24개만이어도 된다.
도 10은, 본 발명의 제4 실시 형태에 따른 전압 발생 회로의 일례로서 V=2, N=2, T=8, Vref=0.8V로 했을 때의 VCGRV≥Vref 모드 시에 있어서의, 선택 제어 신호 ds<0>∼ds<N>, us<0>∼us<N>, v<0>∼v<V>와 출력 노드(104)에서 나오는 VCGRV 전압의 관계를 도시한 도면이다.
(제5 실시 형태)
도 5는, 본 발명의 제5 실시 형태에 따른 전압 발생 회로의 회로도이다.
제1 저항 선택 회로(301)의 저항기는, 각각 동일한 값 R이 직렬로 배열되어 있다. 스위칭 트랜지스터 us<0>∼us<N-1>은, 직렬로 배열된 저항기의 값이 0R, 1R, 2R, …, (N-1)R로 되도록 선택 제어된다.
제2 저항 선택 회로(302)의 저항기는, 각각 동일한 값 R이 직렬로 배열되어 있다. 스위칭 트랜지스터 ds<0>∼ds<N-1>은, 직렬로 배열된 저항기의 값이, (N- 1)R, …, 2R, 1R, 0R로 되도록 선택 제어된다.
제3 저항 선택 회로(303)는, 스위칭 트랜지스터 von을 통하여 출력 노드(104)에 접속되는 노드를 중심으로 하여 상하에, 각각 저항기가 순차로 (2N)R, (2(N-1))R, …, (22)R, (21)R, (20)R로 되도록 배열되어 있다. 또한, 상하에, 스위칭 트랜지스터 uv<0>∼uv<V>, dv<0>∼dv<V>가 상기 저항기와 각각 병렬로 접속되어 있다. 스위칭 트랜지스터 uv<0>∼uv<V>, dv<O>∼dv<V>는, 바이너리 신호에 의해, 상기 저항기의 저항치가 0NR, 1NR, 2NR, …, (V-1)NR로 되도록 선택 제어됨과 함께, 제3 저항 선택 회로 전체의 저항치가, ((2(V+1))-R)로 되도록 선택 제어된다.
MON(106)과 VLL 사이의 저항이 0R일 때, VHH와 P채널 MOS 트랜지스터(MP1)(103)의 드레인(105) 사이의 저항은 (N-1)R이고, MON(106)과 VLL 사이의 저항이 1R일 때, VHH와 P채널 MOS 트랜지스터(MP1)(103)의 드레인(105) 사이의 저항은 (N-2)R로 되도록 제어된다. 이와 같이 제어되면, P채널 MOS 트랜지스터(MP1)(103)의 드레인(105)과 MON(106) 사이의 저항은, ((N-1)R)+((2(V+1))-1)R로 된다.
VCGRV<Vref 모드일 때에는, 출력 노드(104)의 전압(VCGRV)은, 하기 수학식 11로 표현된다.
Figure 112007030580647-pat00011
단, (t=0, 1, 2, …, T-1)로 한다.
VCGRV≥Vref 모드일 때에는, 출력 노드(104)의 전압(VCGRV)은, 하기 수학식 12로 표현된다.
Figure 112007030580647-pat00012
단, (s=0, 1, 2, …, N-1), (v=0, 1, 2, …, (2(V+1))-1)로 한다.
이와 같이 트랜스퍼 게이트의 수는 1/(2(N+1))로 줄일 수 있다. 그러나, 바이너리 신호를 이용하여 선택 제어하기 위해서, 2N개의 게이트가 새롭게 증가하지만, VCGRV가 Vref 이상의 전압을 출력하는 경우, 종래에는 N(2(V+1)개였던 트랜스퍼 게이트의 수가 이 계층화에 의해 2N+2(V+1)로 된다. N이나 V가 클수록, 효과의 정도는 크다. N=16, V=3이면, 종래에는 256개에 대하여, 본 실시예에서는 40개로 된다.
도 11은, 본 발명의 제5 실시 형태에 따른 전압 발생 회로의 일례로서 V=1, N=4, T=8, Vref=0.8V로 했을 때의 VCGRV≥Vref 모드 시에 있어서의, 선택 제어 신호 ds<0>∼ds<N>, us<0>∼us<N>, uv<0>∼uv<V>, dv<0>∼dv<V>와 출력 노드(104)에서 나오는 VCGRV 전압의 관계를 도시한 도면이다.
(제6 실시 형태)
도 6은, 본 발명의 제6 실시 형태에 따른 전압 발생 회로의 회로도이다. 도 6에 도시하는 제1 저항 선택 회로(301)의 저항기 및 제2 저항 선택 회로(302)의 저 항기의 선택 제어는, 바이너리 신호에 의해 행해진다. 제1 저항 선택 회로(301)의 저항치와 제2 저항 선택 회로(302)의 저항치가 몇 개의 패턴으로 변화되더라도, 제1 저항 선택 회로(301)의 저항치와 제2 저항 선택 회로(302)의 저항치의 합은 일정한 값으로 되도록 선택 제어된다.
VCGRV<Vref 모드일 때에는, 출력 노드(104)의 전압(VCGRV)은, 하기 수학식 13으로 표현된다.
Figure 112007030580647-pat00013
단, (t=0, 1, 2, …, T-1)로 한다.
VCGRV≥Vref 모드일 때에는, 출력 노드(104)의 전압(VC, GRV)은, 하기 수학식 14로 표현된다.
Figure 112007030580647-pat00014
단, (V=0, 1, 2, …, (2(N+1))-1)로 한다.
이와 같이 트랜스퍼 게이트의 수는 1/(2(N+1))로 줄일 수 있다. VCGRV가 Vref 이상의 전압을 출력하는 경우, 종래에는 2(N+1)개였던 트랜스퍼 게이트의 수가 본 발명의 제6 실시 형태에 의해 2N으로 된다. N이 클수록, 효과의 정도가 크다. N=8이면, 종래에는 256개에 대하여, 본 실시예에서는 16개로 된다.
도 12는, 본 발명의 제5 실시 형태에 따른 전압 발생 회로의 일례로서 N=2, T=8, Vref=0.8V일 때의 VCGRV≥Vref 모드 시에 있어서의, 선택 제어 신호 dv<0>∼dv<N>, uv<0>∼uv<N>과 출력 노드(104)에서 나오는 VCGRV 전압의 관계를 도시한 도면이다.
(제7 실시 형태)
도 7은, 본 발명의 제7 실시 형태에 따른 전압 발생 회로의 회로도이다. 선택 제어 신호를 3계층화하여 트랜스퍼 게이트의 수를 줄인 실시 형태이다. MON(106)과 VLL 사이의 저항을 0R, 1R, 2R, …, (N-1)R로 제어하는 ds<0>∼ds<N-1> 신호와 VLL로부터 VLM까지를 0NR, NR, 2NR, …, (M-1)NR로 제어하는 dv<0>∼dv<M-1> 신호와 VLM으로부터 VHM까지를 L개의 MNR마다 VCGRV에의 트랜스퍼 게이트를 제어하는 w<0>∼w<L> 신호로 구성한다.
P채널 MOS 트랜지스터(103)의 드레인(105)과 MON(106) 사이의 저항치의 합이 일정해지도록, VHM으로부터 VHH까지의 저항이 (M-1)NR, …, 2NR, 1NR, 0NR로 선택 제어되고, VHH로부터 P채널 MOS 트랜지스터(103)의 드레인(105)까지의 저항이 (N-1)R, …, 2R, 1R, 0R로 선택 제어된다. P채널 MOS 트랜지스터(103)의 드레인(105)과 MON(106) 사이의 저항치의 합 (Ru+Rd)=(N-1)R+(M-1)NR+LMNR로 된다.
VCGRV<Vref 모드일 때에는, 출력 노드(104)의 전압(VCGRV)은, 하기 수학식 15로 표현된다.
Figure 112007030580647-pat00015
단, (t=0, 1, 2, …, T-1)로 한다.
VCGRV≥Vref 모드일 때에는, 출력 노드(104)의 전압(VCGRV)은, 하기 수학식 16으로 표현된다.
Figure 112007030580647-pat00016
단, (s=0, 1, 2, …, N-1), (v=0, 1, 2, …, M-1), (w=O, 1, 2, …, L)로 한다.
이와 같이 트랜스퍼 게이트의 수는 1/(NM)로 줄일 수 있다 그러나, s, v 신호를 이용하여 계층화했기 때문에, 2(N+M)개의 게이트가 새롭게 증가하지만, VCGRV가 Vref 이상의 전압을 출력하는 경우, 종래에는 NML개였던 트랜스퍼 게이트의 수가 이 계층화에 의해 2(N+M)+V로 된다. N이나 M이나 L이 클수록, 효과의 정도가 크다. N=8, M=8, L=8이면, 종래에는 512개에 대하여, 본 실시예에서는 40개로 된다.
도 13은, 본 발명의 제7 실시 형태에 따른 전압 발생 회로의 일례로서 L=3, M=3, N=4, T=8, Vref=0.8V일 때의 VCGRV≥Vref 모드 시에 있어서의 제어 신호와 VCGRV 전압의 관계를 도시한 도면이다.
본 발명은, 이상의 실시예에 한정되지 않고, 당연히, 3계층에서 저항치를 선택 제어하는 실시예이고, 또한, 바이너리 신호에 의해 선택 제어하는 것도 가능하 며, 4계층 이상에서 선택 제어할 수도 있다.
또한, 이상의 실시예에 있어서, 제1 저항 선택 회로, 제2 저항 선택 회로, 및 제3 저항 선택 회로에 사용한 스위칭 트랜지스터가 N 채널 트랜지스터였던 경우, 그 대신에 P채널 트랜지스터를 사용하여 게이트의 입력에 인버터를 삽입하는 방법으로 대체하여도 된다.
(제8 실시 형태)
도 15는, 본 발명의 제8 실시 형태에 따른 반도체 기억 장치의 블록도이다. 본 발명의 제8 실시 형태에 따른 반도체 기억 장치는, 본 발명의 제1 실시 형태∼제7 실시 형태에 따른 전압 발생 회로를, 구체적으로 불휘발성 반도체 기억 장치에 적용한 실시 형태이다. 도 15는, 불휘발성 반도체 기억 장치의 구성을 도시하고 있다. 셀 어레이(1500)는, 불휘발성 메모리 셀을 직렬 접속한 메모리 셀을 매트릭스 형상으로 배열하여 구성된다.
메모리 셀 어레이(1500)의 비트선 데이터를 센스하고, 또는 기입 데이터를 유지하기 위해 비트선 제어 회로(1501)가 설치되어 있다. 비트선 제어 회로(1501)는 센스 앰프 회로와 데이터 래치 회로를 구비하고 있으며, 예를 들면 플립플롭 회로를 주체로 하여 구성된다.
비트선 제어 회로(1501)는 데이터 입출력 버퍼(1502)에 접속되어 있다. 이들의 접속은 어드레스 버퍼(1503)로부터의 어드레스 신호를 디코드하는 컬럼 디코더(1504)의 출력에 의해 제어되고, 데이터 입출력 단자 I/O에 공급된 데이터를 메모리 셀 어레이(1500)에 기입하고, 또한 메모리 셀 어레이(1500)의 데이터를 I/O에 판독 가능하게 되어 있다.
메모리 셀 어레이(1500)의 메모리 셀 선택을 행하기 위해서, 구체적으로는 데이터 제어선(이하, 워드선) WL 및 선택 게이트선 SSL, GSL(도시하지 않음)의 제어를 하기 위해서, 워드선 바이어스 회로(1506a), 선택 게이트 바이어스 회로(1506b), 로우 디코더(1505)가 설치되어 있다. 워드선 바이어스 회로(1506a), 선택 게이트 바이어스 회로(1506b)는, 선택된 워드선 및 선택 게이트선에 필요한 제어 전압을 부여한다.
기판 전위 제어 회로(1507)는, 셀 어레이(1500)가 형성되는 기판 영역(통상 p형 웰)의 전위를 제어하기 위하여 설치되어 있다. 구체적으로 기판 전위 제어 회로(1507)는, 데이터 기입 및 데이터 판독 시에는, 접지 전위 GND를 발생하고, 데이터 소거 시에 소거 전압을 발생하도록 구성되어 있다.
전압 발생 회로(1509)는, 데이터 기입 혹은 판독 시에, 메모리 셀 어레이(1500)가 선택된 메모리 셀에 필요한 전압을 부여하기 위한 다양한 내부 전압을 발생하도록 설치되어 있다. 구체적으로는, 기입 전압(Vpgm), 기입 시의 패스 전압(Vpass), 판독 시(베리파이 판독을 포함함)의 패스 전압(Vread), 판독 전압(Vr)이다.
기입 시의 패스 전압, 판독 시의 패스 전압은, 기입 전압보다는 낮지만 전원 전압 Vcc보다 승압된 전압이다.
기입 전압(Vpgm)은, 기입 동작 시에 순차적으로 스텝 업되는 기입 전압 펄스를 발생하는 경우의 초기 전압이나 스텝 업 분을 가변 설정하기 위해서, 예로서 본 발명의 제1 실시 형태∼본 발명의 제7 실시 형태에 나타낸 전압 설정 회로를 내장한다. 바람직하게는, 기입 전압 Vpgm의 가변에 따라서, 기입 시의 패스 전압 Vpass, 판독 시의 패스 전압 Vread를 각각 가변 설정하는 전압 설정 회로도 설치된다.
본 발명의 실시 형태에서는, 전압 발생 회로(1509)의 생성 전압은, 저항에 의한 분압비로 스텝 업 전압을 제어한 결과, 서로 다른 전압을 생성하더라도, 저항치의 합이 일정해지도록 제어되기 때문에, 전압 발생 회로(1509)는, 저항치를 선택 제어하는 신호를 계층화하여 트랜스퍼 게이트의 수를 줄일 수 있다. 그 결과로서, 반도체 기억 장치의 회로 면적을 작게 할 수 있다.
본 발명에 따르면, 고정밀도의 출력 전압이 얻어지는 회로 면적이 작은 전압 발생 회로 및 해당 전압 발생 회로를 구비한 반도체 기억 장치를 제공할 수 있다.

Claims (6)

  1. 기준 전압 발생 회로와,
    차동 증폭기와,
    출력 노드와,
    P채널 MOS 트랜지스터와,
    제1 저항 열과,
    제2 저항 열과,
    제3 저항 열과,
    상기 제1 저항 열, 상기 제2 저항 열 및 상기 제3 저항 열의 저항치를 선택 제어하는 스위칭 트랜지스터
    를 구비하고,
    상기 차동 증폭기의 출력 단자에는, 상기 P채널 M0S 트랜지스터의 게이트가 접속되고,
    상기 P채널 M0S 트랜지스터의 소스에는 전원이 접속되고,
    상기 차동 증폭기의 한쪽의 입력 단자에는, 상기 기준 전압 발생 회로에 의해 생성된 기준 전압이 입력되고,
    상기 제1 저항 열은, 상기 P채널 M0S 트랜지스터의 드레인과 상기 출력 노드 사이에 배치되고,
    상기 제2 저항 열은, 상기 출력 노드와 상기 차동 증폭기의 다른 쪽의 입력 단자 사이에 배치되고,
    상기 제3 저항 열은, 상기 차동 증폭기의 다른 쪽의 입력 단자와 그라운드 사이에 배치되고,
    상기 제1 저항 열 및 상기 제2 저항 열의 저항치를 가변으로 되도록 제어되고, 또는, 상기 제3 저항 열의 저항치를 가변으로 되도록 제어됨으로써, 상기 출력 노드에 출력되는 전압이 조정되고,
    상기 제1 저항 열의 저항치와 상기 제2 저항 열의 저항치가 서로 다른 값으로 선택 제어된 경우에도, 상기 제1 저항 열의 저항치와 상기 제2 저항 열의 저항치의 합이 일정해지도록 선택 제어되는 것을 특징으로 하는 전압 발생 회로.
  2. 기준 전압 발생 회로와,
    차동 증폭기와,
    P채널 M0S 트랜지스터와,
    출력 노드와,
    제1 전압 조정 회로와,
    제2 전압 조정 회로
    를 구비하고,
    상기 기준 전압 발생 회로는, 상기 차동 증폭기의 한쪽의 입력 단자에 기준으로 되는 전압을 공급하고,
    상기 차동 증폭기의 출력 단자에는, 상기 P채널 M0S 트랜지스터의 게이트가 접속되고,
    상기 P채널 MOS 트랜지스터의 소스에는 전원이 접속되고,
    상기 차동 증폭기의 한쪽의 입력 단자에는, 상기 기준 전압 발생 회로에 의해 생성된 기준 전압이 입력되고,
    상기 P채널 M0S 트랜지스터의 드레인과 상기 차동 증폭기의 다른 쪽의 입력 단자 사이에는, 상기 제1 전압 조정 회로가 접속되고,
    상기 차동 증폭기의 다른 쪽의 입력 단자와 그라운드 사이에는, 상기 제2 전압 조정 회로가 접속되고,
    상기 제1 전압 조정 회로는,
    상기 출력 노드의 상단에 배치된 복수의 스위칭 트랜지스터와 복수의 저항기로 구성되는 제1 저항 선택 회로와,
    상기 출력 노드의 하단에 배치된 복수의 스위칭 트랜지스터와 복수의 저항기로 구성되는 제2 저항 선택 회로와,
    상기 출력 노드에 선택적으로 접속되는 복수의 트랜스퍼 게이트와 저항기로 구성되는 제3 저항 선택 회로
    로 구성되고,
    상기 제2 전압 조정 회로는,
    복수의 스위칭 트랜지스터와,
    각 저항치 R이 동일한 복수의 저항기
    로 구성되고,
    상기 제1 전압 조정 회로는, 그것을 구성하는 상기 1개 이상의 트랜스퍼 게이트, 및 상기 복수의 스위칭 트랜지스터의 선택에 따라서, 복수의 저항기의 조합을 바꾸는 것에 의해, 상기 제2 전압 조정 회로는, 그것을 구성하는 상기 복수의 스위칭 트랜지스터의 선택에 따라서, 복수의 저항기의 조합을 바꾸는 것에 의해, 상기 출력 노드의 전압이 조정되고,
    상기 제1 전압 조정 회로에 의해 상기 출력 노드 전압을 조정할 때는, 상기 제1 저항 선택 회로의 저항기의 수(N개)와 상기 제2 저항 선택 회로의 저항기의 수(N개)는 동일하고, 상기 제1 저항 선택 회로에 의해 선택되는 저항치와 상기 제2 저항 선택 회로에 의해 선택되는 저항치가 서로 다른 경우라도, 각각의 저항치의 합이 일정하도록 제어되는 것을 특징으로 하는 전압 발생 회로.
  3. 제2항에 있어서,
    상기 제1 저항 선택 회로와 상기 제2 저항 선택 회로의 각 저항기의 저항치는, 모두 상기 제2 전압 조정 회로를 구성하는 각 저항기의 저항치 R과 동일하고, 상기 제3 저항 선택 회로를 구성하는 저항기의 각 저항치는, 상기 제1 저항 선택 회로 또는 상기 제2 저항 선택 회로를 구성하는 저항기의 수(N개)를 그 각 저항치(R)에 곱한 값인 것을 특징으로 하는 전압 발생 회로.
  4. 제2항에 있어서,
    상기 제1 저항 선택 회로를 구성하는 각 저항기의 저항치는, 상기 P채널 M0S 트랜지스터의 드레인 단자에 접속되는 측부터, 순차로 상기 제1 전압 조정 회로를 구성하는 각 저항기의 저항치 R에 (2U)(U=0, 1, 2, …, N-1, N)을 곱한 값으로 증가하도록 배치되고,
    상기 제2 저항 선택 회로를 구성하는 각 저항기의 저항치는, 상기 차동 증폭기의 다른 쪽의 입력 단자에 접속되는 측부터, 순차로 상기 제1 전압 조정 회로를 구성하는 각 저항기의 저항치 R에 (2L)(L=N, N-1, …, 2, 1, 0)을 곱한 값으로 감소하도록 배치되고,
    상기 제3 저항 선택 회로를 구성하는 각 저항기의 저항치는, 모두 상기 제1 전압 조정 회로를 구성하는 각 저항기의 저항치 R에 (2(N+1))을 곱한 값인 것을 특징으로 하는 전압 발생 회로.
  5. 제2항에 있어서,
    상기 제1 저항 선택 회로의 저항기의 수(N개)와 상기 제2 저항 선택 회로의 저항기의 수(N개)는 동일하고, 각 저항기의 저항치는, 모두 상기 제2 전압 조정 회로를 구성하는 각 저항기의 저항치 R과 동일하고,
    상기 제3 저항 선택 회로는, 복수의 스위칭 트랜지스터와 복수의 저항기로 구성되고,
    상기 제1 저항 선택 회로와 상기 출력 노드 사이에 접속되는 저항기는, V+1개 접속된 경우, 상기 제1 저항 선택 회로에 접속되는 측부터 순차로, ((2v)NR)(v=0, 1, 2, 3, …, V)로 되도록 배치되고,
    상기 출력 노드와 상기 제2 저항 선택 회로 사이에 접속되는 저항기는, V+1개 접속된 경우, 상기 출력 노드에 접속되는 측부터 순차로, ((2v)NR)(v=0, 1, 2, 3, …, V)로 되도록 배치되는 것을 특징으로 하는 전압 발생 회로.
  6. 제1항 내지 제5항 중 어느 한 항의 전압 발생 회로를 구비하는 것을 특징으로 하는 반도체 기억 장치.
KR1020070039370A 2006-04-24 2007-04-23 전압 발생 회로 및 이것을 구비하는 반도체 기억 장치 KR100852808B1 (ko)

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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011053957A (ja) * 2009-09-02 2011-03-17 Toshiba Corp 参照電流生成回路
JP5557955B2 (ja) * 2010-06-02 2014-07-23 オーチス エレベータ カンパニー スイッチ検知システム
JP5755443B2 (ja) 2010-12-28 2015-07-29 ルネサスエレクトロニクス株式会社 半導体装置
US8737120B2 (en) 2011-07-29 2014-05-27 Micron Technology, Inc. Reference voltage generators and sensing circuits
US9874887B2 (en) * 2012-02-24 2018-01-23 Silicon Laboratories Inc. Voltage regulator with adjustable feedback
CN104160450B (zh) * 2012-03-07 2017-06-09 松下知识产权经营株式会社 非易失性半导体存储装置
US9825626B2 (en) 2015-03-30 2017-11-21 Qualcomm Incorporated Programmable high-speed equalizer and related method
US9886047B2 (en) * 2015-05-01 2018-02-06 Rohm Co., Ltd. Reference voltage generation circuit including resistor arrangements
WO2016201596A1 (en) 2015-06-15 2016-12-22 Micron Technology, Inc. Apparatuses and methods for providing reference voltages
JP6689152B2 (ja) * 2016-07-21 2020-04-28 ルネサスエレクトロニクス株式会社 半導体装置
JP6830385B2 (ja) * 2017-03-24 2021-02-17 エイブリック株式会社 半導体回路
US11894094B1 (en) * 2022-10-14 2024-02-06 Nanya Technology Corporation Electronic device and method of controlling the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11338560A (ja) 1998-05-29 1999-12-10 Hitachi Ltd 定電圧発生回路および半導体集積回路
KR20010100774A (ko) * 2000-01-26 2001-11-14 니시무로 타이죠 다른 전압을 발생하는 전압 발생 회로
KR20050041592A (ko) * 2003-10-31 2005-05-04 주식회사 하이닉스반도체 온도 보상이 가능한 내부전압 발생장치
KR20060053583A (ko) * 2004-11-17 2006-05-22 삼성전자주식회사 조절가능한 기준전압 발생회로

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5654110A (en) * 1979-10-09 1981-05-14 Seiko Epson Corp Top temperature adjusting circuit for quartz oscillator
JP2000323650A (ja) * 1999-05-11 2000-11-24 Hitachi Ltd トリミング回路
JP3762599B2 (ja) * 1999-12-27 2006-04-05 富士通株式会社 電源調整回路及びその回路を用いた半導体装置
JP3738280B2 (ja) * 2000-01-31 2006-01-25 富士通株式会社 内部電源電圧生成回路
JP4767386B2 (ja) * 2000-02-28 2011-09-07 富士通セミコンダクター株式会社 内部電圧発生回路
JP2003309469A (ja) * 2002-04-12 2003-10-31 Thine Electronics Inc 半導体集積回路
KR100792363B1 (ko) * 2005-06-30 2008-01-09 주식회사 하이닉스반도체 반도체 메모리 장치의 내부전원 생성회로

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11338560A (ja) 1998-05-29 1999-12-10 Hitachi Ltd 定電圧発生回路および半導体集積回路
KR20010100774A (ko) * 2000-01-26 2001-11-14 니시무로 타이죠 다른 전압을 발생하는 전압 발생 회로
KR20050041592A (ko) * 2003-10-31 2005-05-04 주식회사 하이닉스반도체 온도 보상이 가능한 내부전압 발생장치
KR20060053583A (ko) * 2004-11-17 2006-05-22 삼성전자주식회사 조절가능한 기준전압 발생회로

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