KR20230096796A - 반도체 장치 - Google Patents

Abstract

본 발명의 일 실시예에 따른 반도체 장치는, 복수의 메모리 셀들이 배치되는 셀 영역 및 상기 셀 영역을 구동하는 주변 회로들이 배치되는 주변 회로 영역을 포함하며, 상기 주변 회로 영역은 집적 회로의 온도에 따라 결정되는 제1 전압을 출력하는 제1 전압 생성 회로, 상기 제1 전압을 온도 코드로 변환하는 아날로그-디지털 변환기, 상기 온도 코드에 기초하여 복수의 온도 구간들 중 상기 온도가 속하는 온도 구간의 오프셋 전압을 출력하는 오프셋 전압 생성 회로, 상기 온도 코드에 기초하여 상기 복수의 온도 구간들 중 상기 온도가 속하는 온도 구간 내에서 일정한 값을 가지는 제2 전압을 출력하는 제2 전압 생성 회로 및 상기 제1 전압, 상기 제2 전압, 상기 오프셋 전압, 및 피드백 전압을 입력받아 온도 보상 전압을 출력하는 온도 보상 전압 생성 회로를 포함하며, 상기 피드백 전압은 상기 제1 전압, 상기 제2 전압, 및 상기 오프셋 전압에 따라 결정된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}

본 발명은 온도 보상 회로를 포함하는 반도체 장치에 관한 것이다.

데이터를 저장할 수 있는 반도체 장치는, 데이터 저장 공간으로서 컴퓨터, 스마트폰, 태블릿 PC는 물론 다양한 전자 기기들에 적용된다. 반도체 장치는 데이터를 저장하기 위한 메모리 셀들을 포함하며, 메모리 셀들에 공급되는 전압의 크기를 조절하여 프로그램, 읽기, 삭제 등의 동작을 실행할 수 있다. 반도체 장치의 성능을 개선하기 위해서는, 메모리 셀들의 특성에 영향을 줄 수 있는 다양한 요인들을 고려하여 메모리 셀들을 제어할 필요가 있다.

본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 온도 센서가 출력하는 전압을 디지털로 변환하여 복수의 구간들로 구분하고, 복수의 구간들 각각에서 아날로그 방식으로 온도 보상 전압을 산출함으로써, 빠르고 정확하게 온도를 감지할 수 있는 온도 보상 회로를 포함하는 반도체 장치를 제공하고자 하는 데에 있다.

본 발명의 일 실시예에 따른 반도체 장치는, 복수의 메모리 셀들이 배치되는 셀 영역 및 상기 셀 영역을 구동하는 주변 회로들이 배치되는 주변 회로 영역을 포함하며, 상기 주변 회로 영역은 집적 회로의 온도에 따라 결정되는 제1 전압을 출력하는 제1 전압 생성 회로, 상기 제1 전압을 온도 코드로 변환하는 아날로그-디지털 변환기, 상기 온도 코드에 기초하여 복수의 온도 구간들 중 상기 온도가 속하는 온도 구간의 오프셋 전압을 출력하는 오프셋 전압 생성 회로, 상기 온도 코드에 기초하여 상기 복수의 온도 구간들 중 상기 온도가 속하는 온도 구간 내에서 일정한 값을 가지는 제2 전압을 출력하는 제2 전압 생성 회로 및 상기 제1 전압, 상기 제2 전압, 상기 오프셋 전압, 및 피드백 전압을 입력받아 온도 보상 전압을 출력하는 온도 보상 전압 생성 회로를 포함하며, 상기 피드백 전압은 상기 제1 전압, 상기 제2 전압, 및 상기 오프셋 전압에 따라 결정한다.

본 발명의 일 실시예에 따른 반도체 장치는, 집적 회로의 온도에 따라 결정되는 제1 전압에 기초하여 복수의 온도 구간들 각각에 대응하는 오프셋 전압을 출력하고, 상기 제1 전압에 기초하여 복수의 온도 구간들 각각에서 일정한 제2 전압을 출력하는 전압 생성 회로 및 제1 전압, 제2 전압, 오프셋 전압, 피드백 전압을 입력받아 온도 보상 전압을 출력하는 온도 보상 전압 생성 회로를 포함하며, 상기 피드백 전압은 상기 제1 전압, 상기 제2 전압, 및 상기 기준 전압에 따라 결정한다.

본 발명의 일 실시예에 따른 반도체 장치는, 제1 전압, 제2 전압 및 오프셋 전압을 출력하는 전압 생성회로 및 상기 제1 전압, 상기 제2 전압, 상기 오프셋 전압 및 피드백 전압을 입력받아 온도 보상 전압을 출력하는 온도 보상 전압 생성 회로를 포함하며, 상기 피드백 전압은 상기 제1 전압, 상기 제2 전압, 및 상기 오프셋 전압에 따라 결정된다.

본 발명의 일 실시예에 따르면, 반도체 장치의 온도에 따라 결정되는 제1 전압이 디지털 데이터인 온도 코드로 변환되며, 온도 코드는 반도체 장치의 온도가 가질 수 있는 복수의 온도 구간들 중 하나에 대응할 수 있다. 온도 코드가 속하는 온도 구간에 대해 아날로그 방식으로 온도 보상 전압을 결정함으로써, 빠르고 정확하게 반도체 장치의 온도를 감지하여 온도 보상 전압을 출력하는 온도 보상 회로를 제공할 수 있다. 또한, 온도 보상 회로가 출력하는 온도 보상 전압을 이용하여 반도체 장치가 메모리 셀들을 제어함으로써, 반도체 장치의 성능 및 신뢰성 등을 개선할 수 있다.

본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.

도 1 내지 도 3은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 블록도들이다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 동작을 설명하기 위해 제공되는 그래프이다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 동작을 설명하기 위해 제공되는 그래프이다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 반도체 장치에 포함되는 온도 보상 회로의 일부 구성을 간단하게 나타낸 도면이다.
도 7은 본 발명의 일 실시예에 따른 반도체 장치에 포함되는 온도 보상 회로의 일부 구성을 간단하게 나타낸 도면이다.
도 8은 본 발명의 일 실시예에 따른 반도체 장치에 포함되는 온도 보상 회로의 일부 구성을 간단하게 나타낸 도면이다.
도 9는 본 발명의 일 실시예에 따른 반도체 장치에 포함되는 온도 보상 회로의 일부 구성을 간단하게 나타낸 도면이다.
도 10은 본 발명의 일 실시예에 따른 반도체 장치에 포함되는 온도 보상 회로의 일부 구성을 간단하게 나타낸 도면이다.
도 11은 본 발명의 일 실시예에 따른 반도체 장치의 동작을 설명하기 위해 제공되는 그래프이다.
도 12a 및 도 12b는 본 발명의 일 실시예에 따른 반도체 장치의 동작을 설명하기 위해 제공되는 그래프이다.
도 13는 본 발명의 일 실시예에 따른 반도체 장치를 간단하게 나타낸 블록도이다.
도 14는 본 발명의 일 실시예에 따른 반도체 장치의 셀 영역에 포함되는 블록을 간단하게 나타낸 회로도이다.
도 15는 본 발명의 일 실시예에 따른 반도체 장치의 동작을 설명하기 위해 제공되는 도면이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.

도 1 내지 도 3은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 블록도들이다.

먼저 도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(10)는 제1 전압(VNTC), 제2 전압(VZTC) 및 오프셋 전압(Voff)을 출력하는 전압 생성 회로(11) 및 온도 보상 전압 생성 회로(12)를 포함할 수 있다. 온도 보상 전압 생성 회로(12)는 제1 전압(VNTC), 제2 전압(VZTC), 및 오프셋 전압(Voff)을 전압 생성 회로(11)로부터 수신하며, 피드백 전압(Vfb)을 생성하고 다시 입력받아 온도 보상 전압(Vout2)를 출력할 수 있다. 일례로, 온도 보상 전압 생성 회로(12)가 출력하는 피드백 전압(Vfb)의 크기는 제1 전압(VNTC), 제2 전압(VZTC), 및 오프셋 전압(Voff)에 의해 결정될 수 있다. 제1 전압(VNTC)은 온도에 따라 변할 수 있다. 제2 전압(VZTC)은 각 온도 구간별로 다른 크기를 가질 수 있으며, 하나의 온도 구간에서는 일정한 크기를 가질 수 있다.

반도체 장치(10)가 데이터를 저장하는 메모리 장치인 경우, 온도에 따라 메모리 셀들의 문턱 전압(Threshold Voltage)이 변할 수 있다. 온도 보상 전압(Vout2)은 온도 변화에 따른 문턱 전압의 변화에 대응하여 프로그램, 읽기, 소거 등에서 메모리 셀들에 입력되는 전압을 다르게 적용하는 데에 이용될 수 있다. 따라서, 온도 보상 전압(Vout2)를 이용하여 메모리 장치의 정확한 동작을 구현할 수 있다.

다음으로 도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(100)는 전압 생성 회로(110), 및 온도 보상 전압 생성 회로(120)를 포함할 수 있다. 전압 생성 회로(110)는 제1 전압 생성 회로(111), 아날로그-디지털 변환기(analog-to-digital converter, 112), 제1 코드 변환 로직(113), 제2 코드 변환 로직(114), 오프셋 전압 생성 회로(115), 제2 전압 생성 회로(116) 등을 포함할 수 있다.

본 발명의 일 실시예에 따른 반도체 장치(100)는 온도 센서로서 동작하는 제1 전압 생성 회로(111)를 포함할 수 있다. 제1 전압 생성 회로(111)는 온도에 따라 변할 수 있는 제1 전압(VNTC)을 출력할 수 있다. 일례로, 온도가 감소할수록 제1 전압(VNTC)의 크기는 증가할 수 있다.

아날로그-디지털 변환기(112)는 제1 전압 생성 회로(111)로부터 출력된 제1 전압(VNTC)을 수신하여 온도 코드(TH Code)를 출력할 수 있다. 온도 코드(TH Code)는 오프셋 전압(Voff)을 생성하기 위한 제1 코드 변환 로직(113) 및 제2 전압(VZTC)을 생성하기 위한 제2 코드 변환 로직(114)의 입력값이 될 수 있다.

본 발명의 일 실시예에 따르면, 아날로그-디지털 변환기(112)의 해상도(Resolution)에 따라 전체 온도 구간이 복수의 온도 구간들로 나뉠 수 있다. 제1 전압(VNTC)이 속하는 온도 구간에 따라, 아날로그-디지털 변환기(112)가 출력하는 온도 코드(TH Code)가 결정될 수 있다. 일례로, 제1 전압(VNTC)이 속하는 온도 구간의 온도가 감소할수록 온도 코드(TH Code)의 값은 증가할 수 있다.

제1 및 제2 코드 변환 로직들(113, 114)은, 온도 코드(TH Code)에 기초하여, 복수의 온도 구간들 중에서 임의의 온도가 속하는 온도 구간의 오프셋 코드(Offset Code) 및 레벨 코드(Level Code)를 출력한다. 온도 코드(TH Code)를 수신한 제1 코드 변환 로직(113)은 오프셋 코드(Offset Code)를 출력할 수 있다. 오프셋 코드(Offset Code)는 오프셋 전압을 출력하기 위한 N비트의 디지털 데이터일 수 있다(단, N은 자연수). 오프셋 코드(Offset Code)의 비트 수는 오프셋 전압 생성 회로(115)의 해상도에 따라 결정될 수 있다. 다시 말해, 오프셋 전압 생성 회로(115)의 해상도가 N비트일 경우, 오프셋 코드(Offset Code)역시 N비트의 데이터일 수 있다. 오프셋 전압 생성 회로(115)의 해상도가 증가할수록 온도 변화에 대응하여 오프셋 전압을 더욱 정밀하게 조절할 수 있다.

제2 코드 변환 로직(114)은 온도 코드(TH Code)를 수신하여 레벨 코드(Level Code)를 출력할 수 있다. 레벨 코드(Level Code)는 M비트의 디지털 데이터일 수 있다(단, M은 자연수). 레벨 코드(Level Code)의 비트 수는 제2 전압 생성 회로(116)의 해상도에 따라 결정될 수 있다. 다시 말해, 제2 전압 생성 회로(116)의 해상도가 M비트인 경우, 레벨 코드(Level Code) 역시 M비트의 데이터일 수 있다. 제2 전압 생성 회로(116)의 해상도가 증가할수록 온도 변화에 대응하여 제2 전압을 더욱 정밀하게 조절할 수 있다. 오프셋 코드(Offset Code) 및 레벨 코드(Level Code)의 비트 수는 온도 코드(TH Code)이 비트 수와 같거나 상이할 수 있다.

오프셋 전압 생성 회로(115)는 오프셋 코드(Offset Code)를 수신하여 오프셋 전압(Voff)을 출력할 수 있다. 오프셋 전압(Voff)은 온도 변화에 대응하여 보상을 해줘야 하는 온도 보상 전압(Vout2)의 크기를 결정하는데 이용될 수 있다.

제2 전압 생성 회로(116)는 레벨 코드(Level Code)를 수신하여 제2 전압(VZTC)을 출력할 수 있다. 레벨 코드(Level Code)의 값에 따라 제2 전압(VZTC)의 크기가 결정될 수 있다. 일례로, 레벨 코드(Level Code)의 값이 증가할수록 제2 전압(VZTC)의 크기가 증가할 수 있으며, 레벨 코드(Level Code)의 값이 감소할수록 제2 전압(VZTC)의 크기가 증가할 수 있다.

온도 보상 전압 생성 회로(120)는 제1 전압(VNTC), 제2 전압(VZTC), 오프셋 전압(Voff), 및 피드백 전압(Vfb)을 수신하여 온도 보상 전압(Vout2)을 출력할 수 있다.

피드백 전압(Vfb)은 제1 전압(VNTC), 제2 전압(VZTC), 오프셋 전압(Voff)에 의해 결정될 수 있고, 온도 보상 전압(Vout2)은 피드백 전압(Vfb)에 의해 결정될 수 있다. 일 실시예에서, 피드백 전압(Vfb)은 오프셋 전압(Voff)이 증가할수록 증가할 수 있고, 제1 전압(VNTC)와 제2 전압(VZTC)의 차이가 증가할수록 증가할 수 있다. 온도 보상 전압(Vout2)은 피드백 전압(Vfb)이 증가할수록 증가할 수 있다. 따라서, 온도 보상 전압(Vout2)은 오프셋 전압(Voff)이 증가할수록 증가할 수 있고, 제1 전압(VNTC)와 제2 전압(VZTC)의 차이가 증가할수록 증가할 수 있다.

도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(200)는 전압 생성 회로(210), 및 온도 보상 전압 생성 회로(220)을 포함할 수 있다. 제1 전압 생성 회로(211), 아날로그-디지털 변환기(212), 제1 코드 변환 로직(213), 제2 코드 변환 로직(214), 오프셋 전압 생성 회로(215), 제2 전압 생성 회로(216), 및 온도 보상 전압 생성 회로(220)의 동작은, 앞서 도 2를 참조하여 설명한 실시예를 참조하여 이해될 수 있을 것이다.

도 2의 실시예와 비교하면, 도 3에 도시한 일 실시예에 따른 반도체 장치(200)에서 전압 생성 회로(210)는 덧셈기(Adder, 217)를 더 포함할 수 있다.

덧셈기(Adder, 217)는 기준 코드(Ref Code) 및 오프셋 코드(Offset Code)를 합산한 최종 코드(Final Code)를 출력할 수 있다. 다시 말해, 최종 코드(Final Code)는 오프셋 코드(Offset Code)와 기준 코드(Ref Code)를 더한 디지털 데이터일 수 있다. 기준 코드(Ref Code)는 전체 온도 구간 중 가장 높은 온도 지점에서의 온도 보상 전압을 출력할 수 있는 디지털 데이터일 수 있다. 오프셋 전압 생성 회로(215)는 최종 코드(Final Code)를 수신하여 오프셋 전압(Voff)를 출력할 수 있다.

도 4는 본 발명의 일 실시예에 따른 반도체 장치의 동작을 설명하기 위해 제공되는 그래프이다.

도 4는 제1 전압(VNTC)을 출력하는 제1 전압 생성 회로, 및 제1 전압(VNTC)을 디지털 데이터인 온도 코드(TH Code)로 변환하는 아날로그-디지털 컨버터의 동작을 설명하기 위한 그래프일 수 있다. 도 4를 참조하면, 제1 전압(VNTC)은 온도가 감소할수록 증가할 수 있다.

도 4에 도시한 일 실시예에서 온도 코드(TH Code)는 3비트의 데이터일 수 있으며, 이는 아날로그-디지털 컨버터의 해상도가 3비트이기 때문일 수 있다. 다시 말해, 아날로그-디지털 컨버터의 해상도가 L비트이면, 온도 코드(TH Code) 역시 L비트의 데이터일 수 있고, 이 경우 전체 온도 구간은 2^L 개의 온도 구간으로 나뉠 수 있다 (단, L은 자연수). 일례로, 온도 코드(TH Code)는 2비트 내지 5비트의 데이터일 수 있다. 도 4에 도시한 일 실시예에서 온도 코드(TH Code)는 제1 전압(VNTC)에 따라 "000" 내지 "111"의 값을 가질 수 있다.

아날로그-디지털 컨버터에 의해, 전체 온도 구간(BTW)이 복수의 온도 구간들로 구분되며, 복수의 온도 구간들 각각에는 하나의 온도 코드(TH Code)가 할당될 수 있다. 하나의 온도 구간과 매칭되는 범위의 제1 전압(VNTC)은 하나의 온도 코드(TH Code)로 변환될 수 있다. 일례로, 복수의 온도 구간들의 개수는 온도 코드(TH Code)의 비트 수를 결정하는 아날로그-디지털 컨버터의 해상도에 따라 결정될 수 있으며, 복수의 온도 구간들은 서로 같은 온도 범위를 가질 수 있다.

일례로 온도 코드(TH Code)가 3비트의 데이터일 경우, 가장 높은 온도 구간은 온도 코드(TH Code)"000"에 대응될 수 있고, 2번째로 높은 온도 구간은 온도 코드(TH Code)"001"에 대응될 수 있으며, 가장 낮은 온도 구간은 온도 코드(TH Code)"111"에 대응될 수 있다. 다만, 실시예에 따라, 온도 코드(TH Code)와 복수의 온도 구간들 각각의 매칭 관계는 달라질 수 있다. 예를 들어, 가장 높은 온도 구간이 온도 코드(TH Code)"111"에 대응하고, 가장 낮은 온도 구간이 온도 코드(TH Code)"000"에 대응할 수도 있다.

도 5는 본 발명의 일 실시예에 따른 반도체 장치의 동작을 설명하기 위해 제공되는 그래프이다.

앞서 도 4를 참조하여 설명한 바와 같이, 제1 전압 생성 회로가 출력하는 제1 전압(VNTC)은 전체 온도 구간(BTW)에서 온도가 감소함에 따라 증가할 수 있다. 반면, 제2 전압(VZTC)은 복수의 온도 구간들 각각에서 일정한 크기를 가질 수 있으며, 서로 다른 온도 구간들에서는 서로 다른 크기를 가질 수 있다.

일례로 온도 코드(TH Code)가 3비트의 데이터인 경우, 전체 온도 구간은 총 8개의 온도 구간들로 나뉠 수 있다. 아날로그-디지털 컨버터가 온도 코드(TH Code)를 출력하면, 제2 코드 변환 로직은 각 온도 구간에서의 온도 코드(TH Code)를 레벨 코드(Level Code)로 변환할 수 있다. 레벨 코드(Level Code)의 비트 수는 온도 코드(TH Code)의 비트 수와 동일하거나 상이할 수 있다. 앞서 도 2를 참조하여 설명한 바와 같이, 레벨 코드(Level Code)의 비트 수는 제2 전압 생성 회로의 해상도에 따라 결정될 수 있다.

도 5를 참조하면, 제2 전압 생성 회로는 각 레벨 코드(Level Code)들을 수신하여 각 온도 구간에서의 제2 전압(VZTC)을 출력할 수 있다. 레벨 코드(Level Code)"000"에 대응되는 가장 높은 온도 구간 범위에서 제2 전압(VZTC)은 "VZTC_0"일 수 있고, 레벨 코드(Level Code) "001"에 대응되는 온도 구간 범위에서 제2 전압(VZTC)은 "VZTC_1"일 수 있으며, 레벨 코드(Level Code) "111"에 대응되는 온도 구간 범위에서 제2 전압(VZTC)은 "VZTC_7"일 수 있다. 다만, 이에 한정되는 것은 아니고 레벨 코드(Leve Code)와 제2 전압(VZTC)의 매칭 관계는 실시예에 따라 달라질 수 있다.

레벨 코드(Level Code)에 따라 결정되는 제2 전압(VZTC)은 복수의 온도 구간들 각각에서, 복수의 온도 구간들 각각의 시작 지점에서의 제1 전압(VNTC)과 같을 수 있다. 다시 말해, 레벨 코드(Level Code)에 따라 결정되는 제2 전압(VZTC)은, 복수의 온도 구간들 각각에서 가장 높은 온도에 대응하는 제1 전압(VNTC)과 동일할 수 있다. 도 5를 참조하면, 가장 높은 온도 구간에서 가장 높은 온도인 최고 온도(Tb)에 대응하는 제1 전압(VNTC)과, 가장 높은 온도 구간의 레벨 코드(Level Code)에 따라 결정되는 제2 전압(VZTC_0)이 같은 크기를 가질 수 있다. 마찬가지로, 두 번째로 높은 온도 구간에서 가장 높은 온도인 제1 온도(T1)에 대응하는 제1 전압(VNTC)과, 두 번째로 높은 온도 구간의 레벨 코드(Level Code)에 따라 결정되는 제2 전압(VZTC_1)이 같은 크기를 가질 수 있다. 가장 낮은 온도 구간에서 가장 높은 온도인 제7 온도(T7)에 대응하는 제1 전압(VNTC)과, 가장 낮은 온도 구간의 레벨 코드(Level Code)에 따라 결정되는 제2 전압(VZTC_7)이 같은 크기를 가질 수 있다.

도 6a 및 도 6b는 본 발명의 일 실시예에 따른 반도체 장치에 포함되는 온도 보상 회로의 일부 구성을 간단하게 나타낸 도면이다.

도 6a 및 도 6b에 도시된 온도 보상 회로의 일부 구성은 예시들일 뿐이며, 온도 보상 회로의 일부 구성은 도 6a 및 도 6b에 도시된 예시들과 다르게 구현될 수 있다.

먼저 도 6a를 참조하면, 제2 전압 생성 회로(300)는 트랜지스터(310) 및 가변 저항(R_var)을 포함할 수 있다. 트랜지스터(310)의 입력단은 제1 전원 전압(Vpwr)을 수신할 수 있다. 트랜지스터(310)의 출력단은 가변 저항(R_var)과 연결되며, 제2 전압(VZTC)을 출력할 수 있다. 트랜지스터(310)의 제어단은 인에이블 신호(en)를 수신할 수 있다.

가변 저항(R_var)의 저항값은 레벨 코드(Level Code)에 따라 달라질 수 있다. 가변 저항(R_var)의 저항값에 따라 제2 전압(VZTC)의 크기가 결정되므로, 레벨 코드(Level Code)에 따라 제2 전압(VZTC)의 크기가 달라질 수 있다.

일례로, 레벨 코드(Level Code)가 증가하면 가변 저항(R_var)의 저항값이 감소하여 제2 전압(VZTC)의 크기가 증가할 수 있고, 레벨 코드(Level Code)가 감소하면 가변 저항(R_var)의 저항값이 증가하여 제2 전압(VZTC)의 크기가 감소할 수 있다. 또는 레벨 코드(Level Code)가 증가하면 가변 저항(R_var)의 저항값이 증가하여 제2 전압(VZTC)의 크기가 감소할 수 있고, 레벨 코드(Level Code)가 감소하면 가변 저항(R_var)의 저항값이 감소하여 제2 전압(VZTC)의 크기가 증가할 수 있다. 실시예에 따라, 레벨 코드(Level Code)에 따른 가변저항(R_var)의 구동은 달라질 수 있다.

도 6b를 참조하면, 본 발명의 일 실시예로서 제2 전압 생성 회로(400)는 레벨 코드(Level Code)를 수신하는 디코더(Decoder, 410), 저항들(R1-R16), 및 스위치들(SW1-SW16)을 포함할 수 있다. 제1 저항(R1)의 일단은 기준 전압(Vref)을 공급하는 등전위단과 연결될 수 있다. 각 저항들(R1-R16)은 서로 직렬로 연결될 수 있다. 스위치들(SW1-SW16) 각각은 저항들(R1-R16) 사이의 노드에 연결되며, 디코더(410)의 출력값에 의해 턴-온 또는 턴-오프될 수 있다. 스위치들(SW1-SW16) 각각의 턴-온 또는 턴-오프 여부에 따라 제2 전압(VZTC)의 크기가 결정될 수 있다.

도 6b에 도시한 일 실시예에서, 제2 전압 생성 회로(400)의 해상도는 4비트일 수 있으며, 따라서 레벨 코드(Level Code) 역시 4비트의 데이터일 수 있다. 이 경우, 레벨 코드(Leve Code)는 "0000" 내지 "1111"의 값을 가질 수 있다. 레벨 코드(Level Code)의 데이터에 따른 스위치들(SW1-SW16) 각각의 턴-온 또는 턴-오프 여부에 따라 참조 전압(Vref)을 공급하는 등전위단과 출력되는 제2 전압(VZTC)사이의 전류 경로가 달라짐으로써 제2 전압(VZTC)의 크기가 결정될 수 있다.

일례로, 레벨 코드(Level Code)가 "0000"인 경우, 제16 스위치(SW16)만 턴-온 되고 나머지 스위치들(SW1-SW15)은 턴-오프됨으로써 제2 전압(VZTC)은 접지 전압(Vss)과 연결되어 "0"의 값을 가질 수 있다. 레벨 코드(Level Code)가 "1111"인 경우, 제1 스위치(SW1)만 턴-온 되고 나머지 스위치들(SW2-SW16)은 턴-오프됨으로써 제2 전압(VZTC)과 참조 전압(Vref)을 공급하는 등전위단 사이에 제1 저항(R1)만 연결될 수 있다. 이 경우 제2 전압(VZTC)은 레벨 코드(Level Code)에 따라 가질 수 있는 전압 크기들 중에서 가장 높은 전압 크기를 가질 수 있다. 레벨 코드(Level Code)가"0001"인 경우, 제15 스위치(SW15)는 턴-온 되고 나머지 스위치들(SW1-14, SW16)은 턴-오프됨으로써 제2 전압(VZTC)과 참조 전압(Vref)을 공급하는 등전위단 사이에 제16 저항(R16)을 제외한 나머지 저항들(R1-R15)이 연결될 수 있다. 이 경우, 제2 전압(VZTC)의 크기는 전체 레벨 코드(Level Code)의 값에 따라 가질 수 있는 16가지의 경우의 수 중, 두 번째로 낮은 전압 크기를 가질 수 있다.

다만, 레벨 코드(Level Code)의 데이터에 따른 스위치 구동은 이와 같이 한정되지 않으며, 실시예에 따라 레벨 코드(Level Code)의 데이터에 따른 스위치 구동이 달라질 수도 있다. 예를 들어, 레벨 코드(Level Code)가 "0000"인 경우, 나머지 스위치들(SW2-SW16)을 제외한 제1 스위치(SW1)만 턴-온 될 수 있고, 레벨 코드(Level Code)가 "1111"인 경우, 나머지 스위치들(SW1-SW15)을 제외한 제16 스위치(SW16)만 턴-온 될 수 있다.

도 7은 본 발명의 일 실시예에 따른 반도체 장치에 포함되는 온도 보상 회로의 일부 구성을 간단하게 나타낸 도면이다.

도 7을 참조하면, 온도 보상 전압 생성 회로(500)는 보상 회로(510), 출력 트랜지스터(520), 제1 및 제2 출력 저항들(R100, R200)을 포함할 수 있다.

온도 보상 전압 생성 회로(500)는 조정 코드(TC), 제1 전압(VNTC), 제2 전압(VZTC), 오프셋 전압(Voff), 피드백 전압(Vfb), 및 제1 전원 전압(Vpwr)을 수신할 수 있다. 일례로, 온도 보상 전압 생성 회로(500)는 반도체 장치의 구성 요소일 수 있다. 반도체 장치는, 소정의 동작을 실행하기 위한 로직 회로를 포함할 수 있다. 예를 들어 반도체 장치가 메모리 장치인 경우, 로직 회로는 메모리 셀들에 데이터를 기록하는 프로그램 동작, 메모리 셀들의 데이터를 읽어오는 읽기 동작, 메모리 셀들의 데이터를 지우는 삭제 동작 등을 실행할 수 있다.

온도 보상 전압 생성 회로(500)에 입력되는 조정 코드(TC)는 로직 회로에 의해 결정될 수 있다. 온도 보상 전압 생성 회로(500)에 포함되는 보상 회로(510)는 조정 코드(TC), 제1 전압(VNTC), 제2 전압(VZTC), 오프셋 전압(Voff), 피드백 전압(Vfb), 및 제1 전원 전압(Vpwr)에 기초하여 중간 전압(Vout1)을 출력할 수 있다. 중간 전압(Vout1)은 출력 트랜지스터(520)의 제어단에 입력될 수 있다. 출력 트랜지스터(520)는 제1 전원 전압(Vpwr)을 수신하는 입력단을 포함할 수 있으며, 출력 트랜지스터(520)의 출력단은 제1 출력 저항(R100)과 연결될 수 있다. 제1 출력 저항(R100)의 타단은 제2 출력 저항(R200)의 일단과 연결될 수 있다. 제2 출력 저항(R200)의 타단은 제2 전원 전압(Vss)을 공급하는 등전위단과 연결될 수 있다. 일례로, 제2 전원 전압(Vss)은 접지 전압일 수 있다.

제1 출력 저항(R100) 및 제2 출력 저항(R200)은 전압 분배 회로를 제공할 수 있으며, 제1 출력 저항(R100) 및 제2 출력 저항(R200)에 의해 피드백 전압(Vfb)의 크기가 결정될 수 있다. 일례로, 피드백 전압(Vfb)의 크기는 아래의 수학식 1과 같이 결정될 수 있다. 한편, 온도 보상 전압(Vout2)의 크기는 수학식 2와 같이 결정될 수 있다.

[수학식 1]

[수학식 2]

출력 트랜지스터(520)의 제어단으로 중간 전압(Vout1)이 입력되면, 출력 트랜지스터(520)가 턴-온되어 전류가 흐를 수 있다. 출력 트랜지스터(520)를 통해 흐르는 전류에 따라 출력 트랜지스터(520)와 제1 출력 저항(R100) 사이의 노드에서 온도 보상 전압(Vout2)이 출력될 수 있다.

반도체 장치의 로직 회로는 온도 보상 전압(Vout2)에 기초하여, 반도체 장치의 동작을 제어하는 데에 필요한 전압의 크기를 변경할 수 있다. 일례로, 반도체 장치가 메모리 장치인 경우, 메모리 셀들 각각의 문턱 전압이 온도에 따라 증가하거나 감소할 수 있다. 본 발명의 일 실시예에서는, 온도 보상 전압(Vout2)에 기초하여, 로직 회로가 읽기 동작에서 메모리 셀들에 입력하는 읽기 전압 및/또는 패스 전압의 크기를 변경할 수 있다. 또한, 프로그램 동작에서 로직 회로가 메모리 셀들에 입력하는 프로그램 전압 및/또는 패스 전압의 크기 역시 온도 보상 전압(Vout2)에 따라 다르게 결정될 수 있다.

도 8은 본 발명의 일 실시예에 따른 반도체 장치에 포함되는 온도 보상 회로의 일부 구성을 간단하게 나타낸 도면이다.

도 8를 참조하면, 보상 회로(600)는 전류 미러 회로(610), 기준 전류 생성 회로(620) 및 보상 전류 생성 회로(630)을 포함할 수 있다. 전류 미러 회로(610)는 제1 전원 전압(Vpwr)을 수신하고 중간 전압(Vout1)을 출력할 수 있다. 전류 미러 회로(610)는 기준 전류 생성 회로(620) 및 보상 전류 생성 회로(630)와 연결될 수 있다.

기준 전류 생성 회로(620)는 오프셋 전압(Voff) 및 피드백 전압(Vfb)을 수신할 수 있다. 보상 전류 생성 회로(630)는 제1 전압(VNTC), 제2 전압(VZTC) 및 조정 코드(TC)를 수신할 수 있다. 기준 전류 생성 회로(620) 및 보상 전류 생성 회로(630)는 제2 전원 전압(Vss)을 공급하는 등전위단에 연결될 수 있다.

기준 전류 생성 회로(620)는 오프셋 전압(Voff) 및 피드백 전압(Vfb)에 기초하여, 기준 전류(Iref)를 생성할 수 있다. 기준 전류 생성 회로(620)는 기준 전류(Iref)를 등전위단으로 출력할 수 있다. 보상 전류 생성 회로(630)는 제1 전압(VNTC), 제2 전압(VZTC), 및 조정 코드(TC)에 기초하여 보상 전류(ITC)를 생성할 수 있다. 보상 전류 생성 회로(630)는 보상 전류(ITC)를 등전위단으로 출력할 수 있다.

기준 전류 생성 회로(620)에서 기준 전류(Iref)가 생성됨에 따라, 기준 전류 생성 회로(620)는 전류 미러 회로(610)로부터 제1 전류(I1)를 수신할 수 있다. 보상 전류 생성 회로(630)에서 보상 전류(ITC)가 생성됨에 따라, 보상 전류 생성 회로(630)는 전류 미러 회로(610)로부터 제2 전류(I2)를 수신할 수 있다. 제1 전류(I1) 및 제2 전류(I2)가 전류 미러 회로(610)로부터 출력됨에 따라, 전류 미러 회로(610)가 출력하는 중간 전압(Vout1)이 결정될 수 있다. 도 7에 도시한 일 실시예에서, 출력 트랜지스터(520)는 전류 미러 회로(610)로부터 출력된 중간 전압(Vout1)을 수신할 수 있다.

전류 미러 회로(610)는 온도 보상 전압(Vout2)을 출력하기 위한 제1 스테이지 증폭기일 수 있다. 트랜지스터(520)는 온도 보상 전압(Vout2)을 출력하기 위한 제2 스테이지 증폭기일 수 있다.

이하 도 9 및 도 10을 참조하여 전류 미러 회로(610), 기준 전류 생성 회로(620), 및 보상 전류 생성 회로(630)의 동작들을 좀 더 구체적으로 설명하기로 한다.

도 9는 본 발명의 일 실시예에 따른 반도체 장치에 포함되는 온도 보상 회로의 일부 구성을 간단하게 나타낸 도면이다.

도 9를 참조하면, 전류 미러 회로(710)는 제1 및 제2 트랜지스터들(TR701, TR702)을 포함할 수 있다. 기준 전류 생성 회로(720)는 제3 및 제4 트랜지스터들(TR703, TR704) 및 제1 전류원(CS1)을 포함할 수 있다. 보상 전류 생성 회로(730)는 제5 및 제6 트랜지스터들(TR705, TR706) 및 제2 전류원(CS2)을 포함할 수 있다.

제1 트랜지스터(TR701)의 일단은 제1 전원 전압(Vpwr)을 공급하는 전원 노드에 연결될 수 있다. 제1 트랜지스터의(TR701)의 타단은 제1 노드(N1)와 연결될 수 있다. 제2 트랜지스터(TR702)의 일단은 제1 전원 전압(Vpwr)을 수신할 수 있다. 제1 트랜지스터(TR701)의 제어단은 트랜지스터(TR702)의 제어단 및 제2 노드(N2)와 연결될 수 있다. 트랜지스터(TR702)의 제어단은 제2 노드(N2)와 연결될 수 있다. 제1 트랜지스터(TR701)는 제1 메인 전류(IM1)를 전달할 수 있다. 제2 트랜지스터(TR702)는 제2 메인 전류(IM2)를 전달할 수 있다.

제3 트랜지스터(TR703)는 오프셋 전압(Voff)을 수신하는 제어단을 포함할 수 있다. 제3 트랜지스터(TR703)의 일단은 제1 노드(N1)와 연결될 수 있다. 제3 트랜지스터(TR703)의 타단은 제1 전류원(CS1)과 연결될 수 있다. 제4 트랜지스터(TR704)는 피드백 전압(Vfb)을 수신하는 제어단을 포함할 수 있다. 제4 트랜지스터(TR704)의 일단은 제2 노드(N2)와 연결될 수 있다. 제4 트랜지스터(TR704)의 타단은 제1 전류원(CS1)과 연결될 수 있다. 제1 전류원(CS1)은 제2 전원 전압(Vss)을 공급하는 등전위단과 연결될 수 있다.

제5 트랜지스터(TR705)는 제1 전압(VNTC)을 수신하는 제어단을 포함할 수 있다. 제5 트랜지스터(TR705)의 일단은 노드(N1)와 연결될 수 있다. 제5 트랜지스터(TR705)의 타단은 제2 전류원(CS2)과 연결될 수 있다. 제6 트랜지스터(TR706)는 제2 전압(VZTC)을 수신하는 제어단을 포함할 수 있다. 제6 트랜지스터(TR706)의 일단은 제2 노드(N2)와 연결될 수 있다. 제6 트랜지스터(TR706)의 타단은 제2 전류원(CS2)과 연결될 수 있다. 제2 전류원(CS2)은 제2 전원 전압(Vss)을 공급하는 등전위단과 연결될 수 있다.

제3 트랜지스터(TR703)와 제5 트랜지스터(TR705)는 병렬로 연결될 수 있다. 제4 트랜지스터(TR704)와 제6 트랜지스터(TR706)는 병렬로 연결될 수 있다. 다시 말해, 제1 메인 전류(IM1)가 제3 트랜지스터(TR703)와 제5 트랜지스터(TR705)에 분산되어 흐르며, 제2 메인 전류(IM2)는 제4 트랜지스터(TR704)와 제6 트랜지스터(TR706)에 분산되어 흐를 수 있다. 제3 내지 제6 트랜지스터들(TR703-TR706)은 NMOS소자일 수 있다.

도 9에 도시한 일 실시예에서 제5 및 제6 트랜지스터들(TR705, TR706) 각각은 하나의 트랜지스터로 도시되어 있으나, 일례로 제5 및 제6 트랜지스터들(TR705, TR706) 각각이 복수의 트랜지스터들을 포함하고, 조정 코드(TC)에 기초하여 복수의 트랜지스터들 중 적어도 하나로 선택될 수 있다. 제5 및 제6 트랜지스터들(TR705, TR706) 각각에 포함되는 복수의 트랜지스터들은 서로 다른 크기를 가질 수 있다. 일례로 조정 코드(TC)에 따라 제5 및 제6 트랜지스터들(TR705, TR706) 각각에 포함되는 복수의 트랜지스터들 중 적어도 하나가 선택되며, 그에 따라 제3 서브 전류(IS3), 및 제4 서브 전류(IS4)의 크기가 결정될 수 있다.

제3 트랜지스터(TR703)를 통해 흐르는 제1 서브 전류(IS1)의 크기와 제4 트랜지스터(TR704)를 통해 흐르는 제2 서브 전류(IS2)의 크기의 합은 기준 전류(Iref)의 크기에 대응할 수 있다. 제3 트랜지스터(TR703)와 제4 트랜지스터(TR704)의 크기가 실질적으로 동일한 경우, 제1 서브 전류(IS1)의 크기와 제2 서브 전류(IS2)의 크기는 실질적으로 동일할 수 있다. 다만, 이에 한정되는 것은 아니며, 제3 및 제4 트랜지스터들(TR703, TR704)의 크기에 따라 상이한 크기를 가지는 제1 및 제2 서브 전류(IS1, IS2)가 흐를 수 있다.

제5 트랜지스터(TR705)를 통해 흐르는 제3 서브 전류(IS3)의 크기와 제6 트랜지스터(TR706)를 통해 흐르는 제4 서브 전류(IS4)의 크기의 합은 보상 전류(ITC)의 크기에 대응할 수 있다. 제5 트랜지스터(TR705)와 제6 트랜지스터(TR706)의 크기가 실질적으로 동일한 경우, 제3 서브 전류(IS3)의 크기와 제4 서브 전류(IS4)의 크기는 실질적으로 동일할 수 있다. 다만, 이에 한정되는 것은 아니며, 제5 및 제6 트랜지스터들(TR705, TR706)의 특성들에 따라 상이한 크기를 가지는 제3 및 제4 서브 전류(IS3, IS4)가 실시 예에 포함될 수 있다.

제1 전류원(CS1)은 실시예에 따라 고정된 기준 전류(Iref)를 출력할 수 있다. 제2 전류원(CS2)은 조정 코드(TC)에 따라 변하는 보상 전류(ITC)를 출력할 수 있다. 조정 코드(TC)는 S 개의 비트들로 표현될 수 있다(단, S는 자연수). 예로서, 조정 코드(TC)가 6비트의 디지털 데이터인 경우, "000000" 내지 "111111"의 값을 가질 수 있다. 반도체 장치의 설계 및/또는 제조 단계에서, 조정 코드(TC)을 조정함으로써 제2 전류원(CS2)에 흐르는 전류의 크기를 조절하여 온도 보상의 선형성을 향상시킬 수 있다.

도 8과 도 9를 함께 참조하면, 도 8의 제1 전류(I1)의 크기는 제1 서브 전류(IS1)의 크기와 제2 서브 전류(IS2)의 크기의 합일 수 있다. 도 8의 제2 전류(I2)의 크기는 제3 서브 전류(IS3)의 크기와 제4 서브 전류(IS4)의 크기의 합일 수 있다. 제1 전류(I1) 및 제2 전류(I2)가 크기에 따라, 제1 노드(N1)에서 출력되는 중간 전압(Vout1)이 결정될 수 있다. 피드백 전압(Vfb)은 제1 출력 저항(R100)과 제2 출력 저항(R200) 사이 노드의 전압일 수 있으며, 온도 보상 전압(Vout2)은 온도 보상 전압 생성 회로로부터 출력될 수 있다. 피드백 전압(Vfb)의 크기는 수학식 3과 같이 표현될 수 있다.

수학식 3에서 "Vfb"는 피드백 전압(Vfb)의 크기일 수 있으며, "Voff"는 오프셋 전압(Voff)의 크기일 수 있다. "VNTC"는 제1 전압(VZTC)의 크기일 수 있으며, "VZTC"는 제2 전압(VZTC)의 크기일 수 있다. "W705"는 제5 트랜지스터(TR705)의 폭일 수 있으며, "W704"는 제4 트랜지스터(TR704)의 폭일 수 있다. "IS3"은 제3 서브 전류(IS3)의 크기일 수 있으며, "IS2"은 제2 서브 전류(IS2)의 크기일 수 있다. "k"는 독립적인 비례상수이다.

제1 전류원(CS1)은 고정된 기준 전류(Iref)를 출력할 수 있고, 제2 전류원(CS2)은 조정 코드(TC)의 값에 따라 보상 전류(ITC)를 출력할 수 있다. 조정 코드(TC)에 따라 보상 전류(ITC)의 크기가 변할 수 있고, 이에 따라 제3 서브 전류(IS3)의 크기가 변할 수 있다. 따라서, 조정 코드(TC)를 조정함으로써 제1 서브 전류(IS1) 및 제2 서브 전류(IS2)에 흐르는 전류와, 제3 서브 전류(IS3) 및 제4 서브 전류(IS4)에 흐르는 전류의 세기 비율이 달라질 수 있고, 수학식 3에 표현한 바와 같이 피드백 전압(Vfb)의 크기가 달라질 수 있다.

앞서 도 7을 참조하여 설명한 바와 같이, 온도 보상 전압(Vout2)의 크기는 피드백 전압(Vfb)의 크기에 따라 변할 수 있다. 따라서, 온도 보상 전압(Vout2)의 크기를 결정하는 피드백 전압(Vfb)을 수학식 3을 참조하여 설명한 바와 같이 조정함으로써, 온도 변화를 반영하는 온도 보상 전압(Vout2)을 획득할 수 있다.

도 10은 본 발명의 일 실시예에 따른 반도체 장치에 포함되는 온도 보상 회로의 일부 구성을 간단하게 나타낸 도면이다.

도 10을 참조하면, 보상 전류 생성 회로(730)의 제5 트랜지스터(TR705)는 제1 내지 제4 서브 트랜지스터들(TR705_1-TR705_4), 제1 트랜지스터 그룹(G1), 및 제2 트랜지스터 그룹(G2)를 포함할 수 있다. 제6 트랜지스터(TR706)는 트랜지스터들(TR706_1-TR706_4), 제3 트랜지스터 그룹(G3), 및 제3 트랜지스터 그룹(G4) 중 적어도 하나일 수 있다. 제5 트랜지스터(TR705)에 포함되는 트랜지스터들의 폭들은 상이할 수 있다.

예로서, 제1 서브 트랜지스터(TR705_1)의 폭은 "8W"이고, 제2 서브 트랜지스터(TR705_2)의 폭은 "4W"이고, 제3 서브 트랜지스터(TR705_3)의 폭은 "2W"이고, 제4 서브 트랜지스터(TR705_4)의 폭은 "W"일 수 있다. 제1 트랜지스터 그룹(G1) 및 제2 트랜지스터 그룹(G2)에 포함되는 트랜지스터들 각각의 폭은 "W"일 수 있다. 제1 트랜지스터 그룹(G1)이 선택되는 경우, 제1 트랜지스터 그룹(G1)에서 서로 직렬로 연결된 트랜지스터들은 함께 동작할 수 있다. 제2 트랜지스터 그룹(G2)이 선택되는 경우, 제2 트랜지스터 그룹(G2)에서 서로 직렬로 연결된 트랜지스터들은 함께 동작할 수 있다.

트랜지스터들이 직렬로 연결되는 경우, 전류를 통과시키는 채널의 길이가 길어짐에 따라 채널의 길이에 대한 채널의 폭의 비율은 감소할 수 있다. 따라서, 제1 트랜지스터 그룹(G1) 및 제2 트랜지스터 그룹(G2) 각각은, 개별 트랜지스터보다 좁은 폭을 갖는 트랜지스터로 기능할 수 있다.

일례로, 제1 트랜지스터 그룹(G1)은 서로 직렬로 연결되는 두 개의 트랜지스터들을 포함하므로, 제1 트랜지스터 그룹(G1)은 턴-온 상태에서 "(1/2)*W"의 폭을 갖는 트랜지스터와 유사한 크기의 전류를 흘릴 수 있다. 유사하게, 제2 트랜지스터 그룹(G2)은 서로 직렬로 연결된 네 개의 트랜지스터들을 포함하므로, 제2 트랜지스터 그룹(G2)은 턴-온 상태에서 "(1/4)*W"의 폭을 갖는 트랜지스터와 유사한 크기의 전류를 흘릴 수 있다. 따라서, 제5 트랜지스터(TR705)에 포함되는 트랜지스터들의 온/오프를 제어하여, 턴-온 상태의 제5 트랜지스터(TR705)에 흐르는 전류량을 바꿀 수 있다. 제6 트랜지스터(TR706)는 제5 트랜지스터(TR705)의 구성과 유사한 구성을 가질 수 있다.

조정 코드(TC)는 6비트의 디지털 데이터일 수 있다. 일례로, 조정 코드(TC)가 "100010"으로 표현되는 경우, "TC[1]" 및 "TC[5]"가 "1"이고 "TC[0]", "TC[2]", "TC[3]", 및 "TC[4]"가 "0"일 수 있다. 제2 전류원(CS2)은 스위치부(SW)를 포함할 수 있다. 스위치부(SW)는 스위치들(SW1-SW6)을 포함할 수 있다. 스위치들(SW1-SW6)은 조정 코드(TC)의 데이터를 수신할 수 있다. 조정 코드(TC)에 따라 스위치들(SW1-SW6)의 턴-온 또는 턴-오프 여부가 결정될 수 있다. 일례로, 조정 코드(TC)가 "100010"인 경우, 논리값 "1"에 대응하는 스위치(SW1) 및 스위치(SW5)가 턴-온 되고, 논리값 "1"에 대응하는 나머지 스위치들(SW2, SW3, SW4, 및 SW6)은 턴-오프 될 수 있다.

스위치들(SW1-SW6) 중 특정 스위치가 턴-온 됨에 따라, 특정 스위치에 연결된 제2 전류원(CS2)의 트랜지스터, 제5 트랜지스터(TR705), 및 제6 트랜지스터(TR706)를 통해 전류가 흐를 수 있다. 일례로, 스위치(SW5)가 턴-온 되는 경우, 스위치(SW5)에 연결된 제5 트랜지스터 그룹(G5), 제5 트랜지스터(TR705) 및 제6 트랜지스터(TR706)를 통해 전류가 흐를 수 있다. 제2 전류원(CS2)은 제1 전류원(CS1)에 대한 전류 미러 회로일 수 있다. 바이어스 전압(Vbias)은 제1 전류원(CS1) 및 제2 전류원(CS2)에 공통으로 공급되는 전압일 수 있다.

따라서, 스위치들(SW1-SW6)이 턴-온 되는 경우, 스위치들(SW1-SW6) 각각에 연결된 트랜지스터들(TR707_1-TR707_4), 제5 트랜지스터 그룹(G5), 및 제6 트랜지스터 그룹(G6)을 통해 기준 전류(Iref)에 대해 미러링된 전류가 흐를 수 있다. 제2 전류원(CS2)을 통해 흐르는 전류의 크기는 기준 전류(Iref)의 크기에 비례할 수 있다.

또한, 트랜지스터의 폭이 클수록, 트랜지스터를 통해 흐르는 전류의 크기가 클 수 있다. 예로서, 트랜지스터를 통해 흐르는 전류의 크기는 그 트랜지스터의 폭에 비례할 수 있다. 트랜지스터들(TR707_1-TR707_4)의 폭들은 각각 "16W", "8W", "4W", 및 "2W"일 수 있다. 제5 트랜지스터 그룹(G5) 및 제6 트랜지스터 그룹(G6)의 트랜지스터들 각각의 폭은 "2W"일 수 있다.

도 10을 참조하면, 제5 트랜지스터 그룹(G5) 은 "W"의 폭을 갖는 트랜지스터로서 동작할 수 있다. 제6 트랜지스터 그룹(G6)은 "(1/2)*W"의 폭을 갖는 트랜지스터로서 동작할 수 있다. 예로서, 스위치(SW1)만 턴 온 되는 경우, "16W"의 폭을 갖는 트랜지스터(TR707_1)를 통해 "(Iref)/2"의 크기를 갖는 전류가 제2 전류원(CS2)에 흐를 수 있다. 유사하게, 트랜지스터들(TR707_2-TR707_4), 제5 트랜지스터 그룹(G5)의 트랜지스터들, 및 제6 트랜지스터 그룹(G6)의 트랜지스터들을 통해 "(Iref)/4", "(Iref)/8", "(Iref)/16", "(Iref)/32" 및 "(Iref)/64"의 크기들을 갖는 전류들이 각각 흐를 수 있다.

스위치들(SW1-SW6) 중 둘 이상이 턴-온 되는 경우, 제2 전류원(CS2)을 통해 흐르는 전류의 크기는 턴-온 되는 스위치들을 통해 흐르는 전류들의 크기들의 합일 수 있다. 즉, 제2 전류원(CS2)을 통해 흐르는 전류의 크기는 조정 코드(TC)에 따라 기준 전류(Iref)의 크기에 비례하는 값으로 선택될 수 있다.

스위치부(SW)를 통해 전류가 흐름에 따라 보상 전류(ITC)가 출력될 수 있다. 따라서, 보상 전류(ITC)의 크기는 제2 전류원(CS2)을 통해 흐르는 전류의 크기에 대응하며, 보상 전류(ITC)의 크기는 기준 전류(Iref)의 크기에 비례하는 값으로 선택될 수 있다. 일례로, 조정 코드(TC)의 값이 "000001"만큼 증가할 때마다 보상 전류(ITC)의 크기는 스위치(SW6) 및 제6 트랜지스터 그룹(G6)의 트랜지스터들을 통해 흐르는 전류의 크기인 "(Iref)/64"만큼 증가할 수 있다.

앞서 설명된 바와 같이, 조정 코드(TC)에 의해 제5 트랜지스터(TR705)와 제6 트랜지스터(TR706) 각각에서 선택되는 적어도 하나의 트랜지스터의 크기가 실질적으로 동일한 경우, 제3 서브 전류(IS3)의 크기와 제4 서브 전류(IS4)의 크기는 실질적으로 동일할 수 있다. 따라서, 제2 전류원(CS2)을 통해 흐르는 전류의 크기는 제3 서브 전류(IS3)의 크기에 비례할 수 있다.

도 10을 참조하여 설명한 바와 유사하게, 제3 트랜지스터(TR703)와 제4 트랜지스터(TR704)의 크기가 실질적으로 동일한 경우, 제1 서브 전류(IS1)의 크기와 제2 서브 전류(IS2)의 크기는 실질적으로 동일할 수 있다. 따라서, 제2 서브 전류(IS2)의 크기는 기준 전류(Iref)의 크기에 비례할 수 있다.

제2 서브 전류(IS2)의 크기는 기준 전류(Iref)의 크기에 비례하고, 제3 서브 전류(IS3)의 크기도 기준 전류(Iref)의 크기에 비례하므로, 수학식 3에서 "IS3"은 "IS2"에 의해 결정될 수 있다. 제2 전류원(CS2)의 동작을 참조하여 설명된 과정에 기초하여, 제2 서브 전류(IS2)의 크기에 비례하는 크기를 갖는 제3 서브 전류(IS3)를 출력하도록 구성되는 보상 전류 생성 회로(730)가 설계될 수 있다.

수학식 3에서 W705가 W704에 비례하는 값을 갖고, IS3가 IS2에 비례하는 값을 갖는 경우, 수학식 3의 피드백 전압(Vfb)의 크기는 온도 및 조정 코드의 변화에 대해 선형적일 수 있다.

도 11은 본 발명의 일 실시예에 따른 반도체 장치의 동작을 설명하기 위해 제공되는 그래프이다.

도 11에 도시된 본 발명의 일 실시예로서 온도 코드(TH Code)가 3비트의 데이터인 경우, 도시된 그래프와 같이 전체 온도 구간(BTW)은 총 8개의 복수의 온도 구간으로 나뉠 수 있다. 최고 온도 지점(Tb)에서의 온도 보상 전압(Vout2)인 기준 레벨(ST Level)은, 도 3을 참조하여 설명한 기준 코드(Ref Code)에 대응할 수 있다.

오프셋 전압(Voff)은 복수의 온도 구간들에서 다른 값들을 가질 수 있다. 예로서, 온도 코드 "000"에 대응하는 온도 구간에서 오프셋 전압의 레벨은 0일 수 있다. 온도 코드 "001"에 대응하는 온도 구간에서 오프셋 전압(Voff)의 레벨은 Voff_2 일 수 있다. 온도 코드 "111"에 대응하는 온도 구간에서 오프셋 전압은 Voff_7 일 가질 수 있다. 일례로, 낮은 온도 범위의 온도 구간일수록, 더 큰 레벨의 오프셋 전압이 적용될 수 있다.

도 12a 및 도 12b는 본 발명의 일 실시예에 따른 반도체 장치의 동작을 설명하기 위해 제공되는 그래프이다.

먼저 도 12a을 참조하면, 제1 그래프(GRAPH1)는 기존의 아날로그 온도 방식에 따른 온도 보상 전압 결과일 수 있다. 제2 그래프(GRAPH2)는 본 발명의 일 실시예에 따른 온도 코드(TH Code)가 2비트인 경우의 온도 보상 전압 결과일 수 있다.

기존의 아날로그 온도 보상 방식에 따른 온도 보상 전압을 도시하는 그래프 3(Vout3)은 전체 온도 구간이 증가하는 경우, 온도 및 조정 코드(TC)에 따른 비선형적 특성이 함께 증가할 수 있다. 반도체 장치가 데이터를 저장하는 메모리 장치인 경우, 온도 변화에 따른 온도 보상 전압의 비선형성이 크게 나타날수록 온도 변화에 대응하여 메모리 셀들을 프로그램, 읽기, 및 소거 등을 하기 위해 입력되어야 하는 보상 전압의 오차는 물론, 소모 전력이 증가할 수 있다.

반면, 본 발명의 일 실시예에 따른 온도 보상 전압을 도시하는 그래프 4(Vout4)는 전체 온도 구간을 1차적으로 복수의 구간들로 나눈 후 각 온도 구간 내에서 아날로그 온도 보상 방식을 구현한다. 아날로그 방식으로 온도 보상 전압을 결정하는 각 온도 구간 범위를 감소시킴으로써, 전체 온도 구간에서 온도 보상 전압의 비선형적 특성을 감소시킬 수 있다. 따라서, 도 12a에 도시된 바와 같이, 제2 그래프(Vout4)가 제1 그래프(Vout3)보다 선형적으로 나타날 수 있다. 본 발명의 일 실시예에 따른 반도체 장치가 데이터를 저장하는 메모리 장치인 경우, 온도 보상 전압의 비선형성을 감소시킴으로써 메모리 셀들이 프로그램, 읽기, 및 소거 등을 하기 위해 입력되어야 하는 보상 전압의 오차를 줄일 수 있고, 반도체 장치의 성능을 개선시킬 수 있다.

다음으로 도 12b를 참조하면, 그래프 5(Vout5)는 기존의 아날로그 온도 방식에 따른 온도 보상 전압 결과일 수 있고, 그래프 6(Vout6)은 본 발명의 일 실시예에 따른 온도 코드(TH Code)의 비트 수가 3비트인 경우의 온도 보상 전압 결과일 수 있다.

기존의 아날로그 온도 보상 방식에 따른 Vout5 결과의 비선형적 특성 및 본 발명의 온도 보상 방식에 따른 일 실시예인 Vout6 결과의 개선된 비선형적 특성은 앞서 도 12a를 참조하여 설명한 그래프를 참조하여 이해될 수 있을 것이다.

도 12a의 그래프와 비교하면, 도 12b의 그래프 6(Vout6)은 2비트 보다 높은 3비트의 온도 코드(TH Code) 데이터에 기초한 것이므로 2비트의 온도 코드(TH Code) 데이터에 기초한 도 12a의 그래프 4(Vout4)와 비교하여 더 높은 정확도를 가질 수 있다. 온도 코드(TH Code)의 비트 수가 클수록 전체 온도 구간을 구분하는 온도 구간들의 개수가 증가하고, 작은 범위의 개별 온도 구간 내에서 아날로그 온도 보상 방식을 적용하므로, 온도 보상 전압의 비선형적 특성은 더욱 개선될 수 있다.

도 13는 본 발명의 일 실시예에 따른 반도체 장치를 간단하게 나타낸 블록도이다.

도 13를 참조하면, 반도체 장치(800)는 제어 로직 회로(820), 셀 영역(830), 페이지 버퍼부(840), 전압 생성기(850), 및 로우 디코더(860)를 포함할 수 있다. 제어 로직 회로(820), 페이지 버퍼부(840), 전압 생성기(850), 및 로우 디코더(860)는 주변 회로 영역에 포함될 수 있다. 반도체 장치(800)는 인터페이스 회로(810)를 더 포함할 수 있고, 또한 컬럼 로직, 프리-디코더, 온도 센서, 커맨드 디코더, 어드레스 디코더, 소스 드라이버 등을 더 포함할 수 있다. 반도체 장치(800)는 데이터를 저장하는 메모리 장치일 수 있으며, 일례로 전원이 차단되어도 저장된 데이터가 유지되는 비휘발성 메모리 장치일 수 있다.

제어 로직 회로(820)는 반도체 장치(800) 내의 각종 동작을 전반적으로 제어할 수 있다. 제어 로직 회로(820)는 인터페이스 회로(810)가 수신하는 커맨드(CMD) 및/또는 어드레스(ADDR)에 응답하여 각종 제어 신호들을 출력할 수 있다. 예를 들어, 제어 로직 회로(820)는 전압 제어 신호(CTRL_vol), 로우 어드레스(X-ADDR), 및 컬럼 어드레스(Y-ADDR)를 출력할 수 있다.

셀 영역(830)은 복수의 메모리 블록들(BLK1-BLKz)을 포함할 수 있고(z는 양의 정수), 복수의 메모리 블록들(BLK1-BLKz) 각각은 복수의 메모리 셀들을 포함할 수 있다. 일 실시예에서, 복수의 메모리 블록들(BLK1-BLKz)은 절연성 물질을 포함하는 분리 영역들에 의해 서로 분리될 수 있다.

일례로, 복수의 메모리 블록들(BLK1-BLKz)은 데이터를 저장하는 메인 블록들, 및 반도체 장치(800)의 동작에 필요한 데이터를 저장하는 적어도 하나의 스페어 블록을 포함할 수 있다. 셀 영역(830)은 비트라인들(BL)을 통해 페이지 버퍼부(840)에 연결될 수 있으며, 워드라인들(WL), 스트링 선택 라인들(SSL), 및 접지 선택 라인들(GSL)을 통해 로우 디코더(860)와 연결될 수 있다.

예시적인 실시예에서, 셀 영역(830)은 3차원 메모리 셀 어레이를 포함할 수 있고, 3차원 메모리 셀 어레이는 복수의 낸드 스트링들을 포함할 수 있다. 각 낸드 스트링은 기판 위에 수직으로 적층된 워드라인들에 각각 연결된 메모리 셀들을 포함할 수 있다. 예시적인 실시예에서, 셀 영역(830)은 2차원 메모리 셀 어레이를 포함할 수 있으며, 2차원 메모리 셀 어레이는 행 및 열 방향을 따라 배치된 복수의 낸드 스트링들을 포함할 수 있다.

페이지 버퍼부(840)는 복수의 페이지 버퍼들(PB1-PBn)을 포함할 수 있고(n은 3 이상의 정수), 복수의 페이지 버퍼들(PB1-PBn)은 복수의 비트라인들(BL)을 통해 메모리 셀들과 각각 연결될 수 있다. 페이지 버퍼부(840)는 컬럼 어드레스(Y-ADDR)에 응답하여 비트라인들(BL) 중 적어도 하나의 비트라인을 선택할 수 있다. 페이지 버퍼부(840)는 동작 모드에 따라 기입 드라이버 또는 감지 증폭기로서 동작할 수 있다. 예를 들어, 프로그램 동작 시, 페이지 버퍼부(840)는 선택된 비트라인으로 프로그램하고자 하는 데이터에 대응하는 비트라인 전압을 인가할 수 있다. 읽기 동작 시, 페이지 버퍼부(840)는 선택된 비트라인의 전류 또는 전압을 감지하여 메모리 셀에 저장된 데이터를 감지할 수 있다. 프로그램 동작으로 셀 영역(830)에 프로그램하고자 하는 데이터 및 읽기 동작으로 셀 영역(830)으로부터 읽어온 데이터는 인터페이스 회로(810)를 통해 입출력될 수 있다.

전압 생성기(850)는 전압 제어 신호(CTRL_vol)를 기반으로 프로그램, 읽기, 및 소거 동작들을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 예를 들어, 전압 생성기(850)는 프로그램 전압, 읽기 전압, 패스 전압, 프로그램 검증 전압, 소거 전압 등을 생성할 수 있다. 일 실시예에서, 제어 로직 회로(820)는 스페어 블록에 저장된 데이터를 이용하여, 프로그램, 읽기, 소거 동작들을 실행하기 위한 전압이 생성되도록 전압 생성기(850)를 제어할 수 있다. 전압 생성기(850)가 생성하는 전압들 중 일부는 로우 디코더(860)에 의해 워드라인 전압(VWL)으로서 워드라인들(WL)에 입력될 수 있으며, 일부는 소스 드라이버에 의해 공통 소스 라인에 입력될 수도 있다.

로우 디코더(860)는 로우 어드레스(X-ADDR)에 응답하여 복수의 워드라인들(WL) 중 하나를 선택할 수 있고, 복수의 스트링 선택 라인들(SSL) 중 하나를 선택할 수 있다. 예를 들어, 프로그램 동작 시, 로우 디코더(860)는 선택된 워드라인으로 프로그램 전압 및 프로그램 검증 전압을 인가하고, 읽기 동작 시, 선택된 워드라인으로 읽기 전압을 인가할 수 있다.

메모리 셀들은 온도에 영향을 받을 수 있다. 일례로, 메모리 셀들의 문턱 전압은 온도가 감소함에 따라 증가할 수 있다. 제어 로직 회로(820)는 온도 센서를 포함할 수 있다. 제어 로직 회로(820)는 온도 변화에 대응하여 달라진 문턱 전압을 보상할 수 있는 전압을 출력할 수 있도록 전압 생성기(850)에 전압 제어 신호(CTRL_vol)를 출력할 수 있다. 일례로 프로그램 동작시, 온도가 감소하여 문턱 전압이 증가한 경우, 메모리 셀들을 적절하게 프로그램 하기 위해서 프로그램 전압을 증가시키는 전압 제어 신호(CTRL_vol)가 제어 로직 회로(820)로부터 출력될 수 있다. 또한, 읽기 동작시, 프로그램 된 메모리 셀들의 데이터를 읽기 위해 읽기 전압을 증가시키는 전압 제어 신호(CTRL_vol)가 제어 로직 회로(820)로부터 출력될 수 있다. 제어 로직 회로(820)가 메모리 셀들의 프로그램, 읽기, 및 소거 등을 적절하게 하기위해 온도 변화에 대응하는 적절한 전압 제어 신호(CTRL_vol)를 전압 생성기(850)에 출력함으로써 반도체 장치의 성능을 개선하고 신뢰성을 높일 수 있다.

도 14는 본 발명의 일 실시예에 따른 반도체 장치의 셀 영역에 포함되는 블록을 간단하게 나타낸 회로도이다.

도 3을 참조하면, 메모리 블록(BLK)은 비트라인들(BL1-BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 낸드 스트링들(NS11-NS43)을 포함할 수 있다. 복수의 낸드 스트링들(NS11-NS43) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1-MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 일례로 복수의 메모리 낸드 스트링들(NS11-NS43) 각각은 8개의 메모리 셀들(MC1-MC8)을 포함할 수 있으나, 반드시 이에 한정되는 것은 아니다.

스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1-SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1-MC8)은 각각 상응하는 워드라인들(WL1-WL8)에 연결될 수 있다. 실시예들에 따라, 워드라인들(WL1-WL8) 중 적어도 하나는 더미 워드라인으로 제공될 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1-GSL2)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트라인(BL1-BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.

동일 높이의 워드라인(예를 들면, WL1)은 공통으로 연결되고, 접지 선택 라인(GSL1-GSL3) 및 스트링 선택 라인(SSL1-SSL3) 중 적어도 일부는 서로 분리될 수 있다. 도 14에는 메모리 블록(BLK)이 여덟 개의 워드라인들(WL1-WL8) 및 세 개의 비트라인들(BL1-BL3)에 연결되는 것으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니다.

도 15는 본 발명의 일 실시예에 따른 반도체 장치의 동작을 설명하기 위해 제공되는 도면이다.

도 15를 참조하면, 본 발명의 실시예에 따른 반도체 장치는 메모리 장치일 수 있으며, 메모리 장치는 앞서 설명한 바와 같이 셀 영역과 주변 회로 영역을 포함할 수 있다. 복수의 낸드 스트링들(NS1-NS4)를 포함할 수 있다. 복수의 낸드 스트링들(NS1-NS4)은 하나의 블록 내에 포함되며, 워드라인들(WL1-WL3)을 공유할 수 있다. 제1 및 제2 낸드 스트링들(NS1, NS2)은 제1 비트라인(BL1)에 공통으로 연결되며, 제3 및 제4 낸드 스트링들(NS3, NS4)은 제2 비트라인(BL2)에 공통으로 연결될 수 있다.

제1 및 제3 낸드 스트링들(NS1, NS3)은 제1 스트링 선택 라인(SSL1)에 공통으로 연결되고, 제2 및 제4 낸드 스트링들(NS2, NS4)은 제2 스트링 선택 라인(SSL2)에 공통으로 연결될 수 있다. 복수의 낸드 스트링들(NS1-NS4)은 하나의 접지 선택 라인(GSL) 및 하나의 공통 소스 라인(CSL)을 공유할 수 있다. 일 실시예에서 선택 메모리 셀(A)은 제1 낸드 스트링(NS1)에 포함되며 제2 워드라인(WL2)에 연결될 수 있다.

도 15는 선택 메모리 셀(A)를 프로그램하기 하는 동안 복수의 낸드스트링들(NS1-NS4)에 입력되는 바이어스 전압들을 나타낸 도면일 수 있다. 바이어스 전압들의 레벨은, 주변 회로 영역에 의해 결정될 수 있다. 프로그램 실행 시간 동안, 선택 비트라인인 제1 비트라인(BL1)에는 접지 전압이 입력되고, 비선택 비트라인인 제2 비트라인(BL2)에는 접지 전압보다 높은 전원 전압(VCC)이 입력될 수 있다. 한편, 제1 낸드 스트링(NS1)과 연결된 제1 스트링 선택 라인(SSL1)에는 전원 전압(VCC)이 입력되고, 제2 스트링 선택 라인(SSL2)에는 접지 전압이 입력될 수 있다. 프로그램 워드라인인 제2 워드라인(WL2)에는 제1 프로그램 전압(V_PGM1)이 입력되고, 나머지 제1 및 제3 워드라인들(WL1, WL3)에는 패스 전압(V_PASS)이 입력될 수 있다.

본 발명의 일 실시예에서는, 프로그램 동작에 앞서 또는 프로그램 동작을 진행하는 동안 검출한 온도에 따라, 제1 및 제3 워드라인들(WL1 및 WL3)에 입력되는 패스 전압(V_PASS) 및 제2 워드라인(WL2)에 입력되는 제1 프로그램 전압(V_PGM1)의 값이 다르게 결정될 수 있다. 이를 위해 주변 회로 영역은, 앞서 설명한 실시예들 중 적어도 하나에 따라 온도 보상 전압을 출력하는 회로를 포함할 수 있다.

일례로 온도가 낮아지면, 메모리 셀들(A-D)의 문턱 전압이 증가할 수 있다. 따라서, 선택 메모리 셀(A)의 문턱 전압이 충분히 증가하도록, 주변 회로 영역은 제1 프로그램 전압(V_PGM1)의 레벨을 증가시키고, 그로 인한 디스터브를 방지할 수 있도록 패스 전압(V_PASS)의 레벨 역시 증가시킬 수 있다.

유사하게, 읽기 동작에서도 온도를 고려하여 워드라인들(WL1-WL3)에 입력되는 전압이 달라질 수 있다. 예를 들어, 선택 메모리 셀(A)의 데이터를 읽어오는 경우, 제2 워드라인(WL2)에 읽기 전압이 입력되고, 제1 및 제3 워드라인들(WL1, WL3)을 포함한 나머지 워드라인들에는 패스 전압이 입력될 수 있다.

읽기 전압은, 프로그램 여부에 따라 선택 메모리 셀(A)이 가질 수 있는 문턱 전압 분포들 사이의 레벨을 갖는 전압일 수 있다. 앞서 설명한 바와 같이, 온도가 증가하면 선택 메모리 셀(A)의 문턱 전압이 감소하고, 온도가 감소하면 선택 메모리 셀(A)의 문턱 전압이 증가할 수 있다. 따라서 본 발명의 일 실시예에서는, 온도가 증가하면 주변 회로 영역은 높아진 온도를 나타내는 온도 보상 전압을 참조하여 읽기 전압의 레벨을 감소시킬 수 있다. 반면 온도가 감소할 경우, 주변 회로 영역은 낮아진 온도를 나타내는 온도 보상 전압을 참조하여 읽기 전압의 레벨을 증가시킬 수 있다.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

10, 100, 200, 800: 반도체 장치
11, 110, 210: 전압 생성 회로
12, 120, 220, 500, 600: 온도 보상 전압 생성 회로
111, 211: 제1 전압 생성 회로
112, 212: 아날로그-디지털 변환기
113, 213: 제1 코드 변환 로직
114, 214: 제2 코드 변환 로직
115, 215: 오프셋 전압 생성 회로
116, 216: 제2 전압 생성 회로
217: 덧셈기
300, 400: 제2 전압 생성 회로
410: 디코더
310: 인터페이스 회로
320: 제어 로직 회로
330: 메모리 셀 영역
340: 페이지 버퍼부
350: 전압 생성기
360: 로우 디코더
510, 600, 700: 보상회로
610, 710: 전류 미러 회로
620, 720: 기준 전류 생성 회로
630, 730: 보상 전류 생성 회로

Claims (10)

1. 온도에 따라 결정되는 제1 전압을 출력하는 제1 전압 생성 회로;
   상기 제1 전압을 온도 코드로 변환하는 아날로그-디지털 변환기;
   상기 온도 코드에 기초하여, 복수의 온도 구간들 중 상기 온도가 속하는 온도 구간의 오프셋 코드 및 레벨 코드를 출력하는 코드 변환 로직;
   상기 오프셋 코드에 기초하여 오프셋 전압을 출력하는 오프셋 전압 생성 회로;
   상기 레벨 코드에 기초하여, 상기 복수의 온도 구간들 중 상기 온도가 속하는 온도 구간 내에서 일정한 값을 가지는 제2 전압을 출력하는 제2 전압 생성 회로; 및
   상기 제1 전압, 상기 제2 전압, 상기 오프셋 전압, 및 피드백 전압을 입력받아 온도 보상 전압을 출력하는 온도 보상 전압 생성 회로; 를 포함하며,
   상기 피드백 전압은, 상기 제1 전압, 상기 제2 전압, 및 상기 오프셋 전압에 따라 결정되는, 반도체 장치.
   
2. 제1 항에 있어서,
   상기 온도 보상 전압 생성 회로는, 상기 제1 전압, 상기 제2 전압, 상기 오프셋 전압, 및 상기 피드백 전압과 임의의 조정 코드를 입력받으며, 상기 조정 코드에 따라 결정되는 상기 온도 보상 전압을 출력 하는, 반도체 장치.
   
3. 제1 항에 있어서,
   상기 복수의 온도 구간들 각각에서 상기 제2 전압은, 상기 복수의 온도 구간들 각각의 시작 지점에서의 제1 전압과 같은, 반도체 장치.
   
4. 제1 항에 있어서,
   상기 오프셋 전압 생성 회로는, 상기 오프셋 코드에 기준 코드를 더한 값을 기초로 상기 오프셋 전압을 출력하고,
   상기 기준 코드는 상기 복수의 온도 구간들에서 가장 높은 온도에서의 상기 온도 보상 전압에 대응하는, 반도체 장치
   
5. 제1 항에 있어서,
   상기 제2 전압 생성 회로는, 상기 레벨 코드에 따라 결정되는 저항값을 갖는 가변 저항 소자들을 포함하는, 반도체 장치.
   
6. 제1 항에 있어서,
   상기 온도 보상 전압 생성 회로는, 상기 제1 전압을 입력받는 제1 NMOS 소자, 상기 제2 전압을 입력받는 제2 NMOS 소자, 상기 오프셋 전압을 입력받는 제3 NMOS 소자, 상기 피드백 전압을 입력받는 제4 NMOS 소자, 일정한 참조 전류를 출력하는 제1 전류원 및 임의의 조정 코드를 입력받아 보상 전류를 출력하는 제2 전류원을 포함하는, 반도체 장치.
   
7. 복수의 메모리 셀들이 배치되는 셀 영역; 및
   상기 셀 영역을 구동하는 주변 회로들이 배치되는 주변 회로 영역; 을 포함하며,
   상기 주변 회로 영역은,
   온도에 따라 결정되는 제1 전압을 출력하는 제1 전압 생성 회로;
   상기 제1 전압을 온도 코드로 변환하는 아날로그-디지털 변환기;
   상기 온도 코드에 기초하여, 복수의 온도 구간들 중 상기 온도가 속하는 온도 구간의 오프셋 전압을 출력하는 오프셋 전압 생성 회로;
   상기 온도 코드에 기초하여, 상기 복수의 온도 구간들 중 상기 온도가 속하는 온도 구간 내에서 일정한 값을 가지는 제2 전압을 출력하는 제2 전압 생성 회로; 및
   상기 제1 전압, 상기 제2 전압, 상기 오프셋 전압, 및 피드백 전압을 입력받아 온도 보상 전압을 출력하는 온도 보상 전압 생성 회로; 를 포함하며,
   상기 피드백 전압은, 상기 제1 전압, 상기 제2 전압, 및 상기 오프셋 전압에 따라 결정되는, 반도체 장치.
   
8. 제7 항에 있어서,
   상기 온도 보상 전압은, 상기 주변 회로 영역이 상기 셀 영역에 입력하는 전압의 크기를 결정하는데 이용되는 것을 특징으로 하는, 반도체 장치.
   
9. 제7 항에 있어서,
   상기 주변 회로 영역은 셀 영역과 복수의 워드라인들, 복수의 접지 선택 라인들, 복수의 스트링 선택 라인들, 및 공통 소스 라인을 통해 연결되는 로우 디코더를 포함하며,
   상기 로우 디코더는, 상기 온도 보상 전압에 기초하여, 상기 복수의 워드라인들, 상기 복수의 접지 선택 라인들, 상기 복수의 스트링 선택 라인들, 및 상기 공통 소스 라인 중 적어도 하나에 입력하는 전압의 크기를 다르게 결정하는, 반도체 장치.
   
10. 집적 회로의 온도에 따라 결정되는 제1 전압에 기초하여 복수의 온도 구간들 각각에 대응하는 오프셋 전압을 출력하고, 상기 제1 전압에 기초하여 복수의 온도 구간들 각각에서 일정한 제2 전압을 출력하는 전압 생성 회로; 및
    제1 전압, 제2 전압, 오프셋 전압, 피드백 전압을 입력받아 온도 보상 전압을 출력하는 온도 보상 전압 생성 회로; 를 포함하며,
    상기 피드백 전압은, 상기 제1 전압, 상기 제2 전압, 및 상기 오프셋 전압에 따라 결정되는, 반도체 장치.
    

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