TWI407444B

TWI407444B - 利用拉低至經調節源極電壓於非揮發性儲存之感測以移除系統雜訊

Info

Publication number: TWI407444B
Application number: TW098111709A
Authority: TW
Inventors: Hao Thai Nguyen; Man Lung Mui; Seungpil Lee; Chi-Ming Wang
Original assignee: Sandisk Technologies Inc
Priority date: 2008-04-08
Filing date: 2009-04-08
Publication date: 2013-09-01
Also published as: KR20110037935A; WO2009126499A1; EP2272067B1; CN102057439A; JP2011517007A; US7606076B2; US20080247241A1; TW200949844A; JP5470368B2; CN102057439B; KR101559088B1; EP2272067A1

Description

利用拉低至經調節源極電壓於非揮發性儲存之感測以移除系統雜訊

本發明係關於非揮發性記憶體。

本申請案為以引用的方式併入本文中之於2007年6月29日申請之標題為「Method For Sensing Negative Threshold Voltages In Non-Volatile Storage Using Current Sensing」的美國專利申請案第11/771,982號(案號SAND-1233us1)的部分接續(CIP)申請案。美國專利申請案第11/771,982號又主張美國臨時專利申請案第60/910,397號(案號SAND-1233us0)、美國臨時專利申請案第60/910,400號(案號SAND-1241us0)及美國臨時專利申請案第60/910,404號(案號SAND-1243us0)之權利，該等臨時專利申請案中之每一者於2007年4月5日申請。以上參考之專利申請案中之每一者以引用的方式併入本文中。

半導體記憶體已變得日益風行地用於各種電子器件中。舉例而言，非揮發性半導體記憶體用於蜂巢式電話、數位相機、個人數位助理、行動計算器件、非行動計算器件及其他器件中。電可擦除可程式化唯讀記憶體(EEPROM)及快閃記憶體在最風行之非揮發性半導體記憶體當中。在快閃記憶體(亦為一類型之EEPROM)的情況下，與傳統之具有全部特徵的EEPROM對比，可在一個步驟中擦除整個記憶體陣列或記憶體之一部分的內容。

傳統EEPROM及快閃記憶體皆使用定位於半導體基板中之通道區域上方且與其絕緣之浮動閘極。浮動閘極定位於源極區域與汲極區域之間。控制閘極提供於浮動閘極上且與其絕緣。由此形成之電晶體之臨限電壓(V_TH )由保留於浮動閘極上之電荷量控制。亦即，在接通電晶體以准許電晶體之源極與汲極之間的傳導之前必須施加至控制閘極之電壓的最小量由浮動閘極上之電荷位準控制。

一些EEPROM及快閃記憶體器件具有用於儲存兩個電荷範圍的浮動閘極，且因此，記憶體元件可在兩個狀態(例如，擦除狀態與經程式化狀態)之間經程式化/擦除。因為每一記憶體元件可儲存一資料位元，所以此快閃記憶體器件有時被稱為二進位快閃記憶體器件。

多狀態(亦稱為多位準)快閃記憶體器件係藉由識別多個相異的所允許/有效程式化臨限電壓範圍而實施。每一相異臨限電壓範圍對應於記憶體器件中經編碼之資料位元集合的預定值。舉例而言，當每一記憶體元件可置放於對應於四個相異臨限電壓範圍的四個離散電荷帶中之一者中時，該元件可儲存兩個資料位元。

通常，在程式化操作期間施加至控制閘極之程式化電壓V_PGM 係作為量值隨時間而增大之一系列脈衝而施加。在一可能方法中，脈衝之量值隨著每一連續脈衝增大一預定步長，例如，0.2-0.4V。V_PGM 可施加至快閃記憶體元件之控制閘極。在程式化脈衝之間的週期中，執行驗證操作。亦即，在連續程式化脈衝之間讀取經並行地程式化的一群元件中之每一元件之程式化位準，以判定該程式化位準是等於還是大於元件經程式化至的驗證位準。對於多狀態快閃記憶體元件陣列而言，可針對元件之每一狀態執行驗證步驟，以判定元件是否已達到其與資料相關聯之驗證位準。舉例而言，能夠以四個狀態儲存資料之多狀態記憶體元件可能需要針對三個比較點執行驗證操作。

此外，當程式化EEPROM或快閃記憶體器件(諸如，NAND串中之NAND快閃記憶體器件)時，通常將V_PGM 施加至控制閘極且將位元線接地，從而使來自單元或記憶體元件(例如，儲存元件)之通道的電子注入至浮動閘極中。當電子累積於浮動閘極中時，浮動閘極變得帶負電荷且記憶體元件之臨限電壓升高，使得記憶體元件被認為處於經程式化狀態。可在標題為「Source Side Self Boosting Technique For Non-Volatile Memory」之美國專利6,859,397及2005年2月3日公開的標題為「Detecting Over Programmed Memory」之美國專利申請公開案2005/0024939中找到關於此程式化的更多資訊；該兩者之全文以引用的方式併入本文中。

在感測操作期間，判定儲存元件之經程式化狀態。舉例而言，在NAND快閃記憶體器件中，一或多個儲存元件之狀態可利用經由位元線耦合至NAND串之感測模組來判定。然而，感測過程經受各種錯誤源。需要減小感測不準確性並藉此允許較緊密臨限值分布的技術。

本發明係關於藉由減小記憶體器件中之雜訊效應而在增大之準確性的情況下感測非揮發性儲存元件。在一特定實施中，本發明將被阻止感測之感測模組/位元線之感測節點拉低至經調節之源極電壓，而其他感測模組繼續執行感測以減小功率匯流排雜訊之位元線至位元線耦合。

在一實施例中，一種非揮發性儲存系統包括：非揮發性儲存元件之一集合、一與非揮發性儲存元件之該集合之一感測節點相關聯的感測組件、一與非揮發性儲存元件之該集合相關聯的源極、一用於調節源極之電壓位準之電壓調節器，及一用於將感測節點拉動至該源極的拉低電路。舉例而言，非揮發性儲存元件之該集合可提供於NAND串中。源極之電壓位準經調節至正DC位準。此外，電壓調節器包含一耦合至源極之反饋路徑，且電壓調節器與非揮發性儲存系統的電源分離。

在另一實施例中，一種非揮發性儲存系統包括：多個NAND串，其中該等NAND串包括非揮發性儲存元件；與NAND串之感測節點相關聯之感測組件；一與NAND串相關聯之共同源極；一用於調節共同源極之電壓位準的電壓調節器；及用於將感測節點選擇性地拉動至共同源極的拉低電路。

在另一實施例中，一種用於操作非揮發性儲存系統之方法包括：向該非揮發性儲存系統中之一所選擇字線施加程式化電壓，其中該非揮發性儲存系統包括NAND串之一集合，該等NAND串具有相關聯感測節點，且NAND串之該集合係與一源極相關聯。該方法進一步包括，在施加程式化電壓之後，向所選擇字線施加一驗證電壓同時調節該源極之電壓位準，且將感測節點中之至少一者的電壓拉動至該源極。

可提供用於操作以下各項之對應方法：記憶體器件、記憶體器件裝置，及提供經執行以執行此等方法之程式碼的電腦或處理器可讀儲存媒體。

本發明係關於藉由減小記憶體器件中之雜訊效應而在增大之準確性的情況下感測非揮發性儲存元件。在特定實施中，本發明將被阻止感測之感測模組/位元線之感測節點拉低至經調節之源極電壓，而其他感測模組繼續執行感測以減小功率匯流排雜訊之位元線至位元線耦合。

適用於實施本發明之記憶體系統之一實例利用NAND快閃記憶體結構，其包括在兩個選擇閘之間串聯地配置多個電晶體。該等串聯之電晶體及該等選擇閘被稱為NAND串。圖1為展示一個NAND串之俯視圖。圖2為該NAND串之等效電路。圖1及圖2中所描繪之NAND串包括串聯且夾在第一選擇閘120與第二選擇閘122之間的四個電晶體100、102、104及106。選擇閘120閘控NAND串至位元線126之連接。選擇閘122閘控NAND串至源極線128之連接。藉由施加適當電壓至控制閘極120CG來控制選擇閘120。藉由施加適當電壓至控制閘極122CG來控制選擇閘122。電晶體100、102、104及106中之每一者具有一控制閘極及一浮動閘極。電晶體100具有控制閘極100CG及浮動閘極100FG。電晶體102包括控制閘極102CG及浮動閘極102FG。電晶體104包括控制閘極104CG及浮動閘極104FG。電晶體106包括控制閘極106CG及浮動閘極106FG。控制閘極100CG連接至字線WL3，控制閘極102CG連接至字線WL2，控制閘極104CG連接至字線WL1，且控制閘極106CG連接至字線WL0。該等控制閘極亦可作為字線之部分而提供。在一實施例中，電晶體100、102、104及106各自為儲存元件(亦被稱為記憶體單元)。在其他實施例中，儲存元件可包括多個電晶體或可能不同於圖1及圖2中所描繪之儲存元件。選擇閘120連接至選擇線SGD(汲極選擇閘)。選擇閘122連接至選擇線SGS(源極選擇閘)。

圖3為描繪三個NAND串之電路圖。利用NAND結構之快閃記憶體系統之一典型架構將包括若干NAND串。舉例而言，在一具有更多NAND串之記憶體陣列中展示三個NAND串320、340及360。該等NAND串中之每一者包括兩個選擇閘及四個儲存元件。儘管為了簡單起見而說明四個儲存元件，但現代NAND串可具有達至(例如)32或64個儲存元件。

舉例而言，NAND串320包括選擇閘322及327以及儲存元件323至326，NAND串340包括選擇閘342及347以及儲存元件343至346，NAND串360包括選擇閘362及367以及儲存元件363至366。每一NAND串藉由其選擇閘(例如，選擇閘327、347或367)而連接至源極線。選擇線SGS用於控制源極側選擇閘。各種NAND串320、340及360藉由選擇閘322、342及362等中之選擇電晶體而連接至各別位元線321、341及361。此等選擇電晶體由汲極選擇線SGD來控制。在其他實施例中，未必需要在NAND串當中共同利用選擇線；亦即，可為不同NAND串提供不同選擇線。字線WL3連接至儲存元件323、343及363之控制閘極。字線WL2連接至儲存元件324、344及364之控制閘極。字線WL1連接至儲存元件325、345及365之控制閘極。字線WL0連接至儲存元件326、346及366之控制閘極。如可見，每一位元線及各別NAND串包含儲存元件之陣列或集合之行。字線(WL3、WL2、WL1及WL0)包含陣列或集合之列。每一字線連接列中的每一儲存元件之控制閘極。或，控制閘極可由字線自身提供。舉例而言，字線WL2提供儲存元件324、344及364之控制閘極。實務上，字線上可存在數千個儲存元件。

每一儲存元件可儲存資料。舉例而言，當儲存一位元的數位資料時，將儲存元件之可能臨限電壓(V_TH )之範圍分成兩個範圍，其經指派邏輯資料「1」及「0」。在NAND型快閃記憶體之一實例中，V_TH 在擦除儲存元件之後為負，且經界定為邏輯「1」。程式化操作之後的V_TH 為正且經界定為邏輯「0」。當V_TH 為負且試圖進行讀取時，儲存元件將接通以指示邏輯「1」正被儲存。當V_TH 為正且試圖進行讀取操作時，儲存元件將不接通，此指示邏輯「0」被儲存。儲存元件亦可儲存多個資訊位準，例如，多個數位資料位元。在此狀況下，將V_TH 值之範圍分成資料位準之數目。舉例而言，若儲存四個資訊位準，則將存在四個V_TH 範圍，其經指派至資料值「11」、「10」、「01」及「00」。在NAND型記憶體之一實例中，擦除操作之後的V_TH 為負且經界定為「11」。正的V_TH 值用於狀態「10」、「01」及「00」。經程式化至儲存元件中之資料與元件之臨限電壓範圍之間的特定關係視為儲存元件所採用之資料編碼方案而定。舉例而言，美國專利第6,222,762號及美國專利申請公開案2004/0255090(該兩者之全文以引用的方式併入本文中)描述用於多狀態快閃儲存元件之各種資料編碼方案。

在美國專利第5,386,422號、第5,570,315號、第5,774,397號、第6,046,935號、第6,456,528號及第6,522,580號中提供NAND型快閃記憶體之相關實例及其操作，該等專利中之每一者以引用的方式併入本文中。

當程式化快閃儲存元件時，將程式化電壓施加至儲存元件之控制閘極且將與儲存元件相關聯之位元線接地。來自通道之電子經注入至浮動閘極中。當電子累積於浮動閘極中時，浮動閘極變得帶負電荷且儲存元件之V_TH 升高。為了將程式化電壓施加至正被程式化的儲存元件之控制閘極，將彼程式化電壓施加於適當字線上。如以上所論述，NAND串中之每一者中的一個儲存元件共用同一字線。舉例而言，當程式化圖3之儲存元件324時，程式化電壓亦將施加至儲存元件344及364之控制閘極。

圖4描繪形成於基板上之NAND串之橫截面圖。該視圖經簡化且未按比例繪製。NAND串400包括形成於基板490上的源極側選擇閘406、汲極側選擇閘424，及八個儲存元件408、410、412、414、416、418、420及422。多個源極/汲極區域(其中一實例為源極/汲極區域430)經提供於每一儲存元件及選擇閘406及424之任一側上。在一方法中，基板490採用三重井技術，其包括在n井區域494內之p井區域492，n井區域494又在p型基板區域496內。NAND串及其非揮發性儲存元件可至少部分地形成於p井區域上。除了具電位V_BL 之位元線426之外，還提供具電位V_SOURCE 之源極供應線404。在一可能方法中，電壓可經由端子402而施加至p井區域492。電壓亦可經由端子403而施加至n井區域494。

在讀取或驗證操作(包括擦除-驗證操作)期間(儲存元件之條件(諸如，其臨限電壓)係在此期間確定)，在與所選擇之儲存元件相關聯之所選擇字線上提供V_CGR 。此外，回想起儲存元件之控制閘極可作為字線之一部分而提供。舉例而言，WL0、WL1、WL2、WL3、WL4、WL5、WL6及WL7可分別經由儲存元件408、410、412、414、416、418、420及422之控制閘極而延伸。在一可能升壓方案中，可將讀取通過電壓V_READ 施加至與NAND串400相關聯之未選擇字線。其他升壓方案將V_READ 施加至一些字線且將較低電壓施加至其他字線。分別將V_SGS 及V_SGD 施加至選擇閘406及424。

圖5a至圖5d描繪非揮發性儲存元件之程式化。在一可能的程式化技術中，分別在如於圖5a、圖5b及圖5c處所描繪的三個步驟中程式化下部頁面、中間頁面及上部頁面。當在擦除操作之後程式化資料之下部頁面時，提供兩個V_TH 分布510及512。最低分布510表示擦除狀態且具有負的V_TH 。接下來，自圖5a之第一V_TH 分布510分別獲得圖5b之第一V_TH 分布520及第二V_TH 分布522，且自圖5a之第二V_TH 分布512分別獲得圖5b之第三V_TH 分布524及第四V_TH 分布526。自圖5b之第一V_TH 分布520獲得分別表示最終擦除狀態E及第一經程式化狀態A的圖5c之第一V_TH 分布及第二V_TH 分布。自圖5b之第二V_TH 分布522獲得分別表示第二經程式化狀態B及第三經程式化狀態C的圖5c之第三V_TH 分布及第四V_TH 分布。自圖5b之第三V_TH 分布524獲得分別表示第四經程式化狀態D及第五經程式化狀態E的圖5c之第五V_TH 分布及第六V_TH 分布。自圖5b之第四V_TH 分布526獲得分別表示第六經程式化狀態F及第七經程式化狀態G的圖5c之第七V_TH 分布及第八V_TH 分布。此外，碼字111、011、001、101、100、000、010及110可分別與狀態E、A、B、C、D、E、F及G相關聯。

狀態E及A為負臨限電壓狀態之實例。視實施而定，一或多個狀態可為負臨限電壓狀態。

圖5c亦描繪用於獲得所指示之分布的驗證電壓。具體言之，驗證電壓V_VE 、V_VA 、V_VB 、V_VC 、V_VD 、V_VE 、V_VF 及V_VG 分別與分布E、A、B、C、D、E、F及G相關聯。在程式化期間，比較待程式化至給定分布的儲存元件之臨限電壓與相關聯之驗證電壓。儲存元件經由相關聯之字線接收程式化脈衝，直至該等元件之臨限電壓經驗證為已超出相關聯之驗證電壓為止。

圖5d描繪用於讀取儲存元件之程式化狀態的讀取電壓。一旦儲存元件已經程式化，則其可隨後利用讀取電壓V_RA 、V_RB 、V_RC 、V_RD 、V_RE 、V_RF 及V_RG 來讀取。比較通常與共同字線相關聯之一或多個儲存元件與每一讀取電壓，以判定元件之臨限電壓是否超出讀取電壓。可接著藉由所超出的最高讀取電壓來判定儲存元件之狀態。在相鄰狀態之間提供該等讀取電壓。

注意，所描繪之程式化過程為一可能實例，因為其他方法係可能的。

負臨限電壓之電流感測

在非揮發性儲存器件(包括利用NAND記憶體設計之非揮發性儲存器件)中，尚無可用來將電流感測用於在讀取或驗證操作期間感測非揮發性儲存元件之負臨限電壓狀態的令人滿意之方法。已利用電壓感測，但已發現，其需要長時間來完成。此外，歸因於位元線至位元線電容耦合及其他效應，電壓感測不適用於同時對鄰近儲存元件群組執行感測的全位元線感測。一可能解決方法涉及：當利用電流感測時，在感測期間將源極電壓及p井電壓調節至某一固定的正DC位準；及經由所感測之儲存元件之相關聯字線將該儲存元件之控制閘極連接至一比源極電壓及p井電壓低的電位。源極電壓及p井電壓亦可能不同。藉由此將源極及p井之偏壓組合至某一固定電位之方法，有可能利用電流感測來感測一或多個負臨限電壓狀態。此外，因為電流感測避免電壓感測之缺點中的許多，所以其與全位元線感測相容。

圖6a描繪NAND串及用於感測之組件之一組態。在一簡化實例中，NAND串612包括四個儲存元件，其分別與字線WL0、WL1、WL2及WL3通信。實務上，可利用額外儲存元件及字線。此外，額外NAND串在非揮發性儲存元件之區塊或其他集合中通常係彼此鄰近地配置(參見例如圖14)。儲存元件經耦合至基板之p井區域。除了感測組件600之外，還描繪一具有電壓V_BL 之位元線610。詳言之，將BLS(位元線感測)電晶體606耦合至位元線610。BLS電晶體606為高電壓電晶體，且在感測操作期間回應於控制608而打開。BLC(位元線控制)電晶體604為低電壓電晶體，其回應於控制608而打開以允許位元線與電流感測模組602通信。在一感測操作(諸如，讀取或驗證操作)期間，發生預充電操作，電流感測模組602中之一電容器在該操作中充電。可將BLC電晶體604打開以允許預充電。又，在感測操作期間，對於具有負臨限電壓狀態之儲存元件而言，將一正電壓施加至該操作中所涉及的一或多個儲存元件之字線。因為不需要負電荷泵來提供負的字線電壓，所以在感測負臨限電壓之感測操作中將正電壓用於所選擇字線係有利的。將負電荷泵併入於許多非揮發性儲存系統中可能要求大量的過程研究及修改。

舉例而言，假設所選擇字線為WL1。將WL1上之電壓作為控制閘極讀取電壓V_CGR 而耦合至該字線上的儲存元件之控制閘極。此外，可將一正電壓V_SOURCE 施加至NAND串630之源極側，且可將一正電壓V_P-WELL 施加至p井。在一實施中，V_SOURCE 及V_P-WELL 大於V_CGR 。V_SOURCE 與V_P-WELL 可彼此不同，或其可耦合至同一DC電壓V_DC 。此外，V_DC >V_CGR 。作為一實例，V_DC 可在約0.4V至1.5V之範圍內(例如，0.8V)。較高V_DC 允許感測更負的臨限電壓狀態。舉例而言，可分別利用V_DC =1.5V及V_DC =1.0V來感測第一負臨限電壓狀態V_TH1 =-1.0V及第二負臨限電壓狀態V_TH2 =-0.5V。可將V_DC 設定為一位準，以使得V_DC -V_TH >0V。大體而言，為了感測負臨限電壓，字線及源極電壓經設定以使得閘極至源極電壓小於零，亦即，V_GS <0V。若閘極至源極電壓大於儲存元件之臨限電壓(亦即，V_GS >V_TH )，則所選擇之儲存元件係傳導的。為了感測正臨限電壓，可將源極及p井保持為相同電壓，同時調整所選擇字線電壓。

在NAND串630之汲極側處，接通BLS電晶體610，例如，使其傳導或打開。另外，將電壓V_BLC 施加至BLC電晶體600以使其傳導。電流感測模組602中之預充電電容器經由位元線放電且至源極中，使得源極充當電流槽。可將NAND串之汲極處的預充電電容器預充電至一超出源極之電位的電位，使得在所選擇之儲存元件處於傳導狀態時，電流流經所選擇的非揮發性儲存元件且沉入源極中。

詳言之，若所選擇之儲存元件歸因於V_CGR 之施加而處於傳導狀態，則一相對高之電流將流動。若所選擇之儲存元件處於非傳導狀態，則無電流或相對小之電流將流動。電流感測模組602可感測單元/儲存元件電流i_CELL 。在一可能方法中，電流感測模組判定一電壓降，其藉由關係ΔV=i‧t/C而與一固定電流相聯繫，其中ΔV為電壓降，i為固定電流，t為預定之放電時間週期且C為電流感測模組中之預充電電容器之電容。亦參見圖6d，其描繪不同固定電流線的隨時間之電壓降。較大電壓降表示較高電流。在給定放電週期的末尾，因為i及C係固定的，所以可判定給定電流之ΔV。在一方法中，將p-mos電晶體用於判定ΔV相對於定界值之位準。在另一可能方法中，單元電流鑑別器藉由判定傳導電流是高於還是低於給定定界電流而充當電流位準之鑑別器或比較器。

對比而言，電壓感測不涉及感測與固定電流相聯繫之電壓降。實情為，電壓感測涉及判定電壓感測模組中之電容器與位元線之電容之間是否發生電荷共用。在感測期間，電流並不固定或恆定。當所選擇之儲存元件傳導時，極少發生或不發生電荷共用，在此狀況下，電壓感測模組中之電容器之電壓不顯著下降。當所選擇之儲存元件為非傳導的時，發生電荷共用，在此狀況下，電壓感測模組中之電容器之電壓顯著下降。

電流感測模組602由此可藉由電流之位準來判定所選擇之儲存元件是處於傳導還是非傳導狀態。大體而言，當所選擇之儲存元件處於傳導狀態時，較高電流將流動，且當所選擇之儲存元件處於非傳導狀態時，較低電流將流動。當所選擇之儲存元件處於非傳導狀態或傳導狀態時，其臨限電壓分別高於或低於一比較位準(諸如，驗證位準(參見圖5c)或讀取位準(參見圖5d))。

圖6b描繪與圖6a相關聯之波形。波形620描繪V_SOURCE 及V_P-WELL 、V_BL 及V_BLC 。在感測操作期間在t1處將V_SOURCE 及V_P-WELL 設定為一升高位準。在一方法中，諸如當感測操作涉及一負臨限電壓時，V_SOURCE 及V_P-WELL 超出V_CGR 。然而，例如，當感測操作涉及一正臨限電壓時，V_SOURCE 及V_P-WELL 無需超出V_CGR 。V_BL 在t1與t2之間隨V_SOURCE 而增大。在t2處，預充電電容器放電，從而使V_BL 增大。因此，與所選擇之非揮發性儲存元件相關聯的汲極電位(例如，V_BL )高於與所選擇之非揮發性儲存元件相關聯之源極電位(例如，V_SOURCE )。V_BLC 追蹤V_BL ，但歸因於BLC電晶體之臨限電壓而稍微較高。實務上，在上升之後，若電流在NAND串中流動，則V_BL 將稍微下降(未圖示)。舉例而言，當V_BLC =2V且BLC電晶體之臨限電壓為1V時，V_BL 可上升至1V。當感測時，若電流流動，則V_BL 可自1V下降至(例如)0.9V。波形622描繪一施加至BLS電晶體之電壓，指示該電晶體在t0與t5之間係傳導的。波形624描繪一感測信號，其為一指示電容器開始在電流感測模組中放電之後的時間t之控制信號。

波形626及628描繪所選擇位元線之感測電壓，其與一固定電流相聯繫。可在t3處進行關於該電壓是否超出一定界位準之判定。可得出如下結論：當電壓下降至定界位準以下時(例如，線628)，所選擇之儲存元件係傳導的。若電壓未下降至定界位準以下(例如，線626)，則所選擇之儲存元件為非傳導的。

圖6c描繪與圖6a及圖6b相關聯之感測過程。提供感測過程之概述。在此及其他流程圖中，所描繪之步驟未必作為離散步驟及/或以所描繪之順序發生。在步驟640處，開始諸如讀取或驗證操作之感測操作。步驟642包括打開BLS電晶體及BLC電晶體以使位元線預充電。步驟644包括設定字線電壓。步驟646包括設定V_SOURCE 及V_P-WELL 。步驟648包括利用電流感測判定儲存元件是傳導還是非傳導的。若在決策步驟650處，待執行另一感測操作，則控制流程在步驟640處繼續。否則，該過程在步驟652處結束。

可連續執行多個感測操作，例如，針對每一驗證或讀取位準執行一操作。在一方法中，在每一感測操作中施加相同的源極電壓及p井電壓，但改變所選擇之字線電壓。因此，在一第一感測操作中，可將一第一電壓施加至所選擇之儲存元件之控制閘極/字線，將源極電壓施加至源極，且將p井電壓施加至p井。接著在施加第一電壓及源極電壓的同時，利用電流感測進行關於儲存元件是處於傳導狀態還是非傳導狀態之判定。一第二感測操作包括在施加相同的源極電壓及p井電壓的同時，施加一第二電壓至控制閘極。接著進行關於儲存元件是處於傳導狀態還是非傳導狀態之判定。在利用相同的源極電壓及p井電壓之同時，連續的感測操作可類似地改變所選擇之字線電壓。

此外，可對與共同字線及源極相關聯之多個儲存元件同時執行感測。該多個儲存元件可處於鄰近或非鄰近的NAND串中。先前所論述之全位元線感測涉及對鄰近NAND串中之儲存元件之同時感測。在此狀況下，感測包括利用電流感測在同時感測操作中判定非揮發性儲存元件中之每一者是處於傳導狀態還是非傳導狀態。

具源極及P井之偏壓之電流感測

在非揮發性儲存器件(包括利用NAND記憶體設計之非揮發性儲存器件)中，電流感測可用於在讀取或驗證操作期間感測非揮發性儲存元件之臨限電壓狀態。然而，此電流感測已導致源極電壓之變化或「彈跳」，尤其在接地電壓下。彈跳之程度視通過儲存元件之電流的位準而定。此外，彈跳可導致感測誤差。一控制感測期間之單元源極彈跳之方法為利用至少兩個選通進行感測。此可最小化單元源極彈跳之效應。舉例而言，在電流感測之情況下，可於來自控制之每一選通處感測所選擇之儲存元件之NAND串中的電流。相對高或另外不準確的彈跳電流可在第一選通處出現，而較低電流在第二選通時出現，其中較低電流更準確地表示儲存元件之感測狀態。然而，利用額外選通以等待電流安定之需要消耗了額外的電流及感測時間。參見圖7a，其描繪歸因於感測操作期間之地電位彈跳的電流及電壓隨時間的變化。

另一技術為將儲存元件之源極耦合至閘極及汲極。然而，此技術係複雜的，需要額外電路且對記憶體晶片之晶粒大小及功率消耗引起某影響。此外，此技術可能歸因於自儲存元件之源極至閘極的RC延遲而不能極好地工作。

一大體避免此等缺點之方法為在感測期間將源極及p井調節至某一固定的正DC位準，而非接地。藉由使源極及p井保持在固定DC位準，避免了源極電壓中之彈跳，因此吾人可利用僅一個選通來感測資料。結果，感測時間及功率消耗減少。此外，不需要大量的額外電路，因此晶粒大小未受不利影響。亦有可能在將源極電壓調節為固定的正DC位準的同時將p井接地。將源極電壓調節至固定的正DC位準可比將源極電壓調節至接地更容易達成，因為調節電路僅需要感測正電壓。電壓調節器通常藉由基於(例如，源極)之監視位準與內部參考電壓之比較來調整其輸出而工作。若監視位準下降至內部參考電壓以下，則電壓調節器可增大其輸出。類似地，若監視位準增大至內部參考電壓以上，則電壓調節器可降低其輸出。舉例而言，電壓調節器可利用運算放大器。然而，若參考電壓處於接地，則在監視位準變得大於0V之情況下，電壓調節器大體不能將其輸出降低至0V以下。此外，電壓調節器可能不能夠區分0V以下之監視位準。將源極電壓調節至固定的正DC位準由此避免地電位彈跳且可減少電流消耗及感測時間。參見圖7b，其描繪在感測操作期間在源極電壓經調節至固定的正DC位準時的電流及電壓之減小的變化。

圖7c描繪NAND串及用於感測之組件之另一組態。除了所描繪的電壓調節器720外，該組態對應於在圖6a中所提供之組態。如所提及，可在感測操作期間將源極電壓及p井電壓調節至固定的正DC位準。

在儲存元件之感測操作(諸如，讀取或驗證操作)期間，將一電壓施加至該操作中所涉及的一或多個儲存元件之字線。舉例而言，假設所選擇字線為WL1。將此電壓作為控制閘極讀取電壓V_CGR 而耦合至該字線上的儲存元件之控制閘極。此外，可將一固定的DC電壓分別作為源極電壓V_SOURCE 及p井電壓V_P-WELL 而施加至NAND串612之源極側以及p井。在一實施中，當臨限電壓為負時，V_CGR 可為正，且V_SOURCE 及V_P-WELL 可大於V_CGR 。在一實施中，當臨限電壓為正時，V_CGR 可大於V_SOURCE 及V_P-WELL 。V_SOURCE 與V_P-WELL 可彼此不同，或其可耦合至同一DC電壓V_DC 。作為一實例，V_DC 可藉由電壓調節器720而調節至在約0.4V至1.2V之範圍內(例如，0.8V)。如先前所論述，歸因於源極及p井上之恆定電壓，可藉由利用僅一個選通達成準確的感測。此外，可執行全位元線感測，在其中感測與所有位元線相關聯之儲存元件(參見圖14)。詳言之，電壓調節器720可接收一參考電壓V_REF,SOURCE (其用於將V_SOURCE 調節至一大於0V之位準)及一參考電壓V_REF,P-WELL (其用於將p井電壓調節至一大於或等於0V之位準)。

圖7d描繪與圖7a至圖7c相關聯之感測過程。在步驟700處，開始諸如讀取或驗證操作之感測操作。步驟702包括打開BLS電晶體及BLC電晶體且使位元線預充電。步驟704包括設定字線電壓。步驟706包括將V_SOURCE 及V_P-WELL 調節至正DC位準。步驟708包括利用電流感測來感測所選擇之儲存元件是傳導還是非傳導的。若在決策步驟710處，存在另一感測操作，則控制流程在步驟700處繼續。否則，該過程在步驟712處結束。

此外，如先前所論述，可對與共同字線及源極相關聯之多個儲存元件同時執行感測。該多個儲存元件可處於鄰近或非鄰近的NAND串中。在此狀況下，感測包括利用電流感測在同時感測操作中判定非揮發性儲存元件中之每一者是處於傳導狀態還是非傳導狀態。對於每一感測操作，如所論述地調節電壓。

源極偏壓全位元線感測

全位元線感測涉及對鄰近NAND串中之儲存元件執行感測操作(參見圖14)。一電位感測方法利用DC儲存元件電流來使感測模組中之固定電容上之電荷在一固定時間週期中放電，以將儲存元件之臨限電壓值轉換成數位資料格式。然而，此要求一相對大之電流沉入NAND串之源極側中。此外，如先前所論述，為了感測負臨限電壓值，可將偏壓施加至利用類比電壓位準之源極及p井兩者，以避免對負字線電壓及負電荷泵之需要。然而，因為全位元線感測對源極偏壓位準非常敏感，所以維持類比電壓位準需要一相對大之電壓調節器及源極電壓至陣列中之均勻分布。此可增大所需的器件面積。

如先前所論述，全位元線感測之另一方法利用電壓感測。因為不存在至源極側之DC電流，所以此方法不需要大的電壓調節器。然而，歸因於位元線至位元線耦合雜訊，此方法尚不能夠同時成功地感測每一位元線。實情為，在給定時間(例如，在奇偶感測中(參見圖14))，僅感測每隔一位元線。因此，就感測時間而言，效能並非最佳的。詳言之，歸因於鄰近NAND串緊密接近，全位元線感測有問題。可發生電容耦合，尤其是自所選擇儲存元件傳導之NAND串至所選擇儲存元件非傳導之NAND串的耦合。所選擇儲存元件非傳導之NAND串之位元線電壓藉此增大，從而干擾感測操作。此電容耦合藉由一至相鄰位元線之電容813來描繪。相鄰位元線/NAND串可為直接鄰近或非鄰近的。來自鄰近位元線/NAND串之電容耦合為最強的，但亦可發生某一來自非鄰近位元線/NAND串之電容性耦合。亦描繪一至接地之電容811。

為了克服此等問題，可利用如圖8a中所描繪之方案執行感測。圖8a描繪NAND串及組件之一組態，包括電流放電路徑。在一簡化實例中，NAND串812包括四個儲存元件，其分別與字線WL0、WL1、WL2及WL3通信。實務上，可利用額外的儲存元件及字線。此外，額外的NAND串在非揮發性儲存元件之區塊或其他集合中通常被彼此鄰近地配置。將儲存元件耦合至基板之p井區域。除感測組件800之外，源極線801(處於V_SOURCE 之電位)係在非揮發性儲存元件之集合的一端處，而在另一端處描繪具有電壓V_BL 的位元線810。源極線801對於若干NAND串可為共同的。詳言之，最初打開或傳導之BLS(位元線感測)電晶體806係經由感測節點814耦合至位元線810。BLS電晶體806為高電壓電晶體，且在感測操作期間回應於控制808而變得傳導。最初非傳導之BLC(位元線控制)電晶體804為低電壓電晶體，其回應於控制808而打開以允許位元線與電壓感測模組/電路802通信。控制808亦可與電壓感測模組802通信以(諸如)獲得感測資料。在一感測操作(諸如，讀取或驗證操作)期間，發生預充電操作，電壓感測模組602中之一電容器在該操作中充電。可將BLC電晶體804打開以允許預充電。

此外，引入一相對弱之電流拉低器件823。詳言之，將路徑816(其為NAND串812之電流放電路徑819之部分)經由電晶體806耦合至感測節點814(其又耦合至位元線810)。稱為GRS電晶體之電晶體818在進行感測時之期間以傳導狀態來提供，使得路徑816耦合至路徑820，該路徑820在稱為INV電晶體之另一電晶體817係處於傳導狀態時亦為電流放電路徑的部分。INV電晶體817提供於感測節點814與GRS電晶體818之間。GRS及INV電晶體在程式化期間得以利用，且可藉由控制808(例如，參見圖11藉由狀態機1112)來控制。在感測期間，GRS為高的，使得電晶體818為傳導的。在一方法中，控制808可基於來自電壓感測模組802之資料來控制INV。詳言之，當電壓感測模組尚未報告所選擇儲存元件已程式化至其預期狀態時，控制808並不設定阻止條件。在此狀況下，INV經設定為低，使得電晶體817為非傳導的，且拉低823並非有效的。當電壓感測模組報告所選擇儲存元件已程式化至其預期狀態時，如藉由其超出參考驗證位準之臨限電壓所指示，控制808設定針對程式化操作之剩餘部分的阻止條件。據稱阻止位元線、感測模組及/或NAND串進行感測。在此狀況下，INV經鎖存為高，使得電晶體817為傳導的，且拉低823為有效的。當後續驗證操作發生時，INV保持為傳導的，使得拉低為有效的。在此狀況下，將感測節點拉動至接地。當BLS電晶體806為傳導的時，亦將位元線810拉動至接地，在此狀況下，NAND串自源極801短路至接地。

因此，對於每一NAND串而言，當驗證電壓施加至所選擇字線時，位元線最初並未被阻止。在施加額外程式化脈衝且相關聯儲存元件已完成程式化之後，通常在不同時間阻止位元線進行感測。一旦經阻止，則位元線在程式化操作之剩餘部分中保持經阻止。注意，程式化操作可以一或多個進程發生。在一進程操作中，相關聯之所選擇字線之所選擇儲存元件在程式化下一字線之儲存元件之前利用一組或一串程式化脈衝完全程式化至其預期狀態。在諸如兩進程操作之多進程操作中，在一進程中，在下一字線之儲存元件亦經部分程式化之前，相關聯之所選擇字線之所選擇儲存元件利用一組或一串程式化脈衝經部分程式化。在第二進程中，所選擇儲存元件在剩餘過程中經程式化至其預期狀態。因此，舉例而言，恰巧在第一進程期間經阻止之位元線在第二進程期間將保持經阻止。

平行於路徑816、820提供一提供電流i_REF 之電流源825(例如，電流鏡)，以將該等路徑上之電流i_CELL 拉低至接地。在一實例中，提供一具有約150nA之i_REF 的相對弱拉低。然而，電流源825之強度可根據特定實施而變化。

在一可能組態中，電流源825對於多個位元線及NAND串為共同的。在此狀況下，電晶體824將電流源825耦合至不同的NAND串。路徑822載運一用於GRS電晶體818之控制信號，其對特定位元線及NAND串而言係區域的，而路徑826為多個位元線之共同接地路徑。

在感測期間，位元線將充電達至一基於所選擇儲存元件之臨限電壓及體效應的位準。在負Vti之情況下，即使V_GCR =0V，儲存元件仍將傳導。可將V_P-WELL 設定至0V。

使電晶體817、818及824傳導以形成用以使任何電荷放電之電流放電路徑及拉低，該電荷歸因於至相鄰位元線之電容813而自一或多個相鄰NAND串耦合至NAND串812。因此，藉由相鄰位元線之耦合雜訊所產生之任何額外電荷最終將消失。在某一時間量之後，所有位元線達到其DC位準，且BLC電晶體804接通以允許電壓感測模組802與感測節點814之間的電荷共用，使得對所選擇之儲存元件之臨限電壓的電壓感測可發生。舉例而言，電壓感測模組802可將電壓感測作為讀取或驗證操作之部分來執行。

當電壓感測發生時，BLC電晶體804打開，使得除了自NAND串812放出的電流之外，電流在路徑815中自電壓感測模組802流向放電路徑819。因此，如所提及，GRS電晶體及INV電晶體保持處於傳導狀態，使得放電在電壓感測期間繼續，直至判定所選擇儲存元件為非傳導的為止，在此時間，INV經鎖存為低，使得電晶體817為非傳導的。

圖8b描繪將經阻止之位元線拉低至經調節源極電壓之NAND串及組件的一組態。儘管(諸如)於圖8a中所描繪的至接地之拉低路徑在使耦合至來自一或多個相鄰NAND串之NAND串812的任何電荷放電的過程中為有效的，但已觀察到，當感測模組802變為非活動的時，其他感測模組常常在於一頁面中感測其尚未經阻止之儲存元件的過程中繼續為活動的，且經阻止之感測模組對於活動之感測模組可變為重要的雜訊源。詳言之，當記憶體器件中之功率匯流排上之穩態電壓(V_SS )耦合至經阻止之位元線時，V_SS 系統雜訊歸因於該功率匯流排而引入至經阻止之感測模組(例如，感測放大器)。舉例而言，考慮在程式化程序期間在第n個程式化脈衝之後發生的驗證操作。當驗證操作開始時，將阻止多個位元線，此係因為相關聯之儲存元件已完成程式化；而其他位元線並未經阻止，此係因為相關聯之儲存元件尚未完成程式化。來自功率匯流排系統之注入至經阻止之位元線中的V_SS 雜訊歸因於位元線至位元線耦合而可耦合至感測位元線，從而削弱感測位元線準確地感測相關聯之所選擇儲存元件之狀態的能力。

一用於減小或消除感測位元線上之V_SS 雜訊的技術為以無V_SS 雜訊之某一DC位準來使經阻止之位元線偏壓。圖8b中所描繪之一可能方法為經由拉低電路823將經阻止之位元線拉低至源極801，其中源極電壓V_SOURCE 藉由電壓調節器827來調節。藉由自經阻止之位元線移除此雜訊源，吾人歸因於減小之位元線至位元線耦合而自感測位元線移除雜訊。此產生針對所有狀態之更準確之感測及更好的臨限電壓分布。

在一實例實施中，電壓調節器827自控制808接收輸入，該控制808將V_SOURCE 之參考DC位準(V_REF )設定為(例如)2V至3V或其他適當位準。大體而言，V_SOURCE >0V。反饋路徑828為至電壓調節器之另一輸入。如由熟習此項技術者所知曉，電壓調節器通常藉由比較實際輸出電壓與某一內部固定參考電壓來操作。任何差經放大並用以控制調節元件。此形成負反饋控制迴路。若輸出電壓過低，則命令調節元件產生較高電壓；而若輸出電壓過高，則命令調節元件產生較低電壓。各種實施為可能的。舉例而言，可為與一或多個NAND串或儲存元件之其他集合通信之位元線提供拉低電路。對於其他細節，參見圖10b。

與在未單獨調節V_SOURCE 的情況下將V_SOURCE 設定至諸如Vdd之電源位準的習知技術形成對比，單獨調節V_SOURCE 確保V_SOURCE 保持於不受功率系統雜訊影響的固定電壓。即使提供電源之電壓產生器隨著其輸出經產生而調節至某一程度，V_SOURCE 之額外調節仍提供源極之較大程度的控制及準確性。

圖8C描繪與圖8a相關聯之波形。在波形830處描繪V_SOURCE ，且分別在波形832、834及836處描繪三個鄰近位元線BL0、BL1及BL2上之電壓。在波形838處描繪BLS電晶體上之電壓V_BLS ，在波形840處描繪BLC電晶體上之電壓V_BLC ，且在波形842處描繪GRS電晶體上之電壓V_GRS 。在波形844處描繪BL0及BL2上之感測電壓。在波形846處描繪在BL1上之所選擇儲存元件傳導時的BL1上之感測電壓，且在波形848處描繪在BL1上之所選擇儲存元件非傳導時的BL1上之感測電壓。如所提及，在電壓感測期間，當所選擇儲存元件為非傳導的時，發生電壓感測模組與位元線之間的電荷共用。此電荷共用降低電壓感測模組處之感測電壓。當所選擇儲存元件傳導時，極少發生或不發生電壓感測模組與位元線之間的電荷共用，使得電壓感測模組處之感測電壓保持為高。由於感測未發生，所以未描繪其他時間的感測電壓。

在t0處，V_BLS 增大，使得BLS電晶體為傳導的。在t1處，施加V_SOURCE 作為NAND串之一集合之共同源極電壓。在此實例中，吾人假設：在與BL0及BL2相關聯之所選擇儲存元件傳導之同時，與BL1相關聯之所選擇儲存元件為非傳導的。BL0在一側鄰近於BL1，且BL2在另一側鄰近於BL1(參見圖14)。在V_SOURCE 在t1處增大的情況下，V_BL0 及V_BL2 將分別如波形832及836所描繪而上升，從而引起至BL1之電容耦合，如V_BL1 中之瞬時增大所描繪。到t2時，此耦合將實質上消失。如所論述，BL1之GRS電晶體在t1與t5之間保持傳導以允許位元線使經耦合電荷放電。

在t3處，藉由使V_BLC 如波形840所描繪而增大來打開BLC電晶體，藉此允許對於BL1上之所選擇儲存元件的感測發生。注意，可類似地控制與BL0、BL2及其他位元線相關聯之對應組件，以允許在彼等其他位元線上同時發生感測。對於BL1，若所選擇之儲存元件為非傳導的，則電壓感測模組處之感測電壓將如波形846所描繪而下降。另一方面，若所選擇之儲存元件為傳導的，則感測電壓將如波形844所描繪而大體保持為高。電壓感測組件可在規定的感測時間t4處利用電壓斷點來判定所選擇之儲存元件是傳導還是非傳導的。如所提及，若感測電壓超出斷點，則此指示儲存元件打開，而若感測電壓下降至斷點以下，則此指示儲存元件為非傳導的。V_SOURCE 在t5處降低且BLS電晶體在t6處為非傳導的，從而指示感測操作結束。在一可能方法中，可在感測期間將V_P-WELL 設定為0V。根據特定感測方案，所選擇字線接收V_CGR ，而未選擇字線可接收讀取通過電壓。

因此，在於t1處施加源極電壓之後，制定持續時間為t3-t1的預定延遲，以允許自相鄰位元線之電容耦合有足夠時間完全或至少部分地放電。可基於理論及/或實驗測試如特定實施所要求而設定適當延遲。在延遲之後，發生電壓感測。在規定的時間t4處，進行關於儲存元件是處於傳導狀態還是非傳導狀態且因此具有一分別低於或高於驗證或讀取比較位準之臨限電壓的判定。

圖8d描繪與圖8a至圖8c相關聯之感測過程。在步驟850處，開始針對非經阻止之位元線的感測操作。在步驟851處，將經阻止之位元線拉低至經調節之V_SOURCE 。在步驟852處，打開BLS電晶體，同時BLC電晶體保持非傳導，且使位元線預充電。在步驟854處，設定字線電壓。在步驟856處，如結合圖8b所論述，將V_SOURCE 調節至DC位準。通常，共同源極用於陣列中的若干NAND串。亦設定V_P-WELL (V_P-WELL =0V)。在步驟858處，位元線放電。在步驟860處，使BLC電晶體傳導以允許感測發生。在步驟862處，利用電壓感測進行關於所選擇之儲存元件是傳導還是非傳導之判定。若儲存元件為傳導的，則在下一感測操作(諸如，程式化過程之下一驗證操作)中阻止位元線(步驟863)。若在決策步驟864處，存在另一感測操作，則控制流程在步驟850處繼續。否則，該過程在步驟868處結束。

此外，如先前所論述，可對與共同字線及源極相關聯之多個儲存元件同時執行感測。該多個儲存元件可處於鄰近或非鄰近的NAND串中。在此狀況下，感測包括利用電流感測在同時感測操作中判定非揮發性儲存元件中之每一者是處於傳導狀態還是非傳導狀態。可針對每一NAND串制定BLC電晶體打開之前的延遲，使得NAND串可在感測發生之前按需要放電。

感測操作期間的溫度補償位元線

在本發明之非揮發性儲存器件(諸如，NAND快閃記憶體器件)中，溫度變化在讀取及寫入資料之過程中呈現各種問題。記憶體器件基於其所處的環境而經受變化之溫度。舉例而言，一些電流記憶體器件經額定為在-40℃與+85℃之間利用。工業、軍事及甚至消費型應用中之器件可經歷顯著的溫度變化。溫度影響許多電晶體參數，其中最重要的是臨限電壓。詳言之，溫度變化可引起讀取誤差且使非揮發性儲存元件之不同狀態的臨限電壓分布變寬。下文論述一用於解決非揮發性儲存器件中之溫度效應的改良技術。

圖9a描繪NAND串及用於溫度補償感測之組件。相似編號之組件對應於圖8a中所提供之組件。此處未描繪圖8a之電流放電路徑。然而，圖8a之組態有可能與圖9a或本文中所提供之其他圖式中之一些圖式的組態組合。另外，提供一溫度相依電路900作為控制808之部分，以提供溫度補償電壓至BLC電晶體804。BLC電晶體804具有一個耦合至電壓感測模組802之節點，及耦合至與NAND串812或非揮發性儲存元件之其他集合相關聯之汲極或位元線的另一節點。

在一感測操作期間，將一電壓V_BLC 施加至BLC電晶體600，該電晶體將NAND串812之位元線或汲極側耦合至電壓感測模組802。根據本文中之方法，基於溫度而設定V_BLC 以抵銷或補償V_BL 隨溫度之變化。具體言之，V_BLC =V_BL +V_TH (獨立於溫度)+ΔV，其中ΔV為歸因於溫度之電壓變化。歸因於溫度，V_BL 亦被改變了ΔV。因此，可控制V_BLC ，使得其根據V_BL 之變化而隨溫度變化。詳言之，可藉由利用溫度相依電路900使位元線上之ΔV匹配V_BLC 之ΔV。電流i_CELL 在NAND串812中流動。虛線表示電荷共用。如先前所論述，亦可利用至接地或經調節之V_SOURCE 的拉低。

圖9b說明隨溫度之臨限電壓變化，例如，ΔV_TH /℃。通常，非揮發性儲存元件之臨限電壓隨溫度增大而減小。電壓相對於溫度變化之變化可依據通常為約-2mV/℃之溫度係數來表達。溫度係數視記憶體器件之各種特性而定，諸如摻雜、布局等。此外，期望溫度係數之量值隨記憶體尺寸減小而增大。

大體而言，用於提供溫度補償信號之各種技術係已知的。舉例而言，可將此等技術中之一或多者用於溫度相依電路900中。此等技術之大部分不依賴於獲得實際溫度量測，但此方法亦為可能的。舉例而言，以引用的方式併入本文中的標題為「Voltage Generation Circuitry Having Temperature Compensation」之美國專利第6,801,454號描述一電壓產生電路，其基於溫度係數輸出讀取電壓至非揮發性記憶體。該電路利用包括一溫度無關部分及一隨溫度增大而增大的溫度相依部分之帶隙電流。以引用的方式併入本文中的標題為「Non-Volatile Memory With Temperature-Compensated Data Read」之美國專利第6,560,152號利用一偏壓產生器電路，其使一施加至資料儲存元件之源極或汲極的電壓偏壓。以引用的方式併入本文中的標題為「Multi-State EEPROM Read and Write Circuits and Techniques」之美國專利第5,172,338號描述一溫度補償技術，其利用以與資料儲存單元相同之方式形成且形成於同一積體電路晶片上之參考儲存單元。該等參考儲存單元提供參考位準，比較所選擇單元之量測電流或電壓與該等參考位準。因為參考位準以與自資料儲存單元讀取之值相同的方式受溫度影響，所以提供溫度補償。此等技術中之任一者以及任何其他已知技術可用於提供溫度補償電壓至位元線控制線，如本文中所描述。

如所論述，V_BLC 為控制信號之電壓或提供至BLC電晶體804的電壓，其允許感測組件感測正經受擦除-驗證或其他感測操作之所選擇儲存元件的V_TH 。感測經由所選擇儲存元件所位於的NAND串之位元線而發生。在一實例實施中，V_BLC =V_BL +V_TH (BLC電晶體)。因此，該控制經組態以使V_BLC 隨增大之溫度而增大以追蹤V_BL 之增大。對於儲存元件之給定V_TH ，V_BL 將隨溫度增大。

圖9c說明V_BLC 及V_BL 隨溫度之變化。該圖式描繪V_BLC 如何隨溫度而增大以追蹤V_BL 之增大。可基於理論及實驗結果根據特定實施將提供V_BLC 對溫度之特定變化的控制曲線程式化至控制808中。大體而言，隨著儲存元件之V_TH 隨較高溫度減小，位元線電壓增大。此意謂V_BLC 應較高以使電壓感測模組802感測較高之V_BL 。注意，儲存元件之V_TH 支配V_BL 。然而，變化的V_BLC 改變電壓感測模組感測之電壓，使得電壓經溫度補償。此外，注意，可藉由在溫度相依電路900中提供一類似於BLC電晶體804的隨溫度變化之電晶體來抵銷BLC電晶體804之V_TH 的變化。

圖9d描繪與圖9a至圖9c相關聯之波形。波形910描繪V_SOURCE 及V_P-WELL ，其在感測操作期間於t1處設定為一升高位準。波形912及914描繪歸因於V_SOURCE 及V_P-WELL 之施加的V_BL 之增大。與波形914相比，波形912描繪較高溫度下的V_BL 之較高位準。實務上，在上升之後，當電流在NAND串中流動時，V_BL 可稍微下降(未圖示)。波形916描繪施加至電晶體BLS之電壓，其指示該電晶體在t0處接通。波形918及920分別描繪在較高及較低溫度下施加至電晶體BLC之電壓。注意，所提供之波形係針對與圖8a至圖8d之方案組合的溫度補償方案，其中延遲BLC電晶體之打開以允許放電在感測之前發生。然而，不要求以此方式利用溫度補償方案，且其可用於不涉及放電路徑及/或感測中之延遲的其他實施中。

波形922描繪在所選擇儲存元件打開時所選擇位元線的電壓感測模組中之感測電壓，而波形924描繪在所選擇儲存元件為非傳導的時的感測電壓。可在t2處進行關於感測電壓是否超出斷點之判定。可得出如下結論：當感測電壓超出斷點時，所選擇之儲存元件為傳導的，而當感測電壓降至斷點以下時，所選擇之儲存元件為非傳導的。

圖9e描繪與圖9a至圖9d相關聯之感測過程。在步驟930處，開始感測操作，諸如讀取或驗證操作。步驟932包括使BLS電晶體及BLC電晶體傳導、使位元線預充電且設定溫度相依V_BLC 。步驟934包括設定字線電壓，其視情況為溫度相依的。在一方法中，僅所選擇字線電壓為溫度相依的，而在其他方法中，字線電壓中之一些或全部為溫度相依的。該等字線電壓可根據V_TH 之減小隨溫度增大而減小(參見圖9b)。步驟936包括設定V_SOURCE 及V_P-WELL 。步驟938包括利用電壓感測判定所選擇儲存元件是傳導還是非傳導的。若在決策步驟940處，待執行另一感測操作，則控制流程在步驟930處繼續。否則，該過程在步驟942處結束。

注意，因為所選擇儲存元件之汲極側上的儲存元件歸因於相關聯字線上之足夠高電壓而處於傳導狀態，所以NAND串之汲極或位元線與所選擇儲存元件之汲極通信。類似地，因為所選擇儲存元件之源極側上的儲存元件歸因於相關聯字線上之足夠高電壓而處於傳導狀態，所以NAND串之源極與所選擇儲存元件之源極通信。因此，NAND串之汲極或位元線之電壓基本上亦為所選擇儲存元件之汲極的電壓，且NAND串之源極之電壓基本上亦為所選擇儲存元件之源極的電壓。又，由於本文中所描述之技術可與單一儲存元件一起利用，所以經感測之儲存元件未必在NAND串或儲存元件之其他集合中。

此外，如先前所論述，可對與共同字線及源極相關聯之多個儲存元件同時執行感測。

此外，自控制808方面看，感測過程涉及自溫度相依電路900接收資訊，及回應於該資訊而提供溫度補償電壓至BLC電晶體之控制閘極，BLC電晶體將NAND串或非揮發性儲存元件之其他集合耦合至感測電路。控制亦可設定字線、源極及p井電壓，以及自電壓感測模組802接收關於所選擇儲存元件之經感測程式化條件的資訊。

圖9f描繪擦除-驗證過程。步驟950包括擦除儲存元件之一集合。步驟952包括開始將該等儲存元件中之一或多者軟程式化至(例如)一所要擦除狀態。軟程式化大體涉及將電壓脈衝施加至所選擇字線以使所選擇字線上的儲存元件中之一或多者之臨限電壓升高。電壓脈衝可為軟程式化脈衝，其在振幅上低於用於程式化至較高狀態的脈衝(步驟954)。例如，當儲存元件經受深擦除以確保其臨限電壓全部在所要擦除狀態之臨限電壓以下時，可利用此類型之程式化。步驟956包括(例如)相對於所要擦除狀態而驗證儲存元件之程式化條件。舉例而言，此可包括執行如上文所論述的圖9e之步驟932至938。若在決策步驟958處，軟程式化要繼續(例如，當儲存元件尚未達到所要擦除狀態時)，則控制流程在步驟954處繼續。否則，該過程在步驟960處結束。

此外，可對與共同字線及源極相關聯之多個儲存元件同時執行擦除-驗證操作。

圖10a說明V_SOURCE 隨溫度之變化。在另一方法中，V_SOURCE 經溫度補償，例如，使得其隨溫度而增大。大體而言，V_WL =V_SOURCE +V_TH (所選擇儲存元件)，其中V_WL 為施加至所選擇字線之電壓。如所論述，V_TH 隨溫度而減小。因此，在V_WL 固定的情況下，可將V_SOURCE 設定為隨溫度而增大以避免感測期間的溫度偏壓。此外，在一可能實施中，可設置約束，使得V_SOURCE 僅增大至正值。舉例而言，若在基線溫度下V_SOURCE =0V，且溫度增大，則V_SOURCE 保持為0V。若溫度降低，則V_SOURCE 根據溫度係數而增大。另一方面，若在基線溫度下V_SOURCE >0V，且溫度增大，則V_SOURCE 可減小至一大於或等於0V之值(亦即，非負值)。若溫度降低，則V_SOURCE 根據溫度係數而增大。

圖10b描繪包括NAND串之不同集合的儲存元件陣列之實例。在記憶體陣列1000之p井1005中，NAND串之第一集合1050包括NAND串1052、1054、......、1056及一相關聯源極線1058；NAND串之第二集合1060包括NAND串1062、1064、......、1066及一相關聯源極線1068；且NAND串之第三集合1070包括NAND串1072、1074、......、1076及一相關聯源極線1078。此外，沿記憶體陣列1000之每一行，位元線1006、1007、......、1008分別耦合至NAND串1052、1054、......、1056之相關聯集合之汲極選擇閘的汲極端子1026、1027、......、1028。沿NAND串之每一列，源極線可連接NAND串之源極選擇閘的所有源極端子。舉例而言，對於NAND串之第一集合1050，源極線1058分別連接NAND串1052、1054、......、1056之集合之源極選擇閘的源極端子1036、1037、......、1038。此外，可提供諸如結合圖8b所論述之電壓調節器1090。該電壓調節器經由傳導路徑1095耦合至源極線1058、1068、......、1078且至拉低電路1020、1021、......、1022，該等拉低電路1020、1021、......、1022又分別耦合至感測區塊1010、1011、......、1012。電壓調節器1090可利用反饋迴路以精確地控制V_SOURCE ，使得V_SOURCE 不受影響，或受將依據V_SOURCE 上之雜訊表明自身之功率系統雜訊的減小之程度的影響。

在此方法中，共同位元線、感測區塊及拉低電路係與多個NAND串或非揮發性儲存元件之其他集合相關聯。各種其他實施亦為可能的。舉例而言，位元線、感測區塊及拉低電路可與每一NAND串相關聯。

在美國專利第5,570,315號；第5,774,397號；及第6,046,935號中找到作為記憶體系統之部分之NAND架構陣列及其操作的一般實例。將儲存元件陣列分成大量的儲存元件區塊。如對於快閃EEPROM系統而言係共同的，區塊為擦除之單位。亦即，每一區塊含有一起擦除之最小數目的儲存元件。通常將每一區塊分成多個頁面。頁面為程式化之單位。在一實施例中，可將個別頁面分成段，且該等段可含有隨基本程式化操作而被一次寫入之最少數目的儲存元件。一或多個資料頁面通常儲存於一儲存元件列中。一頁面可儲存一或多個區段。一區段包括使用者資料及附加項資料。附加項資料通常包括已自區段之使用者資料計算出的錯誤校正碼(ECC)。控制器(下文所述)之一部分在將資料程式化至陣列中時計算ECC，且亦在自陣列讀取資料時檢查ECC。或者，將ECC及/或其他附加項資料儲存於不同於其所屬的使用者資料之頁面或甚至不同區塊中。

使用者資料之一區段通常為512個位元組，此對應於磁碟機中之一區段之大小。附加項資料通常為額外16至20個位元組。大量頁面形成一區塊，自(例如)8個頁面達至32、64、128個或更多頁面之間的任何數目。在一些實施例中，一列NAND串包含一區塊。

在一實施例中，藉由在使源極線及位元線浮動的同時使p井升高至擦除電壓(例如，20V)歷時足夠之時間週期且將所選擇區塊之字線接地來擦除記憶體儲存元件。歸因於電容耦合，未選擇字線、位元線、選擇線及c-源極亦升高至擦除電壓之大分數。由此將強電場施加至所選擇儲存元件之隧道氧化物層，且所選擇儲存元件之資料隨著浮動閘極之電子發射至基板側而經擦除(通常藉由佛勒-諾爾德哈姆(Fowler-Nordheim)穿隧機制)。隨著電子自浮動閘極轉移至p井區域，所選擇之儲存元件之臨限電壓降低。可對整個記憶體陣列、單獨區塊或儲存元件之另一單位執行擦除。

圖11為利用單列/行解碼器及讀取/寫入電路之非揮發性記憶體系統之方塊圖。該圖式說明根據本發明之一實施例之記憶體器件1196，其具有用於並行地讀取及程式化一儲存元件頁面之讀取/寫入電路。記憶體器件1196可包括一或多個記憶體晶粒1198。記憶體晶粒1198包括二維儲存元件陣列1000、控制電路1110及讀取/寫入電路1165。在一些實施例中，儲存元件陣列可為三維的。記憶體陣列1000可經由列解碼器1130而藉由字線及經由行解碼器1160而藉由位元線定址。讀取/寫入電路1165包括多個感測區塊1100且允許並行地讀取或程式化一儲存元件頁面。通常，控制器1150包括於與該一或多個記憶體晶粒1198相同的記憶體器件1196(例如，抽取式儲存卡)中。命令及資料經由線1120而在主機與控制器1150之間傳送，且經由線1118而在該控制器與該一或多個記憶體晶粒1198之間傳送。

控制電路1110與讀取/寫入電路1165協作以對記憶體陣列1000執行記憶體操作。控制電路1110包括狀態機1112、晶片上位址解碼器1114及功率控制模組1116。狀態機1112提供對記憶體操作之晶片級控制。晶片上位址解碼器1114提供由主機或記憶體控制器利用之位址至由解碼器1130及1160利用之硬體位址之間的位址介面。功率控制模組1116控制在記憶體操作期間供應至字線及位元線之功率及電壓。

在一些實施中，可組合圖11之組件中的一些。在各種設計中，可將該等組件(儲存元件陣列1000除外)中之一或多者(單獨地或組合地)看作管理或控制電路。舉例而言，一或多個管理或控制電路可包括控制電路1110、狀態機1112、解碼器1114/1160、功率控制1116、感測區塊1100、讀取/寫入電路1165、控制器1150等中之任一者或一組合。

圖12為利用雙列/行解碼器及讀取/寫入電路之非揮發性記憶體系統之方塊圖。此處，提供圖11中所示之記憶體器件1196之另一配置。以對稱型式在陣列之相對側上實施藉由各種周邊電路對記憶體陣列1000之存取，使得每一側上之存取線及電路的密度減小一半。因此，列解碼器被分為列解碼器1130A及1130B，且行解碼器被分為行解碼器1160A及1160B。類似地，讀取/寫入電路被分為自陣列1000之底部連接至位元線之讀取/寫入電路1165A，及自陣列1000之頂部連接至位元線之讀取/寫入電路1165B。以此方式，讀取/寫入模組之密度基本上減小一半。圖12之器件亦可包括如上文對於圖11之器件所述之控制器。

圖13為描繪感測區塊之一實施例之方塊圖。將個別感測區塊1100分割成一核心部分(被稱為感測模組1180)及一共同部分1190。在一實施例中，將存在用於每一位元線之單獨感測模組1180及一個用於多個感測模組1180之集合的共同部分1190。在一實例中，感測區塊將包括一個共同部分1190及八個感測模組1180。一群中之感測模組中之每一者將經由資料匯流排1172與相關聯之共同部分通信。對於其他細節，參考2006年6月29日公開的標題為「Non-Volatile Memory and Method with Shared Processing for an Aggregate of Sense Amplifiers」之美國專利申請公開案第2006/0140007號，且該案之全文以引用的方式併入本文中。

感測模組1180包含感測電路1170，其判定所連接之位元線中之傳導電流是高於還是低於一預定臨限位準。感測模組1180亦包括位元線鎖存器1182，其用於設定所連接之位元線上之電壓條件。舉例而言，鎖存於位元線鎖存器1182中之預定狀態將導致所連接之位元線被拉至指定程式化抑制之狀態(例如，V_DD )。

共同部分1190包含一處理器1192、資料鎖存器1194之一集合，及一耦合於資料鎖存器1194之集合與資料匯流排1120之間的I/O介面1196。處理器1192執行計算。舉例而言，其功能中之一者為判定儲存於所感測之儲存元件中之資料及將所判定之資料儲存於資料鎖存器的集合中。資料鎖存器1194之集合用於儲存在讀取操作期間由處理器1192所判定之資料位元。其亦用於儲存在程式化操作期間自資料匯流排1120所匯入之資料位元。所匯入之資料位元表示意謂經程式化至記憶體中之寫入資料。I/O介面1196提供資料鎖存器1194與資料匯流排1120之間的介面。

在讀取或感測期間，系統之操作受狀態機1112的控制，狀態機1112控制不同控制閘極電壓至已定址儲存元件之供應。隨著其步進通過對應於由記憶體支援的各種記憶體狀態之各種預界定控制閘極電壓，感測模組1180可在此等電壓中之一者處解扣(trip)，且輸出將經由匯流排1172自感測模組1180提供至處理器1192。此時，處理器1192藉由考慮感測模組之(多個)解扣事件及關於經由輸入線1193自狀態機所施加之控制閘極電壓之資訊來判定所得記憶體狀態。處理器接著計算用於記憶體狀態之二進位編碼且將所得資料位元儲存至資料鎖存器1194中。在核心部分之另一實施例中，位元線鎖存器1182用於雙重用途，既用作用於鎖存感測模組1180之輸出的鎖存器，且亦用作如上文所述之位元線鎖存器。

一些實施可包括多個處理器1192。在一實施例中，每一處理器1192將包括一輸出線(未描繪)，使得該等輸出線中之每一者被一起進行線或運算(wired-OR)。在一些實施例中，輸出線在連接至線或線之前經反相。此組態使得能夠在程式化過程已完成時的程式化驗證過程期間進行快速判定，因為接收線或的狀態機可判定正被程式化的所有位元何時已達到所要位準。舉例而言，當每一位元已達到其所要位準時，該位元之邏輯零將發送至線或線(或資料1經反相)。當所有位元輸出資料0(或所反相之資料1)時，則狀態機知曉終止程式化過程。因為每一處理器與八個感測模組通信，所以狀態機需要將線或線讀取八次，或將邏輯添加至處理器1192以累積相關聯位元線之結果，使得狀態機僅需要將線或線讀取一次。類似地，藉由正確地選擇邏輯位準，全域狀態機可偵測第一位元何時改變其狀態且相應地改變演算法。

在程式化或驗證期間，待程式化之資料係自資料匯流排1120儲存於資料鎖存器1194之集合中。受狀態機控制的程式化操作包含施加至已定址儲存元件之控制閘極的一系列程式化電壓脈衝。每一程式化脈衝繼之以一回讀(驗證)以判定儲存元件是否已程式化至所要記憶體狀態。處理器1192相對於所要記憶體狀態監視回讀記憶體狀態。當該兩個狀態一致時，處理器1192設定位元線鎖存器1182，以便使位元線拉至指定程式化抑制之狀態。即使程式化脈衝出現在儲存元件之控制閘極上，此仍抑制耦合至位元線之儲存元件進一步程式化。在其他實施例中，處理器最初載八位元線鎖存器1182，且感測電路在驗證過程期間將其設定至抑制值。

資料鎖存器堆疊1194含有對應於感測模組之資料鎖存器堆疊。在一實施例中，每個感測模組1180存在三個資料鎖存器。在一些實施(但並非所需的)中，將資料鎖存器實施為移位暫存器，使得儲存於其中之並行資料經轉換為用於資料匯流排1120之串行資料，且反之亦然。在較佳實施例中，對應於m個儲存元件之讀取/寫入區塊的所有資料鎖存器可鏈接在一起以形成一區塊移位暫存器，使得可藉由串行傳送來輸入或輸出一資料區塊。詳言之，採用r個讀取/寫入模組之組，使得其資料鎖存器集合中之每一資料鎖存器將按順序將資料移位至資料匯流排中或移出資料匯流排，如同該等資料鎖存器為用於整個讀取/寫入區塊之移位暫存器的部分一般。

可在以下文獻中找到關於非揮發性儲存器件之各種實施例之結構及/或操作的額外資訊：(1)2007年3月27日發布的標題為「Non-Volatile Memory And Method With Reduced Source Line Bias Errors」之美國專利第7,196,931號；(2)2006年4月4日發布的標題為「Non-Volatile Memory And Method with Improved Sensing」之美國專利第7,023,736號；(3)2006年5月16日發布的標題為「Memory Sensing Circuit And Method For Low Voltage Operation」之美國專利第7,046,568號；(4)2006年10月5日公開的標題為「Compensating for Coupling During Read Operations of Non-Volatile Memory」之美國專利申請公開案2006/0221692；及(5)2006年7月20日公開的標題為「Reference Sense Amplifier For Non-Volatile Memory」之美國專利申請公開案第2006/0158947號。所有五個上文列出之專利文獻之全文以引用的方式併入本文中。

圖14說明用於全位元線記憶體架構或用於奇偶記憶體架構的將記憶體陣列組織為區塊之實例。描述記憶體陣列1400之例示性結構。作為一實例，描述一經分割成1,024個區塊之NAND快閃EEPROM。可同時擦除儲存於每一區塊中之資料。在一實施例中，區塊為同時擦除之儲存元件之最小單位。在每一區塊中，在此實例中，存在對應於位元線BL0、BL1、......、BL8511之8,512個行。在一被稱為全位元線(ABL)架構(架構1410)之實施例中，可在讀取及程式化操作期間同時選擇一區塊之所有位元線。可同時程式化沿共同字線且連接至任何位元線之儲存元件。

在所提供之實例中，64個儲存元件及兩個虛設儲存元件經串聯連接以形成一NAND串。存在64個資料字線及兩個虛設字線WL_d0及WL_d1，其中每一NAND串包括64個資料儲存元件及兩個虛設儲存元件。在其他實施例中，NAND串可具有多於或少於64個資料儲存元件及兩個虛設儲存元件。資料記憶體單元可儲存使用者或系統資料。虛設記憶體單元通常不用於儲存使用者或系統資料。

NAND串的一個端子經由汲極選擇閘(連接至選擇閘汲極線SGD)而連接至對應位元線，且另一端子經由源極選擇閘(連接至選擇閘源極線SGS)而連接至c-源極。

在一被稱為奇偶架構(架構1400)之實施例中，將位元線分成偶數位元線(BLe)及奇數位元線(BLo)。在此狀況下，在一時間程式化沿共同字線且連接至奇數位元線之儲存元件，而在另一時間程式化沿共同字線且連接至偶數位元線之儲存元件。可同時將資料程式化至不同區塊中及自不同區塊讀取資料。在每一區塊中，在此實例中，存在8,512個行，其被分成偶數行及奇數行。

在讀取及程式化操作之一組態期間，同時選擇4,256個儲存元件。所選擇之儲存元件具有同一字線及相同種類之位元線(例如，偶數或奇數)。因此，可同時讀取或程式化形成一邏輯頁面的532個資料位元組，且記憶體之一區塊可儲存至少八個邏輯頁面(四個字線，每一者具有奇數頁面及偶數頁面)。對於多狀態儲存元件而言，當每一儲存元件儲存兩個資料位元時(其中此等兩個位元中之每一者儲存於不同頁面中)，一區塊儲存十六個邏輯頁面。亦可利用其他經定大小之區塊及頁面。

對於ABL或奇偶架構而言，可藉由使p井升高至擦除電壓(例如，20V)及將所選擇區塊之字線接地來擦除儲存元件。源極線及位元線係浮動的。可對整個記憶體陣列、單獨區塊或為記憶體器件之一部分的儲存元件之另一單位執行擦除。電子自儲存元件之浮動閘極轉移至p井區域，使得儲存元件之V_TH 變為負。

圖15描繪臨限電壓分布之一實例集合。針對每一儲存元件儲存兩個資料位元之狀況提供儲存元件陣列之實例V_TH 分布。針對擦除儲存元件提供第一臨限電壓分布E。亦描繪針對經程式化儲存元件的三個臨限電壓分布A、B及C。在一實施例中，E分布中之臨限電壓為負，且A、B及C分布中之臨限電壓為正。

每一相異臨限電壓範圍對應於資料位元集合之預定值。經程式化至儲存元件中之資料與儲存元件之臨限電壓位準之間的特定關係視為儲存元件所採用之資料編碼方案而定。舉例而言，全文以引用的方式併入本文中之2004年12月16日公開的美國專利第6,222,762號及美國專利申請公開案第2004/0255090號描述用於多狀態快閃儲存元件之各種資料編碼方案。在一實施例中，利用格雷碼指派將資料值指派至臨限電壓範圍，使得若浮動閘極之臨限電壓錯誤地移位至其相鄰實體狀態，則僅一個位元將受影響。一實例將「11」指派至臨限電壓範圍E(狀態E)，將「10」指派至臨限電壓範圍A(狀態A)，將「00」指派至臨限電壓範圍B(狀態B)，且將「01」指派至臨限電壓範圍C(狀態C)。然而，在其他實施例中，不利用格雷碼。儘管展示四個狀態，但本發明亦可與其他多狀態結構(包括彼等包括多於或少於四個狀態之結構)一起使用。

亦提供三個讀取參考電壓Vra、Vrb及Vrc以用於自儲存元件讀取資料。藉由測試給定儲存元件之臨限電壓是高於還是低於Vra、Vrb及Vrc，系統可判定儲存元件所處的狀態(例如，程式化條件)。

此外，提供三個驗證參考電壓Vva、Vvb及Vvc。當儲存元件儲存額外狀態時，可利用額外的讀取及參考值。當將儲存元件程式化至狀態A時，系統將測試彼等儲存元件是否具有大於或等於Vva之臨限電壓。當將儲存元件程式化至狀態B時，系統將測試儲存元件是否具有大於或等於Vvb之臨限電壓。當將儲存元件程式化至狀態C時，系統將判定儲存元件是否具有其大於或等於Vvc之臨限電壓。

在一被稱為全序列程式化之實施例中，儲存元件可自擦除狀態E直接程式化至經程式化狀態A、B或C中之任一者。舉例而言，可首先擦除待程式化之儲存元件群體，使得該群體中之所有儲存元件處於擦除狀態E。接著將諸如由圖19之控制閘極電壓序列所描繪的一系列程式化脈衝用於將儲存元件直接程式化至狀態A、B或C中。在一些儲存元件正自狀態E程式化至狀態A的同時，其他儲存元件正自狀態E程式化至狀態B及/或正自狀態E程式化至狀態C。當在所選擇字線WLi上自狀態E程式化至狀態C時，因為與自狀態E程式化至狀態A或自狀態E程式化至狀態B時的電壓變化相比，WLi下方之浮動閘極上的電荷量變化最大，所以至WLi-1下方之鄰近浮動閘極的寄生耦合量經最大化。當自狀態E程式化至狀態B時，至鄰近浮動閘極之耦合量減小，但仍顯著。當自狀態E程式化至狀態A時，耦合量更進一步減小。因此，隨後讀取WLi-1之每一狀態所需之校正量將視WLi上之鄰近儲存元件的狀態而變化。

圖16說明程式化多狀態儲存元件之二進程式(two-pass)技術的一實例，該元件儲存用於兩個不同頁面的資料：下部頁面及上部頁面。描繪四個狀態：狀態E(11)、狀態A(10)、狀態B(00)及狀態C(01)。對於狀態E而言，兩個頁面均儲存「1」。對於狀態A而言，下部頁面儲存「0」且上部頁面儲存「1」。對於狀態B而言，兩個頁面均儲存「0」。對於狀態C而言，下部頁面儲存「1」且上部頁面儲存「0」。注意，儘管已將特定位元型樣指派至該等狀態中之每一者，但亦可指派不同位元型樣。

在第一進程程式化中，根據待程式化至下部邏輯頁面中之位元來設定儲存元件之臨限電壓位準。若彼位元為邏輯「1」，則不改變臨限電壓，因為其由於早先已被擦除而處於適當狀態。然而，若待程式化之位元為邏輯「0」，則將儲存元件之臨限位準增大至狀態A，如由箭頭1600所示。此結束第一進程程式化。

在第二進程程式化中，根據待程式化至上部邏輯頁面中之位元來設定儲存元件之臨限電壓位準。若上部邏輯頁面位元將儲存邏輯「1」，則不發生程式化，因為視下部頁面位元之程式化而定，儲存元件處於狀態E或A中之一者，該兩個狀態皆載運上部頁面位元「1」。若上部頁面位元將為邏輯「0」，則使臨限電壓移位。若第一進程導致儲存元件保持處於擦除狀態E，則如箭頭1620所描繪，在第二階段中程式化儲存元件，使得臨限電壓增大至在狀態C內。若儲存元件由於第一進程程式化而已程式化至狀態A中，則如箭頭1610所描繪，在第二進程中進一步程式化儲存元件，使得臨限電壓增大至在狀態B內。第二進程之結果為將儲存元件程式化至所指定之狀態中以儲存上部頁面之邏輯「0」，而不改變下部頁面之資料。在圖15及圖16兩者中，至鄰近字線上的浮動閘極之耦合量視最終狀態而定。

在一實施例中，系統可經設立以在足夠資料經寫入以填滿整個頁面時執行全序列寫入。若所寫入的資料不足一個整頁面，則程式化過程可程式化以所接收之資料程式化之下部頁面。當接收到後續資料時，系統將接著程式化上部頁面。在又一實施例中，系統可在程式化下部頁面之模式中開始寫入，且若隨後接收到足以填滿整個字線之儲存元件(或大部分)的資料，則可轉換至全序列程式化模式。在2006年6月15日公開的標題為「Pipelined Programming of Non-Volatile Memories Using Early Data」之美國專利申請公開案第2006/0126390號中揭示此實施例之更多細節，該案之全文以引用的方式併入本文中。

圖17a至圖17c揭示用於程式化非揮發性記憶體之另一過程，其藉由針對任何特定儲存元件而在寫入至先前頁面的鄰近儲存元件之後關於一特定頁面寫入至該特定儲存元件來減小浮動閘極至浮動閘極之耦合效應。在一實例實施中，非揮發性儲存元件利用四個資料狀態而每個儲存元件儲存兩個資料位元。舉例而言，假設狀態E為擦除狀態且狀態A、B及C為經程式化狀態。狀態E儲存資料11。狀態A儲存資料01。狀態B儲存資料10。狀態C儲存資料00。因為兩個位元在鄰近狀態A與B之間改變，所以此為非格雷編碼之一實例。亦可利用資料至實體資料狀態之其他編碼。每一儲存元件儲存兩個資料頁面。出於參考之目的，此等資料頁面將稱作上部頁面及下部頁面；然而，該等頁面可被給予其他標記。參考狀態A，上部頁面儲存位元0且下部頁面儲存位元1。參考狀態B，上部頁面儲存位元1且下部頁面儲存位元0。參考狀態C，兩個頁面皆儲存位元資料0。

程式化過程為兩步驟過程。在第一步驟中，程式化下部頁面。若下部頁面保持資料1，則儲存元件狀態保持為狀態E。若資料經程式化至0，則儲存元件之電壓臨限值升高，使得儲存元件經程式化至狀態B'。圖17a因此展示儲存元件自狀態E至狀態B'之程式化。狀態B'為中間狀態B；因此，驗證點經描繪為Vvb'，其低於Vvb。

在一實施例中，在儲存元件自狀態E程式化至狀態B'之後，將接著關於儲存元件之下部頁面來程式化其在NAND串中的相鄰儲存元件(WLn+1)。舉例而言，返回參看圖2，在程式化儲存元件106之下部頁面之後，將程式化儲存元件104之下部頁面。在程式化儲存元件104之後，若儲存元件104具有自狀態E升高至狀態B'之臨限電壓，則浮動閘極至浮動閘極之耦合效應將使儲存元件106之表觀臨限電壓升高。此將具有使狀態B'之臨限電壓分布加寬至經描繪為圖17b之臨限電壓分布1750之分布的效應。臨限電壓分布之此表觀加寬將在程式化上部頁面時經矯正。

圖17c描繪程式化上部頁面之過程。若儲存元件處於擦除狀態E且上部頁面保持為1，則儲存元件將保持處於狀態E。若儲存元件處於狀態E且其上部頁面資料將程式化至0，則儲存元件之臨限電壓將升高，使得儲存元件處於狀態A。若儲存元件處於中間臨限電壓分布1750且上部頁面資料將保持為1，則儲存元件將程式化至最終狀態B。若儲存元件處於中間臨限電壓分布1750且上部頁面資料將變為資料0，則儲存元件之臨限電壓將升高，使得儲存元件處於狀態C。圖17a至圖17c所描繪之過程減小浮動閘極至浮動閘極之耦合效應，因為僅相鄰儲存元件之上部頁面程式化將對給定儲存元件之表觀臨限電壓有效應。替代狀態編碼之一實例為：當上部頁面資料為1時，自分布1750移至狀態C，且當上部頁面資料為0時，移至狀態B。

儘管圖17a至圖17c提供關於四個資料狀態及兩個資料頁面之實例，但所教示之概念可應用於具有多於或少於四個狀態及不同於兩個頁面之其他實施。舉例而言，圖5a至圖5d論述具有三個頁面：下部頁面、中間頁面及上部頁面之實施例。

圖18為描述用於程式化非揮發性記憶體之方法之一實施例的流程圖。在一實施中，在程式化之前(以區塊或其他單位)擦除儲存元件。在步驟1800中，由控制器發布「資料載入」命令且由控制電路1110接收輸入。在步驟1805中，將指定頁面位址之位址資料自控制器或主機輸入至解碼器1114。在步驟1810中，將已定址頁面的一程式化資料頁面輸入至一資料緩衝器以用於程式化。將該資料鎖存於適當的鎖存器集合中。在步驟1815中，由控制器將「程式化」命令發布至狀態機1112。

藉由「程式化」命令而觸發，將利用施加至適當所選擇字線之圖19的脈衝串1900之步進式程式化脈衝而將在步驟1810中鎖存之資料程式化至由狀態機1112控制的所選擇之儲存元件中。在步驟1820中，將程式化電壓V_PGM 初始化至起始脈衝(例如，12V或其他值)且將由狀態機1112維持的程式化計數器(PC)初始化為0。在步驟1830中，將第一V_PGM 脈衝施加至所選擇字線以開始程式化與所選擇字線相關聯之儲存元件。若邏輯「0」儲存於指示對應儲存元件應被程式化之特定資料鎖存器中，則將對應位元線接地。另一方面，若邏輯「1」儲存於指示對應儲存元件應保持於其當前資料狀態之特定鎖存器中，則將對應位元線連接至V_dd 以抑制程式化。

在步驟1835中，驗證所選擇儲存元件之狀態。若偵測到所選擇儲存元件之目標臨限電壓已達到適當位準，則將儲存於對應資料鎖存器中之資料改變至邏輯「1」。若偵測到臨限電壓尚未達到適當位準，則不改變儲存於對應資料鎖存器中之資料。以此方式，不需要程式化具有儲存於位元線之對應資料鎖存器中之邏輯「1」的位元線。當所有資料鎖存器均儲存邏輯「1」時，狀態機(經由上文所述之線或型機制)知曉所有所選擇儲存元件已經程式化。在步驟1840中，進行關於是否所有資料鎖存器皆儲存邏輯「1」的檢查。若所有資料鎖存器皆儲存邏輯「1」，則程式化過程完成且成功，因為所有所選擇儲存元件皆經程式化且經驗證。在步驟1845中報告「通過」狀態。

若在步驟1840中判定並非所有資料鎖存器皆儲存邏輯「1」，則程式化過程繼續。在步驟1850中，對照程式化極限值PCmax來檢查程式化計數器PC。程式化極限值之一實例為20；然而，亦可利用其他數字。若程式化計數器PC不小於PCmax，則程式化過程失敗且在步驟1855中報告「失敗」狀態。若程式化計數器PC小於PCmax，則在步驟1860中使V_PGM 增大步長且使程式化計數器PC遞增。該過程接著循環回至步驟1830以施加下一V_PGM 脈衝。

圖19描繪在程式化期間施加至非揮發性儲存元件之控制閘極的實例脈衝串1900，及在脈衝串期間發生的升壓模式之切換。脈衝串1900包括施加至經選擇以用於程式化之字線的一系列程式化脈衝1905、1910、1915、1920、1925、......。在一實施例中，程式化脈衝具有電壓V_PGM ，其在12V處開始且針對每一連續程式化脈衝以增量(例如，0.5V)增大，直至達到20V的最大值為止。在程式化脈衝之間的是驗證脈衝。舉例而言，驗證脈衝集合1906包括三個驗證脈衝。在一些實施例中，可存在針對資料經程式化至的每一狀態(例如，狀態A、B及C)之驗證脈衝。在其他實施例中，可存在更多或更少的驗證脈衝。舉例而言，每一集合中之驗證脈衝可具有Vva、Vvb及Vvc(圖16)或Vvb'(圖17a)之振幅。

如所提及，施加至字線以實施升壓模式之電壓係在程式化發生時(例如，在程式化脈衝之前及在程式化脈衝期間)施加。實務上，可在每一程式化脈衝之前稍微起始升壓模式之升壓電壓且在每一程式化脈衝之後加以移除。另一方面，在(例如)在程式化脈衝之間發生的驗證過程期間，不施加升壓電壓。實情為，將通常小於升壓電壓之讀取/驗證電壓施加至未選擇字線。當將目前經程式化的儲存元件之臨限電壓與驗證位準進行比較時，讀取電壓具有一足以使NAND串中之先前程式化的儲存元件維持開啟之振幅。

為了說明及描述之目的，已呈現本發明之前述實施方式。其不欲為詳盡的或將本發明限於所揭示之精確形式。依據以上教示，許多修改及變化係可能的。選擇所描述之實施例，以便最佳地解釋本發明之原理及其實際應用，以藉此使熟習此項技術者能夠在各種實施例中且以適於所預期之特定用途的各種修改來最佳地使用本發明。預期本發明之範疇由附加至此之申請專利範圍來界定。

100．．．電晶體

100CG．．．控制閘極

100FG．．．浮動閘極

102．．．電晶體

102CG．．．控制閘極

102FG．．．浮動閘極

104．．．電晶體/儲存元件

104CG．．．控制閘極

104FG．．．浮動閘極

106．．．電晶體/儲存元件

106CG．．．控制閘極

106FG．．．浮動閘極

120．．．第一選擇閘

120CG．．．控制閘極

122．．．第二選擇閘

122CG．．．控制閘極

126．．．位元線

128．．．源極線

320．．．NAND串

321．．．位元線

322．．．選擇閘

323．．．儲存元件

324．．．儲存元件

325．．．儲存元件

326．．．儲存元件

327．．．選擇閘

340．．．NAND串

341．．．位元線

342．．．選擇閘

343．．．儲存元件

344．．．儲存元件

345．．．儲存元件

346．．．儲存元件

347．．．選擇閘

360．．．NAND串

361．．．位元線

362．．．選擇閘

363．．．儲存元件

364．．．儲存元件

365．．．儲存元件

366．．．儲存元件

367．．．選擇閘

400．．．NAND串

402．．．端子

403．．．端子

404．．．源極供應線

406．．．源極側選擇閘

408．．．儲存元件

410．．．儲存元件

412．．．儲存元件

414．．．儲存元件

416．．．儲存元件

418．．．儲存元件

420．．．儲存元件

422．．．儲存元件

424．．．汲極側選擇閘

426．．．位元線

430．．．源極/汲極區域

490．．．基板

492．．．p井區域

494．．．n井區域

496．．．第一V_TH 分布/最低分布

512．．．第二V_TH 分布

520．．．第一V_TH 分布

522．．．第二V_TH 分布

524．．．第三V_TH 分布

526．．．第四V_TH 分布

600．．．感測組件

602．．．電流感測模組

604．．．BLC(位元線控制)電晶體

606．．．BLS(位元線感測)電晶體

608．．．控制

610．．．位元線

612．．．NAND串

620．．．波形

622．．．波形

624．．．波形

626．．．波形/線

628．．．波形/線

720．．．電壓調節器

800．．．感測組件

801．．．源極線/源極

802．．．電壓感測模組/電路

804．．．BLC(位元線控制)電晶體

806．．．BLS(位元線感測)電晶體

808．．．控制

810．．．位元線

811．．．至接地之電容

812．．．NAND串

813．．．至相鄰位元線之電容

814．．．感測節點

815．．．路徑

816．．．路徑

817．．．INV電晶體

818．．．GRS電晶體

819．．．電流放電路徑

820．．．路徑

822．．．路徑

823．．．電流拉低器件/拉低/拉低電路

824．．．電晶體

825．．．電流源

826．．．路徑

827．．．電壓調節器

828．．．反饋路徑

830．．．波形

832．．．波形

834．．．波形

836．．．波形

838．．．波形

840．．．波形

842．．．波形

844．．．波形

846．．．波形

900．．．溫度相依電路

910．．．波形

912．．．波形

914．．．波形

916．．．波形

918．．．波形

922．．．波形

924．．．波形

1000．．．記憶體陣列/二維儲存元件陣列

1005．．．P井

1006．．．位元線

1007．．．位元線

1008．．．位元線

1010．．．感測區塊

1011．．．感測區塊

1012．．．感測區塊

1020．．．拉低電路

1021．．．拉低電路

1022．．．拉低電路

1026．．．汲極端子

1027．．．汲極端子

1028．．．汲極端子

1036．．．源極端子

1037．．．源極端子

1038．．．源極端子

1050．．．NAND串之第一集合

1052．．．NAND串

1054．．．NAND串

1056．．．NAND串

1058．．．相關聯源極線

1060．．．NAND串之第二集合

1062．．．NAND串

1064．．．NAND串

1066．．．NAND串

1068．．．相關聯源極線

1070．．．NAND串之第三集合

1072．．．NAND串

1074．．．NAND串

1076．．．NAND串

1078．．．相關聯源極線

1090．．．電壓調節器

1095．．．傳導路徑

1100．．．感測區塊

1110．．．控制電路

1112．．．狀態機

1114．．．晶片上位址解碼器

1116．．．功率控制模組/功率控制

1118．．．線

1120．．．線/資料匯流排

1130．．．列解碼器

1130A．．．列解碼器

1130B．．．列解碼器

1150．．．控制器

1160．．．行解碼器

1160A．．．行解碼器

1160B．．．行解碼器

1165．．．讀取/寫入電路

1165A．．．讀取/寫入電路

1165B．．．讀取/寫入電路

1170．．．感測電路

1172．．．資料匯流排

1180．．．感測模組

1182．．．位元線鎖存器

1190．．．共同部分

1192．．．處理器

1193．．．輸入線

1194．．．資料鎖存器/資料鎖存器堆疊

1196．．．記憶體器件//I/O介面

1198．．．記憶體晶粒

1400．．．記憶體陣列/奇偶架構

1410．．．全位元線(ABL)架構

1600．．．箭頭

1610．．．箭頭

1620．．．箭頭

1750．．．臨限電壓分布

1900．．．脈衝串

1905．．．程式化脈衝

1906．．．驗證脈衝集合

1910．．．程式化脈衝

1915．．．程式化脈衝

1920．．．程式化脈衝

1925．．．程式化脈衝

A．．．第一經程式化狀態/分布/臨限電壓分布/臨限電壓範圍

B．．．第二經程式化狀態/分布/臨限電壓分布/臨限電壓範圍

B'．．．狀態

BL0、BL1、BL2、BL3、BL4、BL5、BL8511．．．位元線

BLe0、BLe1、BLe2、BLe4255．．．偶數位元線

BLo0、BLo1、BLo2、BLo4255．．．奇數位元線

C．．．第三經程式化狀態/分布/臨限電壓分布/臨限電壓範圍

D．．．第四經程式化狀態/分布

E．．．第五經程式化狀態/分布

E．．．最終擦除狀態/第一臨限電壓分布/臨限電壓範圍

F．．．第六經程式化狀態/分布

G．．．第七經程式化狀態/分布

i_CELL ．．．電流

i_REF ．．．電流

SGD．．．汲極選擇線/選擇閘汲極線

SGS．．．源極選擇線/選擇閘源極線

V_BL ．．．電壓

V_BL ．．．電位/電壓

V_BLC ．．．電壓

V_BLS ．．．電壓

V_CGR ．．．控制閘極讀取電壓

V_DC ．．．DC電壓

V_GRS ．．．電壓

V_P-WELL ．．．正電壓

V_PGM ．．．程式化電壓

Vra、Vrb、Vrc．．．讀取參考電壓

V_RA ．．．讀取電壓

V_RB ．．．讀取電壓

V_RC ．．．讀取電壓

V_RD ．．．讀取電壓

V_RE ．．．讀取電壓

V_REF ．．．參考DC位準

V_RF ．．．讀取電壓

V_RG ．．．讀取電壓

V_SS ．．．穩態電壓

V_SOURCE ．．．正電壓

V_TH ．．．臨限電壓

V_TH1 ．．．第一負臨限電壓狀態

V_TH2 ．．．第二負臨限電壓狀態

Vva、Vvb、Vvc．．．驗證參考電壓

V_VA ．．．驗證電壓

V_VB ．．．驗證電壓

Vvb'．．．驗證點

V_VC ．．．驗證電壓

V_VD ．．．驗證電壓

V_VE ．．．驗證電壓

V_VF ．．．驗證電壓

V_VG ．．．驗證電壓

V_WL ．．．電壓

WL0．．．字線

WL1．．．字線

WL2．．．字線

WL3．．．字線

WL4．．．字線

WL5．．．字線

WL6．．．字線

WL7．．．字線

WL_d0、WL_d1．．．虛設字線

圖1為NAND串之俯視圖；

圖2為圖1之NAND串之等效電路圖；

圖3為NAND快閃儲存元件陣列之方塊圖；

圖4描繪形成於基板上之NAND串之橫截面圖；

圖5a至圖5d描繪非揮發性儲存元件之程式化；

圖6a描繪NAND串及用於感測之組件之一組態；

圖6b描繪與圖6a相關聯之波形；

圖6c描繪與圖6a及圖6b相關聯之感測過程；

圖6d描繪基於電壓變化之電流感測；

圖7a描繪歸因於感測操作期間之地電位彈跳的電流及電壓隨時間的變化；

圖7b描繪在感測操作期間在源極電壓經調節至固定的正DC位準時的電流及電壓之減小的變化；

圖7c描繪NAND串及用於感測之組件之另一組態；

圖7d描繪與圖7a至圖7c相關聯之感測過程；

圖8a描繪NAND串及組件之一組態，包括電流放電路徑；

圖8b描繪經阻止之位元線拉低至經調節之源極電壓之NAND串及組件的一組態；

圖8c描繪與圖8a相關聯之波形；

圖8d描繪與圖8a至圖8c相關聯之感測過程；

圖9a描繪NAND串及用於溫度補償感測之組件；

圖9b說明臨限電壓隨溫度之變化；

圖9c說明V_BLC 及V_BL 隨溫度之變化；

圖9d描繪與圖9a至圖9c相關聯之波形；

圖9e描繪與圖9a至圖9d相關聯之感測過程；

圖9f描繪擦除-驗證過程；

圖10a說明V_SOURCE 隨溫度之變化；

圖10b描繪包括NAND串之不同集合的儲存元件陣列之實例；

圖11為利用單列解碼器/行解碼器及讀取/寫入電路之非揮發性記憶體系統的方塊圖；

圖12為利用雙列解碼器/行解碼器及讀取/寫入電路之非揮發性記憶體系統的方塊圖；

圖13為描繪感測區塊之一實施例的方塊圖；

圖14描繪用於奇偶及全位元線記憶體架構的將記憶體陣列組織為區塊之實例；

圖15描繪單進程程式化的臨限電壓分布之一實例集合；

圖16描繪多進程程式化的臨限電壓分布之一實例集合；

圖17a至圖17c展示各種臨限電壓分布且描述用於程式化非揮發性記憶體之過程；

圖18為描述用於程式化非揮發性記憶體之過程之一實施例的流程圖；及

圖19描繪在程式化期間施加至非揮發性儲存元件之控制閘極的實例脈衝串。