JP5470368B2 - システムノイズを取り除くために調整されたソース電圧へのプルダウンを用いる不揮発性記憶装置の検出 - Google Patents

Description

（関連出願の相互参照）
本明細書は、参照することにより本明細書に組み込まれる、２００７年６月２９日に出願された（事件整理番号：SAND-1233us1）、「電流検出を用いた不揮発性記憶装置の負の閾値電圧の検出方法」というタイトルの、米国特許出願第１１／７７１，９８２号の一部継続(ＣＩＰ)出願である。また、米国特許出願第１１／７７１，９８２号は、それぞれが２００７年４月５日に出願された、米国仮特許出願第６０／９１０，３９７号（事件整理番号：SAND-1233us0）、米国仮特許出願第６０／９１０，４００号（事件整理番号：SAND-1241us0）、および米国仮特許出願第６０／９１０，４０４号（事件整理番号：SAND-1243us0）の利益を主張している。上記の特許出願のそれぞれは、参照することにより本明細書に組み込まれる。

本発明は、不揮発性メモリに関する。

半導体メモリは、様々な電子デバイスで使われることが一般的になってきている。例えば、不揮発性半導体メモリは、携帯電話、デジタルカメラ、パーソナルデジタルアシスタント、モバイルコンピュータ、非モバイルコンピュータ、及び他の装置に使用されている。電気的消去・再書込み可能型読取専用メモリ（ＥＥＰＲＯＭ）とフラッシュメモリは、最も普及している不揮発性半導体メモリである。フラッシュメモリに関しては、ある種のＥＥＰＲＯＭもそうであるが、通常のフル装備のＥＥＰＲＯＭとは異なり、全メモリアレイまたは一部分のメモリの内容は、１ステップで消去することができる。

通常のＥＥＰＲＯＭとフラッシュメモリは、半導体基板内のチャネル領域上に配置され、そのチャネル領域から絶縁されているフローティングゲートを採用している。フローティングゲートは、ソース領域とドレイン領域の間に配置されている。フローティングゲートの上に、そのフローティングゲートから絶縁されている制御ゲートが設けられている。形成されているトランジスタの閾値電圧（Ｖ_ＴＨ）は、フローティングゲート上に保持されている電荷量によって制御される。即ち、そのソースとドレインの間の導通を可能にすべくトランジスタをオンするために制御ゲートに印加すべき電圧の最小量は、そのフローティングゲート上の電荷量レベルにより制御される。

ある種のＥＥＰＲＯＭとフラッシュメモリデバイスは、２つの電荷量範囲を蓄えるために使われるフローティングゲートを備えており、それゆえ、その記憶素子は、２つの状態、即ち、消去状態とプログラムされた状態、の間でプログラム／消去が行われることができる。そのようなフラッシュメモリデバイスは、各記憶素子が１ビットデータを記憶することができるので、バイナリフラッシュメモリデバイスと呼ばれることがある。

マルチステート（マルチレベルとも呼ばれる）フラッシュメモリデバイスは、複数の区別された許可された／有効なプログラム済閾値電圧範囲を特定することによって実現される。夫々の区別された閾値電圧範囲は、メモリデバイス内で符号化される一組のデータビットに対する予め決められた値に対応する。例えば、各記憶素子は、４個の区別された閾値電圧範囲に対応する４個の区別された電荷バンドの中の一つの状態に置かれることによって、２ビットデータを記憶することができる。

通常、プログラム動作において制御ゲートに印加されるプログラム電圧Ｖ_ＰＧＭは、時間の経過に伴って大きさが増大する一連のパルスとして印加される。一つのアプローチとしては、パルスの大きさは、連続するパルスの１つ毎に、例えば０．２−０．４Ｖの既定のステップサイズずつ増加する。Ｖ_ＰＧＭは、フラッシュメモリ素子の制御ゲートに印加される。プログラムパルスの間の期間に検証動作が実行される。即ち、並列にプログラムされている素子グループの各素子のプログラムレベルは、連続するパルスの間に読み出され、素子がプログラムされている検証レベルと等しいか或いはそれ以上であるか否かが判定される。マルチステートフラッシュメモリ素子のアレイでは、素子の各状態毎に検証ステップが実行され、データに対応する検証レベルにその素子が達したか否かが判定される。例えば、４つの状態のいずれかにデータを記憶可能なマルチステート記憶素子では、３つの比較点での検証動作が必要とされる。

さらに、ＥＥＰＲＯＭ、或いは、ＮＡＮＤフラッシュメモリデバイスのようなフラッシュメモリデバイスのＮＡＮＤストリングをプログラミングする場合、通常、制御ゲートにＶ_ＰＧＭが印加されるとともにビットラインが接地され、それによって、セル、或いはメモリ素子、即ち記憶素子のチャネルからフローティングゲートへ電子が注入される。フローティングゲートに電子が蓄積されると、フローティングゲートが負値に帯電し、メモリ素子の閾値電圧が上昇し、メモリ素子がプログラムされた状態となる。そのようなプログラミングに関するさらなる情報は、「Source Side Self Boosting Technique For Non-Volatile Memory」と題した米国特許第６，８５９，３９７号、及び、「Detecting Over Programmed Memory」と題した２００５年２月３日公開の米国特許公開公報２００５／００２４９３９号に開示されている。両者の文献の内容は、その全体を参照することにより本明細書に組み込まれる。

検出動作の際には、記憶素子のプログラム状態が判定される。例えば、ＮＡＮＤフラッシュ装置では、ビットラインを介してＮＡＮＤストリングに接続されている検出モジュールを用いて、１つ以上の記憶素子の状態を判定する。しかしながら、検出処理は、様々な誤差原因の影響を受ける。本技術では、検出の誤差を減少させることで、閾値区分をより狭くすることができる。

本発明は、メモリデバイスでのノイズの影響を減少させることで、不揮発性記憶素子の検出精度を高める技術に関する。詳細な実施例では、本発明は、電力バスノイズのビットライン−ビットライン間の結合を減少させるために、他の検出部が検出を実行し続けている間、検出対象から除外された検出モジュールやビットラインの検出ノードを、調整されたソース電圧にプルダウンする。

一実施形態では、不揮発性記憶システムは、複数の不揮発性記憶素子と、複数の不揮発性記憶素子の検出ノードに関連する検出部と、複数の不揮発性記憶素子に関連するソースと、ソースの電圧レベルを調整する電圧レギュレータと、検出ノードをソースへ引くプルダウン回路と、を備える例えば、複数の不揮発性記憶素子は、ＮＡＮＤストリング内に備えられる。ソースの電圧レベルは正の直流レベルに調整される。さらに、電圧レギュレータは、ソースに接続されているフィードバック経路を備えている。そして電圧レギュレータは、不揮発性記憶システムの電力供給装置から分離されている。

他の実施形態では、不揮発性記憶素子は、不揮発性記憶素子を含む多数のＮＡＮＤストリングと、ＮＡＮＤストリングの検出ノードに関連する検出部と、ＮＡＮＤストリングに関連する共通ソースと、共通ソースの電圧レベルを調整する電圧レギュレータと、検出ノードを共通ソースへ選択的に引くプルダウン回路と、を備える。

他の実施形態では、不揮発性記憶システムの動作方法は、プログラミング電圧を不揮発性記憶システム内の選択ワードラインに印加するステップを備え、不揮発性記憶システムは複数のＮＡＮＤストリングを含んでおり、ＮＡＮＤストリングは関連する検出ノードを有しており、複数のＮＡＮＤストリングはソースに関連付けられている。また当該方法は、さらに、プログラミング電圧を印加するステップの後で、ソースの電圧レベルを調整するステップと、少なくとも一つの検出ノードの電圧をソースへ引くステップを行いながら、選択ワードラインに検証電圧を印加するステップを備える。

メモリデバイスの動作に対応する方法、メモリデバイス装置、およびこれらの方法を行うために実行されるコードを供給する、コンピュータまたは処理装置が読み込み可能な記憶媒体が提供されてもよい。

ＮＡＮＤストリングの平面図である。 図１のＮＡＮＤストリングの等価回路図である。 ＮＡＮＤフラッシュ記憶素子のアレイのブロック図である。 基板上に形成されたＮＡＮＤストリングの断面図である。 不揮発性記憶素子のプログラミングの図である。 不揮発性記憶素子のプログラミングの図である。 不揮発性記憶素子のプログラミングの図である。 不揮発性記憶素子のプログラミングの図である。 ＮＡＮＤストリングおよび検出用構成要素の構造を示す図である。 図６ｂに関連する波形図である。 図６ａおよび６ｂに関連する検出処理を示す図である。 電圧変化に基づく電流検出を示す図である。 検出処理中のグランドの跳ねによる電流および電圧の時間経過による変化を示す図である。 検出処理中にソース電圧を固定の正の直流レベルに調整することで電流および電圧の変化が減少した図である。 検出用のＮＡＮＤストリングおよび構成要素の他の構成を示す図である。 図７ａ−７ｃに関連する検出処理の図である。 電流放電経路を備えるＮＡＮＤストリングおよび構成要素の構造を示す図である。 除外ビットラインを調整されたソース電圧にプルダウンする、ＮＡＮＤストリングおよび構成要素の構造を示す図である。 図８ａに関連する波形図である。 図８ａ−８ｃに関連する検出処理を示す図である。 温度補償された検出のためのＮＡＮＤストリングおよび構成要素を示す図である。 温度によって変化する閾値電圧の図である。 温度によるＶ_ＢＬＣおよび Ｖ_ＢＬ の変化を示す図である。 図９ａ−ｃに関連する波形図である。 図９ａ−ｄに関連する検出処理を示す図である。 消去−検証処理の図である。 温度によるＶ_{ＳＯＵＲＣＥ} の変化を示す図である。 異なるＮＡＮＤストリングの群を含んだ記憶素子のアレイの一例を示す図である。 シングル行／列デコーダと読み出し／書き込み回路を使った不揮発性記憶システムのブロック図である。 デュアル行／列デコーダと読み出し／書き込み回路を使った不揮発性記憶システムのブロック図である。 検出ブロックの一実施形態のブロック図である。 全ビットラインメモリアーキテクチャまたは奇数偶数メモリアーキテクチャのためのブロックへのメモリアレイの編成の一例を示す図である。 シングルパスプログラミングにおける閾値電圧区分の組の一例を示す図である。 マルチパスプログラミングにおける閾値電圧区分の組の一例を示す図である。 種々の閾値電圧区分、及び、不揮発性メモリをプログラミングする処理を説明する図である。 種々の閾値電圧区分、及び、不揮発性メモリをプログラミングする処理を説明する図である。 種々の閾値電圧区分、及び、不揮発性メモリをプログラミングする処理を説明する図である。 不揮発性メモリをプログラミングする処理の一実施形態を説明する図である。 プログラミング中に不揮発性記憶素子の制御ゲートに印加されるパルス列の一例を示す図である。

本発明は、メモリデバイスでのノイズの影響を減少させることで、不揮発性記憶素子の検出精度を高める技術に関する。詳細な実施例では、本発明は、電力バスノイズのビットライン−ビットライン間の結合を減少させるために、他の検出部が検出を実行し続けている間、検出対象から除外された検出モジュールやビットラインの検出ノードを、調整されたソース電圧にプルダウンする。

本発明を実装するのに好適なメモリシステムの一例は、ＮＡＮＤフラッシュメモリ構造を利用するものであり、２つの選択ゲートの間に複数のトランジスタの直列接続を含んでいる。直列に接続されたトランジスタと選択ゲートは、ＮＡＮＤストリングと呼ばれる。図１は、１つのＮＡＮＤストリングを示す平面図である。図２は、その等価回路である。図１と図２に示すＮＡＮＤストリングは、第１選択ゲート１２０と第２選択ゲート１２２の間に挟まれている、直列に接続されている４つのトランジスタ１００、１０２、１０４及び１０６を有する。選択ゲート１２０は、ＮＡＮＤストリングのビットライン１２６への接続を開閉する。選択ゲート１２２は、ＮＡＮＤストリングのソースライン１２８への接続を開閉する。選択ゲート１２０は、制御ゲート１２０ＣＧに適切な電圧を加えることによって制御される。選択ゲート１２２は、制御ゲート１２２ＣＧに適切な電圧を加えることによって制御される。トランジスタ１００、１０２、１０４、及び１０６の夫々は、制御ゲートとフローティングゲートを有している。トランジスタ１００は、制御ゲート１００ＣＧとフローティングゲート１００ＦＧを備えている。トランジスタ１０２は、制御ゲート１０２ＣＧとフローティングゲート１０２ＦＧを備えている。トランジスタ１０４は、制御ゲート１０４ＣＧとフローティングゲート１０４ＦＧを備えている。トランジスタ１０６は、制御ゲート１０６ＣＧとフローティングゲート１０６ＦＧを備えている。制御ゲート１００ＣＧはワードラインＷＬ３に接続されており、制御ゲート１０２ＣＧはワードラインＷＬ２に接続されており、制御ゲート１０４ＣＧはワードラインＷＬ１に接続されており、制御ゲート１０６ＣＧはワードラインＷＬ０に接続されている。制御ゲートは、また、ワードラインの一部として提供される。一実施形態では、トランジスタ１００、１０２、１０４、及び、１０６は、夫々が記憶素子であり、メモリセルと呼ばれることがある。他の実施形態では、記憶素子は、複数のトランジスタを含むことがあり、図１や図２に示すものとは異なる場合がある。選択ゲート１２０は、選択ラインＳＧＤ（ドレイン選択ゲート）に接続されている。選択ゲート１２２は、選択ラインＳＧＳ（ソース選択ゲート）に接続されている。

図３は、３個のＮＡＮＤストリングを示す回路図である。ＮＡＮＤ構造を使用するフラッシュメモリシステムの典型的なアーキテクチャは、いくつかのＮＡＮＤストリングを含む。例えば、３個のＮＡＮＤストリング、３２０、３４０及び３６０が、さらに多くのＮＡＮＤストリングを有するメモリアレイ内に示される。各ＮＡＮＤストリングは、２個の選択ゲートと４つの記憶素子を有している。簡単のために４個の記憶素子が描かれているが、最近のＮＡＮＤストリングは、例えば最高３２個又は６４個の記憶素子を有する場合がある。

例えば、ＮＡＮＤストリング３２０は選択ゲート３２２と３２７、及び、記憶素子３２３〜３２６を有し、ＮＡＮＤストリング３４０は選択ゲート３４２と３４７、及び、記憶素子３４３〜３４６を有し、ＮＡＮＤストリング３６０は選択ゲート３６２と３６７、及び、記憶素子３６３〜３６６を有する。各ＮＡＮＤストリングは、その選択ゲート（例えば、選択ゲート３２７、３４７、又は３６７）によってソースラインに接続されている。選択ラインＳＧＳは、ソース側選択ゲートを制御するために使用される。種々のＮＡＮＤストリング３２０、３４０、及び３６０は、選択ゲート３２２、３４２、３６２等の選択トランジスタによって各ビットライン３２１、３４１、及び、３６１に接続されている。これらの選択トランジスタは、ドレイン選択ラインＳＧＤによって制御される。他の実施形態では、選択ラインは必ずしもＮＡＮＤストリング間で共通とされている必要はない。すなわち、異なるＮＡＮＤストリングには異なる選択ラインを接続できる。ワードラインＷＬ３は、記憶素子３２３、３４３、及び、３６３のための制御ゲートに接続されている。ワードラインＷＬ２は、記憶素子３２４、３４４、及び、３６４のための制御ゲートに接続されている。ワードラインＷＬ１は、記憶素子３２５、３４５、及び、３６５のための制御ゲートに接続されている。ワードラインＷＬ０は、記憶素子３２６、３４６、及び、３６６のための制御ゲートに接続されている。つまり、各ビットラインと各ＮＡＮＤストリングは記憶素子のアレイ又はセットの列を含む。ワードライン（ＷＬ３、ＷＬ２、ＷＬ１及びＷＬ０）は、アレイ又はセットの行を含む。各ワードラインは、行において各記憶素子の制御ゲートを接続している。また、制御ゲートはワードライン自体によって提供されてよい。例えば、ワードラインＷＬ２は、記憶素子３２４、３４４、及び、３６４に制御ゲートを提供する。実際には、１つのワードラインに数千の記憶素子がある場合がある。

各記憶素子はデータを記憶できる。例えば、１ビットのデジタルデータを記憶するときは、記憶素子の可能な閾値電圧（Ｖ_ＴＨ）の範囲は、論理データ「１」と「０」を割り当てられる２つの範囲に分割される。ＮＡＮＤタイプのフラッシュメモリの一例では、前記Ｖ_ＴＨは、記憶素子が消去された後に負となり、論理「１」として定義される。プログラム動作後の前記Ｖ_ＴＨは正であり、論理「０」として定義される。Ｖ_ＴＨが負であり、読み出しが試行されると、記憶素子がオンして論理「１」が記憶されていることが示される。前記Ｖ_ＴＨが正であり、読み出し動作が試行されると、記憶素子はオンにならず、論理「０」が記憶されていることが示される。また、記憶素子は、例えば複数ビットのデジタルデータ等の複数のレベルの情報も記憶できる。このケースでは、Ｖ_ＴＨ値の範囲はデータレベルの数に分割される。例えば、４つのレベルの情報が記憶されている場合には、データ値「１１」、「１０」、「０１」、及び、「００」に割り当てられる４つのＶ_ＴＨ範囲がある。ＮＡＮＤタイプのメモリの一例では、消去動作後の前記Ｖ_ＴＨは負となり、「１１」として定義される。正のＶ_ＴＨ値は「１０」、「０１」及び「００」の状態のために使用される。記憶素子に書き込まれるデータと、素子の閾値電圧範囲との特定な関係は、記憶素子のために採用されるデータ符号化方式に依存する。例えば、両出願の全体を参照することにより本明細書に組み込まれる米国特許第６，２２２，７６２号及び米国特許出願公報第２００４／０２５５０９０号が、マルチステートフラッシュ記憶素子のための多様なデータ符号化方式を説明している。

ＮＡＮＤタイプのフラッシュメモリ及びその動作の関連性のある例は、それぞれが参照することにより本明細書に組み込まれる米国特許番号第５，３８６，４２２号、第５，５７０，３１５号、第５，７７４，３９７号、第６，０４６，９３５号、第６，４５６，５２８号、及び第６，５２２，５８０号に示されている。

フラッシュ記憶素子をプログラミングするときには、プログラム電圧が記憶素子の制御ゲートに印加されるとともに、記憶素子に接続されているビットラインが接地される。チャネルからの電子はフローティングゲートに注入される。電子がフローティングゲートに蓄積すると、フローティングゲートは負に帯電し、記憶素子のＶ_ＴＨが上昇する。プログラミング中の記憶素子の制御ゲートにプログラム電圧を印加するために、そのプログラム電圧は適切なワードライン上に印加される。上述したように、各ＮＡＮＤストリング中の１つの記憶素子が同じワードラインを共有している。例えば、図３の記憶素子３２４をプログラミングするときには、プログラム電圧は記憶素子３４４と３６４の制御ゲートにも印加される。

図４は、基板上に形成されたＮＡＮＤストリングの断面図を示す。図は簡略化されており、縮尺どおりではない。ＮＡＮＤストリング４００は、ソース側選択ゲート４０６と、ドレイン側選択ゲート４２４と、基板４９０上に形成される８個の記憶素子４０８、４１０、４１２、４１４、４１６、４１８、４２０及び４２２とを有する。複数のソース／ドレイン領域（その一例はソース／ドレイン領域４３０である）が、各記憶素子と選択ゲート４０６及び４２４の両側に形成されている。一つのアプローチでは、基板４９０は、３重ウェル技術を採用しており、ｐ型基板領域４９６の中にｎウェル領域４９４が形成されており、その中にｐウェル領域４９２が形成されている。ＮＡＮＤストリングとその不揮発性記憶素子は、少なくとも部分的には、ｐウェル領域上に形成されている。ビットライン４２６にはＶ_ＢＬの電位が供給されるとともに、ソース供給ライン４０４にはＶ_{ＳＯＵＲＣＥ}の電位が供給される。一つのアプローチとしては、端子４０３を介してｎウェル領域４９４に電圧が印加される。また、端子４０３を介してｎウェル領域４９４にも電圧を印加することもできる。

読み出し処理または検証処理（消去−検証処理も含む）の間、閾値電圧などの記憶素子の状態が確認され、選択された記憶素子に関連する選択ワードラインにＶ_ＣＧＲが与えられる。さらに、記憶素子の制御ゲートは、ワードラインの一部として提供され得ることに留意されたい。例えば、ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５、ＷＬ６、及びＷＬ７は、それぞれ、記憶素子４０８、４１０、４１２、４１４、４１６、４１８、４２０、及び４２２の制御ゲートを通じて延設し得る。一つの可能なブースト方式では、ＮＡＮＤストリング４００に関係付けられた残りのワードラインに読み出しパス電圧Ｖ_ＲＥＡＤが印加される。他のブースト方式では、Ｖ_ＲＥＡＤ がいくつかのワードラインに印加され、低電圧が他のワードラインに印加される。Ｖ_ＳＧＳおよび Ｖ_ＳＧＤ が、選択ゲート４０６および４２４の各々に印加される。

図５ａ−ｄは、不揮発性記憶素子のプログラミングを示す図である。実施可能なあるプログラミング技術では、下位ページ、中位ページおよび上位ページが、図５ａ、５ｂ、５ｃのそれぞれに示す３つのステップでプログラムされる。消去動作後において消去下位ページのデータがプログラミングされる場合には、２つの閾値電圧区分５１０および５１２が得られる。最低の区分５１０は消去状態を表しており、負の閾値電圧を有している。次に、図５ｂの第１の閾値電圧区分５２０および第２の閾値電圧区分５２２の各々は、図５ａの第１の閾値電圧区分５１０から得られる。また、図５ｂの第３の閾値電圧区分５２４および第４の閾値電圧区分５２６の各々は、図５ａの第２の閾値電圧区分５１２から得られる。図５ｃの最終消去状態Ｅおよび第１のプログラム状態Ａの各々を表す第１および第２の閾値電圧区分は、図５ｂの第１の閾値電圧区分５２０から得られる。図５ｃの第２のプログラム状態Ｂおよび第３のプログラム状態Ｃの各々を表す第３および第４の閾値電圧区分は、図５ｂの第２の閾値電圧区分５２２から得られる。図５ｃの第４のプログラム状態Ｄおよび第５のプログラム状態Ｅの各々を表す第５および第６の閾値電圧区分は、図５ｂの第３の閾値電圧区分５２４から得られる。図５ｃの第６のプログラム状態Ｆおよび第７のプログラム状態Ｇの各々を表す第７および第８の閾値電圧区分は、図５ｂの第４の閾値電圧区分５２６から得られる。さらに、符号１１１，０１１， ００１， １０１， １００， ０００， ０１０ および １１０は、状態Ｅ， Ａ， Ｂ， Ｃ， Ｄ， Ｅ， Ｆ および Ｇの各々と関連付けることができる。

状態ＥおよびＡは、負の閾値電圧状態の例である。実施形態によっては、１つ以上の状態を負の閾値電圧状態とすることができる。

図５ｃは、図示される区分を得るために用いられる検証電圧も示している。具体的には、検証電圧V_VE, V_VA, V_VB, V_VC, V_VD, V_VE, V_VF および V_VGは、区分Ｅ， Ａ， Ｂ， Ｃ， Ｄ， Ｅ， Ｆ および Ｇの各々に関連している。プログラミングの期間中には、ある特定の区分にプログラムされる記憶素子の閾値電圧は、関連する検証電圧と比較される。閾値電圧が関連する検証電圧を超えたことが検証されるまで、記憶素子には、関連するワードラインを介して、プログラミングパルスが与えられる。

図５ｄは、記憶素子のプログラム状態を読み出すために用いられる読み出し電圧を示す図である。記憶素子が一度プログラムされると、以後において記憶素子は、読み出し電圧V_RA, V_RB, V_RC, V_RD, V_RE, V_RF および V_RGを用いて読み出し可能となる。１つ以上の記憶素子（典型的には共通ワードラインに関連する記憶素子）は、閾値電圧が読み出し電圧を越えているか否かを判定するために、各読み出し電圧と比較される。記憶素子の状態は、閾値電圧によって上回られた読み出し電圧のうち、最も高い読み出し電圧によって判定することができる。読み出し電圧は、隣り合う状態と状態の間に設けられる。

記載されているプログラム処理は一例であり、他の処理を用いることが可能であることに留意されたい。

（負の閾値電圧の電流検出）
これらのＮＡＮＤメモリを用いる構造を含む不揮発性記憶デバイスでは、読み出し処理中または検証処理中において、不揮発性記憶素子の負の閾値電圧状態を検出するために、電流検出を用いる手法として十分満足できるものがなかった。電圧検出が用いられてきたが、電圧検出では完了するために長い時間がかかってしまうことが分かった。さらに、ビットライン間の容量性カップリングやその他の効果によって、隣接した記憶素子のグループに対して同時に検出を行う全ビットライン検出には、電圧検出は適していない。１つの可能な解決策は、電流検出を用いる際の検出時に、ソース電圧およびｐ−ウェル電圧をある固定の正の直流レベルへ調整するとともに、検出対象の記憶素子の制御ゲートを、当該記憶素子に関連するワードラインを介して、ソース電圧およびｐ−ウェル電圧よりも低い電位に接続する。ソース電圧とｐ−ウェル電圧とを異ならせることも可能である。ソースおよびｐ−ウェルをある固定電位に結合してバイアスする当該方法によって、電流検出によって、１以上の負の閾値電圧状態を検出することが可能となる。さらに、電流検出では、電圧検出の多数の欠点を回避することができるため、全ビットライン検出に対応することができる。

図６ａは、ＮＡＮＤストリングおよび検出用の構成要素の構造を示す図である。簡易化された例において、ＮＡＮＤストリング６１２は、ワードラインＷＬ０， ＷＬ１， ＷＬ２ および ＷＬ３の各々と関係している、４つの記憶素子を含んでいる。実際には、追加の記憶素子およびワードラインを用いることができる。さらに、追加のＮＡＮＤストリングは、一般的には、ブロックまたは不揮発性記憶素子の他の組と互いに隣り合うように配置される（例えば、図１４を参照）。記憶素子は基板のｐ−ウェルと結合している。検出部６００に加えて、電圧Ｖ_ＢＬを有するビットライン６１０が記載されている。具体的には、ＢＬＳ（bit line sense）トランジスタ６０６がビットライン６１０に接続されている。ＢＬＳトランジスタ６０６は、高電圧トランジスタであり、制御部６０８が検出処理中とされることに応じてオープンされる。ＢＬＣ（bit line control）トランジスタ６０４は、低電圧トランジスタである。
制御部６０８によってビットラインが電流検出モジュール６０２と導通することが許可されることに応じて、ＢＬＣトランジスタ６０４はオープンされる。（読み出しまたは検証処理などの）検出処理の間、プレチャージ処理が発生し、電流検出モジュール６０２内のキャパシタが充電される。ＢＬＣトランジスタ６０４は、プレチャージを行うために非導通とすることができる。また、検出処理の間においても、負の閾値電圧状態の記憶素子に対して、処理が行われる１つ以上の記憶素子のワードラインに正の電圧が印加される。負の閾値電圧を検出する検出処理において選択ワードラインに正の電圧を使用することは、負のワードライン電圧を供給するための負のチャージポンプを必要としないため、好都合である。負のチャージポンプを多数の不揮発性記憶システムに組み込むには、かなりの研究と開発が必要となるであろう。

例えば、ＷＬ１が選択ワードラインとされる場合を想定する。ＷＬ１の電圧は、ワードライン上の記憶素子の制御ゲートに、制御ゲート読み出し電圧Ｖ_ＣＧＲとして印加される。さらに、正の電圧Ｖ_{ＳＯＵＲＣＥ}をＮＡＮＤストリング６１２のソース側に印加することができ、正の電圧Ｖ_{Ｐ−ＷＥＬＬ}をｐ−ウェルに印加することができる。 一実施例においては、 Ｖ_{ＳＯＵＲＣＥ} とＶ_{Ｐ−ＷＥＬＬ}はＶ_ＣＧＲよりも大きくされる。Ｖ_{ＳＯＵＲＣＥ} とＶ_{Ｐ−ＷＥＬＬ}は互いに異なるとすることができる。
また、Ｖ_{ＳＯＵＲＣＥ} とＶ_{Ｐ−ＷＥＬＬ}が同一の直流電圧Ｖ_ＤＣに接続されるとすることもできる。さらに、Ｖ_ＤＣ＞Ｖ_ＣＧＲとされる。一例として、Ｖ_ＤＣは約０．４から１．５Ｖの範囲内の値（例えば０．８ｖ）にすることができる。Ｖ_ＤＣをより高くすることで、より負側の閾値電圧を検出することができる。例えば、第１および第２の負の閾値電圧状態である、Ｖ_ＴＨ１＝−１．０ＶおよびＶ_ＴＨ２＝−０．５Ｖは、Ｖ_ＤＣ＝１．５ＶおよびＶ_ＤＣ＝１．０Ｖの各々を用いることで検出可能である。Ｖ_ＤＣは、Ｖ_ＤＣ−Ｖ_ＴＨ＞０Ｖとなるように設定しうる。一般的に、負の閾値電圧を検出するためには、ゲート−ソース間の電圧が０よりも小さくなる（例えばＶ_ＧＳ＜０Ｖ）ように、ワードラインおよびソースの電圧が設定される。ゲート−ソース間の電圧が記憶素子の閾値電圧よりも大きくなると（例えば、Ｖ_ＧＳ＞Ｖ_ＴＨとなると）、選択記憶素子は導通する。正の閾値電圧を検出するために、選択ワードライン電圧が調整される間、ソースおよびｐ−ウェルは同一の電圧に維持することができる。

ＮＡＮＤストリング６１２のドレイン側では、ＢＬＳトランジスタ６０６はターンオンする（例えば、導通状態とされるか、オープンとされる）。さらに、ＢＬＣトランジスタ６０６を導通状態とするために、電圧Ｖ_ＢＬＣがＢＬＣトランジスタ６０６に印加される。６０２内のプレチャージされたキャパシタは、ビットラインを通ってソースへ放電されるため、ソースは電流シンクとして機能する。選択された記憶素子が導通状態の場合に、電流が選択された不揮発性記憶素子とシンクを通ってソースへ流れるように、ＮＡＮＤストリングのドレインのプレチャージされたキャパシタは、ソース電位を越えた電位までプレチャージされることがある。

具体的には、選択された記憶素子がＶ_ＣＧＲの適用により導通状態とされると、比較的大きな電流が流れる。選択された記憶素子が非導通状態とされると、比較的小さな電流が流れるか、電流が流れなくなる。電流検出モジュール６０２は、セル／記憶素子電流である、ｉ_ＣＥＬＬを検出することができる。一つの実施可能な方法として、電流検出モジュールが、ΔＶ＝ｉ・ｔ／Ｃの関係で定まる一定電流に関連した電圧降下を測定する。ここで、ΔＶは電圧降下量、ｉは一定電流、ｔは予め定められた放電期間、Ｃは電流検出モジュール内のプレチャージキャパシタの容量値である。固定電流での異なるラインの電圧降下の経時変化を表している図６ｄも参照されたい。より大きな電圧降下は、より大きな電流を意味している。所定の放電期間の終わりにおいて、ｉおよびＣが固定されているため、所定電流のΔＶを測定することができる。一つの方法として、境界値に関連するΔＶの値を測定するために、ｐ−ｍｏｓトランジスタが使用される。他の実施可能な方法として、伝導電流が所定の境界電流よりも大きいか小さいかを判定することによって、セル電流弁別器を電流値の弁別器または比較器として機能させる方法がある。

対照的に、電圧検出は、一定電流に関係している電圧降下を検出することはできない。その代わりに、電圧検出では、電圧検出モジュールのキャパシタとビットラインの容量との間での電荷共有が発生しているか否かを判定することができる。検出が行われている間、電流は、固定値または一定値とならない。選択された記憶素子が導通している場合には、電荷共有が小さいか発生していない。この場合、電圧検出回路内のキャパシタの電圧は、大きく降下しない。選択された記憶素子が非導通である場合には、電荷共有が発生している。この場合、電圧検出回路内のキャパシタの電圧は、大きく降下する。

このようにして電流検出モジュール６０２は、電流の値によって、選択された記憶素子が導通状態であるか非導通状態であるかを判定することができる。一般的に、選択された記憶素子が導通状態の場合により大きな電流が流れ、選択された記憶素子が非導通状態の場合により小さな電流が流れる。選択された記憶素子の閾値電圧は、当該記憶素子が非導通状態または導通状態の各々となる場合に、比較レベル（検証レベル（図５ｃ参照）または読み出しレベル（図５ｄ参照）など）の上側または下側となる。

図６ｂは、図６ａに関連する波形図である。波形６２０は、Ｖ_{ＳＯＵＲＣＥ} およびＶ_{Ｐ−ＷＥＬＬ}、Ｖ_ＢＬ、 Ｖ_ＢＬＣを表している。一つの方法として、検出処理が負の閾値電圧に関与する場合などに、Ｖ_{ＳＯＵＲＣＥ} およびＶ_{Ｐ−ＷＥＬＬ}が Ｖ_ＣＧＲを上回る。しかしながら、検出処が正の閾値電圧に関与する場合には、Ｖ_{ＳＯＵＲＣＥ} およびＶ_{Ｐ−ＷＥＬＬ}が Ｖ_ＣＧＲを必ずしも上回らない。ｔ１とｔ２の間では、Ｖ_ＢＬはＶ_{ＳＯＵＲＣＥ} と共に大きくなる。ｔ２では、プレチャージキャパシタが放電され、Ｖ_ＢＬが大きくなる。よって、選択された不揮発性記憶素子に関連するドレインの電位（例えば、Ｖ_ＢＬ）が、選択された不揮発性記憶素子に関連するソースの電位（例えば、Ｖ_{ＳＯＵＲＣＥ}）を上回る。Ｖ_ＢＬＣ はＶ_ＢＬの後を追うが、ＢＬＣトランジスタの閾値電圧によってＶ_ＢＬＣはＶ_ＢＬよりも僅かに高くなる。実際には、上昇後において、ＮＡＮＤストリングに電流が流れる場合には、Ｖ_ＢＬは僅かに低下する（不図示）。例えば、Ｖ_ＢＬＣ＝２ＶでありＢＬＣトランジスタの閾値電圧が１Ｖである場合には、Ｖ_ＢＬが１Ｖまで上昇することがある。検出時に電流が流れる場合には、例えば、Ｖ_ＢＬが１Ｖから０．９Ｖへ低下することがある。波形６２２は、ＢＬＳトランジスタに印加される電圧を表しており、ｔ０からｔ５の間においてＢＬＳトランジスタが導通していることを表している。波形６２４は、電流検出モジュール内のキャパシタが放電を開始した後の時刻ｔを指示する制御信号である、検出信号を示している。

波形６２６および６２８は、選択ビットラインの固定電流に関連する検出電圧を表している。ｔ３において、電圧が境界レベルを上回るか否かの判定を実行することができる。電圧が境界レベルを下回って低下すると（例えば、線６２８）、選択された記憶素子が導通していると判断することができる。電圧が境界レベルを下回って低下しない場合には（例えば、線６２６）、選択された記憶素子は非導通である。

図６ｃは図６ａおよび６ｂに関連する検出処理を示している。検出処理の概略が示されている。当該および他のフローチャートでは、記載されている各ステップは、個別のステップとして、および／または、図示した順序で行われる必要はない。読み出しまたは検証処理などの検出処理が、ステップ６４０で開始される。ステップ６４２は、ビットラインをプレチャージするために、ＢＬＳおよびＢＬＣトランジスタをオープンするステップを含む。ステップ６４４は、ワードライン電圧を設定するステップを備える。ステップ６４６は、Ｖ_{ＳＯＵＲＣＥ} およびＶ_{Ｐ−ＷＥＬＬ}を設定するステップを備える。ステップ６４８は、電流検出を用いて、記憶素子が導通しているか非導通であるかを判定するステップを備えている。他の検出処理が行われる場合には、判断ステップ６５０において、制御フローがステップ６４０において続行される。他の場合には、処理はステップ６５２で終了する。

引き続いて、例えば検証レベルまたは読み出しレベルの各々について、多重検出処理を実行することができる。一つの方法としては、同一のソース電圧およびｐ−ウェル電圧が、検出処理の各々に対して適用されるが、選択ワードライン電圧が変更される。従って、第１の検出処理において、第１の電圧が選択された記憶素子の制御ゲートまたはワードラインに印加され、ソース電圧がソースに印加され、ｐ−ウェル電圧がｐ−ウェルに印加される。第１の電圧およびソース電圧が印加されている間、電流検出を用いて、記憶素子が導通状態か非導通状態かの判定が行われる。第２の検出処理は、同一のソース電圧およびｐ−ウェル電圧を印加している間、第２の電圧を制御ゲートに印加する処理を備えている。その後、記憶素子が導通状態か非導通状態かの判定が行われる。次に連続して行われる同様の検出処理では、同一のソース電圧およびｐ−ウェル電圧を用いる一方で、選択ワードライン電圧を変化させることができる。

さらに、共通のワードラインおよびソースに関連する多数の記憶素子に対して、一斉に検出を行うことができる。多数の記憶素子は、隣接または非隣接のＮＡＮＤストリングに含まれている場合がある。前述のように、全ビットラインの検出は、隣接するＮＡＮＤストリング内の記憶素子の同時検出を含んでいる。今回の場合、同時検出処理において、検出処理は、電流検出を用いて複数の記憶素子の各々が導通状態か非導通状態かを判定する判定処理を備えている。

（ソースおよびｐ−ウェルのバイアスを伴う電流検出）
これらのＮＡＮＤメモリ構造を含んだ不揮発性記憶デバイスでは、読み出しまたは検証処理の間に、不揮発性記憶素子の閾値電圧状態を検出するために、電流検出を用いることができる。しかしながら、このような電流検出は、ソース電圧（特にグランド電圧）のばらつきまたは“バウンシング（bouncing）”を、結果的にもたらすことになる。バウンシングの程度は、記憶素子を通って流れる電流のレベルに依存する。さらに、バウンシングは結果として検出エラーを招くことがある。検出中にセルソースのバウンスを制御する１つの方法には、少なくとも２つのストローブを用いて検出する方法がある。この方法は、セルソースのバウンスの影響を最小化することができる。例えば、電流検出によって、選択された記憶素子のＮＡＮＤストリングの電流を、制御からのストローブの各々において検出できる。比較的大きいか、さもなければ不正確なバウンス電流が、最初のストローブで見られることがある。一方、２回目のストローブの時までには、より小さな電流が見られるようになる。より小さな電流は、記憶素子の検出状態をより正確に表す。しかしながら、電流が落ち着くまで待って追加のストローブを使用する必要があるため、追加の電流および検出時間が発生する。検出処理における、グランドのバウンスによる電流および電圧の変化の経時変化を示した図７ａを参照されたい。

別の技術は、記憶素子のゲートおよびドレインをソースに接続する技術である。しかしながら、この技術は複雑であり、追加の回路を必要とするため、メモリーチップの消費電力およびダイサイズにいくらかの影響をおよぼしてしまう。さらに、この技術は、記憶素子のソースからゲートへのＲＣ遅延によって、あまり良好に機能しないと考えられる。

これらの不利益を避けるための一般的な一つの方法は、検出処理の間、ソースおよびｐ−ウェルを、グランドの代わりに、なんらかの正の直流レベルの固定値に調整する方法がある。ソースおよびｐ−ウェルを直流の一定レベルに維持することで、ソース電圧の揺れが回避され、ただ１つのストローブを用いてデータを検出することが可能となる。結果的に、検出時間および消費電力が減少する。さらに、大幅な追加の電気回路を必要としないため、ダイサイズに悪い影響を与えない。ソース電圧を一定の正の直流レベルに調整している間、ｐ−ウェルをグランドすることも可能である。調整回路が正の電圧を検出するのみでよいため、ソース電圧をグランドに調整するよりも、ソース電圧を一定の正の直流レベルに調整する方がより容易に実施することができる。電圧レギュレータは、典型的には、監視レベル（例えばソース）と内部の参照電圧との比較結果に基づいて、出力を調整するように機能する。監視レベルが内部の参照電圧を下回って低下した場合には、電圧レギュレータはその出力を上昇させる。同様に、監視レベルが内部の参照電圧を上回って上昇した場合には、電圧レギュレータはその出力を低下させることができる。電圧レギュレータには、例えばオペアンプを用いることができる。しかしながら、参照電圧がグランドの場合に、監視レベルが０Ｖよりも大きくなった場合には、通常、電圧レギュレータはその出力を０Ｖよりも小さくすることができない。さらに、電圧レギュレータは、０Ｖを下回る監視レベルを識別することができないことがある。ソース電圧を固定値の正の直流レベルへ調整することにより、グランドのバウンスを回避するとともに、消費電流および検出時間を減少させることができる。検出処理において、ソース電圧を固定の正の直流レベルに調整して、電流および電圧の変動が減少した図を、図７ｂに示す。

図７ｃは、ＮＡＮＤストリングおよび検出用の構成要素の、他の構成を示す図である。図７ｃの構成は、電圧レギュレータ７２０が記載されている点を除いて、図６ａの構成と一致する。前述のように、ソース電圧およびｐ−ウェル電圧は、検出処理の間、固定値の正の直流レベルに調整することができる。

読み出し処理や検証処理などの、記憶素子の検出処理の間、処理に関与する１つ以上の記憶素子のワードラインに電圧が印加される。例えば、ＷＬ１が選択ワードラインとされる場合を想定する。この電圧は、ワードライン上の記憶素子の制御ゲートに、制御ゲート読み出し電圧Ｖ_ＣＧＲとして印加される。さらに、固定の直流電圧がＮＡＮＤストリング６１２のソース側に印加されるとともに、固定の直流電圧がソース電圧Ｖ_{ＳＯＵＲＣＥ}およびｐ−ウェル電圧Ｖ_{Ｐ−ＷＥＬＬ}の各々としてｐ−ウェルに印加される。閾値電圧が負の場合には、一実施形態では、Ｖ_ＣＧＲを正とすることができ、Ｖ_{ＳＯＵＲＣＥ} およびＶ_{Ｐ−ＷＥＬＬ}をＶ_ＣＧＲよりも大きくすることができる。閾値電圧が正の場合には、一実施形態では、Ｖ_ＣＧＲをＶ_{ＳＯＵＲＣＥ} および Ｖ_{Ｐ−ＷＥＬＬ}よりも大きくすることができる。Ｖ_{ＳＯＵＲＣＥ} とＶ_{Ｐ−ＷＥＬＬ}は互いに異なるとすることができる。また、Ｖ_{ＳＯＵＲＣＥ} とＶ_{Ｐ−ＷＥＬＬ}が同一の直流電圧Ｖ_ＤＣに接続されるとすることもできる。一例として、電圧レギュレータ７２０によって、Ｖ_ＤＣは約０．４から１．２Ｖの範囲内の値（例えば０．８Ｖ）に調整することができる。ソースおよびｐ−ウェルを一定電圧とすることにより、前述したように、ただ一つのストローブを用いることで正確な検出を行うことができる。さらに、全てのビットラインに関連する記憶素子が検出されるという全ビットライン検出を実施することができる（図１４参照）。具体的には、電圧レギュレータ７２０は、Ｖ_{ＳＯＵＲＣＥ} を０Ｖよりも大きなレベルに調整するために用いられる参照電圧であるＶ_{ＲＥＦ，ＳＯＵＲＣＥ}と、Ｐ−ウェル電圧を０Ｖ以上のレベルに調整するために用いられる参照電圧Ｖ_{ＲＥＦ，Ｐ−ＷＥＬＬ}を受信することができる。

図７ｄは、図７ａ−図７ｃに関連する検出処理を示す図である。 読み出しまたは検証処理などの検出処理が、ステップ７００で開始される。ステップ７０２は、ＢＬＳおよびＢＬＣトランジスタをオープンするステップ、およびビットラインをプレチャージするステップを含む。ステップ７０４は、ワードライン電圧を設定するステップを備える。ステップ７０６は、Ｖ_{ＳＯＵＲＣＥ} およびＶ_{Ｐ−ＷＥＬＬ}を正の直流レベルに調整するステップを備える。ステップ７０８は、電流検出を用いて、記憶素子が導通しているか非導通であるかを測定するステップを備えている。他の検出処理が行われる場合には、判断ステップ７１０において、制御フローがステップ７００で続行される。他の場合には、処理はステップ７１２で終了する。

さらに、前述のように、共通ワードラインおよびソースに関連する複数の記憶素子に対して、一斉に検出を行うこともできる。多数の記憶素子は、隣接または非隣接のＮＡＮＤストリングに含まれている場合がある。今回の場合、同時検出処理において、検出処理は、電流検出を用いて複数の記憶素子の各々が導通状態か非導通状態かを判定する判定処理を備えている。 各検出処理では、電圧は上記のように調整される。

（ソースバイアス全ビットライン検出）
全ビットライン検出は、隣接するＮＡＮＤストリング内の記憶素子に対する検出処理の実行を含んでいる（図１４参照）。考え得る一つの検出方法は、記憶素子の閾値電圧値をデジタルデータのフォーマットに変換するために、検出モジュール内の固定容量の電荷をある固定期間で放電するために直流の記憶素子電流を用いる方法である。しかしながらこの方法は、ＮＡＮＤストリングのソース側に、比較的大きな電流シンクを必要とする。さらに前述の通り、負の閾値電圧の値を検出する際に、負のワードライン電圧および負のチャージポンプが必要となることを避けるために、アナログの電圧レベルを用いて、バイアスをソースおよびｐ−ウェルの両方に印加することができる。しかしながら、全ビットライン検出はソースバイアスレベルにとても敏感であるため、アナログ電圧のレベルを維持するには、比較的大きな電圧レギュレータと、ソース電圧のアレイ内での均等な分布を必要とする。これにより、必要とされるデバイス領域が増加することがある。

全ビットライン検出のための他の方法は、前述した、電圧検出を用いる方法である。この方法は、直流電流がソース側に存在しないため、大きな電圧レギュレータを必要としない。しかしながら、この方法では、ビットラインとビットラインの間の結合ノイズにより、各ビットラインを同時にうまく検出することができない。その代わりに、例えば奇数−偶数検出（図１４参照）のように、１つおきのビットラインのみが、所定時間に検出される。それゆえ、検出時間の観点での性能は、最適とならない。特に、隣接するＮＡＮＤストリングが極めて接近しているため、全ビットライン検出は問題とされてきた。容量性カップリングは、選択された記憶素子が導通しているＮＡＮＤストリングから、選択された記憶素子が非導通のＮＡＮＤストリングに対して、特に発生しうる。その結果、選択された記憶素子が非導通のＮＡＮＤストリングのビットライン電圧は上昇し、検出処理に干渉する。この容量性カップリングは、隣接するビットライン８１３への容量によって表される。隣り合うビットライン同士またはＮＡＮＤストリング同士は、隣接してもよいし、または、隣接しないものとすることができる。隣接するビットラインまたはＮＡＮＤストリングからの容量性カップリングが最も強いが、隣接しないビットラインまたはＮＡＮＤストリングからもいくらかの容量性カップリングが発生しうる。グランド８１１への容量も記載されている。

これらの問題を克服するため、図８ａに示すスキームを用いて検出を行うことができる。図８ａに、電流放電経路を含んだ、ＮＡＮＤストリングおよび構成要素の構成を示す。簡易化された例において、ＮＡＮＤストリング８１２は、ワードラインＷＬ０， ＷＬ１， ＷＬ２ および ＷＬ３の各々と関係している、４つの記憶素子を含んでいる。実際には、追加の記憶素子およびワードラインを用いることができる。さらに、典型的には、ブロックまたは他の不揮発性記憶素子の組と互いに隣り合うように、追加のＮＡＮＤストリングが配置される。記憶素子は基板のｐ−ウェルと結合している。ソースライン８０１（Ｖ_{ＳＯＵＲＣＥ}の電位）は、不揮発性記憶素子の組の一端とされる。一方、他端には、検出コンポーネント８００に加えて、電圧Ｖ_ＢＬを有するビットライン８１０が示されている。ソースライン８０１は、幾つかのＮＡＮＤストリングに共用されてもよい。具体的には、初めはオープンまたは導通とされるＢＬＳ（bit line sense）トランジスタ８０６が、検出ノード８１４を介してビットライン８１０に接続されている。ＢＬＳトランジスタ８０６は、高電圧トランジスタであり、制御部６０８が検出処理中であることに応じて導通状態とされる。最初は非導通とされるＢＬＣ（bit line control）トランジスタ８０４は、低電圧トランジスタである。制御部８０８によってビットラインが電流検出モジュール／回路８０２と導通することが許可されることに応じて、ＢＬＣトランジスタ６０４はオープンされる。制御部８０８は、検出データを取得するなどして、電圧検出回路８０２とも通信を行っても良い。（読み出しまたは検証処理などの）検出処理の間、プレチャージ処理が発生し、電流検出モジュール８０２内のキャパシタが充電される。ＢＬＣトランジスタ８０４は、プレチャージを行うために非導通とすることができる。

さらに、比較的弱い電流をプルダウンするデバイス８２３が導入されている。具体的には、ＮＡＮＤストリング８１２用の電流放電経路８１９の一部である経路８１６が、トランジスタ８０６を経由してビットライン８１０に接続している検出ノード８１４に、接続されている。ＩＮＶトランジスタと呼ばれる別のトランジスタ８１７が導通状態の場合には、電流放電経路の一部でもある経路８２０に経路８１６が接続されるように、ＧＲＳトランジスタと呼ばれるトランジスタ８１８は、検出の間導通状態とされる。ＩＮＶトランジスタ８１７は、検出ノード８１４とＧＲＳトランジスタ８１８の間に配置されている。ＧＲＳおよびＩＮＶトランジスタは、プログラミング中に使用される。ＧＲＳおよびＩＮＶトランジスタは、制御部８０８によって制御可能とされる（例えば、ステートマシン１１１２によって制御される。図１１参照）。検出中は、ＧＲＳはハイとされるため、トランジスタ８１８は導通する。ある１つの方法では、制御部８０８は、電圧検出モジュール８０２からのデータに基づいてＩＮＶを制御することができる。具体的には、選択された記憶素子が所望の状態にプログラムされたことを電圧検出モジュールがまだ通知しない場合には、制御部８０８は除外条件を設定しない。この場合、トランジスタ８１７が導通せず、プルダウン８２３が機能しないように、ＩＮＶがローにセットされる。記憶素子の閾値電圧が参照検証レベルを上回っていることで示されるように、選択された記憶素子が目的とする状態にプログラムされたことを電圧検出モジュールが通知した場合には、制御部８０８は残りのプログラム処理のために除外条件をセットする。ビットライン、検出モジュールおよび／またはＮＡＮＤストリングは、検出対象から除外されることになる。この場合、トランジスタ８１７が導通し、プルダウン８２３が機能するように、ＩＮＶがハイにラッチされる。引き続いて検証処理が行われる場合にプルダウンの効果が得られるように、ＩＮＶは導通状態が維持される。この場合、検出ノードはグランドに引き下げられる。ＢＬＳトランジスタ８０６が導通している場合は、ビットライン８１０もグランドに引き下げられる。この場合、ＮＡＮＤストリングは、ソース８０１からグランドまでショートされる。

従って、各ＮＡＮＤストリングにおいて、検証電圧が選択ワードラインに印加された場合に、当初はビットラインが除外されない。典型的には、追加のプログラムパルスが印加され、関連する記憶素子のプログラムが完了した後に、異なった時間で、ビットラインは検出から除外される。一度除外されると、残りのプログラム処理において、ビットラインは除外された状態が維持される。プログラミング処理は、１つ以上のパスで行うことができることに留意されたい。一つのパスの処理において、次のワードラインの記憶素子にプログラムを行う前に、関連する選択ワードラインの選択された記憶素子が、一群のまたは一連のプログラムパルスを用いて、所望の状態に十分にプログラムされる。２パス処理などの、複数パスの処理では、次のワードラインの記憶素子も部分的にプログラムされる前に、一つのパスにおいて、関連する選択ワードラインの選択された記憶素子が、一群のまたは一連のプログラムパルスを用いて、部分的にプログラムされる。第２のパスでは、選択された記憶素子に対して、それらが目的とする状態に至るまでの残りのプログラムが実行される。従って、例えば、第１のパスの間にたまたま除外されたビットラインは、第２のパスの間も除外されたままとされる。

ｉ_ＲＥＦの電流を供給する電流ソース８２５（例えばカレントミラー）は、経路上の電流ｉ_ＣＥＬＬをグランドに流すために、経路８１６および８２０と並列に配置されている。一例として、ｉ_ＲＥＦは、比較的弱いプルダウンの約１５０ｎＡとされる。しかしながら、電流ソース８２５の大きさは、具体的な実施形態に応じて変わりうる。

一つの可能な形態では、電流ソース８２５は、複数のビットラインおよびＮＡＮＤストリングに共通とされる。この場合、トランジスタ８２４は、電流ソース８２５を異なる複数のＮＡＮＤストリングに接続する。経路８２２は、特定のビットラインおよびＮＡＮＤストリングに位置するＧＲＳトランジスタ８１８へ、制御信号を伝達する。一方、経路８２６は、複数のビットラインに対する共通グランド経路である。

検出が行われる間、ビットラインは、選択された記憶素子の閾値電圧および人体効果に基づいて、あるレベルまで充電される。負のＶｔｉでは、Ｖ_ＧＣＲ＝０Ｖでも、記憶素子は導通する。Ｖ_{Ｐ−ＷＥＬＬ}は０Ｖに設定されることがある。

隣接するビットライン８１３への容量によって１つ以上隣りのＮＡＮＤストリングからＮＡＮＤストリング８１２と結合している電荷を放電するための電流放電経路およびプルダウンを形成するために、トランジスタ８１７、８１８および８２４は導通状態とされる。従って、隣接ビットラインのカップリングノイズによって生成される余分な電荷は、最終的に消滅する。ある程度の時間の後、全てのビットラインが直流レベルに到達し、選択された記憶素子の閾値電圧の電圧検出を行えるように、電圧検出モジュール８０２と検出ノード８１４との間で電荷共有を許可するために、ＢＬＣトランジスタ８０４がターンオンする。電圧検出モジュール８０２は、例えば、読み出し処理または検証処理の一部として、電圧検出を実行することができる。

電圧検出が行われると、ＮＡＮＤストリング８１２から電流が放電されることに加えて、電圧検出モジュール８０２から電流放電経路８１９へ向かって経路８１５で電流が流れるように、ＢＬＣトランジスタ８０４はオープンされる。従って、選択された記憶素子が導通していないと判断されるまで、電圧検出の間、放電が継続するようにＧＲＳおよびＩＮＶトランジスタは導通状態が維持される。選択された記憶素子が導通していないと判断されたその時に、前述のようにトランジスタ８１７が非導通とされるように、ＩＮＶがローにラッチされる。

図８ｂは、除外されたビットラインが調整されたソース電圧に引き下げられる、ＮＡＮＤストリングおよび構成要素の構成を示す。図８ａに示されているようなグランドへのプルダウン経路が、１つ又は複数の隣り合うＮＡＮＤストリングからＮＡＮＤストリング８１２へと結合している電荷を放電するために効果的である。しかし、検出モジュール８０２が非アクティブとなる場合、他の検出モジュールは、ページ内のまだ除外されていない記憶素子の検出中であり、多くの場合アクティブであり続ける。そして、除外された検出モジュールは、アクティブな検出モジュールにとって重大なノイズ源となりうる。具体的には、電力バスのＶ_ＳＳが除外されたビットラインに接続されている場合には、メモリデバイスの電力バスによって、定常状態電圧（Ｖ_ＳＳ）システムノイズは、除外された検出モジュール（例えば、センスアンプ）に導入される。例えば、プログラム手順中において、ｎ番目のプログラムパルスの後に発生する検証処理について考える。検証処理が開始されると、関連する記憶素子のプログラムが完了することで多数のビットラインが除外される一方で、関連する記憶素子のプログラムがまだ完了しないことにより、他のビットラインはまだ除外されない。除外されたビットラインに注入される、電力バスシステムからのＶ_ＳＳノイズは、ビットライン−ビットライン間のカップリングによって、検出されているビットラインに結合しうる。そして、関連する選択された記憶素子の状態を正確に検出するためにビットラインを検出する能力を低下させる。

検出しているビットラインのＶ_ＳＳノイズを減少または除去するための一つの技術は、除外されたビットラインをＶ_ＳＳノイズの影響を受けない何らかの直流レベルにバイアスすることである。一つの可能な方法は、図８ｂに示すように、ソース電圧Ｖ_{ＳＯＵＲＣＥ} が電圧レギュレータ８２７によって調整されている場合に、プルダウン回路８２３を介して除外されたビットラインをソース８０１へプルダウンすることである。除外されたビットラインからこのノイズ源を取り除くことによって、ビットライン−ビットライン間のカップリングを減少させ、検出ビットラインからノイズを取り除く。これにより、全ての状態について、より正確な検出と、より望ましい閾値電圧区分がもたらされる。

一つの実施例では、電圧レギュレータ８２７は、Ｖ_{ＳＯＵＲＣＥ}のための参照直流レベル（Ｖ_ＲＥＦ）（例えば、２−３Ｖまたはその他の適切なレベル）を設定する制御部８０８から、入力を受信する。通常、Ｖ_{ＳＯＵＲＣＥ}＞０Ｖである。フィードバック経路８２８が、電圧レギュレータへのもう一つの入力となる。当業者にはよく知られているように、電圧レギュレータは、典型的には実際の出力電圧をある内部固定参照電圧と比較する動作をする。どんな差分も増幅され、増幅された差分は調整部の制御に用いられる。これにより、負帰還の制御ループが形成される。出力電圧が低すぎる場合には、調整部はより高い電圧を生成する命令を受ける一方、出力電圧が高すぎる場合には、調整部はより低い電圧を生成する命令を受ける。様々な実施形態が可能である。例えば、一つ以上のＮＡＮＤストリングまたは他の複数の記憶素子と通信するビットラインに、プルダウン回路が備えられてもよい。さらなる詳細については、図１０ｂを参照されたい。

Ｖ_{ＳＯＵＲＣＥ}の独立した調整をすることなく、Ｖ_{ＳＯＵＲＣＥ} がＶＤＤなどの電力供給レベルに設定される従来技術とは対照的に、Ｖ_{ＳＯＵＲＣＥ} を独立して調整する技術は、Ｖ_{ＳＯＵＲＣＥ}を電源システムノイズに影響されない固定電圧に確実に維持する。電力供給を行う電圧発生器が、出力を生成する際にある程度調整されたとしても、Ｖ_{ＳＯＵＲＣＥ} の追加的な調整によって、ソースに対してより大きな程度の制御と正確さが得られる。

図８ｃは、図８ａに関連する波形図である。Ｖ_{ＳＯＵＲＣＥ} は波形８３０として表されており、３つの隣り合うビットラインＢＬ０，ＢＬ１ およびＢＬ２は、波形８３２、８３４および８３６の各々として表されている。ＢＬＳトランジスタの電圧Ｖ_ＢＬＳ は波形８３８として表され、ＢＬＣトランジスタの電圧Ｖ_ＢＬＣ は波形８４０として表され、ＧＲＳトランジスタの電圧Ｖ_ＧＲＳ は波形８４２として表される。ＢＬ０およびＢＬ２の検出電圧は、波形８４４として表される。ＢＬ１の選択された記憶素子が導通している場合に、ＢＬ１の検出電圧は波形８４４として表される。ＢＬ１の選択された記憶素子が非導通である場合に、ＢＬ１の検出電圧は波形８４６として表される。上述の通り、選択された記憶素子が非導通の場合には、電圧検出の間、電圧検出モジュールとビットラインの間の電荷共有が発生する。この電荷共有は、電圧検出モジュールの検出電圧を低くする。選択された記憶素子が非導通の場合には、電圧検出モジュールとビットラインの間では、小さな電荷共有が発生するか、または電荷共有が発生しないため、電圧検出モジュールで検出される電圧はハイが維持される。他の場合に検出される電圧は、検出が行われないため、図に表されていない。

ｔ０では、ＢＬＳトランジスタが導通しているため、Ｖ_ＢＬＳ が増加する。ｔ１では、Ｖ_{ＳＯＵＲＣＥ} が、共通ソース電圧として、ＮＡＮＤストリングの組に印加される。この例では、ＢＬ１に関連する選択された記憶素子が非導通である一方、ＢＬ０およびＢＬ２に関連する選択された記憶素子が導通していると仮定する。ＢＬ０はＢＬ１の一側面に隣接し、ＢＬ２はＢＬ１の他の側面に隣接している（図１４参照）。ｔ１でのＶ_{ＳＯＵＲＣＥ}の増加に伴い、Ｖ_ＢＬ０ およびＶ_ＢＬ２ が波形８３２および８３６に示すように各々上昇することで、Ｖ_ＢＬ１の一時的な増加で示されるように、ＢＬ１への容量性カップリングが発生する。このカップリングは、ｔ２までに大体消滅する。ＢＬ１のＧＲＳトランジスタは、前述したように、共有された電荷を放電することをビットラインに対して許可するために、ｔ１からｔ５の間、導通状態が維持される。

ｔ３において、ＢＬＣトランジスタは、波形８４０に示すように、増加するＶ_ＢＬＣ によってオープンされる。ＢＬ０、ＢＬ２および他のビットラインに関連する対応要素は、これらの他のビットラインに一斉に検出を許可するように、同様にして制御することができることに留意されたい。ＢＬ１において、電圧検出モジュールで検出された電圧は、選択された記憶素子が非導通状態の場合には、波形８４６に示すように低下する。一方、検出された電圧は、選択された記憶素子が導通状態の場合には、波形８４４に示すように、大体高い状態が維持される。電圧検出部は、特定の検出時間ｔ４において、選択された記憶素子が導通状態か非導通状態かを判定するために、電圧区切り点を使用することができる。前述したように、検出された電圧が区切り点を上回っている場合には、記憶素子がオープンであることが示される。一方、検出された電圧が区切り点を下回っている場合には、記憶素子が非導通状態であることが示される。ｔ５においてＶ_{ＳＯＵＲＣＥ} は低下し、ｔ６においてＢＬＳトランジスタは非導通となり、検出処理の終了が指示される。一つの可能な方法では、検出の間、Ｖ_{Ｐ−ＷＥＬＬ}を０Ｖに設定してもよい。特定の検出スキームに従って非選択ワードラインが読み出しパス電圧を受信できる間、選択ワードラインはＶ_ＣＧＲを受信することができる。

従って、ソース電圧がｔ１で印加された後、隣接するビットラインからの容量性カップリングに対して、完全にまたは少なくとも一部が放電されるための十分な時間を得るために、所定のｔ３−ｔ１の遅延時間が設定される。適切な遅延時間は、理論上または／および実験的試験に基づく、特定の実施形態に必要とされる時間に設定することができる。遅延時間の後、電圧検出が起こる。特定の時間ｔ４において、記憶素子が導通状態か非導通状態か、すなわち、検証レベルまたは読み出しの比較レベルの各々よりも下または上の閾値電圧を有するのかについての判定が行われる。

図８ｄは、は、図８ａ−図８ｃに関連する検出処理を示す図である。ステップ８５０において、除外されていないビットラインに対して、検出処理が開始される。ステップ８５１において、除外されたビットラインが、調整されたＶ_{ＳＯＵＲＣＥ}に引き下げられる。ステップ８５２において、ＢＬＳトランジスタがオープンとされる一方、ＢＬＣトランジスタが非導通状態に維持され、ビットラインがプレチャージされる。ステップ８５４において、ワードライン電圧が設定される。ステップ８５６において、図８ｂに関連して前述したように、Ｖ_{ＳＯＵＲＣＥ} が直流レベルに調整される。典型的には、アレイ内の幾つかのＮＡＮＤストリングに共通ソースが用いられる。Ｖ_{Ｐ−ＷＥＬＬ}も同様に設定される（Ｖ_{Ｐ−ＷＥＬＬ}＝０Ｖ）。ステップ８５８では、ビットラインが放電される。ステップ８６０では、検出が行われることを許可するために、ＢＬＣトランジスタが導通する。ステップ８６２では、電圧検出を用いて、選択された記憶素子が導通状態か非導通状態かが判定される。記憶素子が導通状態の場合は、例えばプログラミング処理の次の検証処理などの次の検出処理において、ビットラインが除外される（ステップ８６３）。別の検出処理がある場合には、判断ステップ８６４において、制御フローが８５０において続行される。さもなければ、処理はステップ８６８で終了する。

さらに、前述したように、共通ワードラインおよびソースに関連する多数の記憶素子に対して、検出が一斉に実行される。多数の記憶素子は、隣接または非隣接のＮＡＮＤストリング内に存在する場合がある。この場合、検出は、一斉検出処理において、各々の不揮発性記憶素子が導通状態または非導通状態であるかを電流検出を用いて判定する動作を含んでいる。 ＢＬＣトランジスタがオープンする前の遅延は、検出が発生する前に必要に応じてＮＡＮＤストリングを放電できるように、ＮＡＮＤストリングの各々に設けることができる。

（検出処理の間の温度補償ビットライン）
ＮＡＮＤフラッシュメモリデバイスなどの、現在の不揮発性記憶素子では、温度変化は、データ読み出しやデータ書き込みにおいて様々な問題を引き起こす。メモリデバイスは、メモリデバイスが置かれた環境に基づいて、温度変化の影響を受ける。例えば、現在の幾つかのメモリデバイスの使用定格は、−４０℃から＋８５℃の間である。産業用デバイス、軍事用デバイス、および消費者用途用のデバイスでさえ、大きな温度変化を経験することがある。温度は多くのトランジスタのパラメータに影響を及ぼし、パラメータのうち支配的なものは閾値電圧である。具体的には、温度変化は、読み出しエラーを引き起こし、不揮発性記憶素子の異なる状態の閾値電圧区分を広げることがある。不揮発性記憶デバイスにおける、温度の影響へ対応するための改良技術を、以下に説明する。

図９ａは、ＮＡＮＤストリングおよび温度補償検出のための要素を示している。似た符号が振られた要素は、図８ａにおけるそれらの要素に相当している。図８ａの電流放電経路は、ここでは記載されていない。しかしながら、図８ａの構成を、図９ａの構成や、本明細書で示される他の図面の幾つかと組み合わせることが可能である。加えて、温度依存回路９００が、温度補償電圧をＢＬＣトランジスタ８０４に供給するために、制御部８０８の一部として備えられている。ＢＬＣトランジスタ８０４は、電圧検出モジュール８０２に接続されている一つのノードと、ＮＡＮＤストリング８１２または他の不揮発性記憶素子の組に関連するドレインまたはビットラインに接続されている別のノードを備える。

検出処理の間、ビットラインまたはＮＡＮＤストリング８１２のドレイン側を電圧検出モジュール８０２に接続するＢＬＣトランジスタ８０４に対して、電圧Ｖ_ＢＬＣ が印加される。本明細書での方法に従って、Ｖ_ＢＬＣ は、温度によるＶＢＬの変化を打ち消すようにまたは補償するように、温度に基づいて設定される。具体的には、Ｖ_ＢＬＣ＝Ｖ_ＢＬ＋Ｖ_ＴＨ(温度に依存しない)＋ΔＶで表される。ここでΔＶは、温度に起因する電圧変化である。Ｖ_ＢＬもまた、温度に起因して、ΔＶだけ変化する。よって、Ｖ_ＢＬの変化に従って、Ｖ_ＢＬＣが温度とともに変化するように、Ｖ_ＢＬＣ を制御できる。具体的には、温度依存回路９００を用いて、ビットラインのΔＶをＶ_ＢＬＣのΔＶに一致させることができる。電流ｉ_ＣＥＬＬが、ＮＡＮＤストリング８１２に流れる。点線は、電荷共有を意味している。前述したように、グランドへの引き下げ、または、Ｖ_{ＳＯＵＲＣＥ}への調整もまた使用することができる。

図９ｂは、温度に関連した閾値電圧の変化を示す図であり、例えば、ΔＶ_ＴＨ／℃である。一般的には、不揮発性記憶素子の閾値電圧は、温度が上昇するに従って低下する。温度変化に関連した電圧変化は、一般的に約−２ｍＶ／℃となる温度係数を用いて、表すことができる。温度係数は、不純物添加や、レイアウトや、その他の、メモリデバイスの様々な特性に依存する。さらに、温度係数は、メモリの寸法が小さくなるに従って、大きさが大きくなることが見込まれる。

温度補償信号を供給するための様々な技術が、一般に知られている。例えば、これらの技術の１つ以上を、温度依存回路９００に用いることができる。これらの技術の大部分は、実際の温度測定結果を得ることに依存していないが、実際の温度測定結果を得る方法も実行可能である。例えば、その全体を参照することにより本明細書に組み込まれる、「温度補償を備える電圧発生回路」というタイトルの米国特許第６，８０１，４５４号には、温度係数に基づいて、読み出し電圧を不揮発性メモリに出力する電圧発生回路が記載されている。その回路は、温度独立部と、温度上昇につれて増加する温度依存部とを含む、バンドギャップ電流を用いる。その全体を参照することにより本明細書に組み込まれる、「温度補償されたデータ読み出しを備える不揮発性メモリ」というタイトルの米国特許第６，５６０，１５２号は、データ記憶素子のソースまたはドレインに印加される電圧をバイアスするバイアス発生回路を使用している。その全体を参照することにより本明細書に組み込まれる、「マルチステートＥＥＰＲＯＭ読み出しおよび書き込み回路および技術」というタイトルの米国特許第５，１７２，３３８号には、データ記憶素子と同様にして形成され、データ記憶素子と同一の集積回路チップに搭載されている参照記憶セルを用いる温度補償技術が記載されている。参照記憶セルは、選択されたセルの測定された電流または電圧と比較される、参照レベルを供給する。データ記憶セルから読み出される値と同様にして、参照レベルが温度によって影響を受けるため、温度補償が備えられる。ここで述べたように、他の周知の技術と同様にして、これらの技術の何れも、ビットライン制御線に対して温度補償電圧を供給するために用いることができる。

前述の通り、消去−検証処理または他の検出処理を受けている選択記憶素子のＶ_ＴＨの検出を許可するＶ_ＢＬＣは、制御信号の電圧またはＢＬＣトランジスタ８０４に供給される電圧である。選択記憶素子が位置しているＮＡＮＤストリングのビットラインを介して、検出が行われる。一つの実施例では、Ｖ_ＢＬＣ＝Ｖ_ＢＬ＋Ｖ_ＴＨ（ＢＬＣトランジスタ）である。従って制御部は、温度増加に伴って、Ｖ_ＢＬの増加の後を追うようにＶ_ＢＬＣ を増加させるように、設定されている。記憶素子の所定のＶ_ＴＨに対して、Ｖ_ＢＬが温度とともに増加する。

図９ｃは、温度によるＶ_ＢＬＣ およびＶ_ＢＬの変化示す図である。この図は、Ｖ_ＢＬの増加の後を追うように、Ｖ_ＢＬＣ がどのようにして温度とともに増加するかを示している。温度に対するＶ_ＢＬＣの詳細な変化を示す制御曲線は、理論上および実験的試験に基づく詳細な実施形態に従って、制御部８０８にプログラムすることができる。一般的には、より温度が高くなるにつれて記憶素子のＶ_ＴＨは低下するため、ビットライン電圧は上昇する。これは、より高いＶ_ＢＬを検出するためには、電圧検出モジュール８０２にとって、Ｖ_ＢＬＣ はより高くなる必要があることを意味する。記憶素子のＶ_ＴＨはＶ_ＢＬを決定することに留意されたい。しかしながら、Ｖ_ＢＬＣ の変化は、電圧が温度補償されるように、電圧検出モジュールが検出する電圧を変化させる。さらに、ＢＬＣトランジスタ８０４と同様にして温度とともに変化する温度依存回路９００内のトランジスタを用いることによって、ＢＬＣトランジスタ８０４のＶ_ＴＨの変化はキャンセルできることに留意されたい。

図９ｄは、図９ａ−ｃに関連する波形を示す図である。波形９１０は、検出処理の間、ｔ１で高いレベルに設定されるＶ_{ＳＯＵＲＣＥ} およびＶ_{Ｐ−ＷＥＬＬ}を示している。波形９１２および９１４は、Ｖ_{ＳＯＵＲＣＥ} およびＶ_{Ｐ−ＷＥＬＬ}の適用によるＶ_ＢＬの増加を示している。波形９１２と波形９１４の対比によって、より高い温度における、より高いＶ_ＢＬのレベルが示されている。実際には、上昇後において、ＮＡＮＤストリングに電流が流れると、Ｖ_ＢＬは僅かに低下することがある（不図示）。波形９１６は、トランジスタＢＬＳに印加される電圧を示している。当該電圧は、ｔ０においてトランジスタＢＬＳにターンオンを指示する。波形９１８と９２０は、高い温度および低い温度の各々において、トランジスタＢＬＣに印加される電圧を示している。記載されている波形は、検出前に放電が行われるようにＢＬＣトランジスタのオープンが遅延されるという図８ａ−ｄのスキームと組み合わせる温度補償スキームのためであることに留意されたい。しかしながら、温度補償スキームはこの方法で使用されることが要求されない。温度補償スキームは、放電経路および／または検出での遅延を含まない他の実施形態においても使用可能である。

波形９２２は、選択された記憶素子がオープンである場合の、選択ビットラインについて電圧検出モジュールで検出された電圧を示している。一方、波形９２４は、選択された記憶素子が非導通である場合の、検出された電圧を示している。ｔ２において、検出された電圧が区切り点を上回るか否かの判定を実行することができる。検出された電圧が区切り点を上回るか、区切り点を下回って低下するかの各々の場合に、選択された記憶素子が導通であるか非導通であるかを判断することができる。

図９ｅは、図９ａ−ｄに関連する検出処理を示している。読み出しまたは検証処理などの検出処理が、ステップ９３０で開始される。ステップ９３２は、ＢＬＳおよびＢＬＣトランジスタを導通させるステップ、ビットラインをプレチャージするステップ、温度依存性のＶ_ＢＬＣを設定するステップ、を含んでいる。ステップ９３４は、随意に温度に依存したワードライン電圧を設定するステップを含んでいる。一つの方法として、選択ワードライン電圧のみが温度に依存してもよい。他の方法として、幾つかのまたは全てのワードライン電圧が温度に依存するとしてもよい。温度の上昇とともに、ワードライン電圧は、Ｖ_ＴＨ の減少に従って減少することがある（図９ｂ参照）。ステップ９３６は、Ｖ_{ＳＯＵＲＣＥ} およびＶ_{Ｐ−ＷＥＬＬ}を設定するステップを含んでいる。ステップ９３８は、電圧検出を用いて、選択された記憶素子が導通か非導通かを判定するステップを含んでいる。判断ステップ９４０において、他の検出処理が実行される場合には、制御フローはステップ９３０おいて続行される。さもなければ、処理はステップ９４２で終了する。

選択された記憶素子のドレイン側に存在する記憶素子は、関連するワードラインに十分な高い電圧が与えられて導通状態であるため、ＮＡＮＤストリングのドレインまたはビットラインは、選択された記憶素子のドレインに接続していることに留意されたい。同様にして、選択された記憶素子のソース側に存在する記憶素子は、関連するワードラインに十分な高い電圧が与えられて導通状態であるため、ＮＡＮＤストリングのソースは、選択された記憶素子のソースに接続される。従って、ＮＡＮＤストリングのドレインまたはビットラインの電圧もまた、基本的に、選択された記憶素子のドレイン電圧となる。そして、ＮＡＮＤストリングのソース電圧もまた、基本的に、選択された記憶素子のソース電圧となる。また、ここで述べた技術は一つの記憶素子に対しても使用できるため、検出される記憶素子は、ＮＡＮＤストリングまたは他の記憶素子の組内に存在している必要はない。

さらに前述のように、検出は、共通ワードラインおよびソースに関連する複数の記憶素子に対して一斉に行うことができる。

さらに、制御部８０８から見れば、検出処理は温度依存回路９００から情報を受信するステップと、ＮＡＮＤストリングまたは他の不揮発性記憶素子の組を検出回路に接続しているＢＬＣトランジスタの制御ゲートに、情報に応答して、温度補償電圧を供給するステップを含んでいる。制御部はまた、選択された記憶素子から検出されたプログラム状態に関して、電圧検出モジュール８０２から情報を受信することができるとともに、ワードライン、ソースおよびｐ−ウェルの電圧を設定することができる。

図９ｆは、消去−検証処理を示している。ステップ９５０は、複数の記憶素子を消去するステップを含んでいる。ステップ９５２は、例えば、１つ以上の記憶素子を所望の消去状態にするソフトプログラミングを開始するステップを含んでいる。ソフトプログラミングは、一般的に、選択ワードライン上の１つ以上の記憶素子の閾値電圧を上昇させるために電圧パルスを選択ワードラインに印加するステップを含んでいる。電圧パルスは、高い状態へのプログラミングで用いられるパルスよりも小さい大きさを有する、ソフトプログラミングパルスとすることができる（ステップ９５４）。このタイプのプログラミングは、例えば、複数の記憶素子の閾値電圧が全て所望の消去状態の閾値電圧を下回っていることを確実とするために、複数の記憶素子が強く消去されている場合に使用されるとしてもよい。ステップ９５６は、（例えば、所望の消去状態に対しての）記憶素子のプログラミング状態を検証するステップを備えている。例えば、上述した、図９ｅのステップ９３２−９３８を実行するステップを含むことができる。例えば、記憶素子が所望の消去状態にまだ到達していない場合など、ソフトプログラミングが続行される場合には、判断ステップ９５８において、ステップ９５４において制御フローが続行される。さもなければ、処理がステップ９６０で終了する。

さらに、共通ワードラインおよびソースに関連する多数の記憶素子に、消去−検証処理を一斉に行うことができる。

図１０ａは、温度によるＶ_{ＳＯＵＲＣＥ} の変化を示す図である。他の方法では、例えば温度とともに上昇するように、Ｖ_{ＳＯＵＲＣＥ} に温度補償が行われる。一般的に、Ｖ_ＷＬ＝Ｖ_{ＳＯＵＲＣＥ}＋Ｖ_ＴＨ(選択記憶素子)である。ここで、Ｖ_ＷＬは選択ワードラインに印加される電圧である。前述の通り、Ｖ_ＴＨは温度とともに減少する。従って、Ｖ_ＷＬを固定することで、検出中の温度バイアスを避けるために、Ｖ_{ＳＯＵＲＣＥ} を温度とともに上昇するように設定することができる。さらに、一つの可能な実施形態では、Ｖ_{ＳＯＵＲＣＥ} が正の値のみに増加するように、制限が課される場合がある。例えば、基準温度でＶ_{ＳＯＵＲＣＥ}＝０Ｖの場合に、温度が上昇すると、Ｖ_{ＳＯＵＲＣＥ}は０Ｖのままとされる。温度が低下する場合には、温度係数に従って、Ｖ_{ＳＯＵＲＣＥ} が上昇する。一方、基準温度でＶ_{ＳＯＵＲＣＥ}＞０Ｖの場合に、温度が上昇すると、Ｖ_{ＳＯＵＲＣＥ}は、例えば、負値でない０Ｖ以上の値へ低下することができる。温度が低下する場合には、温度係数に従って、Ｖ_{ＳＯＵＲＣＥ} が上昇する。

図１０ｂは、ＮＡＮＤストリングの異なる集合を備えた、記憶素子のアレイの一例を示す図である。メモリアレイ１０００のｐ−ウェル１００５において、ＮＡＮＤストリングの第１集合１０５０は、ＮＡＮＤストリング１０５２，１０５４、．．．、１０５６、および関連するソースライン１０５８を備える。また、ＮＡＮＤストリングの第２集合１０６０は、ＮＡＮＤストリング１０６２，１０６４、．．．、１０６６、および関連するソースライン１０６８を備える。また、ＮＡＮＤストリングの第３集合１０７０は、ＮＡＮＤストリング１０７２，１０７４、．．．、１０７６、および関連するソースライン１０７８を備える。さらに、メモリアレイ１０００の各々の列に沿って、ビットライン１００６，１００７、．．．、１００８が、関連するＮＡＮＤストリング１０５２，１０５４、．．．、１０５６のドレイン選択ゲートのドレイン端子１０２６、１０２７、．．．、１０２８の各々に、接続される。ＮＡＮＤストリングの各々の行に沿って、ソースラインは、ＮＡＮＤストリングのソース選択ゲートのソース端子の全てに接続されてもよい。例えば、ＮＡＮＤストリングの第１集合１０５０において、ソースライン１０５８は、ＮＡＮＤストリング１０５２，１０５４、．．．、１０５６の集合のソース選択ゲートの、ソース端子１０３６，１０３７、．．．、１０３８を接続する。さらに、図８ｂに関連して述べたように、電圧レギュレータ１０９０が備えられてもよい。電圧レギュレータは、導通経路１０９５を介して、ソースライン１０５８，１０６８，．．．、１０７８に接続されるとともに、検出ブロック１０１０、１０１１．．．１０１２の各々に接続された順番を有するプルダウン回路１０２０、１０２１、．．．、１０２２に接続される。電圧レギュレータ１０９０は、Ｖ_{ＳＯＵＲＣＥ}のノイズの面において、電力システム自身から現れる電力システムノイズによって影響を受けないか、影響を受ける程度を低減するために、正確にＶ_{ＳＯＵＲＣＥ}を制御するための帰還ループを用いることができる。

この方法では、共通ビットライン、検出ブロックおよびプルダウン回路は、多数のＮＡＮＤストリングまたは他の不揮発性記憶素子の集合に関連している。なお、各種の他の実施形態が可能である。例えば、ビットライン、検出回路およびプルダウン回路を、ＮＡＮＤストリングの各々に関連させることが可能である。

メモリシステムの一部としての、ＮＡＮＤ構造アレイおよびその動作の一般的な例は、米国特許第５，５７０，３１５号、第５，７７４，３９７号、第６，０４６，９３５号に見られる。記憶素子のアレイは、多数の記憶素子のブロックに分けられる。フラッシュＥＥＰＲＯＭシステムで見られるように、ブロックは消去の単位となる。すなわち、各々のブロックは、一緒に消去される最小数の記憶素子を含んでいる。各々のブロックは、一般的には、多数のページに分けられる。ページは、プログラミングの単位である。一実施形態では、個々のページはセグメントに分けられる。そしてセグメントは、基本的なプログラミング処理として、１回で書き込まれる最少数の記憶素子を含んでいてもよい。データの１つ以上のページは、一般的には、記憶素子の一つの行に記憶される。１つのページは、１つ以上のセクタを記憶できる。１つのセクタは、ユーザデータとオーバーヘッドデータを含んでいる。オーバーヘッドデータは、一般的には、セクタのユーザデータから算出されたエラー訂正符号（ＥＣＣ）を含んでいる。コントローラ（以下に記述）の一部は、データがアレイに書き込まれる場合にＥＣＣを計算し、データがアレイから読み出される場合にＥＣＣをチェックする。あるいは、ＥＣＣおよび／または他のオーバーヘッドデータは、それらのデータが付属しているユーザデータよりもむしろ、異なるページまたは異なるブロックに記憶されてもよい。

ユーザデータのセクタは、磁気ディスクドライブのセクタのサイズに対応するように、一般的には５１２バイトである。オーバーヘッドデータは、一般的には、付加的な１６−２０バイトである。多数のページ（例えば、８ページから３２、６４、１２８かそれ以上のページまでの範囲）が、１つのブロックを形成する。ある実施形態では、ＮＡＮＤストリングの行は、ブロックを備えている。

一実施形態では、ｐ−ウェルを消去電圧（例えば２０Ｖ）へ十分な期間上昇させるとともに、ソースおよびビットラインをフローティングさせながら選択ブロックのワードラインを接地することによって、メモリ記憶素子が消去される。容量性カップリングにより、非選択ワードライン、ビットライン、選択ラインおよびｃ−ソースもまた、消去電圧のかなりの割合まで上昇する。従って、強電場が選択記憶素子のトンネル酸化膜に働き、通常はファラー・ノルドハイムのトンネル効果によってフローティングゲートの電子が基板側へ放出されるため、選択記憶素子のデータが消去される。電子がフローティングゲートからｐ−ウェル領域へ移動するため、選択記憶素子の閾値電圧が低下する。消去は、メモリアレイの全体、離れたブロック、または他の記憶素子の単位に対して実行することができる。

図１１は、単一の行／列デコーダ及び読み出し／書き込み回路を使用する不揮発性メモリシステムのブロック図である。図は、本発明の一実施形態に従って記憶素子のページを同時に読み取り、プログラミングするための読み出し／書き込み回路を有するメモリ素子１１９６を示す。メモリ装置１１９６は、１つ以上のメモリダイ１１９８を有する。メモリダイ１１９８は、２次元のアレイの記憶素子１０００、制御回路１１１０、及び、読み出し／書き込み回路１１６５を有する。いくつかの実施形態では、記憶素子のアレイは３次元であり得る。メモリアレイ１０００は行デコーダ１１３０を介してワードラインによって、及び、列デコーダ１１６０を介してビットラインによってアドレスできる。読み出し／書き込み回路１１６５は複数の検出ブロック１１００を有しており、１ページの記憶素子を並列に読み出し又はプログラミングすることができる。一般に、制御部１１５０は、１つ以上のメモリダイ１１９８のように同じメモリ装置１１９６（例えば、取り外し可能なストレージカード）内に含まれる。コマンド及びデータは、ライン１１２０を介してホストと制御部１１５０の間、及び、ライン１１１８を介して制御部と１つ以上のメモリダイ１１９８の間で送られる。

制御回路１１１０は、読み出し／書き込み回路１１６５と協調して、メモリアレイ１０００上でメモリ動作を実行する。制御回路１１１０は、ステートマシン１１１２、オンチップアドレスデコーダ部１１１４、及び、電力制御モジュール１１１６を有している。ステートマシン１１１２は、メモリ動作のチップレベル制御を提供する。オンチップアドレスデコーダ１１１４は、ホスト又はメモリ制御部によって用いられるとともに、デコーダ１１３０及び１１６０によって用いられるハードウェアアドレスの間のアドレスインタフェースを提供する。電力制御モジュール１１１６は、メモリ動作中、ワードライン及びビットラインに供給される電力及び電圧を制御する。

いくつかの実装形態では、図１１の構成要素のいくつかを結合することができる。多様な設計では、記憶素子アレイ１０００以外の構成要素の１つまたは複数を（単独でまたは組み合わせて）１つの管理回路と見なすことができる。例えば、一つ以上の管理回路または制御回路は、制御回路１１１０、ステートマシン１１１２、デコーダ１１１４／１１６０、電力制御１１１６、検出ブロック１１００、読み出し／書き込み回路１１６５、制御部１１５０等の内の１つ、または組み合わせを有してよい。

図１２は、二重行／列デコーダ及び読み出し／書き込み回路を使用する不揮発性メモリシステムのブロック図である。ここでは、図１１に図示されるメモリ素子１１９６の別の配列が示される。多様な周辺回路によるメモリアレイ１０００に対するアクセスは、アレイの両側で対称様式に実現され、その結果各側のアクセスラインと回路網の密度は半分に低減される。従って、行デコーダは行デコーダ１１３０Ａと１１３０Ｂに分割され、列デコーダは列デコーダ１１６０Ａと１１６０Ｂに分割されている。同様に、読み出し／書き込み回路は、アレイ１０００の底部からビットラインに接続する読み出し／書き込み回路１１６５Ａと、アレイ１０００の上部からビットラインに接続する読み出し／書き込み回路１１６５Ｂに分割されている。この方法により、読み出し／書き込みモジュールの密度は本質的に二分の一に低減される。図１２の装置は、図１１の装置で上述したような制御部を有することもできる。

図１３は、検出ブロックの一実施形態を示すブロック図である。個々の検出ブロック１１００は、検出モジュール１１８０と呼ばれるコア部と共通部１１９０とに分割される。一実施形態では、各ビットラインの別個の検出モジュール１１８０と、複数の検出モジュール１１８０の集合の１つの共通部１１９０があってもよい。一例では、検出ブロックは、１つの共通部１１９０と８つの検出モジュール１１８０を有することができる。グループ内の各検出モジュールは、データバス１１７２を介して関連する共通部と通信できる。さらなる詳細としては、米国特許出願公開第２００６／０１４０００７号、「Non-Volatile Memory & Method with Shared Processing for an Aggregate on Sense Amplifiers」、公開日２００６年6月２９日を参照する。その全体は参照することにより本明細書に組み込まれる。

検出モジュール１１８０は検出回路１１７０を有しており、検出回路１１７０は接続されたビットライン内の伝導電流が所定の閾値レベルより高いか低いかを判定する。検出モジュール１１８０はさらにビットラインラッチ１１８２を有しており、ビットラインラッチ１１８２は接続されたビットライン上の電圧条件を設定するために用いられる。例えば、ビットラインラッチ１１８２内にラッチされる所定の状態によって、接続されたビットラインはプログラム禁止を指定する状態（例えば、Ｖ_ＤＤ）に設定する。

共通部１１９０は、プロセッサ１１９２、１セットのデータラッチ１１９４、及び１セットのデータラッチ１１９４とデータバス１１２０の間を接続するＩ／Ｏインタフェース１１９６を有する。プロセッサ１１９２は計算を実行する。例えば、その機能の１つは、検出された記憶素子内に記憶されているデータを判定し、判定したデータを１セットのデータラッチ内に記憶することである。１セットのデータラッチ１１９４は、読み出し動作中に、プロセッサ１１９２によって判定されたデータビットを記憶するために用いられる。それは、プログラム動作中に、データバス１１２０から取り込まれたデータビットを記憶するためにも用いられる。取り込まれたデータビットは、メモリ内にプログラムされる予定の書き込みデータを表す。Ｉ／Ｏインタフェース１１９６は、データラッチ１１９４とデータバス１１２０の間のインタフェースを提供する。

読み出し又は検出中には、システムの動作はステートマシン１１１２の制御下にあり、ステートマシン１１１２はアドレスされた記憶素子への異なる制御ゲート電圧の供給を制御する。メモリによってサポートされた様々なメモリ状態に対応する様々な既定制御ゲート電圧のステップを進む際に、検出モジュール１１８０はこれらの電圧の１つに移動し、バス１１７２を介して検出モジュール１１８０からプロセッサ１１９２に出力が提供される。その時点で、プロセッサ１１９２は、検出モジュールの移動イベントと、ステートマシンから入力ライン１１９３を介して印加された制御ゲート電圧についての情報を考慮することによって得られたメモリ状態を決定する。それから、メモリ状態に対するバイナリ符号化を計算し、得られたデータビットをデータラッチ１１９４に記憶する。コア部の別の実施形態では、ビットラインラッチ１１８２は、検出モジュール１１８０の出力をラッチするラッチ、及び、上記のようなビットラインラッチの両方の機能を兼ねる。

いくつかの実装形態では複数のプロセッサ１１９２を有することができる。一実施形態では、各プロセッサ１１９２は出力ライン（図示せず）を有し、各出力ラインは共にワイヤードＯＲ接続される。いくつかの実施形態では、出力ラインは、ワイヤードＯＲラインに接続する前に反転される。ワイヤードＯＲを受け取るステートマシンはプログラムされる全てのビットがいつ所望のレベルに到達するかを決定できる。したがって、この構成はプログラミング処理がいつ完了するかについてのプログラム検証処理中の迅速な決定を可能にする。例えば、各ビットがその所望のレベルに到達すると、そのビット用の論理０がワイヤードＯＲラインに送られる（又はデータ１を反転させる）。全てのビットがデータ０を出力する（又はデータ１を反転させる）と、ステートマシンはプログラミング処理を終了することを認識する。各プロセッサが８つの検出モジュールと通信するので、ステートマシンはワイヤードＯＲラインを８回読み出す必要があるか、あるいは関連するビットラインの結果を蓄積するために論理がプロセッサ１１９２に追加され、ステートマシンがワイヤードＯＲラインを一度だけ読み出せば良いようにする。同様に、論理レベルを正しく選ぶことにより、グローバルステートマシンは、第１のビットがいつその状態を変更し、相応してアルゴリズムを変更するのかを検知できる。

プログラム又は検証中に、プログラムされるデータはデータバス１１２０から１組のデータラッチ１１９４内に記憶される。ステートマシンの制御下の書き込み動作は、アドレス指定される記憶素子の制御ゲートに印加される一連のプログラム電圧パルスを有する。各プログラムパルスに続いてリードバック（検証）が実行され、記憶素子が所望のメモリ状態にプログラムされたかどうかを判定する。プロセッサ１１９２は、所望のメモリ状態に対するリードバックメモリ状態を監視する。その２つが一致する場合、プロセッサ１１９２はビットラインラッチ１１８２を設定し、プログラム禁止を指定する状態にビットラインを設定する。これにより、たとえプログラムパルスがその制御ゲートに現れても、ビットラインに接続した記憶素子がさらにプログラムされないようにする。他の実施形態では、プロセッサが最初にビットラインラッチ１１８２をロードし、検出回路が検証処理中に禁止値にそれを設定する。

データラッチスタック１１９４は、検出モジュールに対応するデータラッチのスタックを有する。一実施形態では、検出モジュール１１８０毎に３つのデータラッチが存在する。いくつかの実装形態では、（必須ではないが）データラッチはシフトレジスタとして実装され、内部に記憶されたパラレルデータをデータバス１１２０のシリアルデータに変換したり、その逆を行ったりする。好適な実施形態では、ｍ個の記憶素子の読み出し／書き込みブロックに対応する全てのデータラッチを共にリンクさせてブロックシフトレジスタを形成し、シリアル転送によってデータのブロックを入力または出力できるようにする。特に、ｒ個の読み出し／書き込みモジュールのバンクを調整し、その組のデータラッチが読み出し／書き込みブロックの全体のシフトレジスタの一部であっても、その組のデータラッチのそれぞれが順にデータバスの内外にデータをシフトできるようにする。

不揮発性記憶装置の多様な実施形態の構造及び／または動作についての追加情報は、（１）米国特許第７，１９６，９３１号、２００７年３月２７日発行、「Non-Volatile Memory And Method With Reduced Source Line Bias Errors」、（２）米国特許第７，０２３，７３６号、２００６年４月４日発行、「Non-Volatile Memory And Method with Improved Sensing」、（３）米国特許第７，０４６，５６８号、２００６年５月１６日発行、「Memory Sensing Circuit And Method For Low Voltage Operation」、（４）米国特許出願公開第２００６／０２２１６９２号、２００６年１０月５日公開、「Compensating for Coupling During Read Operations of Non-Volatile Memory」、及び、（５）米国特許出願公開第２００６／０１５８９４７号、２００６年７月２０日公開、「Reference Sense Amplifier For Non-Volatile Memory」に記載されている。直前に示した特許文書の５つの全ては、その全体を参照することにより本明細書に組み込まれる。

図１４は、全ビットラインメモリアーキテクチャのために、又は、奇数−偶数メモリアーキテクチャのために、メモリアレイをブロックに編成する例を示す。メモリアレイ１４００の例示的な構造が説明される。一例として、１，０２４個のブロックに分割されるＮＡＮＤフラッシュＥＥＰＲＯＭが説明されている。各ブロックに記憶されるデータは同時に消去できる。一実施形態では、ブロックは、同時に消去される記憶素子の最小単位である。この例では、各ブロックに、ビットラインＢＬ０、ＢＬ１、・・・ＢＬ８５１１に対応する８，５１２の列が存在する。全ビットライン（ＡＢＬ）アーキテクチャ（アーキテクチャ１４１０）と呼ばれる一実施形態では、ブロックの全ビットラインは、読み出し動作及びプログラミング動作中に同時に選択される。共通のワードラインに沿っており、任意のビットラインに接続される記憶素子は、同時にプログラミングされる。

示される例では、６４個の記憶素子と２個のダミー記憶素子が直列に連結され、ＮＡＮＤストリングを形成している。６４本のデータワードラインと２本のダミーワードライン、ＷＬ−ｄ０及びＷＬ−ｄ１があり、各ＮＡＮＤストリングは、６４個のデータ記憶素子と２個のダミー記憶素子を含んでいる。他の実施形態では、ＮＡＮＤストリングは、６４個より多い、或いは少ない個数のデータ記憶素子と２個のダミー記憶素子を有していてもよい。データメモリセルは、ユーザデータ或いはシステムデータを記憶することができる。ダミーメモリセルは、通常、ユーザデータやシステムデータの記憶には使われない。

ＮＡＮＤストリングの１つの端子は、（選択ゲートドレインラインＳＧＤに接続される）ドレイン選択ゲートを介して対応するビットラインに接続され、別の端子が（選択ゲートソースラインＳＧＳに接続される）ソース選択ゲートを介してｃ−ソースに接続される。

奇数−偶数アーキテクチャ（アーキテクチャ１４００）と呼ばれる一実施形態では、ビットラインは偶数ビットライン（ＢＬｅ）と奇数ビットライン（ＢＬｏ）に分割される。この場合、共通ワードラインに沿っており、奇数ビットラインに接続されている記憶素子群は同時にプログラミングされ、共通ワードラインに沿っており、偶数ビットラインに接続されている記憶素子群は別のタイミングで同時にプログラミングされる。種々のブロックの中にデータをプログラミングすると同時に、他の種々のブロックからデータを読み出すことも可能である。この例では、各ブロックに、偶数列と奇数列に分割される８，５１２の列がある。

読み出し動作及びプログラミング動作の１つの構成の間に、４，２５６個の記憶素子が同時に選択される。選択された記憶素子は、同じワードラインと同じ種類のビットライン（例えば、偶数又は奇数）を有する。従って、１論理ページを形成する５３２バイトのデータを同時に読み出し、あるいは、プログラミングすることが可能であり、１ブロックのメモリが少なくとも８論理ページ（それぞれ奇数ページと偶数ページがある４ワードライン）を記憶できる。４個のマルチステート記憶素子の場合、各記憶素子が２ビットのデータを記憶し、これらの２ビットのそれぞれが別のページに記憶されると、１ブロックは１６の論理ページを記憶する。他のサイズのブロック及びページを使用することも可能である。

ＡＢＬアーキテクチャ又は奇数−偶数アーキテクチャの何れかの場合は、ｐ−ウェルを消去電圧（例えば２０Ｖ）に上昇させ、選択されたブロックのワードラインを接地することによって、記憶素子を消去できる。ソースライン及びビットラインはフローティングされる。消去は、メモリアレイ全体、別々のブロック、又はメモリ素子の一部である記憶素子の別の単位で実行できる。電子は、記憶素子のフローティングゲートからｐ−ウェル領域に移され、記憶素子のＶ_ＴＨが負となる。

図１５は、閾値電圧区分の例示の組を示す。記憶素子アレイの例示のＶ_ＴＨ区分は、各記憶素子が２ビットのデータを記憶するケースに対して提供されている。第１の閾値電圧区分Ｅは、消去された記憶素子に対して提供される。プログラミングされた記憶素子の３つの閾値電圧区分、Ａ、Ｂ及びＣも示されている。一実施形態では、Ｅ区分の閾値電圧は負であり、Ａ区分、Ｂ区分及びＣ区分の閾値電圧は正である。

それぞれの閾値電圧範囲は、データビットのセットの所定値に対応する。記憶素子にプログラミングされたデータと記憶素子の閾値電圧レベルの特殊な関係は、記憶素子のために採用されるデータ符号化方式に依存する。例えば、両方ともその全体を参照することにより本明細書に組み込まれる、２００４年１２月１６日に公開された米国特許第６，２２２，７６２号及び米国特許出願公報第２００４／０２５５０９０号は、マルチ状態フラッシュメモリ素子の多様なデータ符号化方式を説明する。一実施形態では、フローティングゲートの閾値電圧が誤ってその近傍の物理状態にシフトした場合に１ビットだけが影響を受けるように、データ値がグレーコード割り当てを使用して閾値電圧範囲に割り当てられる。一例は、閾値電圧範囲Ｅ（状態Ｅ）に「１１」を、閾値電圧範囲Ａ（状態Ａ）に「１０」を、閾値電圧範囲Ｂ（状態Ｂ）に「００」を、及び閾値電圧範囲Ｃ（状態Ｃ）に「０１」を割り当てる。しかしながら、他の実施形態では、グレーコードは使用されない。４つの状態が示されているが、本発明は、４つの状態より多い又は少ない構造を含む他のマルチステート構造に使用することもできる。

読み出し参照電圧Ｖｒａ、Ｖｒｂ、及び、Ｖｒｃは、記憶素子からデータを読み出すために提供される。既定の記憶素子の閾値電圧がＶｒａ、Ｖｒｂ及びＶｒｃを上回っているのか、あるいは下回っているのかをテストすることによって、システムは、記憶素子が存在する状態、即ち、プログラム状態を判定することができる。

さらに、３つの検証参照電圧Ｖｖａ、Ｖｖｂ、及び、Ｖｖｃが提供される。記憶素子が付加的な状態を記憶する場合は、付加的な読み出し及び参照値が用いられてよい。記憶素子を状態Ａにプログラミングするとき、システムは、それらの記憶素子がＶｖａ以上の閾値電圧を有するかどうかをテストする。記憶素子を状態Ｂにプログラミングするとき、システムは、記憶素子がＶｖｂ以上の閾値電圧を有するかどうかをテストする。記憶素子を状態Ｃにプログラミングするとき、システムは、記憶素子がＶｖｃ以上の閾値電圧を有するかどうかをテストする。

フルシーケンスプログラミングとして知られている一実施形態においては、記憶素子は、消去状態Ｅからプログラミングされた状態Ａ、Ｂ又はＣの何れかに直接的にプログラミングされる。例えば、まず、プログラミングされる記憶素子の集合中の全ての記憶素子が消去状態Ｅとなるように、集合が消去される場合がある。次に、図１９の制御ゲート電圧シーケンスで示されるような一連のプログラムパルスが、記憶素子を状態Ａ、Ｂ又はＣに直接的にプログラミングするために使用される。いくつかの記憶素子は状態Ｅから状態Ａにプログラムされ、他の記憶素子は状態Ｅから状態Ｂに、及び／又は、状態Ｅから状態Ｃにプログラミングされる。選択ワードラインＷＬｉ上で状態Ｅから状態Ｃにプログラミングするときは、ＷＬｉ下のフローティングゲートでの電荷量の変化が、状態Ｅを状態Ａにあるいは状態Ｅを状態Ｂにプログラミングするときの電圧の変化に比較して極めて大きいため、ＷＬｉ−１下の隣接フローティングゲートへの寄生結合の量は最大限となる。状態Ｅから状態Ｂにプログラミングするときは、隣接フローティングゲートへの結合の量は少なくなるが、依然として大きい。状態Ｅから状態Ａにプログラミングするときは、結合の量はさらに少なくなる。結果的に、後でＷＬｉ−１の各状態を読み出すための必要とされる補正量は、ＷＬｉ上の隣接記憶素子の状態に応じて変化する。

図１６は、２つの異なるページ（下位ページと上位ページ）に対してデータを記憶するマルチステート記憶素子にプログラムする２パス技術の一例を示している。状態Ｅ（１１）、状態Ａ（１０）、状態Ｂ（００）及び状態Ｃ（０１）の４つの状態が示されている。状態Ｅの場合、両方のページが「１」を記憶する。状態Ａの場合、下位ページが「０」を記憶し、上位ページが「１」を記憶する。状態Ｂの場合、両方のページが「０」を記憶する。状態Ｃの場合、下位ページが「１」を記憶し、上位ページが「０」を記憶する。なお、各状態に対して特定のビットパターンが割り当てられているが、異なるビットパターンを割り当てることも可能であることに注意する。

第１プログラミングパスでは、記憶素子の閾値電圧レベルは下位の論理ページにプログラムされるビットに従って設定される。そのビットが論理「１」であれば、以前に消去された結果として適切な状態にあるので閾値電圧は変更されない。しかし、プログラムされるビットが論理「０」であれば、矢印１６００で示したように、記憶素子の閾値レベルは状態Ａになるように増大される。これによって、第１プログラミングパスを終了する。

第２プログラミングパスでは、記憶素子の閾値電圧レベルは上位論理ページ内にプログラムされるビットに従って設定される。上位論理ページビットが論理「１」を記憶する場合、記憶素子は下位ページビットのプログラミングに依存する状態Ｅ又はＡの一方であり、どちらも上位ページビットは「１」を保持するのでプログラミングは生じない。上位ページビットが論理「０」となる場合、閾値電圧はシフトされる。第１パスによって記憶素子が消去状態Ｅに留まっていれば第２段階で記憶素子をプログラムし、矢印１７２０で示したように閾値電圧が状態Ｃ内になるように増大させる。第１プログラミングパスの結果として記憶素子が状態Ａ内にプログラムされれば、記憶素子はさらに第２パスでプログラムされ、矢印１７１０で示したように閾値電圧が状態Ｂ内になるように増大させる。第２パスの結果は、下位ページ用のデータを変更することなく、上位ページの論理「０」を記憶するように指定した状態に記憶素子をプログラムすることである。図１５および１６の両方において、隣接するワードライン上でフローティングゲートへの結合量は最終状態に依存する。

一実施形態では、全ページを充填するのに十分なデータを書き込まれた場合、システムは全シーケンス書き込みを実行するように設定される。十分ではないデータが全ページに書き込まれた場合、プログラミング処理は受け取ったデータを用いて下位ページプログラミングを実行できる。次のデータを受け取ったときは、システムは上位ページをプログラミングする。さらに別の実施形態では、システムは下位ページをプログラムするモードで書き込みを開始し、ワードラインの記憶素子の全体（又は大部分）を充填するために次の十分なデータを受け取った場合、全シーケンスプログラミングモードに変換する。このような実施形態のさらなる詳細は、米国特許出願公開第２００６／０１２６３９０号、「Pipelined Programming of Non-Volatile Memories Using Early Data」、公開日２００６年６月１２日に開示されている。その全体は参照することによって本明細書に組み込まれる。

図１７ａ〜ｃは、前のページの隣接記憶素子に書き込んだ後で、特定のページに対してその特定の記憶素子を書き込むことによって、その特定の記憶素子に対するフローティングゲート間結合の影響を低減する不揮発性メモリをプログラムする別の方法を開示している。実装形態の一例では、不揮発性記憶素子は、４つのデータ状態を用いて記憶素子毎に２ビットのデータを記憶する。例えば、状態Ｅが消去状態であり、状態Ａ、Ｂ及びＣがプログラムされた状態であると仮定する。状態Ｅはデータ１１を記憶している。状態Ａはデータ０１を記憶している。状態Ｂはデータ１０を記憶している。状態Ｃはデータ００を記憶している。両方のビットは隣接する状態Ａ及びＢの間で変化するので、これは非グレイ符号化の一例である。データの物理的データ状態への他の符号化を用いることもできる。各記憶素子は２ページ分のデータを記憶する。参照のために、これらのページのデータは上位ページ及び下位ページと呼ばれるが、他のラベルを与えることもできる。状態Ａを参照すると、上位ページはビット０を記憶し、下位ページはビット１を記憶している。状態Ｂを参照すると、上位ページはビット１を記憶し、下位ページはビット０を記憶している。状態Ｃを参照すると、両方のページがビットデータ０を記憶している。

プログラミング処理は、２つのステップの処理である。第１ステップでは、下位ページをプログラムする。下位ページがデータ１のままである場合、記憶素子状態は状態Ｅに留まる。データが０にプログラムされる場合、記憶素子の閾値電圧は上昇し、記憶素子は状態Ｂ’にプログラムされる。従って、図１７ａは、状態Ｅから状態Ｂ’への記憶素子のプログラミングを示している。状態Ｂ’は中間状態Ｂであり、従って、検証点はＶｖｂ’として示され、Ｖｖｂより低い。

一実施形態では、状態Ｅから状態Ｂ’に記憶素子をプログラムした後、ＮＡＮＤストリング内の隣接記憶素子（ＷＬｎ＋１）をその下位ページに対してプログラムする。例えば、図２を見直すと、記憶素子１０６用の下位ページをプログラムした後、記憶素子１０４の下位ページをプログラムする。記憶素子１０４をプログラムした後、記憶素子１０４が状態Ｅから状態Ｂ’に上昇した閾値電圧を有していた場合、フローティングゲート間結合の影響は記憶素子１０６の見かけの閾値電圧を上昇させる。これは、図１７ｂの閾値電圧区分１８５０に示したように状態Ｂ’の閾値電圧区分を拡大する影響を有する。閾値電圧区分のこの見かけの拡大は、上位ページをプログラムする際に修正される。

図１７ｃは、上位ページをプログラムする工程を示している。記憶素子が消去状態Ｅであって上位ページが１に留まる場合、記憶素子は状態Ｅに留まる。記憶素子が状態Ｅであり、その上位ページデータが０にプログラムされる場合、記憶素子の閾値電圧は上昇し、記憶素子は状態Ａになる。記憶素子が中間の閾値電圧区分１８５０であって上位ページデータが１に留まる場合、記憶素子は最終状態Ｂにプログラムされる。記憶素子が中間の閾値電圧区分１８５０であって上位ページデータがデータ０になる場合、記憶素子の閾値電圧は上昇し、記憶素子は状態Ｃになる。隣接記憶素子の上位ページプログラミングだけが所定の記憶素子の見かけの閾値電圧に影響を与えるので、図１７ａ〜ｃで示した工程はフローティングゲート間結合影響を低減する。別の状態符号化の一例は、上位ページデータが１であるとき区分１８５０から状態Ｃに移動することであり、上位ページデータが０であるとき状態Ｂに移動することである。

図１７ａ〜ｃは４つのデータ状態と２つのページデータに対する一例を提供するが、開示された概念は４つの状態より多い、又は少ない状態、及び２つのページとは異なるページを備えた他の実装形態に適用することもできる。例えば、図５ａ−ｄは、下位、中位、上位の３つのページについて説明している。

図１８は、不揮発性メモリをプログラミングする方法の一実施形態を示すフローチャートである。一実装形態では、記憶素子はプログラミングの前に（ブロック単位または他の単位で）消去される。ステップ１８００では、「データロード」コマンドが制御部によって発行され、入力が制御回路１１１０によって受信される。ステップ１８０５では、ページアドレスを指定するアドレスデータが制御部またはホストからデコーダ１１１４に入力される。ステップ１８１０では、アドレス指定されたページのプログラムデータの１ページが、プログラミング用のデータバッファに入力される。そのデータは、ラッチの適切なセットにラッチされる。ステップ１８１５では、「プログラム」コマンドが、制御部によって状態マシン１１１２に発行される。

「プログラム」コマンドによってトリガされることで、ステップ１８１０でラッチされたデータは、適切な選択ワードラインに印加される図１９のパルス列２０００のステップ状のプログラムパルスを用いてステートマシン１１１２によって制御される選択された記憶素子にプログラミングされる。ステップ１８２０では、プログラム電圧Ｖ_ＰＧＭが開始パルス（例えば、１２Ｖまたは他の値）に初期化され、ステートマシン１１１２によって維持されるプログラムカウンタ（ＰＣ）がゼロに初期化される。ステップ１８３０では、第１のＶ_ＰＧＭパルスが選択されたワードラインに印加され、選択されたワードラインに接続されている記憶素子のプログラミングが開始される。論理「０」が、対応する記憶素子がプログラミングされなければならないことを示す特定のデータラッチに記憶されている場合には、対応するビットラインが接地される。他方、論理「１」が、対応する記憶素子が現在のデータ状態に留まる必要があることを示す特定のラッチに記憶されている場合には、対応するビットラインがＶ_ｄｄに接続され、プログラミングが禁止される。

ステップ１８３５では、選択された記憶素子の状態が検証される。選択された記憶素子の目標閾値電圧が適切なレベルに到達したことが検出されると、対応するデータラッチに記憶されるデータが論理「１」に変更される。閾値電圧が適切なレベルに到達していないことが検出されると、対応するデータラッチに記憶されるデータは変更されない。このように、対応するデータラッチに論理「１」が記憶されているビットラインは、プログラミングされる必要がない。データラッチの全てが論理「１」を記憶しているとき、ステートマシンは（前述されたワイヤードＯＲ型機構を介して）全ての選択された記憶素子がプログラミングされたことを認識する。ステップ１８４０では、データラッチの全てが論理「１」を記憶しているか否かがチェックされる。データラッチの全てが論理「１」を記憶している場合、全ての選択された記憶素子がプログラミングされて検証されたため、プログラミング処理は完了し、成功となる。ステップ１８４５で「合格」のステータスが報告される。

ステップ１８４０で、データラッチの全てが論理「１」を記憶しているわけではないと判定されると、プログラミング処理は続行する。ステップ１８５０では、プログラムカウンタＰＣが、プログラム制限値ＰＣｍａｘに対してチェックされる。プログラム制限値の一例は２０である。ただし、他の数も使用できる。プログラムカウンタＰＣがＰＣｍａｘ未満ではない場合、プログラム処理は失敗となり、「失敗」のステータスがステップ１８５５で報告される。プログラムカウンタＰＣがＰＣｍａｘ未満である場合には、Ｖ_ＰＧＭがステップサイズだけ増加され、ステップ１８６０でプログラムカウンタＰＣは増分される。次にプロセスはステップ１８３０に戻り、次のＶ_ＰＧＭパルスが印加される。

図１９は、プログラミング中に不揮発性記憶素子の制御ゲートに印加されるパルス列１９００の例、及び、パルス列中に発生するブーストモードのスイッチを示す。パルス列１９００は一連のプログラムパルス１９０５、１９１０、１９１５、１９２０、１９２５、・・・を含んでおり、これらはプログラミング対象として選択されたワードラインに印加される。一実施形態では、プログラミングパルスは、１２Ｖで開始し、最大２０Ｖに達するまで連続するプログラミングパルスごとに、例えば０．５Ｖずつ増加する電圧Ｖ_ＰＧＭを有する。プログラムパルス間には検証パルスがある。例えば、検証パルスセット１９０６は、３つの検証パルスを含む。いくつかの実施形態では、データが、例えば状態Ａ、Ｂ及びＣにプログラミングされている状態ごとに検証パルスが存在する。他の実施形態では、さらに多くまたはさらに少ない検証パルスが存在する。各セットの検証パルスは、例えば、Ｖｖａ、Ｖｖｂ、及び、Ｖｖｃ（図１６）、又は、Ｖｖｂ’（図１７ａ）の振幅を有し得る。

上述したように、ブーストモードを実現するためにワードラインに印加される電圧は、例えばプログラムパルス前、及び、プログラムパルス中等のプログラミング発生時に印加される。実際には、ブーストモードのブースト電圧は、各プログラムパルスのすこし前に開始し、各プログラムパルス後に除去できる。他方、例えば、プログラムパルス間で発生する検証プロセス中には、ブースト電圧は印加されない。代わりに、通常はブースト電圧未満である読み出し電圧または検証電圧が未選択のワードラインに印加される。読み出し電圧は、現在プログラミングされている記憶素子の閾値電圧が検証レベルと比較されているときに、ＮＡＮＤストリング内の既にプログラミングされた記憶素子をオンに維持するのに十分な振幅を有する。

本発明の前記の詳細な説明は図解及び説明のために提示されたものである。本発明は、網羅的となる、あるいは本発明を開示されている正確な形式に制限することを意図していない。前記教示を鑑みて多くの変型及び変更が可能である。説明された実施形態は、本発明及びその実際的な応用を最もよく説明し、それにより当業者が多様な実施形態において、及び意図されている特定の使用に適するように多様な変型を用いて本発明を最もよく活用できるようにするために選択された。本発明の範囲がここに添付される請求項により定められることが意図される。

Claims (13)

1. 複数の不揮発性記憶素子（８１２）と、
   前記複数の不揮発性記憶素子の検出ノード（８１４）に関連する検出部（８００）と、
   前記複数の不揮発性記憶素子に関連するソース（８０１）と、
   前記ソースの電圧レベルを正の直流レベルに調整する電圧レギュレータ（８２７）と、
   前記検出ノードを前記ソースへ引くプルダウン回路（８２３）と、
   を備え、
   前記複数の不揮発性記憶素子（８１２）は、基板内のｐウェルに形成されており、
   前記電圧レギュレータ（８２７）は、前記ｐウェルの電圧レベルを前記正の直流レベルに調整する、
   不揮発性記憶システム。
2. 前記複数の不揮発性記憶素子はＮＡＮＤストリング内に備えられ、
   前記検出部は、検出処理の間、前記ＮＡＮＤストリングに選択的に接続されることを特徴とする請求項１に記載の不揮発性記憶システム。
3. 前記検出回路が少なくとも一つの前記不揮発性記憶素子が目的とする状態にプログラムされたことを判定することに応じて導通状態となるトランジスタ（８１７）をさらに備え、
   前記検出ノードが前記トランジスタ（８１７）を経由して前記ソースに引かれることを特徴とする請求項１または２に記載の不揮発性記憶システム。
4. 前記検出部は、少なくとも１つの前記不揮発性記憶素子が目的とする状態にプログラムされたことが判定された後に、検出から除外されることを特徴とする請求項１ないし３の何れか１項に記載の不揮発性記憶システム。
5. 前記電圧レギュレータは、前記ソースに接続される帰還経路（８２８）を備えることを特徴とする請求項１ないし４の何れか１項に記載の不揮発性記憶システム。
6. 前記電圧レギュレータは、前記不揮発性記憶システムの電力供給部から分離していることを特徴とする請求項１ないし５の何れか１項に記載の不揮発性記憶システム。
7. 前記複数の不揮発性記憶素子は、他のＮＡＮＤストリングを含んでいる複数のＮＡＮＤストリングのうちの特定のＮＡＮＤストリングに備えられており、
   前記他のＮＡＮＤストリングは関連する検出ノードを有しており、
   検出処理の間、少なくとも一つの前記関連する検出ノードが前記ソースに引かれないことを特徴とする請求項１ないし６の何れか１項に記載の不揮発性記憶システム。
8. 前記検出処理の間前記検出ノードを前記ソースへ引くように、前記プルダウン回路を制御する少なくとも一つの制御回路をさらに備える請求項１ないし７の何れか１項に記載の不揮発性記憶システム。
9. 前記検出処理は、プログラミング処理の一部である検証処理を備えていることを特徴とする請求項８に記載の不揮発性記憶システム。
10. プログラミング電圧を不揮発性記憶システム内の選択ワードラインに印加するステップと、
    ここで、前記不揮発性記憶システムは複数のＮＡＮＤストリング（８１２）を含んでおり、
    前記ＮＡＮＤストリングは関連する検出ノード（８１４）を有しており、
    前記複数のＮＡＮＤストリングはソース（８０１）に関連付けられており、
    前記プログラミング電圧を印加するステップの後で、前記ソースの電圧レベルを正の直流レベルに調整するステップと、少なくとも一つの前記検出ノードの電圧を前記ソースへ引くステップを行いながら、前記選択ワードラインに検証電圧を印加するステップと、
    を備え、
    前記複数のＮＡＮＤストリング（８１２）は、基板内のｐウェルに形成されており、
    前記ｐウェルの電圧レベルは、前記正の直流レベルに調整される、
    不揮発性記憶システムの動作方法。
11. 前記調整するステップは、前記ソースに接続される帰還経路（８２８）を用いて前記電圧レベルを調整するステップを備えることを特徴とする請求項１０に記載の方法。
12. 前記ソースの前記電圧レベルは、前記不揮発性記憶システムの電源電圧に基づくとともに、電源電圧とは独立して調整されることを特徴とする請求項１０または１１に記載の方法。
13. 前記検証電圧を印加するステップが行われる間に、少なくとも一つの他の検出ノードが前記ソースに引かれないことを特徴とする請求項１０ないし１２の何れか１項に記載の方法。