JP5470368B2 - システムノイズを取り除くために調整されたソース電圧へのプルダウンを用いる不揮発性記憶装置の検出 - Google Patents
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Description
本明細書は、参照することにより本明細書に組み込まれる、2007年6月29日に出願された(事件整理番号:SAND-1233us1)、「電流検出を用いた不揮発性記憶装置の負の閾値電圧の検出方法」というタイトルの、米国特許出願第11/771,982号の一部継続(CIP)出願である。また、米国特許出願第11/771,982号は、それぞれが2007年4月5日に出願された、米国仮特許出願第60/910,397号(事件整理番号:SAND-1233us0)、米国仮特許出願第60/910,400号(事件整理番号:SAND-1241us0)、および米国仮特許出願第60/910,404号(事件整理番号:SAND-1243us0)の利益を主張している。上記の特許出願のそれぞれは、参照することにより本明細書に組み込まれる。
これらのNANDメモリを用いる構造を含む不揮発性記憶デバイスでは、読み出し処理中または検証処理中において、不揮発性記憶素子の負の閾値電圧状態を検出するために、電流検出を用いる手法として十分満足できるものがなかった。電圧検出が用いられてきたが、電圧検出では完了するために長い時間がかかってしまうことが分かった。さらに、ビットライン間の容量性カップリングやその他の効果によって、隣接した記憶素子のグループに対して同時に検出を行う全ビットライン検出には、電圧検出は適していない。1つの可能な解決策は、電流検出を用いる際の検出時に、ソース電圧およびp−ウェル電圧をある固定の正の直流レベルへ調整するとともに、検出対象の記憶素子の制御ゲートを、当該記憶素子に関連するワードラインを介して、ソース電圧およびp−ウェル電圧よりも低い電位に接続する。ソース電圧とp−ウェル電圧とを異ならせることも可能である。ソースおよびp−ウェルをある固定電位に結合してバイアスする当該方法によって、電流検出によって、1以上の負の閾値電圧状態を検出することが可能となる。さらに、電流検出では、電圧検出の多数の欠点を回避することができるため、全ビットライン検出に対応することができる。
制御部608によってビットラインが電流検出モジュール602と導通することが許可されることに応じて、BLCトランジスタ604はオープンされる。(読み出しまたは検証処理などの)検出処理の間、プレチャージ処理が発生し、電流検出モジュール602内のキャパシタが充電される。BLCトランジスタ604は、プレチャージを行うために非導通とすることができる。また、検出処理の間においても、負の閾値電圧状態の記憶素子に対して、処理が行われる1つ以上の記憶素子のワードラインに正の電圧が印加される。負の閾値電圧を検出する検出処理において選択ワードラインに正の電圧を使用することは、負のワードライン電圧を供給するための負のチャージポンプを必要としないため、好都合である。負のチャージポンプを多数の不揮発性記憶システムに組み込むには、かなりの研究と開発が必要となるであろう。
また、VSOURCE とVP−WELLが同一の直流電圧VDCに接続されるとすることもできる。さらに、VDC>VCGRとされる。一例として、VDCは約0.4から1.5Vの範囲内の値(例えば0.8v)にすることができる。VDCをより高くすることで、より負側の閾値電圧を検出することができる。例えば、第1および第2の負の閾値電圧状態である、VTH1=−1.0VおよびVTH2=−0.5Vは、VDC=1.5VおよびVDC=1.0Vの各々を用いることで検出可能である。VDCは、VDC−VTH>0Vとなるように設定しうる。一般的に、負の閾値電圧を検出するためには、ゲート−ソース間の電圧が0よりも小さくなる(例えばVGS<0V)ように、ワードラインおよびソースの電圧が設定される。ゲート−ソース間の電圧が記憶素子の閾値電圧よりも大きくなると(例えば、VGS>VTHとなると)、選択記憶素子は導通する。正の閾値電圧を検出するために、選択ワードライン電圧が調整される間、ソースおよびp−ウェルは同一の電圧に維持することができる。
これらのNANDメモリ構造を含んだ不揮発性記憶デバイスでは、読み出しまたは検証処理の間に、不揮発性記憶素子の閾値電圧状態を検出するために、電流検出を用いることができる。しかしながら、このような電流検出は、ソース電圧(特にグランド電圧)のばらつきまたは“バウンシング(bouncing)”を、結果的にもたらすことになる。バウンシングの程度は、記憶素子を通って流れる電流のレベルに依存する。さらに、バウンシングは結果として検出エラーを招くことがある。検出中にセルソースのバウンスを制御する1つの方法には、少なくとも2つのストローブを用いて検出する方法がある。この方法は、セルソースのバウンスの影響を最小化することができる。例えば、電流検出によって、選択された記憶素子のNANDストリングの電流を、制御からのストローブの各々において検出できる。比較的大きいか、さもなければ不正確なバウンス電流が、最初のストローブで見られることがある。一方、2回目のストローブの時までには、より小さな電流が見られるようになる。より小さな電流は、記憶素子の検出状態をより正確に表す。しかしながら、電流が落ち着くまで待って追加のストローブを使用する必要があるため、追加の電流および検出時間が発生する。検出処理における、グランドのバウンスによる電流および電圧の変化の経時変化を示した図7aを参照されたい。
全ビットライン検出は、隣接するNANDストリング内の記憶素子に対する検出処理の実行を含んでいる(図14参照)。考え得る一つの検出方法は、記憶素子の閾値電圧値をデジタルデータのフォーマットに変換するために、検出モジュール内の固定容量の電荷をある固定期間で放電するために直流の記憶素子電流を用いる方法である。しかしながらこの方法は、NANDストリングのソース側に、比較的大きな電流シンクを必要とする。さらに前述の通り、負の閾値電圧の値を検出する際に、負のワードライン電圧および負のチャージポンプが必要となることを避けるために、アナログの電圧レベルを用いて、バイアスをソースおよびp−ウェルの両方に印加することができる。しかしながら、全ビットライン検出はソースバイアスレベルにとても敏感であるため、アナログ電圧のレベルを維持するには、比較的大きな電圧レギュレータと、ソース電圧のアレイ内での均等な分布を必要とする。これにより、必要とされるデバイス領域が増加することがある。
NANDフラッシュメモリデバイスなどの、現在の不揮発性記憶素子では、温度変化は、データ読み出しやデータ書き込みにおいて様々な問題を引き起こす。メモリデバイスは、メモリデバイスが置かれた環境に基づいて、温度変化の影響を受ける。例えば、現在の幾つかのメモリデバイスの使用定格は、−40℃から+85℃の間である。産業用デバイス、軍事用デバイス、および消費者用途用のデバイスでさえ、大きな温度変化を経験することがある。温度は多くのトランジスタのパラメータに影響を及ぼし、パラメータのうち支配的なものは閾値電圧である。具体的には、温度変化は、読み出しエラーを引き起こし、不揮発性記憶素子の異なる状態の閾値電圧区分を広げることがある。不揮発性記憶デバイスにおける、温度の影響へ対応するための改良技術を、以下に説明する。
Claims (13)
- 複数の不揮発性記憶素子(812)と、
前記複数の不揮発性記憶素子の検出ノード(814)に関連する検出部(800)と、
前記複数の不揮発性記憶素子に関連するソース(801)と、
前記ソースの電圧レベルを正の直流レベルに調整する電圧レギュレータ(827)と、
前記検出ノードを前記ソースへ引くプルダウン回路(823)と、
を備え、
前記複数の不揮発性記憶素子(812)は、基板内のpウェルに形成されており、
前記電圧レギュレータ(827)は、前記pウェルの電圧レベルを前記正の直流レベルに調整する、
不揮発性記憶システム。 - 前記複数の不揮発性記憶素子はNANDストリング内に備えられ、
前記検出部は、検出処理の間、前記NANDストリングに選択的に接続されることを特徴とする請求項1に記載の不揮発性記憶システム。 - 前記検出回路が少なくとも一つの前記不揮発性記憶素子が目的とする状態にプログラムされたことを判定することに応じて導通状態となるトランジスタ(817)をさらに備え、
前記検出ノードが前記トランジスタ(817)を経由して前記ソースに引かれることを特徴とする請求項1または2に記載の不揮発性記憶システム。 - 前記検出部は、少なくとも1つの前記不揮発性記憶素子が目的とする状態にプログラムされたことが判定された後に、検出から除外されることを特徴とする請求項1ないし3の何れか1項に記載の不揮発性記憶システム。
- 前記電圧レギュレータは、前記ソースに接続される帰還経路(828)を備えることを特徴とする請求項1ないし4の何れか1項に記載の不揮発性記憶システム。
- 前記電圧レギュレータは、前記不揮発性記憶システムの電力供給部から分離していることを特徴とする請求項1ないし5の何れか1項に記載の不揮発性記憶システム。
- 前記複数の不揮発性記憶素子は、他のNANDストリングを含んでいる複数のNANDストリングのうちの特定のNANDストリングに備えられており、
前記他のNANDストリングは関連する検出ノードを有しており、
検出処理の間、少なくとも一つの前記関連する検出ノードが前記ソースに引かれないことを特徴とする請求項1ないし6の何れか1項に記載の不揮発性記憶システム。 - 前記検出処理の間前記検出ノードを前記ソースへ引くように、前記プルダウン回路を制御する少なくとも一つの制御回路をさらに備える請求項1ないし7の何れか1項に記載の不揮発性記憶システム。
- 前記検出処理は、プログラミング処理の一部である検証処理を備えていることを特徴とする請求項8に記載の不揮発性記憶システム。
- プログラミング電圧を不揮発性記憶システム内の選択ワードラインに印加するステップと、
ここで、前記不揮発性記憶システムは複数のNANDストリング(812)を含んでおり、
前記NANDストリングは関連する検出ノード(814)を有しており、
前記複数のNANDストリングはソース(801)に関連付けられており、
前記プログラミング電圧を印加するステップの後で、前記ソースの電圧レベルを正の直流レベルに調整するステップと、少なくとも一つの前記検出ノードの電圧を前記ソースへ引くステップを行いながら、前記選択ワードラインに検証電圧を印加するステップと、
を備え、
前記複数のNANDストリング(812)は、基板内のpウェルに形成されており、
前記pウェルの電圧レベルは、前記正の直流レベルに調整される、
不揮発性記憶システムの動作方法。 - 前記調整するステップは、前記ソースに接続される帰還経路(828)を用いて前記電圧レベルを調整するステップを備えることを特徴とする請求項10に記載の方法。
- 前記ソースの前記電圧レベルは、前記不揮発性記憶システムの電源電圧に基づくとともに、電源電圧とは独立して調整されることを特徴とする請求項10または11に記載の方法。
- 前記検証電圧を印加するステップが行われる間に、少なくとも一つの他の検出ノードが前記ソースに引かれないことを特徴とする請求項10ないし12の何れか1項に記載の方法。
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