KR100328359B1 - 기판 전압 바운싱을 최소화할 수 있는 플래시 메모리 장치 및그것의 프로그램 방법 - Google Patents

기판 전압 바운싱을 최소화할 수 있는 플래시 메모리 장치 및그것의 프로그램 방법 Download PDF

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Abstract

본 발명에 따른 불휘발성 반도체 메모리 장치에는, 블록 선택 신호 발생기들을 제어할 수 있는 콘트롤러가 제공된다. 상기 콘트롤러는 프로그램 사이클의 비트라인 셋업 및 리커버리 구간에서 상기 블록 선택 신호 발생기들을 동시에 활성화시키며, 그 결과 모든 메모리 블록들의 워드 라인들이 임의의 전압 (예를 들면, 접지 전압, 전원 전압, 또는 중간 전압)으로 각각 설정된다. 이러한 제어 스킴에 따르면, 비트 라인 전압이 변화될 때 비트 라인과 기판 사이의 용량성 커플링으로 인해 순간적으로 생기는 기판 전압의 바운싱을 억제함으로써, 언더 프로그램 및 프로그램 디스터브를 방지할 수 있다.

Description

기판 전압 바운싱을 최소화할 수 있는 플래시 메모리 장치 및 그것의 프로그램 방법{A FLASH MEMORY DEVICE CAPABLE OF MINIMIZING A SUBSTRATE VOLTAGE BOUNCING AND A PROGRAM METHOD THEREOF}
본 발명은 집적 회로 장치들에 관한 것으로서, 구체적으로는 기판 전압 바운싱을 최소화하여 프로그램 디스터브 (program disturb) 및 언더 프로그램 (under program)을 방지할 수 있는 NAND형 플래시 메모리 장치 및 그것의 프로그램 방법에 관한 것이다.
도 1은 종래의 NAND형 플래시 메모리 장치의 블록도이다. 종래 플래시 메모리 장치는 복수의 메모리 블록들 (BLK1)-(BLKi)로 분리된 어레이를 포함한다. 플래시 메모리 장치에 있어서, 복수의 비트 라인들 (BL1)-(BLj)이 메모리 블록들 (BLK1)-(BLKi)을 통해 병렬로 배열되어 있다. 각 메모리 블록 (BLK1)-(BLKi)에는, 상기 비트 라인들 (BL1)-(BLj)에 각각 대응하는 복수의 스트링들이 제공된다. 각 메모리 블록 (BLK1)-(BLKi)에 제공되는 각 스트링은 제 1 스트링 선택 트랜지스터 (ST1), 제 2 스트링 선택 트랜지스터 (ST2), 그리고 상기 제 1 스트링 선택 트랜지스터 (ST1)의 소오스와 상기 제 2 스트링 선택 트랜지스터 (ST2)의 드레인 사이에 직렬 연결된 복수의, 예를 들면, 16개의 플래시 EEPROM 셀 트랜지스터들 (M1)-(M16)로 구성된다. 각 스트링의 제 1 스트링 선택 트랜지스터 (ST1)의 드레인은 대응하는 비트 라인에 연결되고, 제 2 스트링 선택 트랜지스터 (ST2)의 소오스는 공통 소오스 라인 (common source line; CSL) (또는 공통 신호 라인; common signal line)에 연결된다. 각 스트링 내의 제 1 스트링 선택 트랜지스터들 (ST1)의 게이트들은 제 1 스트링 선택 라인 (SSL1)에 공통으로 연결되고, 제 2 스트링 선택 트랜지스터들의 게이트들은 제 2 스트링 선택 라인 (SSL2)에 공통으로 연결된다. 각 스트링의 플래시 EEPROM 셀 트랜지스터들의 제어 게이트들은 상기 워드 라인들 (WL1)-(WL16) 중 대응하는 워드 라인에 공통으로 연결된다. 각 비트 라인 (BL1)-(BLj)은 페이지 버퍼 회로 (10)에 전기적으로 연결된다. 이 분야에 숙련된 자들에게 잘 알려진 바와같이, 페이지 버퍼 회로는 각 비트 라인 (BL1)-(BLj)에 대응하는 복수의 페이지 버퍼들 (미도시됨)로 이루어져 있다. 각 페이지 버퍼는 래치 (미도시됨)를 갖는다.
계속해서 도 1을 참조하면, 종래의 NAND형 플래시 메모리 장치는 복수의 블럭 선택 제어 회로들 (20_1)-(20_i)을 포함하며, 상기 회로들 (20_1)-(20_i)은 메모리 블록들 (BLK1)-(BLKi) 각각에 대응하도록 배열되어 있다. 블록 선택 제어 회로들 (20_1)-(20_i) 각각은 블록 선택 어드레스에 응답해서 블록 선택 신호 (BSELi)을 발생하는 블록 선택 신호 발생기 (22)와 도 1에 도시된 바와같이 연결된 복수의 선택 트랜지스터들 (BT1)-(BT18) (스위치부에 대응함)로 구성되며, 상기 트랜지스터들 (BT1)-(BT18)은 블록 선택 신호 (BSELi)에 응답해서 동시에 턴온/오프된다. 블록 선택 신호 발생기 (22)는 이 분야에 숙련된 자에게 잘 알려진 바와같은 블록 선택 디코더로서 기능한다. 워드 라인 디코더로 기능하는 구동 회로 (30)에 연결된 복수의 구동 라인들 (SS1), (CG1)-(CG16) 그리고 (SS2)은 블록 선택 제어 회로들 (20_1)-(20_i)을 통해 병렬로 배열되어 있다. 즉, 구동 라인들 (SS1), (CG1)-(CG16) 그리고 (SS2)은 블록 선택 제어 회로들 (20_1)-(20_i)에 의해 공유된다.
프로그램될 EEPROM 셀 트랜지스터들을 갖는 메모리 블록 (BLK1)을 선택하기 위해서는, 상기 선택된 메모리 블록 (BLK1)에 대응하는 블록 선택 신호 (BSEL1)가하이로 활성화될 것이다. 이로 하여금, 블록 선택 제어 회로 (20_1) (선택된 메모리 블록에 대응함)의 선택 트랜지스터들 (BT1)-(BT18)이 동시에 턴온된다. 반면, 비선택된 메모리 블록들 (BLK2)-(BLKi)에 대응하는 블록 선택 신호들 (BSEL2)-(BSELi)은 비활성화되고, 블록 선택 제어 회로들 (20_2)-(20_i)의 선택 트랜지스터들 (BT1)-(BT18)은 턴오프된다. 결과적으로, 상기 선택된 메모리 블록 (BLK1)의 제 1 스트링 선택 라인 (SSL1), 워드 라인들 (WL1)-(WL16) 그리고 제 2 스트링 선택 라인 (SSL2)은 대응하는 구동 라인들 (SS1), (CG1)-(CG16) 그리고 (SS2)에 전기적으로 연결되는 반면, 비선택된 메모리 블록들 (BLK2)-(BLKi) 각각의 상기 라인들 (SSL1), (WL1)-(WL16) 그리고 (SSL2)은 플로팅된다.
도 2는 종래 NAND형 플래시 메모리 장치의 프로그램 동작을 설명하기 위한 타이밍도이다. 종래 NAND형 플래시 메모리 장치의 프로그램 동작이 참조도면들에 의거하여 이하 상세히 설명된다.
도 2에 도시된 바와같이, 프로그램 사이클은 비트라인 셋업 구간 (bit line setup period), 프로그램 구간 (program period), 리커버리 구간 (recovery period) (또는 방전 구간), 그리고 검증 구간 (verify period)으로 구성된다. 비트라인 셋업 구간 이전에, 먼저, 프로그램 데이터 즉, 프로그램될 셀들에 대해서는 '1'을 그리고 프로그램 금지될 셀들에 대해서는 '0'을 페이지 버퍼 회로 (10)의 모든 래치들에 로드한다. 그리고, 메모리 블록 (BLK1)이 선택되면, 블록 선택 신호 (BSEL1)가 블록 선택 신호 발생기 (20_1)에 의해서 활성화되고, 그 결과 상기 선택된 메모리 블록 (BLK1)의 제 1 스트링 선택 라인 (SSL1), 워드 라인들 (WL1)-(WL16) 그리고 제 2 스트링 선택 라인 (SSL2)이 대응하는 선택 트랜지스터들 (BT1)-(BT18)을 통해 대응하는 구동 라인들 (SS1), (CG1)-(CG16) 그리고 (SS2)에 각각 전기적으로 연결된다.
그 다음에, 비트 라인들 (BL1)-(BLj)은 비트라인 셋업 구간에서 로드된 프로그램 데이터에 따라 전원 전압 (VCC) 또는 접지 전압 (VSS)으로 충전된다. 예를 들면, 프로그램될 EEPROM 셀 트랜지스터에 연결된 비트 라인은 접지 전압 (VSS)으로 충전되고, 프로그램 금지된 EEPROM 셀 트랜지스터에 연결된 비트 라인은 전원 전압 (VCC)으로 충전된다. 그리고, 상기 선택된 메모리 블록 (BLK1)의 제 1 스트링 선택 라인 (SSL1)은 전원 전압 (VCC)으로 충전되도록 대응하는 구동 라인 (SS1)에 연결되고, 제 2 스트링 선택 라인 (SSL2)은 접지 전압 (VSS)으로 충전되도록 대응하는 구동 라인 (SS2)에 연결된다. 이때, 상기 선택된 메모리 블록 (BLK1)의 워드 라인들 (WL1)-(WL16)은 각각 접지 전압 (VSS) 레벨로 유지되고, 비선택된 메모리 블록들 (BLK2)-(BLKi)의 워드 라인들 (WL1)-(WL16)은 도 2에 도시된 바와같이 플로팅된다.
프로그램 구간에서, 상기 선택된 메모리 블록 (BLK1)의 선택 워드 라인 (WL1)은 구동 라인 (CG1) 및 선택 트랜지스터 (BT2)를 통해 프로그램 전압 (Vpgm) (예를들면, 15.5V - 20V)으로 설정되고, 비선택 워드 라인들 (WL2)-(WL16) 각각은 대응하는 구동 라인 및 선택 트랜지스터를 통해 패스 전압 (Vpass) (예를 들면, 10V)으로 설정된다. 접지 전압 (VSS)으로 충전된 비트 라인들에 각각 연결된 EEPROM 셀 트랜지스터들은 드레인 일측에서 EEPROM 셀 트랜지스터의 플로팅 게이트로 핫 일렉트론들 (hot electrons)의 F-N 터널링 (Fowler-Nordheim tunneling)이 일어나기에 충분한 바이어스 조건이 만족되기 때문에 프로그램된다.
반면, 전원 전압 (VCC)으로 각각 충전된 비트 라인들에 연결된 EEPROM 셀 트랜지스터들은 프로그램 금지된다. 구체적으로는, 프로그램 금지된 EEPROM 셀 트랜지스터와 관련된 비트 라인 및 제 1 스트링 선택 트랜지스 (ST1)의 게이트가 전원 전압 (VCC)으로 설정되어 있기 때문에, 제 1 스트링 선택 트랜지스터 (ST1)의 소오스는 약 (VCC-Vth)의 전위로 구동되며, Vth는 트랜지스터 (ST1)의 드레솔드 전압이다. 하지만, 일단 제 1 스트링 선택 트랜지스터 (ST1)의 소오스가 약 (VCC-Vth)의 전위에 도달하면, 제 1 스트링 선택 트랜지스터 (ST1)는 턴오프 (또는 셧오프)된다. 트랜지스터 (ST1)이 셧오프될 때, EEPROM 셀 트랜지스터들 (M1)-(M16)의 소오스, 드레인 및 채널 영역들은 전원 전압 (VCC)으로 충전된 비트 라인과 전기적으로 분리되고 플로팅 상태로 진입한다. 게다가, EEPROM 셀 트랜지스터들 (M1)-(M16)의 소오스, 드레인 및 채널 영역들이 각 제어 게이트들 (WL1)-(WL16)에 용량적으로(capacitively) 연결되기 때문에, 각각의 패스 및 프로그램 전압들 (Vpass) 및 (Vpgm)이 제어 게이트들에 인가될 때 소오스, 드레인 및 채널 영역들의 전위는 증가 또는 부스팅된다. 이 부스팅 효과로 인해, Vpass 또는 Vpgm의 충분한 게이트 전위가 EEPROM 셀 트랜지스터들 (M1)-(M16)의 제어 게이트 및 채널 영역 사이에 형성되지 못하며, 그 결과 F-N 터널링에 의해서 '핫' 일렉트론이 EEPROM 셀 트랜지스터들 (M1)-(M16)의 플로팅 게이트들로 주입됨에 따라 생기는 불필요한 프로그램의 가능성은 없다.
프로그램 금지 동작에 관련된 상세한 설명은 U.S. Patent No. 5,677,873에 'METHOD OF PROGRAMMING FLASH EEPROM INTEGRATED CIRCUIT MEMORY DEVICES TO PREVENT INADVERTENT PROGRAMMING OF NONDESIGNATED NAND MEMORY CELLS THEREIN'라는 제목으로 개시되어 있고, 레퍼런스로 포함된다.
EEPROM 셀 트랜지스터가 요구되는 목표 드레솔드 전압을 갖는지의 여부를 판별하기 위한 단계가 수행되기 이전에, 상기 선택된 메모리 블록 (BLK1)의 워드 라인들 (WL1)-(WL16) 및 비트 라인들 (BL1)-(BLj) 상의 전압들은 리커버리 (방전) 구간 동안 접지 전압 (VSS) 레벨까지 방전된다. 그러한 방전 동작은 검증 구간 동안 불필요한 프로그램을 방지하기 위해서 수행된다. EEPROM 셀 트랜지스터의 드레솔드 전압이 요구되는 목표 드레솔드 전압에 도달할 때, 그것에 대응하는 페이지 버퍼 래치는 검증 구간에서 전원 전압 (VCC)으로 설정된다. 반면, EEPROM 셀 트랜지스터의 드레솔드 전압이 요구되는 드레솔드 전압보다 낮을 때, 그것에 대응하는 페이지 버퍼 래치는 접지 전압 (VSS)으로 계속해서 설정된다. 앞서 설명된 프로그램 사이클 (셋업/프로그램/리커버리/검증)은 페이지 버퍼 래치들 모두 검증 구간에서 전원 전압 (VCC)으로 설정될 때까지 반복된다. 반복되는 프로그램 사이클 동안 프로그램 전압 (Vpgm)은 15.5V에서 20V까지 순차적으로 증가되며, 이는 '인크리먼트 스텝 펄스 프로그램 스킴' (increamental step pulse programming (ISPP) scheme)이라 불린다.
프로그램 사이클이 반복됨에 따라, 프로그램될 EEPROM 셀 트랜지스터의 드레솔드 전압은 도 3에 도시된 바와 같이 0.7V 내지 1.3V 내에 분포된다. 종래의 NAND형 플래시 메모리 장치에 따르면, 프로그램된 EEPROM 셀 트랜지스터의 드레솔드 전압이 목표 드레솔드 전압보다 낮은 영역에 또는 높은 영역에 분포된다. 전자는 '언더 프로그램' (under program)이라 불리며, 후자는 '프로그램 디스터브' (program disturb)라 불린다. 언더 프로그램 및 프로그램 디스터브의 주된 원인은 기판 전압 (VB)이 바운스되기 때문이며, 이는 참조 도면에 의거하여 이후 상세히 설명된다.
프로그램될 EEPROM 셀 트랜지스터에 연결된 비트 라인이 전원 전압 (VCC)으로 충전될 때, 즉, 비트라인 셋업 구간 초기에, 접지 전압 (VSS)의 기판 전압 (VB)은 도 4에 도시된 바와 같이 전압 (VUP1)만큼 순간적으로 증가된다. 도 4는 프로그램 사이클에서 기판 전압 (VB)의 변화를 보여주는 도면이다. 이는 비트 라인 (BL)이 도 5에 도시된 p형 기판 (포켓 P-웰)에 용량적으로 연결되기 때문이며, 도 5는 비트 라인 방향을 따라 절단된 단면도이다. 상기 전압 (VUP1)은 비트 라인 (BL)과 p형 기판 사이의 총 커패시턴스 (CA) 대 기판 커패시턴스 (CB) (즉, 포켓 P-웰과 N-웰 (미도시됨)의 접합 커패시컨스를 의미함)의 커플링 비에 의해 결정된다. 전압 (VUP1)은 다음과 같이 표현된다.
수식에서, 비트 라인과 p형 기판 사이의 총 커패시턴스 (CA)는 (CA1+CA2+CA3)이다. 커패시턴스 (CA1)는 비트 라인 (BL)이 연결된 n+ 영역과 p형 기판 사이의 접합 커패시턴스를 나타내고, 커패시턴스 (CA2)는 비트 라인 (BL)과 워드 라인 (WL) (또는 EEPROM 셀 트랜지스터의 제어 게이트) 사이의 커패시턴스 (CA21)와 워드 라인 (WL)과 p형 기판 사이의 커패시턴스 (CA22)를 합한 커패시턴스를 나타내며, 커패시턴스 (CA3)는 비트 라인 (BL)과 p형 기판 사이의 다이렉트 커패시턴스 (direct capacitance)를 나타낸다. 여기서, 커패시턴스 (CA1)는 모든 메모리 블록들 (BLK1)-(BLKi)에 존재한다. 그리고, 커패시턴스 (CA2)는 선택된 메모리 블록에는 존재하지 않으며, 이는 스트링 선택 라인들 (SSL1) 및 (SSL2) 및 워드 라인들 (WL1)-(WL16)이 각각 일정한 전압 레벨 (예를 들면, VCC, Vpass 및 VSS)로 유지되기 때문이다. 즉, 일정한 전압 레벨로 각각 유지되는 라인들 (SSL1), (WL1)-(WL16), 그리고 (SSL2)에 의한 차폐 효과가 생기기 때문이다. 하지만, 커패시턴스 (CA2)는 비선택된 메모리 블록들에 존재하며, 이는 스트링 선택 라인들 (SSL1) 및 (SSL2)과 워드 라인들 (WL1)-(WL16)이 프로그램 사이클 동안 플로팅 상태로 각각 유지되기 때문이다.
이 분야에 숙련된 자들에게 잘 알려진 바와같이, 인접한 스트링들 사이의 전기적인 절연을 위한 필드 산화막은 인접한 스트링들의 n+ 영역들 (EEPROM 셀 트랜지스터의 소오스/드레인 영역)과 필드 산화막 상부에 배열되는 도전 라인 (즉, 워드 라인)과 함께 기생 필드 트랜지스터 (parasitic field transistor)를 구성한다. 구체적으로는, 워드 라인 방향을 따라 절단된 단면의 일부를 보여주는 도 6을 참조하면, 워드 라인 (WL)은 기생 필드 트랜지스터의 게이트 전극으로 작용하고, 워드 라인 (WL) 하부의 필드 산화막 (SiO2)은 게이트 산화막으로 작용하며, n+ 영역들 (인접한 스트링들의 EEPROM 셀 트랜지스터의 소오스/드레인 영역)은 기생 필드 트랜지스터의 소오스 및 드레인으로 작용한다. 그러한 기생 필드 트랜지스터의 채널 영역은 도 6에 도시된 바와 같이 소오스 (n+ 영역) 및 드레인 (n+ 영역) 사이에 존재한다. 기생 필드 트랜지스터의 드레솔드 전압을 초과하는 전압이 워드 라인 (WL)에 인가되면, 기생 채널 영역의 반전이 생기며, 그 결과 인접한 n+ 영역들 사이에 누설 전류 경로가 형성된다. 결국, 인접한 n+ 영역들 사이의 절연 손실을 피하기 위해서는, 그러한 기생 필드 트랜지스터들의 드레솔드 전압 (VTF)이 어떤 가능한 동작 전압보다 더 커야한다.
이 분야에 숙련된 자들에게 잘 알려진 바와같이, 기판 전압 (VB)이 변화됨에 따라, 금속-산화물-반도체 전계 효과 트랜지스터 (metal-oxide-semiconductor field effect transistor)의 드레솔드 전압 (Vth)은 바디 효과 (또는 기판 바이어스 효과)로 인한 기판 전압 (VB) 변화에 비례하여 변화되며, 이는 다음과 같다.
전압 (VUP1)만큼 증가된 기판 전압 (VB)이 프로그램 구간 초기에 전압 (VUP2)으로 유지되기 때문에 (VSB= -VUP2), 기생 필드 트랜지스터의 드레솔드 전압 (VTF)은 기판 전압 (VB)의 변화에 비례하여 감소된다.
기생 필드 트랜지스터의 드레솔드 전압 (VTF)이 워드 라인 (WL) 상의 프로그램 전압 (Vpgm) (예를 들면, 15.5V - 20V)보다 낮은 경우, 기생 필드 트랜지스터의 채널 영역이 반전되고, 그 결과 프로그램 금지된 EEPROM 셀 트랜지스터의 채널 영역에 모인 (부스팅된) 전하들이 기생 필드 트랜지스터의 채널을 통해 빠져나간다. 그러므로, EEPROM 셀 트랜지스터가 프로그램되는 것을 방지하기 위한 채널 부스팅 효과가 저하되며, 그 결과 프로그램 금지된 EEPROM 셀 트랜지스터가 소프트 프로그램된다(soft programmed). 따라서, 프로그램 금지된 EEPROM 셀 트랜지스터의 드레솔드 전압이 도 3에 도시된 바와같이 목표 드레솔드 전압 분포보다 높은 영역으로 이동된다. 즉, 프로그램 디스터브가 야기된다.
각 비트 라인 (BL1)-(BLj) 상의 전압이 리커버리 구간 초기에 방전될 때, 도 4에서 알 수 있듯이, 기판 전압 (VB)은 앞서 설명된 용량성 커플링으로 인해 전압 (Vdown1)만큼 낮아진다. 도 4에 도시된 바와같이, 리커버리 구간에서 증가된 기판 전압 (VB)이 검증 구간 초기에 접지 전압 (VSS)보다 낮은 전압 (Vdown2)으로 유지되기 때문에, 프로그램될 EEPROM 셀 트랜지스터의 드레솔드 전압은 바디 효과로 인해 마치 증가된 것처럼 보인다. 이러한 경우, 비록 충분히 프로그램되지 않았지만, 프로그램될 EEPROM 셀 트랜지스터는 검증 구간에서 오프 셀로 판별된다. 따라서, 프로그램될 EEPROM 셀 트랜지스터의 드레솔드 전압은 도 3에 도시된 바와같이 목표 드레솔드 전압 분포보다 낮은 영역으로 이동된다. 즉, 언더 프로그램이 야기된다.
본 발명의 목적은 기판 전압 바운싱을 최소화하여 언더 프로그램 및 프로그램 디스터브를 방지할 수 있는 NAND형 플래시 메모리 장치 및 프로그램 방법을 제공하는 것이다.
도 1은 종래 NAND형 플래시 메모리 장치를 보여주는 도면;
도 2는 종래 NAND형 플래시 메모리 장치의 프로그램 동작을 설명하기 위한 타이밍도;
도 3은 온 셀 및 오프 셀의 드레솔드 전압 분포를 보여주는 도면;
도 4는 프로그램 사이클에서 기판 전압의 변화를 보여주는 도면;
도 5는 도 1에서 비트 라인 방향을 따라 절단된 단면도;
도 6은 도 1에서 워드 라인 방향을 따라 절단된 단면도;
도 7은 본 발명에 따른 NAND형 플래시 메모리 장치를 보여주는 도면; 그리고
도 8은 본 발명에 따른 프로그램 동작을 설명하기 위한 타이밍도이다.
* 도면의 주요 부분에 대한 부호 설명
10 : 페이지 버퍼 회로 20_1 - 20_i : 블록 선택 제어 회로
22 : 블록 선택 신호 발생기 30 : 구동 회로
(구성)
본 발명의 특징에 따르면, NAND형 플래시 메모리 장치는 복수의 메모리 블록들로 분리된 메모리 셀 어레이를 포함한다. 상기 메모리 블록들 각각은 행들 및 열들의 매트릭스 형태로 배열된 복수 개의 EEPROM 셀 트랜지스터들을 갖는다. 상기 플래시 메모리 장치는 상기 메모리 블록들에 각각 대응하는 복수 개의 블록 선택 제어 회로들을 더 포함한다. 각 블록 선택 제어 회로는 프로그램 사이클 동안 대응하는 메모리 블록의 상기 행들과 대응하는 구동 라인들을 전기적으로 연결하며, 그 결과 상기 프로그램 사이클 동안, 선택된 행은 프로그램 또는 검증 전압으로 설정되고 나머지 행들은 패스 또는 독출 전압으로 각각 설정된다. 각 블록 선택 제어 회로는 상기 프로그램 사이클 동안 대응하는 메모리 블록을 선택하기 위한 블록 선택 신호를 발생하는 블록 선택 신호 발생기와 상기 블록 선택 신호에 응답해서 상기 대응하는 메모리 블록의 행들을 대응하는 구동 라인들과 연결하는 스위치부로 구성된다. 게다가, 상기 플래시 메모리 장치에는, 상기 블록 선택 제어 회로들을 제어하기 위한 콘트롤러가 제공된다. 상기 콘트롤러는 상기 프로그램 사이클의 비트라인 셋업 및 리커버리 구간 동안 상기 메모리 블록들 각각의 행들이 상기 대응하는 구동 라인들과 연결되도록 상기 블록 선택 신호 발생기들을 동시에 활성화시킨다. 결과적으로, 상기 메모리 블록들 각각의 행들은 상기 프로그램 사이클의 비트라인 셋업 및 리커버리 구간 동안 소정의 전압 (예를 들면, 전원 전원, 접지 전압 또는 상기 전원 및 접지 전압들 사이의 중간 전압)으로 각각 설정된다.
본 발명의 다른 특징에 따르면, NAND형 플래시 메모리 장치의 프로그램 방법이 제공된다. 상기 플래시 메모리 장치는 복수 개의 비트 라인들; 복수 개의 워드 라인들 및, 상기 워드 라인들 및 상기 비트 라인들의 매트릭스 형태로 배열된 복수 개의 메모리 셀들을 포함하는 복수 개의 메모리 블록들 및; 상기 메모리 블록들에 각각 대응하고 대응하는 메모리 블록의 워드 라인들을 대응하는 구동 라인들과 연결하는 복수 개의 블록 선택 제어 회로들을 갖는다. 본 발명의 프로그램 방법은 상기 비트 라인들에 프로그램될 데이터를 각각 로딩하는 단계와; 상기 메모리 셀 어레이에 상기 데이터를 프로그램하는 단계 및; 상기 비트 라인들 상의 전압들을 방전하는 단계를 포함하며, 상기 로딩 및 방전 단계에서, 상기 메모리 블록들 각각의 워드 라인들은 접지 전압으로 각각 설정되도록 상기 대응하는 구동 라인들과 연결된다.
(작용)
앞서 설명된 장치 및 방법에 의하면, 모든 메모리 블록의 워드 라인들은 프로그램 사이클의 비트라인 셋업 및 리커버리 구간에서 접지 전압으로 설정되며, 그 결과 비트 라인 전압이 천이될 때 생기는 기판 전압의 바운싱이 최소화된다.
(실시예)
본 발명의 바람직한 실시예가 참조 도면에 의거하여 이하 상세히 설명된다.
도 7은 본 발명에 따른 NAND형 플래시 메모리 장치를 보여주는 도면이다. 도 7에서, 도 1의 구성 요소들과 동일한 구성 요소들은 동일한 참조 번호로 표기되며, 그것의 설명은 그러므로 생략된다.
도 7의 NAND형 플래시 메모리 장치는 블록 선택 제어 회로들 (20_1)-(20_i)의 블록 선택 신호 발생기들 (22)을 제어하기 위한 회로 (100)가 추가된다는 점에서 도 1의 NAND형 플래시 메모리 장치와 다르다. 상기 발생기들 (22)을 제어하기 위한 회로 (100) (이후, 콘트롤러라 칭함)는 비트라인 셋업 및 리커버리 구간 동안 모든 블록 선택 신호 발생기들 (22)을 동시에 활성화시키기 위한 제어 신호 (CTL)를 발생한다. 이는 블록 선택 신호들 (BSEL1)-(BSELi)이 동시에 활성화되게 하며, 결국 각 메모리 블록 (BLK1)-(BLKi)의 제 1 스트링 선택 라인 (SSL1), 워드 라인들 (WL1)-(WL16) 그리고 제 2 스트링 선택 라인 (SSL2)은 대응하는 선택 트랜지스터들 (BT1)-(BT18)을 통해 대응하는 구동 라인들 (SS1), (CG1)-(CG16) 그리고 (SS2)에 각각 전기적으로 연결된다. 비트 라인 셋업 및 리커버리 구간 동안, 구동 라인 (SS1)은 전원 전압 (VCC)으로 설정되고, 구동 라인들 (CG1)-(CG16) 및 (SS2)은 접지 전압 (VSS)으로 설정된다. 그러므로, 비선택된 메모리 블록들의 모든 워드 라인들 (WL1)-(WL16)은 비트라인 셋업 및 리커버리 구간 동안 플로팅 상태 대신에 접지 전압 (VSS)으로 설정된다.
도 8은 본 발명에 따른 프로그램 동작을 설명하기 위한 타이밍도이다. 본 발명의 프로그램 동작이 참조 도면들에 의거하여 이하 상세히 설명된다.
앞서 설명된 바와같이, 프로그램 사이클은 비트라인 셋업 구간, 프로그램 구간, 리커버리 (방전) 구간, 그리고 검증 구간으로 분리된다. 비트라인 셋업 구간 전에, 프로그램될 셀들에 대해서는 '0'의 프로그램 데이터를 그리고 프로그램 금지된 셀들에 대해서는 '1'의 프로그램 데이터를 페이지 버퍼 회로 (10)의 모든 래치들에 각각 로드한다.
도 8에 도시된 바와같이, 콘트롤러 (100)로부터의 제어 신호 (CTL)는 비트라인 셋업 구간에서 로직 로우 레벨에서 로직 하이 레벨로 천이한다. 이로 하여금, 메모리 블록들 (BLK1)-(BLKi)에 각각 대응하는 블록 선택 신호들 (BSEL1)-(BSELi)이 하이로 활성화되고, 그 결과 각 블록 선택 제어 회로 (20_1)-(20_i)의 선택 트랜지스터들 (BT1)-(BT18)이 동시에 턴온된다. 결과적으로, 각 메모리 블록 (BLK1)-(BLKi)의 제 1 스트링 선택 라인 (SSL1)은 전원 전압 (VCC)으로 충전되도록 대응하는 구동 라인 (SS1)에 연결되고, 제 2 스트링 선택 라인 (SSL2)은 접지 전압 (VSS)으로 충전되도록 대응하는 구동 라인 (SS2)에 연결되며, 워드 라인들 (WL1)-(WL16)은 접지 전압 (VSS)으로 각각 충전되도록 대응하는 구동 라인들 (CG1)-(CG16)에 연결된다. 앞서 설명된 조건하에서, 비트라인 셋업 구간에서, 비트 라인들 (BL1)-(BLj)은 페이지 버퍼 회로 (10)에 로드된 프로그램 데이터에 따라 전원 전압 (VCC) 또는 접지 전압 (VSS)으로 각각 충전된다.
프로그램 구간으로 진입하기 이전에, 도 8에 도시된 바와같이, 제어 신호 (CTL)는 로직 하이 레벨 (VCC)에서 로직 로우 레벨 (VSS)로 천이한다. 이후, 선택된 메모리 블록의 선택 워드 라인은 상기 구동 회로 (30)로부터의 프로그램 전압 (Vpgm)으로 설정되고 비선택 워드 라인들은 상기 구동 회로 (30)로부터의 패스 전압 (Vpass)으로 각각 설정된다. 반면, 비선택된 메모리 블록들의 모든 워드 라인들 (WL1)-(WL16)은 플로팅 상태로 설정되며, 이는 비선택된 메모리 블록들에 대응하는 선택 트랜지스터들 (BT1)-(BT18)이 제어 신호 (CTL)의 하이-로우 천이에 따라 턴오프되기 때문이다. 프로그램 구간에서, 선택 워드 라인에 연결된 EEPROM 셀 트랜지스터들은 종래의 NAND형 플래시 메모리 장치와 동일한 방법으로 프로그램되거나 프로그램 금지된다.
그 다음에, 프로그램될 EEPROM 셀 트랜지스터가 요구되는 목표 드레솔드 전압을 갖는지의 여부를 판별하기 위한 단계가 수행되기 이전에, 선택된 메모리 블록의 워드 라인들 (WL1)-(WL16) 및 비트 라인들 (BL1)-(BLj) 상의 전압들이 리커버리 구간 동안 접지 전압 (VSS) 레벨까지 방전된다.
상기 비트라인 셋업 구간과 마찬가지로, 제어 신호 (CTL)는 리커버리 구간의 진입시 로직 로우 레벨에서 로직 하이 레벨로 천이하며, 그 결과 메모리 블록들 (BLK1)-(BLKi)에 각각 대응하는 블록 선택 신호들 (BSEL1)-(BSELi)이 하이로 활성화된다. 이로 인해서, 블록 선택 제어 회로들 (20_1)-(20_i)의 선택 트랜지스터들 (BT1)-(BT18)이 동시에 턴온된다. 결과적으로, 각 메모리 블록 (BLK1)-(BLKi)의 제 1 스트링 선택 라인 (SSL1)은 전원 전압 (VCC)으로 충전되도록 대응하는 구동 라인 (SS1)에 연결되고, 제 2 스트링 선택 라인 (SSL2)은 접지 전압 (VSS)으로 충전되도록 대응하는 구동 라인 (SS2)에 연결되며, 워드 라인들 (WL1)-(WL16)은 접지 전압 (VSS)으로 각각 충전되도록 대응하는 구동 라인들 (CG1)-(CG16)에 연결된다.
계속해서, 검증 구간으로 진입하기 이전에, 도 8에 도시된 바와같이, 제어신호 (CTL)는 로직 하이 레벨에서 로직 로우 레벨로 천이한다. 이후, 선택된 메모리 블록의 선택 워드 라인은 상기 구동 회로 (30)로부터의 검증 전압 (Vverify) (예를 들면, 0.7V)으로 설정되고 비선택 워드 라인들은 상기 구동 회로 (30)로부터의 독출 전압 (Vread) (예를 들면, 4.5V)으로 각각 설정된다. 반면, 비선택된 메모리 블록들의 모든 워드 라인들 (WL1)-(WL16)은 플로팅 상태로 설정되며, 이는 비선택된 메모리 블록들에 대응하는 선택 트랜지스터들 (BT1)-(BT18)이 제어 신호 (CTL)의 하이-로우 천이에 따라 턴오프되기 때문이다. 검증 구간에서, EEPROM 셀 트랜지스터가 요구되는 목표 드레솔드 전압에 도달하였는지의 여부가 종래의 NAND형 플래시 메모리 장치와 동일한 방법으로 판별된다. 앞서 설명된 프로그램 사이클은 모든 페이지 버퍼 래치들이 검즈 구간에서 전원 전압 (VCC)으로 설정될 때까지 반복된다.
이 실시예에 있어서, 프로그램 전압 (Vpgm)은 반복되는 프로그램 사이클 동안 15.5V에서 20V까지 점차적으로 증가된다 (인크리먼트 스텝 펄스 프로그램밍 스킴). 그리고, 비트라인 셋업 및 리커버리 구간 동안, 메모리 블록들 (BLK1)-(BLKi)의 워드 라인들 (WL1)-(WL16)이 접지 전압 (VSS) 대신 전원 전압 (VCC) 또는 중간 전압으로 충전될 수 있음은 이 분야에 숙련된 자에게 자명하다.
앞서 설명된 바와같은 본 발명의 NAND형 플래시 메모리 장치에 따르면, 비트라인 셋업 및 리커버리 구간 동안 비선택된 메모리 블록들의 워드 라인들 (WL1)-(WL16)을 접지 전압 (VSS)으로, 제 1 스트링 선택 라인 (SSL1)을 전원 전압 (VCC)으로, 그리고 제 2 스트링 선택 라인 (SSL2)을 접지 전압 (VSS)으로 설정함으로써,커패시턴스 (CA2)는 비선택된 메모리 블록들의 스트링 선택 라인들 (SSL1) 및 (SSL2) 그리고 워드 라인들 (WL1)-(WL16)의 차폐 효과 (shielding effect)에 의해서 완전히 제거되고 (즉, 커패시턴스 (CA21)는 비선택된 블록에 연결되는 워드 라인들 (WL1)-(WL16)에 접지 전압이 연결되어 거의 무시할 정도로 발생되지 않게 됨), 커패시턴스 (CA3) 역시 스트링 선택 라인들 (SSL1) 및 (SSL2) 그리고 워드 라인들 (WL1)-(WL16)의 차폐 효과 (shielding effect)에 의해서 거의 무시할 정도로 감소된다. 게다가, 기판 커패시턴스 (CB)는 커패시턴스 (CA22)가 더해지기 때문에 증가된다.
결과적으로, 앞서 설명된 수식에서 알 수 있듯이, 총 커패시턴스 (CA)가 감소되고 기판 커패시턴스 (CB)가 증가되기 때문에, 비트 라인과 기판 사이의 커플링에 의해서 증가되는 전압 (VUP1)은 도 4에 도시된 바와같이 전압 (VUP3)까지 낮아진다. 그러므로, 도 6에 도시된 기생 필드 트랜지스터의 드레솔드 전압 (VTF)이 워드 라인 전압 (예를 들면, 프로그램 또는 패스 전압) 보다 낮게 감소되는 것을 최대한 억제할 수 있고, 그 결과 프로그램 디스터브를 방지할 수 있다. 마찬가지로, 비트 라인과 기판 사이의 커플링에 의해서 낮아지는 전압 (Vdown1)은 도 4에 도시된 바와같이 전압 (Vdown3)까지 감소된다. 그러므로, 충분히 프로그램되지 않은 EEPROM 셀 트랜지스터의 드레솔드 전압이 마치 목표 드레솔드 전압에 도달한 것 같이 보이는것을 방지할 수 있고, 그 결과 언더 프로그램을 방지할 수 있다.
상술한 바와같이, 비트라인 셋업 및 리커버리 구간 동안, 모든 메모리 블록들의 워드 라인들을 임의의 전압 (예를 들면, 접지 전압, 전원 전압, 또는 중간 전압)으로 설정함으로써, 기판 전압이 순간적으로 높아지는 것을 최대한 억제할 수 있다. 그러므로, 기판 전압의 바운싱으로 인해 생기는 언더 프로그램 및 프로그램 디스터브를 방지할 수 있다.

Claims (12)

  1. 각각이 행들 및 열들의 매트릭스 형태로 배열된 복수 개의 메모리 셀들을 포함하는 복수 개의 메모리 블록들과;
    상기 메모리 블록들에 각각 대응하며, 각각이 프로그램 사이클 동안 대응하는 메모리 블록의 상기 행들과 대응하는 구동 라인들을 연결하는 복수 개의 블록 선택 제어 회로들 및;
    상기 프로그램 사이클의 비트라인 셋업 구간과 리커버리 구간 동안 상기 메모리 블록들 각각의 행들이 상기 대응하는 구동 라인들과 연결되도록 상기 블록 선택 제어 회로들을 제어하는 콘트롤러를 포함하며,
    상기 메모리 블록들 각각의 행들은 상기 프로그램 사이클의 비트라인 셋업 구간 동안 소정의 전압으로 각각 설정되는 불휘발성 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 메모리 장치는 NAND형 플래시 메모리 장치인 불휘발성 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 소정 전압은 접지 전압, 전원 전압, 그리고 상기 전원 전압 및 상기 접지 전압 사이의 중간 전압 중 어느 하나인 불휘발성 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 콘트롤러는 상기 비트 라인 셋업 구간과 상기 리커버리 구간에서 활성화되는 불휘발성 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 콘트롤러는 상기 프로그램 사이클의 프로그램 및 검증 구간 동안 비선택된 메모리 블록들의 블록 선택 신호 발생기들을 비활성화시키며, 그 결과 상기 비선택된 메모리 블록들의 행들이 각각 플로팅 상태로 유지되는 불휘발성 반도체 메모리 장치.
  6. 각각이 행들 및 열들의 매트릭스 형태로 배열된 복수 개의 메모리 셀들을 포함하는 복수 개의 메모리 블록들과;
    상기 메모리 블록들에 각각 대응하는 복수 개의 블록 선택 제어 회로들 및;
    상기 블록 선택 제어 회로들 각각은,
    프로그램 사이클 동안 대응하는 메모리 블록을 선택하기 위한 블록 선택 신호를 발생하는 블록 선택 신호 발생기 및;
    상기 블록 선택 신호에 응답해서 상기 대응하는 메모리 블록의 행들을 대응하는 구동 라인들과 연결하는 스위치부로 구성되며;
    상기 프로그램 사이클의 비트라인 셋업 및 리커버리 구간 동안 상기 메모리블록들 각각의 행들이 상기 대응하는 구동 라인들과 연결되도록 상기 블록 선택 신호 발생기들을 동시에 활성화시키는 콘트롤러를 포함하며,
    상기 메모리 블록들 각각의 행들은 상기 프로그램 사이클의 비트라인 셋업 및 리커버리 구간 동안 소정의 전압으로 각각 설정되는 불휘발성 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 메모리 장치는 NAND형 플래시 메모리 장치인 불휘발성 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 소정 전압은 접지 전압, 전원 전압, 그리고 상기 전원 전압 및 상기 접지 전압 사이의 중간 전압 중 어느 하나인 불휘발성 반도체 메모리 장치.
  9. 복수 개의 비트 라인들; 복수 개의 워드 라인들 및, 상기 워드 라인들 및 상기 비트 라인들의 매트릭스 형태로 배열된 복수 개의 메모리 셀들을 포함하는 복수 개의 메모리 블록들 및; 상기 메모리 블록들에 각각 대응하고 대응하는 메모리 블록의 워드 라인들을 대응하는 구동 라인들과 연결하는 복수 개의 블록 선택 제어 회로들을 갖는 불휘발성 반도체 메모리 장치의 프로그램 방법에 있어서:
    상기 비트 라인들에 프로그램될 데이터를 각각 로딩하는 단계와;
    상기 데이터를 선택된 메모리 블록에 프로그램하는 단계 및;
    상기 비트 라인들 상의 전압들을 방전하는 단계를 포함하며,
    상기 메모리 블록들 각각의 워드 라인들은 상기 로딩 및 방전 단계에서 소정 전압으로 각각 설정되도록 상기 대응하는 구동 라인들과 전기적으로 연결되는 것을 특징으로 하는 프로그램 방법.
  10. 제 9 항에 있어서,
    상기 데이터가 정확히 프로그램되었는 지의 여부를 판별하는 단계를 부가적으로 포함하는 프로그램 방법.
  11. 제 9 항에 있어서,
    상기 메모리 장치는 NAND형 플래시 메모리 장치를 포함하는 프로그램 방법.
  12. 제 9 항에 있어서,
    상기 소정 전압은 접지 전압, 전원 전압, 그리고 상기 전원 전압 및 상기 접지 전압 사이의 중간 전압 중 어느 하나인 프로그램 방법.
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