KR101532755B1 - 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템, 그것의 프로그램 방법, 및 그것의 프리차지 전압 부스팅 방법 - Google Patents

비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템, 그것의 프로그램 방법, 및 그것의 프리차지 전압 부스팅 방법 Download PDF

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Abstract

본 발명에 따른 비휘발성 메모리 장치의 프로그램 방법은, 페이지 버퍼들에 로딩된 데이터에 따라 비트라인들을 프리차지하는 단계, 상기 프리차지된 비트라인들 및 상기 비트라인들 각각에 대응하는 채널들을 전기적으로 연결하여 상기 채널들을 차지하는 단계, 및 상기 채널들을 차지시킨 후에 프로그램하기 위한 워드라인 전압을 인가하는 단계를 포함하되, 여기서 상기 채널들 각각은 인접한 페이지 버퍼들에 로딩된 데이터에 근거하여 채널 전압 부스팅이 결정되는 것을 특징으로 한다.
채널, 프리차지, 부스팅

Description

비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템, 그것의 프로그램 방법, 및 그것의 프리차지 전압 부스팅 방법{NONVOLATILE MEMORY DEVICE, MEMORY SYSTEM HAVING ITS, PRORAMMING METHOD THEREOF, AND PRECHARG VOLTAGE BOOSTING METHOD THEREOF}
본 발명은 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템, 그것의 프로그램 방법 및 그것의 프리차지 전압 부스팅 방법에 관한 것이다.
비휘발성 메모리 장치의 경우, 전원이 공급되지 않아도 셀에 기록된 데이터가 소멸되지 않고 남아있다. 비휘발성 메모리들 중 플래시 메모리는 전기적으로 셀들의 데이터를 일괄적으로 소거하는 기능을 갖기 때문에, 컴퓨터 및 메모리 카드 등에 널리 사용되고 있다.
플래시 메모리는 셀과 비트라인의 연결 상태에 따라 노어 플래시 메모리와 낸드 플래시 메모리로 구분된다. 일반적으로, 노어 플래시 메모리는 전류 소모가 크기 때문에 고집적화에 불리하지만, 고속화에 용이하게 대처할 수 있는 장점을 갖는다. 그리고, 낸드 플래시 메모리는 노어 플래시 메모리에 비해 적은 셀 전류를 소모하기 때문에 고집적화에 유리한 장점을 갖는다.
본 발명의 목적은 채널의 프리차지 전압을 증가시키는 비휘발성 메모리 장치를 제공하는데 있다.
본 발명의 또 다른 목적은 프로그램 디스터번스를 줄이는 비휘발성 메모리 장치를 제공하는데 있다.
본 발명에 따른 비휘발성 메모리 장치의 프로그램 방법은: 페이지 버퍼들에 로딩된 데이터에 따라 비트라인들을 프리차지하는 단계; 상기 프리차지된 비트라인들 및 상기 비트라인들 각각에 대응하는 채널들을 전기적으로 연결하여 상기 채널들을 차지하는 단계; 및 상기 채널들을 차지시킨 후에 프로그램하기 위한 워드라인 전압을 인가하는 단계를 포함하되, 여기서 상기 채널들 각각은 인접한 페이지 버퍼들에 로딩된 데이터에 근거하여 채널 전압 부스팅이 결정되는 것을 특징으로 한다.
실시 예에 있어서, 상기 페이지 버퍼들 중 인접한 제 1 페이지 버퍼 및 제 2 페이지 버퍼에 각각 서로 다른 데이터가 로딩될 때, 증가된 프리차지 전압은 상기 제 1 페이지 버퍼에 대응하는 제 1 비트라인 혹은 상기 제 2 페이지 버퍼에 대응하는 제 2 비트라인 중 적어도 어느 하나의 비트라인으로 인가되는 것을 특징으로 한다.
실시 예에 있어서, 상기 제 1 페이지 버퍼에 데이터 '1'이 로딩되고 상기 제 2 페이지 버퍼에 데이터 '0'이 로딩될 때, 상기 증가된 프리차지 전압은 상기 제 1 비트라인으로 인가되는 것을 특징으로 한다.
실시 예에 있어서, 상기 증가된 프리차지 전압은 전원전압 혹은 그 이상의 전압인 것을 특징으로 한다.
실시 예에 있어서, 상기 증가된 프리차지 전압은 고전압 발생기로부터 생성되고, 생성된 상기 증가된 프리차지 전압은 직접적으로 제 1 비트라인으로 인가되는 것을 특징으로 한다.
실시 예에 있어서, 상기 증가된 프리차지 전압은 상기 제 1 비트라인 및 상기 제 2 비트라인 사이의 커플링을 이용한 부스팅으로 얻어지는 것을 특징으로 한다.
실시 예에 있어서, 상기 증가된 프리차지 전압을 얻기 위하여, 상기 제 1 비트라인으로 프리차지 전압을 인가하고, 상기 프리차지 전압의 상기 제 1 비트라인을 소정의 시간 동안 플로팅하고, 및 상기 소정의 시간 동안 상기 제 2 비트라인으로 상기 프리차지 전압으로 인가하는 것을 특징으로 한다.
실시 예에 있어서, 상기 워드라인 전압을 인가하는 단계는, 비선택된 워드라인들로 패스 전압을 인가하는 단계; 및 선택된 워드라인으로 프로그램 전압을 인가하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따른 비휘발성 메모리 장치의 채널 프리차지 전압 부스팅 방법은: 제 1 비트라인으로 프리차지 전압을 인가하는 단계; 상기 프리차지 전압의 상기 제 1 비트라인을 플로팅하는 단계; 상기 제 1 비트라인이 플로팅 상태일 때, 상기 제 1 비트라인에 인접한 제 2 비트라인으로 프리차지 전압을 인가하여 상기 제 1 비트 라인의 상기 프리차지 전압을 부스팅하는 단계; 및 상기 제 1 비트라인과 상기 제 1 비트라인에 대응하는 채널을 전기적으로 연결함으로 상기 부스팅된 프리차지 전압을 상기 채널로 인가하는 단계를 포함한다.
실시 예에 있어서, 프로그램 동작시 상기 제 1 비트라인은 프로그램 금지 셀이 연결되고 상기 제 2 비트라인은 프로그램 셀이 연결되는 것을 특징으로 하는 전압 부스팅 방법.
본 발명에 따른 비휘발성 메모리 장치는: 복수의 워드라인들 및 복수의 비트라인들이 교차된 곳에 배열된 복수의 메모리 셀들을 갖는 메모리 셀 어레이; 상기 메모리 셀 어레이에 프로그램될 데이터를 임시로 저장하거나 상기 메모리 셀 어레이로부터 읽혀진 데이터를 임시로 저장하는 복수의 페이지 버퍼들; 및 상기 복수의 비트라인들과 상기 복수의 페이지 버퍼들 각각을 전기적으로 연결하는 비트라인 선택회로를 포함하되, 여기서 프로그램 동작시 비트라인 셋업 구간에서 인접한 페이지 버퍼에 로딩된 데이터의 상태에 따라 페이지 버퍼에 대응하는 비트라인의 프리차지 전압의 증가 여부가 결정되는 것을 특징으로 한다.
실시 예에 있어서, 상기 복수의 페이지 버퍼들 각각은 상기 인접한 페이지 버퍼에 로딩된 데이터의 상태에 근거하여 상기 프리차지 전압의 증가 여부를 결정하는 것을 특징으로 한다.
실시 예에 있어서, 상기 비트라인 선택회로는 비트라인에 연결된 드레인, 페이지 버퍼에 연결된 소스, 및 비트라인 제어 신호를 입력받는 게이트를 갖는 복수의 비트라인 선택 트랜지스터들을 포함하되, 여기서 상기 비트라인 제어 신호는 상 기 인접한 페이지 버퍼에 로링된 데이터의 상태에 근거하여 상기 페이지 버퍼로부터 발생되는 것을 특징으로 한다.
실시 예에 있어서, 상기 복수의 페이지 버퍼들 중 인접한 제 1 페이지 버퍼 및 제 2 페이지 버퍼에 각각 서로 다른 데이터가 로딩될 때, 상기 제 1 페이지 버퍼는 비트라인 셋업 구간에서 소정의 시간 동안 상기 제 1 페이지 버퍼에 대응하는 제 1 비트라인이 플로팅 상태의 프리차지 전압을 갖도록 하고, 상기 제 2 페이지 버퍼는 상기 제 1 비트라인이 플로팅 상태가 될 때 상기 소정의 시간 동안 제 2 비트라인으로 프리차지 전압이 인가되도록 하는 것을 특징으로 한다.
실시 예에 있어서, 상기 제 2 페이지 버퍼는 상기 소정의 시간 동안 제 2 비트라인이 프리차지 전압으로 인가된 후에 상기 제 2 비트라인이 0V으로 인가되도록 하는 것을 특징으로 한다.
실시 예에 있어서, 상기 비휘발성 메모리 장치는 상기 복수의 비트라인들 중 홀수번째 비트라인들에 대한 홀수 비트라인 셋업 동작을 수행한 뒤, 상기 복수의 비트라인들 중 짝수번째 비트라인들에 대한 짝수 비트라인 셋업 동작을 수행하도록 제어하는 제어 로직을 더 포함한다.
실시 예에 있어서, 상기 제어 로직은 상기 홀수 비트라인 셋업 동작 혹은 상기 짝수 비트라인 셋업 동작시 이웃한 페이지 버퍼들에 로딩된 데이터의 상태에 근거하여 비트라인의 프리차지 전압 증가 여부를 결정하는 것을 특징으로 한다.
실시 예에 있어서, 상기 제어 로직은 상기 홀수 비트라인 셋업 동작 및 상기 짝수 비트라인 셋업 동작시 데이터 '1'이 로딩된 페이지 버퍼에 대응하는 비트라인 으로 증가된 프리차지 전압이 인가되도록 하되, 상기 페이지 버퍼에 이웃한 페이지 버퍼에는 데이터 '0'이 로딩된 것을 특징으로 한다.
실시 예에 있어서, 상기 비휘발성 메모리 장치는 상기 페이지 버퍼에 대응하는 상기 제 1 비트라인으로 상기 증가된 프리차지 전압을 인가하는 고전압 발생기를 더 포함하다.
본 발명에 따른 메모리 시스템은, 비휘발성 메모리 장치; 및 상기 비휘발성 메모리 장치를 제어하는 메모리 제어기를 포함하되, 상기 비휘발성 메모리 장치는, 페이지 버퍼들에 로딩된 데이터에 따라 비트라인들을 프리차지하고, 상기 프리차지된 비트라인들과 상기 비트라인들 각각에 대응하는 채널들을 전기적으로 연결하여 상기 채널들을 차지하고, 상기 채널들을 차지시킨 후에 프로그램하기 위한 워드라인 전압을 인가하되, 상기 채널들 각각은 인접한 페이지 버퍼들에 로딩된 데이터에 근거하여 채널 전압 부스팅이 결정되는 것을 특징으로 한다.
상술한 바와 같이 본 발명에 따른 비휘발성 메모리 장치는 프로그램 동작시 로딩된 데이터의 상태에 따라 비트라인의 프리차지 전압의 증가 여부를 결정한다. 이로써, 프로그램 동작시 프로그램 디스터번스가 줄어들게 된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시 예를 첨부된 도면을 참조하여 설명한다.
본 발명에 따른 비휘발성 메모리 장치는 비트라인 셋업 구간에서 이웃한 페이지 버퍼에 로딩된 데이터의 상태에 따라 채널 부스팅을 수행할지를 결정하도록 구성된다. 이로써, 본 발명에서는 프로그램 동작시 채널 부스팅 효율이 증대되고, 그 결과로써 프로그램 디스터번스의 영향도 줄어들게 된다.
도 1은 본 발명에 따른 비휘발성 메모리 장치(100)에 대한 제 1 실시 예를 보여주는 도면이다. 도 1을 참조하면, 본 발명의 비휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(120), 비트라인 선택회로(130), 페이지 버퍼 회로(140), 및 고전압 발생기 및 제어 로직(150)을 포함한다. 본 발명의 페이지 버퍼 회로(140)는 프로그램 동작시 인접한 페이지 버퍼에 로딩된 데이터에 따라 프리차지 전압의 증가 여부가 결정되는 페이지 버퍼들(PB0~PBn-1)을 포함한다. 여기서 인접한 페이지 버퍼는 적어도 하나 이상이 될 것이다.
도 1에 도시된 비휘발성 메모리 장치(100)는 낸드 플래시 메모리이다. 그러나 본 발명의 비휘발성 메모리 장치는 낸드 플래시 메모리에 국한될 필요가 없다. 본 발명의 비휘발성 메모리 장치는 노아 플래시 메모리 장치, MRAM, PRAM, FRAM 등 다양한 종류의 비휘발성 메모리에 적용가능하다. 또한 본 발명의 비휘발성 메모리 장치는 3차원 어레이 구조(Three-Dimentional Array Structure)로 구현될 수 있다.
메모리 셀 어레이(110)는 복수의 비트라인들(BL0~BLn-1) 및 복수의 워드라인들(WL0~WLm-1)과, 비트라인들 및 워드라인들이 교차하는 영역에 배치된 복수의 메모리 셀들을 포함한다. 여기서 메모리 셀들 각각에는 멀티 비트 데이터(multi bit dat)가 저장될 수 있다. 메모리 셀 어레이(110)는 복수의 메모리 블록들로 구성될 것이다. 도 1에는 단지 하나의 메모리 블록만이 도시되어 있다. 메모리 셀 어레이(110)의 각각의 메모리 블록들은 복수의 셀 스트링들을 포함하고 있다. 각 스트링은, 도 1에 도시된 바와 같이, 스트링 선택 트랜지스터(SST), 그라운드 선택 트랜지스터(GST), 및 스트링 선택 트랜지스터(SST) 및 그라운드 선택 트랜지스터(GST) 사이에 직렬 연결된 m개의 메모리 셀들(MC0~MCm-1)로 구성된다.
각 스트링의 스트링 선택 트랜지스터(SST)의 드레인은 대응하는 비트라인에 연결되고, 그라운드 선택 트랜지스터(GST)의 소스는 공통 소스 라인(CSL)에 연결된다. 스트링에 교차되도록 복수의 워드라인들(WL0~WLm-1)이 배열된다. 워드라인들(WL0~WLm-1)은 각 스트링의 대응하는 메모리 셀들(MC0~MCm-1)에 각각 연결된다. 프로그램/독출 전압을 선택된 워드라인에 인가함으로써 선택된 메모리 셀들로/로부터 데이터를 프로그램/독출하는 것이 가능하다. 비트라인들(BL0~BLn-1)은 페이지 버퍼 회로(140)의 페이지 버퍼들(PB0~PBn-1)에 전기적으로 연결된다.
로우 디코더(120)는 입력된 어드레스(ADDR)에 따라 메모리 블록을 선택하고, 선택된 메모리 블록의 구동될 워드라인을 선택한다. 예를 들어, 로우 디코더(120)는 프로그램 동작시 입력된 어드레스(ADDR)를 디코딩하여 선택된 메모리 블록에서 구동될 워드라인을 선택한다. 여기서 선택된 워드라인으로 고전압 발생기(150)로부터의 프로그램 전압이 인가된다.
비트라인 선택회로(130)는 복수의 비트라인들(BL0~BLn-1)과 복수의 페이지 버퍼들(PB0~PBn-1)을 각각 연결하는 복수의 비트라인 선택 트랜지스터들(BST0~BSTn-1)을 포함한다. 여기서 비트라인 선택 트랜지스터들(BST0~BSTn-1)은 페이지 버퍼들(PB0~PBn-1) 각각에 의해 온/오프된다.
페이지 버퍼 회로(140)는 프로그램 동작시 메모리 셀 어레이(110)에 로딩된 데이터를 임시로 저장하거나 읽기 동작시 메모리 셀 어레이(110)로부터 읽혀진 데이터를 임시로 저장하는 복수의 페이지 버퍼들(PB0~PBn-1)을 포함한다. 페이지 버퍼들(PB0~PBn-1) 각각은 대응하는 비트라인들(BL0~BLn-1)을 통해 메모리 셀 어레이(110)와 연결된다.
페이지 버퍼들(PB0~PBn-1)는 프로그램 동작시 로딩된 데이터에 따라 비트라인으로 접지전압(예를 들어, 0V) 혹은 전원전압(Vcc)을 인가한다. 예를 들어, '0'의 데이터가 로딩된 페이지 버퍼와 연결된 비트라인(즉, 프로그램 셀과 연결된 비트라인)에는 접지전압(0V)이 인가된다. 그리고, '1'의 데이터가 로딩된 페이지 버퍼와 연결된 비트라인(즉, 프로그램 금지 셀과 연결된 비트라인)에는 전원전압(Vcc)이 인가된다.
본 발명의 페이지 버퍼들(PB0~PBn-1)은 프로그램 동작시 이웃한 페이지 버퍼에 로딩된 데이터에 따라 프리차지 전압의 증가 여부가 결정된다. 예를 들어, 이웃한 페이지 버퍼에 프로그램 데이터('0' 데이터)가 로딩되고 페이지 버퍼에 프로그램 금지 데이터('1')이 로딩될 경우에는, 페이지 버퍼는 대응하는 비트라인으로 프리차지 전압을 소정 레벨만큼 증가시켜 인가한다. 반면에, 그 외의 경우에는 페이지 버퍼는 대응하는 비트라인으로 정상 프리차지 전압을 인가한다.
고전압 발생기 및 제어로직(150)은 입력된 제어신호들(CTRL,예를 들어,/CE,/RE,/WE,CLE, ALE,/WP)에 응답하여 각 동작에 필요한 고전압들을 발생하여 로 우 디코더(120)로 인가하고, 비휘발성 메모리 장치(100)의 내부 블록들의 모든 동작을 제어한다.
본 발명에 따른 비휘발성 메모리 장치(100)는 프로그램 동작시 이웃한 페이지 버퍼에 로딩된 데이터에 따라 프리차지 전압의 증가 여부를 결정한다. 이로써, 증가된 프리차지 전압만큼 프로그램 디스터번스가 감소된다. 여기서 프로그램 디스터번스는 프로그램 셀에 인접한 비트라인들에 연결된 프로그램 금지 셀들이 선택된 워드라인에 인가된 프로그램 전압에 의해 프로그램되는 것을 말한다.
도 2는 프로그램 디스터번스를 감소시키기 위하여 프리 차지 전압을 증가시키는 이유를 보여주는 도면이다. 도 2을 참조하면, 이웃한 페이지 버퍼들에 로딩된 데이터가 일정한 A 데이터 상태보다, 이웃한 페이지 버퍼들에 로딩된 데이터가 서로 다른 B 데이터 상태에서 프로그램 디스터번스가 유발될 가능성이 높다. 즉, B 데이터 상태에서 프로그램 셀에 인접한 프로그램 금지 셀들은 프로그램될 가능성이 높다. 이에 본 발명은 프로그램 디스터번스가 유발될 가능성이 높은 프로그램 금지 셀과 연결된 비트라인으로 증가된 프리차지 전압(Vipc)을 인가하고, 나머지 비트라인들로 프리차지 전압(Vpc)을 인가한다. 여기서 증가된 프리차지 전압(Vipc)은 프리차지 전압(Vpc)보다 소정의 레벨만큼 높다.
이로써, 본 발명의 비휘발성 메모리 장치(100)은 프로그램 디스터번스에 취약한 프로그램 금지 셀이 포함된 채널로 소정 레벨 높은 프리차지 전압을 인가한다. 그 결과, 선택된 워드라인(Sel. WL)으로 프로그램 전압이 인가될 때, 프로그램 디스터번스에 취약한 프로그램 금지 셀들은 증가된 프리차지 전압 레벨만큼 프로그 램 금지 효과를 얻게 된다.
본 발명에서는 프로그램 디스터번스에 취약한 프로그램 금지 셀이 연결된 비트라인으로 증가된 프리차지 전압을 여러 가지 방법으로 인가할 수 있다. 특히, 아래에서는 비트라인과 비트라인 사이의 커플링을 이용한 부스팅 동작으로 비트라인에 인가된 프리차지 전압을 증가시키는 방법에 대하여 설명하도록 하겠다.
도 3은 도 1에 도시된 비휘발성 메모리 장치(100)에 있어서 프로그램 디스터번스에 취약한 프로그램 금지 셀이 연결된 비트라인으로 증가된 프리차지 전압을 인가하는 방법을 설명하기 위한 도면이다. 도 3을 참조하면, 이웃한 두 개의 페이지 버퍼들(PBi,PBj)은 각각 데이터 '1' 및 데이터 '0'이 로딩된 상태이다. 여기서 데이터 '1'은 프로그램 금지 셀에 대응되고, 데이터 '1'은 프로그램 셀에 대응된다고 가정하겠다.
비트라인 선택 트랜지스터(BSTi)는 비트라인(BLi)에 연결된 드레인, 노드(Ni)에 연결된 소스, 및 페이지 버퍼(PBi)의 제어신호(BLCTLi)을 입력받는 게이트를 포함한다. 또한, 비트라인 선택 트랜지스터(BSTj)는 비트라인(BLj)에 연결된 드레인, 노드(Nj)에 연결된 소스, 및 페이지 버퍼(PBj)의 비트라인 제어신호(BLCTLj)을 입력받는 게이트를 포함한다. 페이지 버퍼들(PBi,PBj) 각각은 로딩된 데이터 및 이웃한 페이지 버퍼에 로딩된 데이터를 이용하여 비트라인 제어신호들(BLCTLi,BLCTLj)을 생성한다.
도 4는 도 3에 도시된 비휘발성 메모리 장치(100)의 비트라인 셋업 동작시 채널 프리차지 전압의 증가 방법을 보여주는 타이밍도이다. 도 3 및 도 4을 참조하 면, 비트라인 셋업 구간에서 채널 프리차지 전압의 증가 방법은 다음과 같다.
페이지 버퍼(PBi)는 데이터 '1'이 로딩된 상태이고, 제 1 페이지 버퍼(PBj)는 데이터 '0'이 로딩된 상태이다. 스트링 선택 라인(SSL)은 선택 전압(Vread)이 소정 시간 동안 인가된 후에 전원전압(Vcc)이 인가된다. 따라서, 스트링 선택 트랜지스터들은 소정 시간 동안 턴온 상태에 있다가 턴오프된다.
제 1 페이지 버퍼(PBi)는 제 1 노드(Ni)로부터 '1'에 대응하는 프리차지 전압(Vpc)을 인가한다. 여기서 프리차지 전압(Vpc)은 전원전압(Vcc) 혹은 그 이상의 전압이 될 수 있다. 특히, 프리차지 전압(Vpc)은 페이지 버퍼에 사용되는 전압 중 가장 큰 전압이 사용될 수 있다.
또한, 제 1 페이지 버퍼(PBi)는 대응하는 제 1 비트라인(BLi)으로 제 1 노드(Ni)의 프리차지 전압(Vpc)이 인가되도록 소정의 시간 동안 프리차지 전압(Vpc)보다 문턱전압(Vth)만큼 높은 전압(Vpc+Vth)의 제 1 비트라인 제어신호(BLCTLi)를 제 1 비트라인 선택 트랜지스터(BSTi)의 게이트에 입력한다. 여기서 문턱 전압(Vth)은 제 1 비트라인 선택 트랜지스터(BSTi)을 턴온시키기 위한 최소의 전압이다. 이로써, 제 1 비트라인(BLi)으로 프리차지 전압(Vpc)이 인가된다.
이후, 제 1 페이지 버퍼(PBi)는 제 1 비트라인(BLi)이 플로팅 상태에 놓이도록 소정의 시간 동안 0V의 제 1 비트라인 제어신호(BLCTLi)를 제 1 비트라인 선택 트랜지스터(BSTi)의 게이트에 입력한다. 이때 플로팅 상태의 제 1 비트라인(BLi)은 인접한 제 2 비트라인(BLj)의 전압 인가로 인하여 부스팅되고, 그 결과로써 제 1 비트라인(BLi)은 프리차지 전압(Vpc)보다 증가된 프리차지 전압(Vipc=Vpc+αVpc)을 갖게 된다. 여기서 부스팅은 제 1 비트라인(BLi) 및 제 2 비트라인(BLj) 사이의 기생 커패시터에 의해 이루어진다.
제 2 페이지 버퍼(PBj)는 제 1 비트라인(BLi)이 프리차지 전압(Vpc)으로 인가될 동안 제 2 노드(Nj)로 0V을 인가한다. 또한, 제 2 페이지 버퍼(PBj)는 비트라인 셋업 구간에서 프리차지 전압(Vpc)보다 문턱 전압(Vth)만큼 높은 전압(Vpc+Vth)의 제 2 비트라인 제어신호(BLCTLj)를 제 2 비트라인 선택 트랜지스터(BSTj)의 게이트에 입력한다. 이로써, 비트라인 셋업 구간에서 제 2 노드(Nj)의 전압은 제 2 비트라인(BLj)으로 인가된다. 제 1 비트라인(BLi)이 소정의 시간 동안 플로팅 상태에 놓일 때, 제 2 페이지 버퍼(PBj)는 소정의 시간 동안 제 2 노드(Nj)로 프리차지 전압(Vpc)을 인가한다. 이때, 제 2 비트라인(BLj)은 프리차지 전압(Vpc)을 갖는다. 동시에, 플로팅 상태의 제 1 비트라인(BLi)은 제 2 비트라인(BLj)에 인가된 프리차지 전압(Vpc)에 의하여 부스팅되고, 그 결과로써 증가된 프리차지 전압(Vipc=Vpc+αVpc)을 갖게 된다.
제 1 비트라인(BLi)의 프리차지 전압이 증가된 이후에는, 제 2 페이지 버퍼(PBj)는 제 2 노드(Nj)로 다시 0V을 인가한다. 이로써, 제 2 비트라인(BLj)도 0V가 된다. 이는 제 2 비트라인(BLj) 및 선택된 워드라인에 연결된 메모리 셀이 프로그램되도록 하기 위함이다.
이후, 제 1 채널(CHi)은 증가된 프리차지 전압(Vipc)으로 프리차지된다. 이후, 제 1 채널(CHi)이 셧오프 되더라도, 제 1 채널(CHi)은 증가된 프리차지 전압(Vipc)을 유지한다. 반면에, 제 2 채널(CHj)은 제 1 비트라인(BLi)의 프리차지 전압을 증가시킨 후에는 0V가 된다.
상술 된 바와 같이, 본 발명에 따른 비휘발성 메모리 장치는 비트라인 셋업 구간에서 부스팅을 이용하여 제 2 비트라인(BLj)에 인접한 제 1 비트라인(BLi)의 프리차지 전압을 증가시킴으로, 제 1 채널(CHi)의 프리차지 전압을 증가시킨다.
본 발명의 비휘발성 메모리 장치(100)는 프로그램 동작시 연속으로 로딩된 데이터의 상태가 '10' 혹은 '10'을 제외한 모든 경우('11','00')에 있어서는 정상 비트라인 셋업 동작을 수행한다.
도 5는 본 발명의 비휘발성 메모리 장치(100)에 있어서 정상 비트라인 셋업 동작시 타이밍도이다. 도 1 내지 도 5를 참조하면, 비휘발성 메모리 장치(100)의 정상 비트라인 셋업 동작은 다음과 같다. 연속으로 로딩된 데이터의 상태가 '11' 혹은 '00'일 경우에 정상 비트라인 셋업 동작이 수행된다.
스트링 선택 라인(SSL)은 소정의 시간 동안 스트링 선택 트랜지스터들을 턴온시키기 위하여 선택 전압(Vread)이 인가되고, 소정의 시간 이후부터는 채널들을 셧오프하기 위하여 전원전압(Vcc)이 인가된다.
페이지 버퍼는 로딩된 데이터의 상태에 따라 노드(N)에 프리차지 전압(Vpc) 혹은 0V의 전압을 인가한다. 예를 들어, 데이터 '1'이 로딩되면 노드(N)는 프리차지 전압이 인가되고, 데이터 '0'이 로딩되면 노드(N)는 0V가 인가된다. 또한 페이지 버퍼는 노드(N1)의 전압이 비트라인(BL)으로 전달되도록 전압(Vpc+Vth)의 비트라인 제어신호(BLCTL)을 발생시킨다. 이로써, 비트라인(Bl)은 대응하는 데이터에 따라 프리차지 전압(Vpc) 혹은 0V가 인가된다. 아울러, 채널(CH)도 역시 대응하는 데이터에 따라 프리차지 전압(Vpc) 혹은 0V로 프리차지된다.
도 1 내지 5에서 설명된 비휘발성 메모리 장치(100)에서는 각 페이지 버퍼들(PB0~PBn-1)이 연속한 데이터의 상태에 따라 채널의 프리차지 전압 증가를 제어하였으나, 본 발명이 반드시 여기에 국한될 필요는 없다. 본 발명은 채널의 프리차지 전압 증가의 제어를 제어 로직에서 수행되도록 구현될 수도 있다.
도 6은 본 발명에 따른 비휘발성 메모리 장치(200)의 제 2 실시 예를 보여주는 도면이다. 도 6을 참조하면, 비휘발성 메모리 장치(200)는 메모리 셀 어레이(210), 로우 디코더(220), 비트라인 선택회로(230), 페이지 버퍼 회로(240), 및 고전압 발생기 및 제어 로직(250)을 포함한다. 본 발명의 고전압 발생기 및 제어 로직(250)은 홀수번째 비트라인들(1BL0~1BLn-1)에 연결된 채널들 중 로딩된 데이터의 상태에 따라 선택된 채널들로 프리차지 전압을 증가시킨 후에, 짝수번째 비트라인들(2BL0~2BLn-1)에 연결된 채널들 중 로딩된 데이터의 상태에 따라 선택된 채널들로 프리차지 전압을 증가시킨다.
메모리 셀 어레이(210)는 복수의 비트라인들(1BL0~1BLn-1,2BL0~2BLn-1) 및 복수의 워드라인들(WL0~WLm-1)과, 비트라인들 및 워드라인들이 교차하는 영역에 배치된 복수의 메모리 셀들을 포함한다. 메모리 셀 어레이(210)의 복수의 셀 스트링들을 포함하고 있다. 도 6에 도시된 바와 같이, 제 1 스트링 선택라인(SSLo)은 홀수번째 스트링들을 각각 홀수번째 비트라인들(1BL0~BLn-1)에 연결하는 스트링 선택 트랜지스터들의 게이트에 연결되고, 제 2 스트링 선택라인(SSLe)은 짝수번째 스트링들을 각각 짝수번째 비트라인들(2BL0~BLn-1)에 연결하는 스트링 선택 트랜지스터 들의 게이트에 연결된다.
비트라인 선택회로(230)는 복수의 홀수번째 비트라인들(1BL0~1BLn-1)과 복수의 홀수번째 페이지 버퍼들(1PB0~1PBn-1)을 각각 연결하는 복수의 홀수번째 비트라인 선택 트랜지스터들(1BST0~1BSTn-1), 및 복수의 짝수번째 비트라인들(2BL0~2BLn-1)과 복수의 짝수번째 페이지 버퍼들(2PB0~2PBn-1)을 각각 연결하는 복수의 짝수 번째 비트라인 선택 트랜지스터들(2BST0~2BSTn-1)을 포함한다. 홀수 비트라인 선택라인(BLSo)은 복수의 홀수번째 비트라인 선택 트랜지스터들(1BST0~1BSTn-1)의 게이트에 연결되고, 짝수 비트라인 선택(BLSe)는 복수의 짝수번재 비트라인 선택 트랜지스터들(2BST0~2BSTn-1)의 게이트에 연결된다. 여기서 홀수 비트라인 선택 라인(BLSo)은 고전압 발생기 및 제어 로직(250)으로부터 발생된 홀수 비트라인 제어 신호(BLCTLo)을 입력받고, 짝수 비트라인 선택 라인(BSLe)은 고전압 발생기 및 제어 로직(250)으로부터 발생된 짝수 비트라인 제어신호(BLCTLe)을 입력받는다. 즉, 비트라인 선택회로(230)는 고전압 발생기 및 제어 로직(250)에 의해 제어된다.
고전압 발생기 및 제어 로직(250)은 부스팅 동작이 수행될 비트라인들을 플로팅 상태가 되도록 비트라인 제어신호(BLCTLo,BLCTLe)을 통하여 비트라인 선택회로(230)를 제어한다.
본 발명의 비휘발성 메모리 장치(200)는 로딩된 데이터에 따라 채널의 프리차지 전압을 증가시키도록 구성된 고전압 발생기 및 제어 로직(250)을 포함한다.
도 7은 도 6에 도시된 비휘발성 메모리 장치(200)에 있어서 프리차지 전압의 증가 방법을 설명하기 위한 도면이다. 설명의 편의를 위하여, 제 1 홀수 페이지 버 퍼(1PBi)에는 데이터 '1'이 로딩되고, 제 1 짝수 페이지 버퍼(2PBi)에는 데이터 '0'이 로딩되고, 제 2 홀수 페이지 버퍼(1PBj)에는 데이터 '1'이 로딩되고, 제 2 짝수 페이지 버퍼(2PBj)에는 데이터 '1'이 로딩되어 있다고 가정하겠다.
도 8은 도 7에 도시된 비휘발성 메모리 장치(200)의 비트라인 셋업 동작시 프리 차지 전압의 증가 방법을 보여주는 타이밍도이다. 도 8을 참조하면, 홀수 비트라인 셋업 구간에서 홀수번째 비트라인들(1BLi,1BLj)은 부스팅에 의해 증가된 프리차지 전압(Vipc)을 갖고, 이에 따라 홀수 채널들(1CHi,1CHj)은 증가된 프리차지 전압(Vipc)으로 프리차지된다. 또한, 짝수 비트라인에 셋업 구간에서 짝수번째 비트라인(2BLj)는 프리차지 전압(Vpc)을 갖고, 이에 따라 짝수 채널(2CHj)은 프리차지 전압(Vpc)으로 프리차지된다.
도 6 내지 8에 설명된 비트라인 셋업 구간에서 채널 프리차지 전압 인가 방법은 홀수번째 비트라인들(1BL0~1BLn-1)에 대응하는 채널 프리차지 전압을 인가한 뒤, 짝수번째 비트라인들(2BL0~2BLn-1)에 대한 채널 프리차지 전압을 인가한다. 한편, 본 발명은 짝수번째 비트라인(2BL0~2BLn-1)에 대응하는 채널 프리차지 전압을 인가한뒤, 홀수번째 비트라인들(1BL0~1BLn-1)에 대한 채널 프리차지 전압을 인가하도록 구현될 수 있다.
상술 된 본 발명에서는 채널 프리차지 전압을 증가하기 위하여 비트라인 사이의 부스팅을 이용하였으나, 본 발명이 반드시 여기에 국한될 필요는 없다. 본 발명은 프로그램 디스터번스가 취약한 메모리 셀이 연결된 비트라인으로 고전압 발생기로부터 직접 증가된 프리차지 전압을 제공하도록 구현될 수 있다.
도 9는 본 발명에 따른 비휘발성 메모리 장치의 프로그램 방법을 보여주는 도면이다. 도 9를 참조하면, 비휘발성 메모리 장치의 프로그램 방법은 다음과 같이 진행된다.
프로그램될 데이터가 페이지 버퍼 회로에 로딩된다(S110). 로딩된 데이터에 따라 비트라인들이 셋업되고, 이에 따라 대응하는 채널들이 프리차지된다(S120). 여기서, 프로그램 셀이 연결된 비트라인에 인접하여 프로그램 디스터번스에 취약한 프로그램 금지 셀들이 연결된 비트라인들로 증가된 프리차지 전압이 인가된다. 이로써, 프로그램 디스터번스에 취약한 프로그램 금지 셀이 포함된 채널이 증가된 프리차지 전압으로 프리차지된다. 여기서 프로그램 금지 셀이 포함된 채널의 프리차지 증가 방법은 도 1 내지 도 8에서 설명된 방법으로 진행될 것이다. 이후, 선택된 워드라인으로 프로그램 전압이 인가되고, 비선택된 워드라인들로 패스 전압이 인가되어 프로그램 동작이 수행된다(S130). 여기서 프로그램 동작은 소정의 시간 동안 모든 워드라인들로 패스 전압을 인가한 뒤, 선택된 워드라인으로 프로그램 전압을 인가되도록 구현될 수 있다. 본 발명의 프로그램 방법은 ISPP(Increamental Step Pulse Programming)에 적용가능하다.
도 10은 본 발명에 따른 비휘발성 메모리 장치를 갖는 메모리 카드(10)를 보여주는 도면이다. 도 10을 참조하면, 메모리 카드(10)는 도 1 혹은 도 6에 도시된 구성과 실질적으로 동일하게 구성된 비휘발성 메모리 장치(12) 및 비휘발성 메모리 장치(12)를 제어하는 메모리 제어기(14)를 포함한다. 이러한 메모리 카드(10)는 디지털 카메라, PDA, 휴대용 오디오 장치, 휴대폰, 그리고 개인 컴퓨터와 같은 디지 털 장치들과 더불어 정보를 저장하기/읽기 위해 사용된다.
도 11는 본 발명에 따른 비휘발성 메모리 장치를 갖는 메모리 시스템(20)을 보여주는 블록도이다. 도 11을 참조하면, 메모리 시스템(20)은 버스(21)에 전기적으로 연결된 중앙처리장치(22), 에스램(24), 메모리 제어기(26) 및 플래시 메모리 장치(28)를 포함한다. 여기서 플래시 메모리 장치(28)는 도 1 에 도시된 것들과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 장치(28)에는 중앙처리장치(22)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그보다 큰 정수)가 메모리 제어기(26)를 통해 저장될 것이다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(20)에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 인가될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 제어기와 플래시 메모리 장치는, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리 장치를 사용하는 SSD(Solid State Drive/Disk)로 구성될 수도 있다.
본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 제어기는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 제어기는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 본 발명에 따른 비휘발성 메모리 장치에 대한 제 1 실시 예를 보여주는 도면이다.
도 2는 프로그램 디스터번스를 줄이기 위하여 프리차지 전압을 증가시키는 이유를 설명하기 위한 도면이다.
도 3은 도 1에 도시된 비휘발성 메모리 장치에 있어서 프리차지 전압의 증가 방법을 설명하기 위한 도면이다.
도 4는 도 3에 도시된 비휘발성 메모리 장치의 비트라인 셋업 동작시 프리차지 전압의 증가 방법을 보여주는 타이밍도이다.
도 5은 본 발명의 비휘발성 메모리 장치에 있어서 정상 비트라인 셋업 동작시 타이밍도이다.
도 6은 본 발명에 따른 비휘발성 메모리 장치의 제 2 실시 예를 보여주는 도면이다.
도 7은 도 6에 도시된 비휘발성 메모리 장치에 있어서 프리차지 전압의 증가 방법을 설명하기 위한 도면이다.
도 8은 도 7에 도시된 비휘발성 메모리 장치의 비트라인 셋업 동작시 프리 차지 전압의 증가 방법을 보여주는 타이밍도이다.
도 9는 본 발명에 따른 비휘발성 메모리 장치의 프로그램 방법을 보여주는 도면이다.
도 10은 본 발명에 따른 비휘발성 메모리 장치를 포함한 메모리 카드를 보여 주는 도면이다.
도 11은 본 발명에 따른 비휘발성 메모리 장치를 포함한 컴퓨터 시스템을 보여주는 도면이다.
*도면의 주요부분에 대한 부호의 설명*
100,200: 비휘발성 메모리 장치 110,210: 메모리 셀 어레이
120,220: 로우 디코더 130,230: 비트라인 선택회로
140,240: 페이지 버퍼 회로 150,250: 고전압 발생기 및 제어로직
BST0~BSTn-1: 비트라인 선택 트랜지스터
PB0~PBn-1: 페이지 버퍼

Claims (20)

  1. 비휘발성 메모리 장치의 프로그램 방법에 있어서:
    페이지 버퍼들에 로딩된 데이터에 따라 비트라인들을 프리차지하는 단계;
    프로그램 금지를 위하여 상기 프리차지된 비트라인들과 상기 비트라인들 각각에 대응하는 채널들을 전기적으로 연결하여 상기 채널들을 차지하는 단계; 및
    상기 채널들을 차지시킨 후에 프로그램하기 위한 워드라인 전압을 선택된 워드라인으로 인가하는 단계를 포함하되,
    상기 채널들 각각의 채널 전압은 인접한 페이지 버퍼들에 로딩된 데이터를 근거하여 증가되는 프로그램 방법.
  2. 제 1 항에 있어서,
    상기 페이지 버퍼들 중 인접한 제 1 페이지 버퍼 및 제 2 페이지 버퍼 각각에 서로 다른 데이터가 로딩될 때, 증가된 프리차지 전압이 상기 제 1 페이지 버퍼에 대응하는 제 1 비트라인 혹은 상기 제 2 페이지 버퍼에 대응하는 제 2 비트라인 중 적어도 어느 하나의 비트라인으로 인가되는 프로그램 방법.
  3. 제 2 항에 있어서,
    상기 제 1 페이지 버퍼에 데이터 '1'이 로딩되고 상기 제 2 페이지 버퍼에 데이터 '0'이 로딩될 때, 상기 증가된 프리차지 전압은 상기 제 1 비트라인으로 인 가되는 것을 특징으로 하는 프로그램 방법.
  4. 제 2 항에 있어서,
    상기 증가된 프리차지 전압은 전원전압 혹은 상기 전원전압 보다 큰 전압인 프로그램 방법.
  5. 삭제
  6. 제 4 항에 있어서,
    상기 증가된 프리차지 전압은 상기 제 1 비트라인 및 상기 제 2 비트라인 사이의 커플링을 이용한 부스팅으로 발생되는 프로그램 방법.
  7. 제 6 항에 있어서,
    상기 제 1 비트라인으로 프리차지 전압을 인가하고, 상기 제 1 비트라인을 소정의 시간 동안 플로팅하고, 상기 소정의 시간 동안 상기 제 2 비트라인으로 상기 프리차지 전압으로 인가함으로써, 상기 증가된 프리차지 전압이 발생되는 프로그램 방법.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 복수의 워드라인들 및 복수의 비트라인들이 교차된 곳에 배열된 복수의 메모리 셀들을 갖는 메모리 셀 어레이;
    상기 메모리 셀 어레이에 프로그램될 데이터를 임시로 저장하거나 상기 메모리 셀 어레이로부터 읽혀진 데이터를 임시로 저장하는 복수의 페이지 버퍼들; 및
    상기 복수의 비트라인들과 상기 복수의 페이지 버퍼들 각각을 전기적으로 연결하는 비트라인 선택회로를 포함하되,
    프로그램 동작시 비트라인 셋업 구간에서 인접한 페이지 버퍼에 로딩된 데이터의 상태에 따라 페이지 버퍼에 대응하는 비트라인의 프리차지 전압의 증가 여부가 결정되는 비휘발성 메모리 장치.
  12. 제 11 항에 있어서,
    상기 복수의 페이지 버퍼들 각각은 상기 인접한 페이지 버퍼에 로딩된 데이터의 상태에 근거하여 상기 프리차지 전압의 증가 여부를 결정하는 비휘발성 메모리 장치.
  13. 제 12 항에 있어서,
    상기 비트라인 선택회로는 비트라인에 연결된 드레인, 페이지 버퍼에 연결된 소스, 및 비트라인 제어 신호를 입력받는 게이트를 갖는 복수의 비트라인 선택 트랜지스터들을 포함하되,
    상기 비트라인 제어 신호는 상기 인접한 페이지 버퍼에 로딩된 데이터의 상태에 근거하여 상기 페이지 버퍼로부터 발생되는 비휘발성 메모리 장치.
  14. 삭제
  15. 삭제
  16. 제 11 항에 있어서,
    상기 복수의 비트라인들 중 홀수번째 비트라인들에 대한 홀수 비트라인 셋업 동작을 수행한 뒤, 상기 복수의 비트라인들 중 짝수번째 비트라인들에 대한 짝수 비트라인 셋업 동작을 수행하도록 제어하는 제어 로직을 더 포함하는 비휘발성 메모리 장치.
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
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