KR20090016945A - 읽기동작타임을 줄일 수 있는 플래시 메모리 시스템 및그것의 읽기 동작 방법 - Google Patents

읽기동작타임을 줄일 수 있는 플래시 메모리 시스템 및그것의 읽기 동작 방법 Download PDF

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KR20090016945A KR1020070081306A KR20070081306A KR20090016945A KR 20090016945 A KR20090016945 A KR 20090016945A KR 1020070081306 A KR1020070081306 A KR 1020070081306A KR 20070081306 A KR20070081306 A KR 20070081306A KR 20090016945 A KR20090016945 A KR 20090016945A
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Abstract

여기에 개시된 플래시 메모리 시스템은 플래시 메모리 장치, 및 상기 플래시 메모리 장치를 제어하는 플래시 메모리 컨트롤러를 포함하고, 상기 플래시 메모리 장치는 워드라인들 및 비트라인들의 교차 영역에 배열된 메모리 셀들을 갖는 메모리 셀 어레이, 상기 메모리 셀들에 대한 읽기 동작을 제어하는 제어로직, 및 상기 제어로직의 제어에 응답해서, 상기 읽기 동작시 상기 비트라인들로 인가될 비트라인 프리챠지 전압을 발생하는 전압 발생부를 포함하며, 상기 메모리 컨트롤러는 선택된 워드라인에 대한 읽기 동작시, 상기 메모리 셀 어레이에 저장된 선택된 워드라인의 프로그램/소거 사이클 횟수 정보에 응답해서, 상기 제어로직을 제어하며, 상기 제어로직은 상기 메모리 컨트롤러의 제어에 의해 상기 선택된 워드라인의 디벨로프 시간과 상기 비트라인 프리챠지 전압의 레벨 중 적어도 하나를 조절하는 플래시 메모리 시스템.

Description

읽기동작타임을 줄일 수 있는 플래시 메모리 시스템 및 그것의 읽기 동작 방법{FLASH MEMORY SYSTEM CAPABLE OF REDUCING READ OPERATION TIME AND READ OPERATION METHOD THEREOF}
본 발명은 플래시 메모리 시스템에 관한 것으로, 좀더 구체적으로는 읽기동작타임을 줄일 수 있는 플래시 메모리 시스템 및 그것의 읽기 동작 방법에 관한 것이다.
플래시 메모리 시스템에 포함된 플래시 메모리 장치는 복수의 메모리 영역들이 한 번의 프로그램 동작으로 소거 또는 프로그램되는 일종의 EEPROM이다. EEPROM은 전기적으로 소거 및 쓰기가 가능하므로 계속적인 갱신이 필요한 시스템 프로그래밍(system programming)이나 보조 기억 장치로의 응용이 확대되고 있다. 특히, 플래시 EEPROM (이하, 플래시 메모리 장치라 칭함)은 기존의 EEPROM에 비해 집적도가 높아 대용량 보조 기억 장치로의 응용에 매우 유리하다. 플래시 메모리들 중에서도 낸드 플래시 메모리는 노어 플래시 메모리에 비해 집적도가 매우 높다.
낸드 플래시 메모리는 정보를 저장하기 위한 저장 영역으로서 메모리 셀 어레이를 포함하며, 메모리 셀 어레이는 복수 개의 셀 스트링들 (또는 낸드 스트 링(NAND string)이라 불림)로 이루어져 있다. 메모리 셀 어레이에 데이터를 저장하거나, 그것으로부터 데이터를 읽기 위해서 플래시 메모리에는 페이지 버퍼 회로가 제공된다. 잘 알려진 바와 같이, 낸드 플래시 메모리의 메모리 셀은 F-N 터널링 전류(Fowler-Nordheim tunneling current)를 이용하여 소거 및 프로그램된다. 낸드 플래시 EEPROM의 소거 및 프로그램 방법들은 미국특허번호 제5473563호에 "NONVOLATILE SEMICONDUCTOR MEMORY"라는 제목으로, 미국특허번호 제5696717호에 "NONVOLATILE INTEGRATED CIRCUIT MEMORY DEVICES HAVING ADJUSTABLE ERASE/PROGRAM THRESHOLD VOLTAGE VERIFICATION CAPABILITY"라는 제목으로 각각 게재되어 있다. 일반적으로, 프로그램 및 소거 동작시, 프로그램/소거 사이클(Program/erase cycle) 횟수는 메모리 셀 어레이의 임의의 영역(예를들어, 히든 영역)에 저장된다. 프로그램/소거 사이클 횟수는 각 페이지들의 프로그램 횟수 및 소거 횟수이다.
메모리 셀이 프로그램된 셀인지 소거된 셀인지를 확인하기 위해서는, 비선택된 워드 라인들에게 독출 전압(Vread, 예를 들면 +4.5V)을 인가하고, 선택된 워드 라인에게 0V를 인가한다. 이를 독출 동작(Reading Operation)이라 한다. 이 분야에 대한 통상의 지식을 가진 이들에게 잘 알려져 있는 바와 같이, 독출 동작은 플래시 메모리 장치에 구비된 페이지 버퍼들을 이용하여 수행된다. 상기 페이지 버퍼의 일 예는 미국특허공보 제5,761,132호에 "INTEGRATED CIRCUIT MEMORY DEVICES WITH LATCH-FREE BUFFERS THEREIN FOR PREVENTING READ FAILURES"라는 제목으로 게재되어 있다.
독출 동작을 수행하기에 앞서, 비트라인을 프리챠지하는 과정을 먼저 거치게 된다. 비트라인을 프리챠지하면, 상기 비트라인은 특정 프리챠지 레벨(Vprchg(비트라인 프리챠지 전압)-Vth(셀의 문턱 전압))로 충전된다. 비트라인을 프리챠지한 후에야 비로소 비선택된 워드 라인들에 독출 전압(Vread, 예를 들면 +4.5V)이 인가되고, 선택된 워드 라인으로 0V가 인가된다. 이때, 선택된 워드 라인에 연결된 메모리 셀이 소거된 셀이면(즉, 온 셀이면), 비트라인의 프리챠지 레벨은 로우 레벨(예를 들면, 접지 레벨)로 떨어지게 된다. 그러나 메모리 셀이 프로그램된 셀이면(즉, 오프 셀이면), 비트라인의 프리챠지 레벨은 그대로 유지된다. 이와 같이, 메모리 셀의 프로그램 상태에 따라 비트라인의 프리챠지 레벨이 달라지게 되는데, 이를 비트라인 디벨로프(bitline develop)라 하고, 비트라인의 프리챠지 레벨이 달라지는데 걸리는 시간을 디벨로프 시간이라 한다.
비트라인 디벨로프가 모두 수행되고 나면, 비트라인의 프리챠지 레벨에 따라 감지 노드의 전압이 프리챠지 레벨을 유지하거나, 또는 로우 레벨로 떨어지게 된다. 예를 들어, 비트라인 디벨로프 결과, 비트라인이 프리챠지 레벨을 그대로 유지하고 있으면 해당 메모리 셀은 오프 셀로 인식되고, 감지 노드는 프리챠지된 레벨을 그대로 유지하게 된다. 그리고, 비트라인의 프리챠지 레벨이 로우 레벨로 떨어졌으면 해당 메모리 셀은 온 셀로 인식되고, 감지 노드는 로우 레벨로 디스챠지 된다. 그리고 나서, 감지 노드의 전압 레벨이 독출 결과로서 래치된다.
일반적으로, 프로그램/소거 사이클(Program/erase cycle) 횟수가 늘어날 경우, 메모리 셀들의 프로그램 특성이 나빠지므로. 메모리 셀들을 통해 흐르는 셀 전 류는 줄어들게 된다. 셀 전류가 적게 흐를 경우, 디벨로프 시간은 길어진다. 예를 들어, 해당 메모리 셀이 온 셀일 경우, 읽기 동작시, 비트라인 프리챠지 레벨은 로우 레벨로 떨어진다. 해당 셀의 프로그램/소거 사이클의 횟수가 많아 질수록 해당 셀을 통해 흐르는 셀 전류는 줄어든다. 메모리 셀을 통해 흐르는 셀 전류가 줄어들 경우, 비트라인 프리챠지 레벨을 로우 레벨로 디스챠지 하기 위한 시간이 길어질 것이다. 따라서, 일반적으로 디벨로프 시간의 설정은 최악의 셀 전류(WOC(Worst On Cell current))를 기준으로 설정한다. 설정된 디벨로프 시간에 따라서 읽기 동작 시간이 결정되고, 플래시 메모리 장치는 읽기 동작시간을 기준으로 읽기 동작을 수행한다.
프로그램/소거 사이클 횟수가 적은 메모리 셀들은 최악의 셀 전류보다 큰 셀 전류를 흘려 줄 수 있다. 이러한 메모리 셀들의 셀 전류에 의해 비트라인 프리챠지 레벨을 변화시키는데 걸리는 시간은 최악의 셀 전류를 기준으로 설정된 디벨로프 시간보다 적을 것이다. 따라서, 프로그램/소거 사이클 횟수가 적은 메모리 셀들의 셀 전류를 통해 비트라인 프리챠지 레벨을 변화시킬 경우, 디벨로프 시간이 과도하게 소비된다. 즉, 읽기 동작시간이 불필요하게 길게 설정될 수 있는 문제점이 있다.
상술한 바와 같은 목적을 달성하기 위한 본 발명의 특징에 의하면, 플래시 메모리 장치는: 워드라인들 및 비트라인들의 교차 영역에 배열된 메모리 셀들을 갖는 메모리 셀 어레이; 상기 메모리 셀들에 대한 읽기 동작을 제어하는 제어로직; 및 상기 제어로직의 제어에 응답해서, 상기 읽기 동작시 상기 비트라인들로 인가될 비트라인 프리챠지 전압을 발생하는 전압 발생부를 포함하며, 상기 제어로직은 상기 메모리 셀 어레이에 저장된 선택된 워드라인의 프로그램/소거 사이클 횟수 정보에 응답해서, 상기 선택된 워드라인의 디벨로프 시간과 상기 비트라인 프리챠지 전압의 레벨 중 적어도 하나를 조절한다.
이 실시 예에 있어서, 상기 메모리 셀 어레이는 히든 영역을 포함하고, 상기 히든 영역은 상기 프로그램/소거 사이클 횟수 정보를 저장한다.
이 실시 예에 있어서, 상기 제어로직은 상기 선택된 워드라인의 프로그램/소거 사이클 횟수가 높을수록 상기 선택된 워드라인의 디벨로프 시간을 길게 설정하고, 상기 비트라인 디스 챠지 전압이 고정된 값을 갖도록 상기 전압 발생부를 제어한다.
이 실시 예에 있어서, 상기 제어로직은 상기 선택된 워드라인의 프로그램/소거 사이클 횟수가 높을 수록 상기 비트라인 디스챠지 전압의 레벨이 작아지도록 상기 전압 발생부를 제어하고, 상기 디벨로프 시간을 일정하게 유지한다.
이 실시 예에 있어서, 상기 제어로직은 상기 선택된 워드라인의 프로그램/소거 사이클 횟수가 높을수록 상기 선택된 워드라인의 디벨로프 시간을 길게 설정하고, 상기 비트라인 디스챠지 전압의 레벨이 작아지도록 상기 전압 발생부를 제어한다.
본 발명의 다른 특징에 따른 플래시 메모리 시스템은: 메모리 장치; 및 상기 플래시 메모리 장치를 제어하는 플래시 메모리 컨트롤러를 포함하고, 상기 플래시 메모리 장치는 워드라인들 및 비트라인들의 교차 영역에 배열된 메모리 셀들을 갖는 메모리 셀 어레이; 상기 메모리 셀들에 대한 읽기 동작을 제어하는 제어로직; 및 상기 제어로직의 제어에 응답해서, 상기 읽기 동작시 상기 비트라인들로 인가될 비트라인 프리챠지 전압을 발생하는 전압 발생부를 포함하며, 상기 메모리 컨트롤러는 선택된 워드라인에 대한 읽기 동작시, 상기 메모리 셀 어레이에 저장된 선택된 워드라인의 프로그램/소거 사이클 횟수 정보에 응답해서, 상기 제어로직을 제어하며, 상기 제어로직은 상기 메모리 컨트롤러의 제어에 의해 상기 선택된 워드라인 의 디벨로프 시간과 상기 비트라인 프리챠지 전압의 레벨 중 적어도 하나를 조절한다.
이 실시 예에 있어서, 상기 메모리 셀 어레이는 히든 영역을 포함하고, 상기 히든 영역은 상기 프로그램/소거 사이클 횟수 정보를 저장한다.
이 실시 예에 있어서, 상기 제어로직은 상기 선택된 워드라인의 프로그램/소거 사이클 횟수가 높을수록 상기 메모리 컨트롤러의 제어에 의해 상기 선택된 워드라인의 디벨로프 시간을 길게 설정하고, 상기 비트라인 디스 챠지 전압이 고정된 값을 갖도록 상기 전압 발생부를 제어한다.
이 실시 예에 있어서, 상기 제어로직은 상기 선택된 워드라인의 프로그램/소거 사이클 횟수가 높을 수록 상기 메모리 컨트롤러의 제어에 의해 상기 비트라인 디스챠지 전압의 레벨이 작아지도록 상기 전압 발생부를 제어하고, 상기 디벨로프 시간을 일정하게 유지한다.
이 실시 예에 있어서, 상기 제어로직은 선택된 워드라인의 프로그램/소거 사이클 횟수가 높을수록 상기 메모리 컨트롤러의 제어에 의해 상기 선택된 워드라인의 디벨로프 시간을 길게 설정하고, 상기 비트라인 디스챠지 전압의 레벨이 작아지도록 상기 전압 발생부를 제어한다.
본 발명의 다른 특징에 따른 플래시 메모리 시스템의 읽기 동작 방법은: (a) 선택된 워드라인의 프로그램/소거 사이클 정보를 확인하는 단계; (b) 확인된 프로그램/소거 사이클 정보에 따라서 디벨로프 시간 및 비트라인의 프리챠지 레벨 중 적어도 하나를 설정하는 단계; 및 (c) 상기 설정된 결과에 따라서 읽기 동작을 수 행하는 단계를 포함한다.
이 실시 예에 있어서, 상기 (b) 단계는 상기 선택된 워드라인의 프로그램/소거 사이클 횟수가 높을수록 상기 선택된 워드라인의 디벨로프 시간을 길게 설정하고, 상기 비트라인 프리챠지 레벨을 상기 프로그램/소거 사이클 횟수에 상관없이 동일한 레벨로 설정하는 단계를 포함한다.
이 실시 예에 있어서, 상기 (b) 단계는 상기 선택된 워드라인의 프로그램/소거 사이클 횟수가 높을수록 상기 비트라인 프리챠지 레벨을 작게 설정하고, 상기 프로그램/소거 사이클 횟수에 상관없이 상기 디벨로프 시간을 일정하게 유지하는 단계를 포함한다.
이 실시 예에 있어서, 상기 (b) 단계는 상기 선택된 워드라인의 프로그램/소거 사이클 횟수가 높을수록 상기 선택된 워드라인의 디벨로프 시간을 길게 설정하고, 상기 비트라인 프리챠지 레벨을 작게 설정하는 단계를 포함한다.
본 발명에 따른 플래시 메모리 시스템은 읽기 동작시간을 감소할 수 있는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 대하여 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 플래시 메모리 시스템의 블록도이다.
본 발명의 실시 예에 따른 플래시 메모리 시스템(1000)은 플래시 메모리 장 치(100) 및 플래시 메모리 장치를 제어하는 메모리 컨트롤러(200)를 포함한다. 메모리 컨트롤러(200)는 프로그램, 소거, 및 읽기 동작 모드시 각 동작 모드 수행을 위한 명령을 플래시 메모리 장치(100)에 제공한다. 메모리 컨트롤러(200)는 프로그램 동작시, 외부로부터 제공받은 프로그램될 데이터를 플래시 메모리 장치(100)에 제공한다. 또한, 메모리 컨트롤러(200)는 읽기 동작시, 플래시 메모리 장치(100)로부터 독출(read)되는 데이터를 제공받고, 제공받은 데이터를 외부로 전송한다.
플래시 메모리(100)는 메모리 셀 어레이(110), 행 선택회로(X-SEL)(120), 페이지 버퍼 회로(130), 열 선택회로(Y-SEL)(140), 제어 로직(150), 및 전압 발생 회로(160)를 포함한다. 메모리 셀 어레이는(110) 히든 영역(111)을 포함한다. 메모리 셀 어레이(110)는 도 2에 도시된 바와 같이 구성된 메모리 셀 구조를 갖는다.
먼저, 도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(미 도시됨)로 구성되며, 각 메모리 블록들은 비트 라인들(BL0~BLm-1)에 각각 연결되는 복수 개의 셀 스트링들(또는 낸드 스트링들)(11)을 포함한다. 각 열의 셀 스트링(11)은 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 그리고 선택 트랜지스터들(SST, GST) 사이에 직렬 연결된 복수 개의 메모리 셀들(또는, 메모리 셀 트랜지스터들)(MC0~MCn-1)을 포함한다. 스트링들(11)은 대응하는 비트 라인들(BL0∼BLm-1)에 각각 전기적으로 연결되어 있다. 각 스트링(11)에 있어서, 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)에 연결되고, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 연결되며, 메모리 셀들(MC0~MCn-1)은 대응하는 워드 라인들(WL0∼WLn-1)에 각각 연결되어 있다. 스트링들의 각 셀들은 플로팅 게 이트 트랜지스터들로 구성되며, 트랜지스터들의 제어 게이트들은 대응하는 워드 라인들(WL0∼WLn-1)에 각각 연결된다. 스트링 선택 라인(SSL), 워드 라인들(WL0~WLn-1), 그리고 접지 선택 라인(GSL)은 행 선택 회로(120)에 전기적으로 연결되어 있다. 다시 도 1을 참조하면, 행 선택 회로(120)는 행 어드레스 정보(X-addr)에 따라 워드 라인들 중 하나의 워드 라인을 선택한다. 행 선택 회로(120)는 프로그램 동작 모드시 선택되는 워드 라인으로 프로그램 전압(program voltage)을 공급하고 비선택되는 워드 라인들로 패스 전압(pass voltage)을 각각 공급한다. 행 선택 회로(120)는 읽기 동작 모드시 선택되는 워드 라인으로 요구되는 전압을 공급하고 비 선택되는 워드 라인들로 읽기 전압(Vread)을 공급한다. 프로그램 전압, 패스 전압, 그리고 읽기 전압은 전원 전압보다 높은 고전압이다.
메모리 셀 어레이(110)를 통해 배열되는 비트 라인들(BL0~BLm-1)은 페이지 버퍼 회로 (130)에 전기적으로 연결되어 있다. 페이지 버퍼 회로(130)는 읽기/검증 동작 모드에서 비트 라인들(BL0-BLm)을 통해 선택된 워드 라인의 메모리 셀들(MC0~MCn-1)로부터 데이터를 감지한다. 페이지 버퍼 회로(130)에는 프로그램 동작 모드시 메모리 셀들(MC0~MCn-1)에 프로그램될 데이터가 로드되며, 페이지 버퍼 회로(130)는 로드된 프로그램될 데이터에 따라 비트 라인들(BL0-BLm)로 전원 전압(또는 프로그램 금지 전압: program-inhibited voltage) 또는 접지 전압(또는 프로그램 전압: program voltage)을 각각 공급한다. 이러한 동작에 의해 행 선택회로(120)에 의해 선택된 워드 라인의 메모리 셀들(MC0~MCn-1)에 페이지 버퍼 회로(130)에 로드된 데이터가 프로그램된다. 페이지 버퍼 회로(130)는 한 쌍의 비트 라인들을 공유하는 페이지 버퍼들을 포함한다. 그러나, 페이지 버퍼 회로(130)는 비트 라인들 (BL0-BLm)에 각각 대응하는 페이지 버퍼들을 포함할 수도 있다.
프로그램/소거 동작시, 각 워드라인들(이하, 페이지라 칭함)의 프로그램/소거 횟수는 히든 영역(111)에 저장된다. 프로그램/소거 횟수는 프로그램/소거 사이클(Program/Erase cycle)(이하, P/E 사이클이라 칭함) 횟수 정보(또는, 프로그램/소거 사이클 정보)이다.
읽기 동작 모드시, 페이지 버퍼 회로(130)를 통해 히든 영역(111)으로부터 감지된 P/E 사이클 정보는 열 선택 회로(140)(도면에는 "Y-SEL"로 표기됨)를 통해 제어 로직(150) 또는 메모리 컨트롤러(200)에 제공된다. 또한, 페이지 버퍼 회로(130)를 통해 감지된 메모리 셀 어레이(110)에 저장된 데이터들은 열 선택 회로(140)를 통해 메모리 컨트롤러(200)에 제공된다.
제어 로직(150)은 플래시 메모리(100)의 전반적인 동작들을 제어하도록 구성된다. 전압 발생 회로(160)는 제어 로직(150)에 의해 제어되며, 플래시 메모리(100)의 동작에 필요한 전압들(예를 들면, 프로그램 전압, 읽기 전압, 패스 전압, 비트라인 프리챠지 전압 등을 포함함)을 발생하도록 구성된다. 비트라인 프리챠지 전압은 읽기 동작시 비트라인을 프리챠지 하기 위해 전압 발생부(160)로부터 페이지 버퍼 회로(130)에 제공되는 전압이다. 페이지 버퍼 회로(130)는 입력받은 비트라인 프리챠지 전압에 따라서, 비트라인을 프리챠지 한다.
읽기 동작시, 행 선택회로(120)에 의해 선택된 페이지의 P/E 사이클 정보가 먼저 페이지 버퍼 회로(130)에 감지되고, 감지된 P/E 사이클 정보는 열 선택 회 로(140)를 통해 제어로직(150) 또는 메모리 컨트롤러(200)에 제공된다. P/E 사이클 정보가 제어로직(150)에 제공될 경우, 제어로직(150)은 제공받은 P/E 사이클 정보에 따라서 디벨로프 시간을 조절하거나 비트라인 프리챠지 전압의 레벨이 조절되도록 전압 발생부(160)를 제어한다. 디벨로프 시간의 조절과 함께 프리챠지 전압의 레벨이 조절될 수도 있다. 따라서, 선택된 페이지의 셀들에 대한 읽기 동작은 조절된 디벨로프 시간 및/또는 비트라인 프리챠지 전압 레벨에 의해 수행된다.
P/E 사이클 정보가 메모리 컨트롤러(200)에 제공될 경우, 메모리 컨트롤러(200)는 P/E 사이클 정보에 대응하는 읽기 명령을 플래시 메모리 장치(100)에 제공한다. 플래시 메모리 장치(100)의 제어로직(150)은 메모리 컨트롤러(200)로부터 제공받은 읽기 명령에 응답해서 디벨로프 시간 조절 및/또는 비트라인 프리챠지 전압 레벨이 조절되도록 전압 발생부(160)를 제어한다. 따라서, 선택된 페이지의 셀들에 대한 읽기 동작은 조절된 디벨로프 시간 및/또는 비트라인 프리챠지 전압 레벨에 의해 수행된다.
결과적으로, 플래시 메모리 시스템(1000)은 선택된 페이지의 P/E 사이클 정보에 따라서, 디벨로프 시간 및/또는 비트라인 프리챠지 전압 레벨을 조절한다. 조절된 디벨로프 시간 및/또는 비트라인 프리챠지 전압 레벨에 의해 읽기 동작이 수행된다. 그 결과, 플래시 메모리 시스템(1000)의 읽기 동작시간은 최악의 셀 전류(WOC(Worst On Cell current))를 기준으로 디벨로프 시간을 설정할 때보다 감소 된다.
도 3은 본 발명의 제 1 실시 예에 따른 플래시 메모리 장치의 읽기 동작 방 법의 디벨로프 시간 및 비트라인 프리챠지 레벨의 변화를 보여주는 도면이다. 설명의 편의를 위해, 도 3에는 임의의 두 페이지의 디벨로프 시간 및 프리 챠지 전압의 변화를 도시하였으며, 임의의 두 페이지의 P/E 사이클 정보는 서로 다르다. 이하, 임의의 두 페이지는 제 1 페이지 및 제 2 페이지로 구분된다. 도 3에 도시된 제 1 디벨로프 시간(Develop1) 및 제 1 프리챠지 레벨(Precharge1)은 제 1 페이지의 디벨로프 시간 및 프리챠지 레벨이다. 도 3에 도시된 제 2 디벨로프 시간(Develop2) 및 제 2 프리챠지 레벨(Precharge2)은 제 2 페이지의 디벨로프 시간 및 프리챠지 레벨이다. 이하, 도 5 및 도 7에 도시된 명칭들도 전술한 바와 같이 정의된다. 도 3은 제 1 페이지의 P/E 사이클 횟수가 제 2 페이지의 P/E 사이클 횟수보다 작을 경우의 디벨로프 시간 및 프리챠지 레벨의 변화를 도시한 것이다.
도 1 및 도 3을 참조하여, 제 1 실시예에 따른 플래시 메모리 시스템의 읽기 동작 방법을 설명하면 다음과 같다.
읽기 동작시, 선택된 페이지의 P/E 사이클 정보는 제어로직(150) 또는 메모리 컨트롤러(200)에 제공된다. 또한, 비트라인은 도 3에 도시된 바와 같이, 비트라인 프리챠지 전압에 의해 프리챠지구간(Precharge) 동안 특정 프리챠지 레벨로 충전된다. 이때, 비트라인 프리챠지 전압은 고정된 값이다. 따라서, 프리챠지 구간(Precharge) 동안 비트라인에 충전되는 프리챠지 레벨은 선택된 P/E 사이클 정보와 상관없이 동일한 레벨로 설정된다. 디벨로프 시간 동안, 프리챠지 레벨이 유지될 경우, 즉, 프리챠지 레벨이 도 3에 도시된 하이 레벨 전압(VH)보다 높게 유지될 경우, 셀은 오프셀로 판별된다. 디벨로프 시간 동안, 프리챠지 레벨이 디스챠지 될 경우, 즉, 프리챠지 레벨이 도 3에 도시된 로우 레벨 전압(VL)보다 낮아질 경우, 셀은 온 셀로 판별된다.
오프 셀의 경우, 비트라인의 프리챠지 레벨은 유지되나, 온 셀의 경우, 비트라인의 프리챠지 레벨은 로우 레벨로 디스챠지 된다. 따라서, 디벨로프 시간은 비트라인의 프리챠지 레벨이 로우 레벨로 디스챠지 되기 위한 시간을 기준으로 설정된다.
제 1 페이지의 P/E 사이클 횟수는 제 2 페이지의 P/E 사이클 횟수보다 적다. 따라서, 제 1 페이지의 셀들은 제 2 페이지의 셀들보다 큰 전류를 흐르게 할 수 있다. 제 1 페이지의 셀들을 통해 흐르는 전류가 크므로, 제 1 페이지에 대한 읽기 동작시, 비트라인의 프리챠지 레벨을 디스챠지 하기 위한 시간은 짧아진다. 그러나, 제 2 페이지의 셀들을 통해 흐르는 전류는 적으므로, 제 2 페이지에 대한 읽기 동작시 프리챠지 레벨을 디스챠지 하기 위한 시간은 길어진다.
읽기 동작시, 제 1 페이지가 선택되고, 제 1 페이지의 P/E 사이클 정보가 제어로직(150)에 제공될 경우의 디벨로프 시간 설정을 설명하면 다음과 같다. 제어로직(150)은 제공받은 제 1 페이지의 P/E 사이클 정보에 따라서, 디벨로프 시간을 도 4에 도시된 바와 같이 제 1 디벨로프 시간(Develop1)으로 설정한다. 제 1 페이지의 온 셀들에 대한 읽기 동작시, 온 셀들에 연결된 비트라인들의 프리챠지 레벨(Precharge1)은 도 4에 도시된 바와 같이, 제 1 디벨로프 시간(Develop1)동안 로 우 레벨 전압(VL)보다 낮아지도록 디스챠지 된다.
읽기 동작시, 제 1 페이지가 선택되고, 제 1 페이지의 P/E 사이클 정보가 메모리 컨트롤러(200)에 제공될 경우의 디벨로프 시간 설정을 설명하면 다음과 같다. 메모리 컨트롤러(200)는 제공받은 제 1 페이지의 P/E 사이클 정보에 대응되는 읽기 명령(이하, 제 1 읽기 명령이라 칭함)을 플래시 메모리 장치(100)의 제어로직(150)에 제공한다. 제어로직(150)은 제공받은 제 1 읽기 명령에 응답하여 디벨로프 시간을 도 3에 도시된 바와 같이 제 1 디벨로프 시간(Develop1)으로 설정한다. 제 1 페이지의 온 셀들에 대한 읽기 동작시, 온 셀들에 연결된 비트라인들의 프리챠지 레벨(Precharge1)은 도 3에 도시된 바와 같이, 제 1 디벨로프 시간(Develop1)동안 로우 레벨 전압(VL)보다 낮아지도록 디스챠지 된다.
읽기 동작시, 제 2 페이지가 선택될 경우, 제어로직(150)은 제공받은 제 2 페이지의 P/E 사이클 정보에 따라서, 디벨로프 시간을 도 3에 도시된 바와 같이 제 2 디벨로프 시간(Develop2)으로 설정한다. 제 2 페이지의 P/E 사이클 횟수는 제 1 페이지의 P/E 사이클 횟수보다 많으므로, 제 2 페이지에 대한 읽기 동작을 수행하기 위한 제 2 디벨로프 시간(Develop2)은 제 1 디벨로프 시간(Develop1)보다 길게 설정된다. 제 2 페이지의 온 셀들에 대한 읽기 동작시, 온 셀들에 연결된 비트라인들의 프리챠지 레벨(Precharge2)은 도 3에 도시된 바와 같이, 제 2 디벨로프 시간(Develop2)동안 로우 레벨 전압(VL)보다 낮아지도록 디스챠지 된다.
읽기 동작시, 제 2 페이지가 선택되고, 제 2 페이지의 P/E 사이클 정보가 메 모리 컨트롤러(200)에 제공될 경우의 디벨로프 시간 설정을 설명하면 다음과 같다. 메모리 컨트롤러(200)는 제공받은 제 2 페이지의 P/E 사이클 정보에 대응되는 읽기 명령(이하, 제 2 읽기 명령이라 칭함)을 플래시 메모리 장치(100)의 제어로직(150)에 제공한다. 제어로직(150)은 제공받은 제 2 읽기 명령에 응답하여 디벨로프 시간을 도 3에 도시된 바와 같이 제 2 디벨로프 시간(Develop2)으로 설정한다. 제 2 페이지의 온 셀들에 대한 읽기 동작시, 온 셀들에 연결된 비트라인들의 프리챠지 레벨(Precharge2)은 도 3에 도시된 바와 같이, 제 2 디벨로프 시간(Develop2)동안 로우 레벨 전압(VL)보다 낮아지도록 디스챠지 된다.
결과적으로 플래시 메모리 시스템(1000)는 선택된 페이지의 P/E 사이클 정보에 따라서, 디벨로프 시간을 조절할 수 있으므로, 읽기 동작시간을 감소시킬 수 있다.
도 4는 본 발명의 제 1 실시예에 따른 플래시 메모리 시스템의 읽기 동작 방법을 설명하기 위한 흐름도이다.
도 4를 참조하면, 플래시 메모리 시스템(1000)의 읽기 동작시, 선택된 페이지의 P/E 사이클 정보가 제어로직(150) 또는 메모리 컨트롤러(200)에 제공됨으로써, 선택된 페이지의 P/E 사이클 정보가 확인된다(S401). 제어로직(150)는 P/E 사이클 정보에 따라서 또는 P/E 사이클 정보에 따라서 메모리 컨트롤러(200)로부터 제공받은 읽기 명령에 응답해서 디벨로프 시간을 설정한다(S403). 설정된 디벨로프 시간에 따라서 읽기 동작이 수행된다(S405).
도 5는 본 발명의 제 2 실시 예에 따른 플래시 메모리 시스템의 읽기 동작 방법의 디벨로프 시간 및 비트라인 프리챠지 레벨의 변화를 보여주는 도면이다.
도 5는 도 3과 같이 제 1 페이지의 P/E 사이클 횟수가 제 2 페이지의 P/E 사이클 횟수보다 작을 경우의 디벨로프 시간 및 프리챠지 레벨의 변화를 도시한 것이다.
제 2 실시 예에 따른 플래시 메모리 시스템(1000)의 읽기 동작 방법은 P/E 사이클 정보에 따라서 비트라인 프리챠지 전압의 레벨을 조절하는 것을 제외하면, 제 1 실시 예에 따른 플래시 메모리 시스템(1000)의 읽기 동작 방법과 동일하다. 따라서, 이하, 제 1 실시 예에 따른 플래시 메모리 시스템(1000)의 읽기 동작 방법과 다른 점만이 설명된다.
도 1 및 도 5를 참조하여, 제 2 실시예에 따른 플래시 메모리 시스템의 읽기 동작 방법을 설명하면 다음과 같다.
읽기 동작시, 선택된 페이지의 P/E 사이클 정보는 제어로직(150) 또는 메모리 컨트롤러(200)에 제공된다. 디벨로프 시간(Develop)은 선택된 P/E 사이클 정보와 상관없이 동일하게 설정된다.
전술한 바와 같이, 제 1 페이지의 셀들은 제 2 페이지의 셀들보다 큰 전류를 흐르게 할 수 있다. P/E 사이클 횟수가 적은 제 1 페이지의 비트라인 디벨로프를 수행하기 위한 시간을 기준으로 디벨로프 시간(Develop)이 설정된다. 제 2 페이지의 셀들은 제 1 페이지의 셀들보다 적은 전류를 흐르게 할 수 있으므로, 디벨로프 시간이 길어진다. 그러나, 미리 제 2 페이지의 프리챠지 레벨을 낮춘다면, 도 6에 도시된바와 같이, 제 1 페이지를 위한 디벨로프 시간과 같은 시간 동안, 제 2 페이지의 비트라인 디벨로프가 수행될 수 있을 것이다.
읽기 동작시, 제 1 페이지가 선택되고, 제 1 페이지의 P/E 사이클 정보가 제어로직(150)에 제공될 경우의 프리챠지 레벨 설정을 설명하면 다음과 같다. 제어로직(150)은 제공받은 제 1 페이지의 P/E 사이클 정보에 따라서, 제 1 프리챠지 전압(Vprchg1)를 생성하도록 전압 발생부(160)를 제어한다. 전압 발생부(160)는 생성된 제 1 프리챠지 전압(Vprchg1)을 페이지 버퍼에 제공한다. 페이지 버퍼 회로는 전압 발생부(160)로부터 제공받은 제 1 프리챠지 전압(Vprchg1)에 따라서 비트라인을 제 1 프리챠지 레벨(Precharge1)로 프리챠지한다. 제 1 페이지의 온 셀들에 대한 읽기 동작시, 온 셀들에 연결된 비트라인들의 프리챠지 레벨(Precharge1)은 도 5에 도시된 바와 같이, 디벨로프 시간(Develop)동안 로우 레벨 전압(VL)보다 낮아지도록 디스챠지 된다.
읽기 동작시, 선택된 제 1 페이지의 P/E 사이클 정보가 메모리 컨트롤러(200)에 제공될 경우, 메모리 컨트롤러(200)는 제공받은 제 1 페이지의 P/E 사이클 정보에 대응되는 제 1 읽기 명령을 플래시 메모리 장치(100)의 제어로직(150)에 제공한다. 제어로직(150)은 제공받은 제 1 읽기 명령에 응답하여 제 1 프리챠지 전압(Vprchg1)를 생성하도록 전압 발생부(160)를 제어한다. 이후 동작은 전술한 바와 같다.
읽기 동작시, 제 2 페이지가 선택되고, 제 2 페이지의 P/E 사이클 정보가 제 어로직(150)에 제공될 경우의 프리챠지 레벨 설정을 설명하면 다음과 같다. 제어로직(150)은 제공받은 제 2 페이지의 P/E 사이클 정보에 따라서, 제 2 프리챠지 전압(Vprchg2)를 생성하도록 전압 발생부(160)를 제어한다. 제 2 프리챠지 전압(Vprchg2)은 제 1 프리챠지 전압(Vprchg1)보다 낮은 레벨이다. 전압 발생부(160)는 생성된 제 2 프리챠지 전압(Vprchg2)을 페이지 버퍼 회로(130)에 제공한다. 페이지 버퍼 회로(130)는 전압 발생부(160)로부터 제공받은 제 2 프리챠지 전압(Vprchg2)에 따라서 비트라인을 제 2 프리챠지 레벨(Precharge2)로 프리챠지한다. 제 2 프리챠지 전압(Vprchg2)은 제 1 프리챠지 전압(Vprchg1)보다 낮은 레벨이므로, 제 2 프리챠지 레벨(Precharge2)은 제 1 프리챠지 레벨(Precharge1)보다 낮게 된다. 제 2 페이지의 온 셀들에 대한 읽기 동작시, 온 셀들에 연결된 비트라인들의 프리챠지 레벨(Precharge2)은 도 5에 도시된 바와 같이, 디벨로프 시간(Develop)동안 로우 레벨 전압(VL)보다 낮아지도록 디스챠지 된다.
읽기 동작시, 선택된 제 2 페이지의 P/E 사이클 정보가 메모리 컨트롤러(200)에 제공될 경우, 메모리 컨트롤러(200)는 제공받은 제 2 페이지의 P/E 사이클 정보에 대응되는 제 2 읽기 명령을 플래시 메모리 장치(100)의 제어로직(150)에 제공한다. 제어로직(150)은 제공받은 제 2 읽기 명령에 응답하여 제 2 프리챠지 전압(Vprchg2)를 생성하도록 전압 발생부(160)를 제어한다. 이후 동작은 전술한 바와 같다.
디벨로프 시간은 P/E 사이클 회수가 적은 페이지의 비트라인 디벨로프를 수 행하기 위한 시간을 기준으로 설정되므로 플래시 메모리 시스템(1000)의 읽기 동작시간은 줄어든다. 결과적으로 플래시 메모리 시스템(1000)은 선택된 페이지의 P/E 사이클 정보에 따라서, 디벨로프 시간을 일정하게 유지하고, 비트라인의 프리챠지 레벨을 조절할 수 있으므로, 읽기 동작시간을 감소시킬 수 있다.
도 6은 본 발명의 제 2 실시예에 따른 플래시 메모리 시스템의 읽기 동작 방법을 설명하기 위한 흐름도이다.
도 6을 참조하면, 플래시 메모리 시스템(1000)의 읽기 동작시, 선택된 페이지의 P/E 사이클 정보가 제어로직(150) 또는 메모리 컨트롤러(200)에 제공됨으로써, 선택된 페이지의 P/E 사이클 정보가 확인된다(S601). 제어로직(150)는 P/E 사이클 정보에 따라서 또는 P/E 사이클 정보에 따라서 메모리 컨트롤러(200)로부터 제공받은 읽기 명령에 응답해서 비트라인의 프리챠지 레벨을 설정한다(S603). 설정된 비트라인의 프리챠지 레벨에 따라서, 읽기 동작이 수행된다(S605).
도 7은 본 발명의 제 3 실시 예에 따른 플래시 메모리 시스템의 읽기 동작 방법의 디벨로프 시간 및 비트라인 프리챠지 레벨의 변화를 보여주는 도면이다.
도 7은 도 3 및 도 5와 같이 제 1 페이지의 P/E 사이클 횟수가 제 2 페이지의 P/E 사이클 횟수보다 작을 경우의 디벨로프 시간 및 프리챠지 레벨의 변화를 도시한 것이다.
도 7을 참조하면, 제 3 실시 예에 따른 플래시 메모리 시스템(1000)의 읽기 동작 방법은 실질적으로 제 1 실시 예에 따른 플래시 메모리 시스템의 읽기 동작 방법 및 제 2 실시 예에 따른 플래시 메모리 시스템의 읽기 동작 방법을 합친 것이 다. 즉, 선택된 페이지의 P/E 사이클 정보에 따라서, 디벨로프 시간 및 비트라인의 프리챠지 레벨이 함께 조절된다. 예를 들어, P/E 사이클 횟수가 적은 제 1 페이지가 선택될 경우, 디벨로프 시간은 P/E 사이클 횟수가 많은 제 2 페이지가 선택될 경우보다 짧아지도록 설정된다. 역시, P/E 사이클 횟수가 적은 제 1 페이지가 선택될 경우, 비트라인의 프리챠지 레벨은 P/E 사이클 횟수가 많은 제 2 페이지가 선택될 경우보다 높아지도록 설정된다. 이하, 구체적인 설명은 앞서 설명하였으므로, 생략한다.
도 8는 본 발명의 제 3 실시예에 따른 플래시 메모리 시스템의 읽기 동작 방법을 설명하기 위한 흐름도이다.
도 8을 참조하면, 플래시 메모리 시스템(1000)의 읽기 동작시, 선택된 페이지의 P/E 사이클 정보가 제어로직(150) 또는 메모리 컨트롤러(200)에 제공됨으로써, 선택된 페이지의 P/E 사이클 정보가 확인된다(S801). 제어로직(150)는 P/E 사이클 정보에 따라서 또는 P/E 사이클 정보에 따라서 메모리 컨트롤러(200)로부터 제공받은 읽기 명령에 응답해서 디벨로프 시간 및 비트라인의 프리챠지 레벨을 설정한다(S803). 설정된 디벨로프 시간 및 비트라인의 프리챠지 레벨에 따라서 읽기 동작이 수행된다(S805).
결과적으로, 본 발명에 따른 플래시 메모리 시스템(1000)은 선택된 페이지의 P/E 사이클 정보에 따라서, 디벨로프 시간 및/또는 비트라인 프리챠지 전압 레벨을 조절한다. 조절된 디벨로프 시간 및/또는 비트라인 프리챠지 전압 레벨에 의해 읽기 동작이 수행된다. 그 결과, 플래시 메모리 시스템의 읽기 동작시간은 최악의 셀 전류를 기준으로 디벨로프 시간을 설정할 때보다 감소 될 수 있다.
이상에서와 같이 도면과 명세서에서 최적의 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 본 발명의 실시 예에 따른 플래시 메모리 시스템의 블록도;
도 2는 도 1에 도시된 메모리 셀 어레이를 보여주는 회로도;
도 3은 본 발명의 제 1 실시 예에 따른 플래시 메모리 시스템의 읽기 동작 방법의 디벨로프 시간 및 비트라인 프리챠지 레벨의 변화를 보여주는 도면;
도 4는 본 발명의 제 1 실시예에 따른 플래시 메모리 시스템의 읽기 동작 방법을 설명하기 위한 흐름도;
도 5는 본 발명의 제 2 실시 예에 따른 플래시 메모리 시스템의 읽기 동작 방법의 디벨로프 시간 및 비트라인 프리챠지 레벨의 변화를 보여주는 도면;
도 6은 본 발명의 제 2 실시예에 따른 플래시 메모리 시스템의 읽기 동작 방법을 설명하기 위한 흐름도;
도 7은 본 발명의 제 3 실시 예에 따른 플래시 메모리 시스템의 읽기 동작 방법의 디벨로프 시간 및 비트라인 프리챠지 레벨의 변화를 보여주는 도면; 그리고
도 8은 본 발명의 제 3 실시예에 따른 플래시 메모리 시스템의 읽기 동작 방법을 설명하기 위한 흐름도이다.
<도면의 주요 부분에 대한 부호 설명>
100: 플래시 메모리 장치 200: 메모리 컨트롤러
110: 메모리 셀 어레이 120: 행 선택 회로
130: 페이지 버퍼 회로 140: 열 선택 회로
150: 제어 로직 160: 전압 발생부
111: 히든 영역

Claims (14)

  1. 워드라인들 및 비트라인들의 교차 영역에 배열된 메모리 셀들을 갖는 메모리 셀 어레이;
    상기 메모리 셀들에 대한 읽기 동작을 제어하는 제어로직; 및
    상기 제어로직의 제어에 응답해서, 상기 읽기 동작시 상기 비트라인들로 인가될 비트라인 프리챠지 전압을 발생하는 전압 발생부를 포함하며,
    상기 제어로직은 상기 메모리 셀 어레이에 저장된 선택된 워드라인의 프로그램/소거 사이클 횟수 정보에 응답해서, 상기 선택된 워드라인의 디벨로프 시간과 상기 비트라인 프리챠지 전압의 레벨 중 적어도 하나를 조절하는 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 메모리 셀 어레이는 히든 영역을 포함하고, 상기 히든 영역은 상기 프로그램/소거 사이클 횟수 정보를 저장하는 플래시 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제어로직은 상기 선택된 워드라인의 프로그램/소거 사이클 횟수가 높을수록 상기 선택된 워드라인의 디벨로프 시간을 길게 설정하고, 상기 비트라인 디스 챠지 전압이 고정된 값을 갖도록 상기 전압 발생부를 제어하는 플래시 메모리 장 치.
  4. 제 1 항에 있어서,
    상기 제어로직은 상기 선택된 워드라인의 프로그램/소거 사이클 횟수가 높을 수록 상기 비트라인 디스챠지 전압의 레벨이 작아지도록 상기 전압 발생부를 제어하고, 상기 디벨로프 시간을 일정하게 유지하는 플래시 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제어로직은 상기 선택된 워드라인의 프로그램/소거 사이클 횟수가 높을수록 상기 선택된 워드라인의 디벨로프 시간을 길게 설정하고, 상기 비트라인 디스챠지 전압의 레벨이 작아지도록 상기 전압 발생부를 제어하는 플래시 메모리 장치.
  6. 플래시 메모리 장치; 및
    상기 플래시 메모리 장치를 제어하는 플래시 메모리 컨트롤러를 포함하고,
    상기 플래시 메모리 장치는
    워드라인들 및 비트라인들의 교차 영역에 배열된 메모리 셀들을 갖는 메모리 셀 어레이;
    상기 메모리 셀들에 대한 읽기 동작을 제어하는 제어로직; 및
    상기 제어로직의 제어에 응답해서, 상기 읽기 동작시 상기 비트라인들로 인가될 비트라인 프리챠지 전압을 발생하는 전압 발생부를 포함하며,
    상기 메모리 컨트롤러는 선택된 워드라인에 대한 읽기 동작시, 상기 메모리 셀 어레이에 저장된 선택된 워드라인의 프로그램/소거 사이클 횟수 정보에 응답해서, 상기 제어로직을 제어하며,
    상기 제어로직은 상기 메모리 컨트롤러의 제어에 의해 상기 선택된 워드라인의 디벨로프 시간과 상기 비트라인 프리챠지 전압의 레벨 중 적어도 하나를 조절하는 플래시 메모리 시스템.
  7. 제 6 항에 있어서,
    상기 메모리 셀 어레이는 히든 영역을 포함하고, 상기 히든 영역은 상기 프로그램/소거 사이클 횟수 정보를 저장하는 플래시 메모리 시스템.
  8. 제 6 항에 있어서,
    상기 제어로직은 상기 선택된 워드라인의 프로그램/소거 사이클 횟수가 높을수록 상기 메모리 컨트롤러의 제어에 의해 상기 선택된 워드라인의 디벨로프 시간을 길게 설정하고, 상기 비트라인 디스 챠지 전압이 고정된 값을 갖도록 상기 전압 발생부를 제어하는 플래시 메모리 시스템.
  9. 제 6 항에 있어서,
    상기 제어로직은 상기 선택된 워드라인의 프로그램/소거 사이클 횟수가 높을 수록 상기 메모리 컨트롤러의 제어에 의해 상기 비트라인 디스챠지 전압의 레벨이 작아지도록 상기 전압 발생부를 제어하고, 상기 디벨로프 시간을 일정하게 유지하는 플래시 메모리 시스템.
  10. 제 6 항에 있어서,
    상기 제어로직은 선택된 워드라인의 프로그램/소거 사이클 횟수가 높을수록 상기 메모리 컨트롤러의 제어에 의해 상기 선택된 워드라인의 디벨로프 시간을 길게 설정하고, 상기 비트라인 디스챠지 전압의 레벨이 작아지도록 상기 전압 발생부를 제어하는 플래시 메모리 시스템.
  11. (a) 선택된 워드라인의 프로그램/소거 사이클 정보를 확인하는 단계;
    (b) 확인된 프로그램/소거 사이클 정보에 따라서 디벨로프 시간 및 비트라인의 프리챠지 레벨 중 적어도 하나를 설정하는 단계; 및
    (c) 상기 설정된 결과에 따라서 읽기 동작을 수행하는 단계를 포함하는 플래시 메모리 시스템의 읽기 동작 방법.
  12. 제 11 항에 있어서,
    상기 (b) 단계는 상기 선택된 워드라인의 프로그램/소거 사이클 횟수가 높을수록 상기 선택된 워드라인의 디벨로프 시간을 길게 설정하고, 상기 비트라인 프리챠지 레벨을 상기 프로그램/소거 사이클 횟수에 상관없이 동일한 레벨로 설정하는 단계를 포함하는 플래시 메모리 시스템의 읽기 동작 방법.
  13. 제 11 항에 있어서,
    상기 (b) 단계는 상기 선택된 워드라인의 프로그램/소거 사이클 횟수가 높을수록 상기 비트라인 프리챠지 레벨을 작게 설정하고, 상기 프로그램/소거 사이클 횟수에 상관없이 상기 디벨로프 시간을 일정하게 유지하는 단계를 포함하는 플래시 메모리 시스템의 읽기 동작 방법.
  14. 제 11 항에 있어서,
    상기 (b) 단계는 상기 선택된 워드라인의 프로그램/소거 사이클 횟수가 높을수록 상기 선택된 워드라인의 디벨로프 시간을 길게 설정하고, 상기 비트라인 프리챠지 레벨을 작게 설정하는 단계를 포함하는 플래시 메모리 시스템의 읽기 동작 방법.
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