KR20140063146A

KR20140063146A - 반도체 메모리 장치 및 이의 동작 방법

Info

Publication number: KR20140063146A
Application number: KR1020120130162A
Authority: KR
Inventors: 윤보영
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2012-11-16
Filing date: 2012-11-16
Publication date: 2014-05-27

Abstract

본 발명은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 비트라인과 연결된 메모리 스트링과, 프로그램 검증 동작 또는 리드 동작 시 상기 메모리 스트링에 포함된 메모리 셀의 문턱전압 레벨에 따라 상기 메모리 셀에 저장된 데이터를 센싱하기 위한 페이지 버퍼, 및 상기 메모리 셀의 데이터를 센싱하기 위해 상기 비트라인으로부터 상기 페이지 버퍼로 공급되는 센싱 전류의 레벨을 상기 프로그램 검증 동작 또는 리드 동작에 의해 변경하는 센싱 제어 회로를 포함한다.

Description

반도체 메모리 장치 및 이의 동작 방법{Semiconductor memory device and method of operating the same}

본 발명은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 특히 동작 조건을 최적화하기 위한 반도체 메모리 장치 및 이의 동작 방법에 관한 것이다.

반도체 메모리 장치는 입력된 데이터를 저장하고, 저장된 데이터를 출력한다. 플래시 메모리와 같은 불휘발성 메모리 장치에서는 프로그램 동작으로 데이터를 저장하고, 소거 동작으로 데이터를 삭제하며, 리드 동작으로 데이터를 출력한다.

플래시 메모리 장치에서 메모리 셀에 저장되는 데이터에 따라 메모리 셀의 문턱전압 레벨이 달라진다. 즉, 프로그램 동작이나 소거 동작에 의해 메모리 셀의 문턱전압이 변하는데, 프로그램 동작 시 메모리 셀의 문턱전압이 목표 전압으로 프로그램되었는지를 확인하기 위하여 프로그램 검증 동작을 실시한다.

일반적인 플래시 메모리 장치에서, 비트라인을 제1 전압으로 프리차지하고 비트라인에 연결된 메모리 셀의 게이트에 검증 전압을 인가하면, 검증 전압과 메모리 셀의 문턱전압의 차이에 따라 비트라인의 전압이 유지되거나 변하게 된다. 비트라인의 전압 변화를 이용하여 메모리 셀의 문턱전압을 확인한다.

또한 플래시 메모리 장치의 메모리 셀에 저장된 데이터를 리드하는 리드 동작시에도 메모리 셀의 문턱 전압 레벨을 센싱하여 데이터를 리드한다. 즉, 비트라인을 제1 전압으로 프리차지하고 비트라인에 연결된 메모리 셀의 게이트에 리드 전압을 인가하면, 리드 전압과 메모리 셀의 문턱 전압의 차이에 따라 비트라인의 전압이 유지되거나 변하게 된다. 비트라인의 전압 변화를 이용하여 메모리 셀의 문턱 전압을 확인하여 데이터를 리드한다.

상술한 프로그램 동작 후 실시되는 프로그램 검증 동작과 리드 동작은 서로 유사한 방식을 사용하며, 문턱 전압을 확인하는 동작에서도 동일한 센싱 전류 레벨(Sensing Current Level)을 적용하여 문턱전압을 확인한다.

한편, 불휘발성 메모리 장치가 멀티 레벨 셀로 구성되면서 메모리 셀들의 문턱전압 분포의 개수가 많아지고 있다. 이로 인해서 프로그램 검증 동작 시 인가되는 검증 전압도 많아지게 된다. 검증 전압의 수가 많아지면 그만큼 프로그램 검증 동작의 시간이 길어지는 것을 의미한다.

이에 따라서 프로그램 검증 동작의 시간을 줄이기 위해서, 패스트 검증(Fast Verify) 방법을 이용한다.

패스트 검증 방법은 비트라인을 한번 프리차지 한 후에, 선택된 워드라인에 제 1 검증 전압 레벨을 인가하여 비트라인 전압을 변경시킨 후 비트라인 전압을 센싱하고, 이어서 비트라인 프리차지 동작 없이 제 2 리드전압을 선택된 워드라인에 인가하여 비트라인 전압을 변경시킨 후 비트라인 전압을 센싱하는 방식으로 수행된다.

상술한 패스트 검증 방법은 제1 검증 전압 레벨을 이용하여 비트라인 전압을 센싱한 후 비트라인 프리차지 동작을 스킵하고 제2 검증 전압 레벨을 이용하여 비트라인 전압을 센싱하므로 비트라인 센싱 전류가 점차 낮아지는 현상이 발생한다. 이로 인해 프로그램 검증 동작시 센싱된 메모리 셀의 문턱 전압이 실제 메모리 셀의 문턱 전압보다 낮은 것으로 검증되어 프로그램 동작시 목표 문턱 전압보다 높은 문턱 전압을 갖도록 프로그램된다.

본 발명의 실시 예는 프로그램 검증 동작시의 센싱 전류 레벨과 리드 동작시의 센싱 전류 레벨을 서로 다르게 함으로써, 프로그램 동작시 정확한 문턱 전압 분포를 갖도록 프로그램할 수 있는 반도체 메모리 장치 및 이의 동작 방법을 제공하는 데 있다.

본 발명의 실시 예에 따른 반도체 메모리 장치는 비트라인과 연결된 메모리 스트링과, 프로그램 검증 동작 또는 리드 동작 시 상기 메모리 스트링에 포함된 메모리 셀의 문턱전압 레벨에 따라 상기 메모리 셀에 저장된 데이터를 센싱하기 위한 페이지 버퍼, 및 상기 비트라인의 전압 변화를 판단하기 위한 센싱 전류량을 상기 프로그램 검증 동작과 상기 리드 동작에서 서로 다르게 설정하기 위한 센싱 제어 회로를 포함한다.

본 발명의 다른 실시 예에 따른 반도체 메모리 장치는 비트라인과 연결된 메모리 스트링과, 프로그램 검증 동작 또는 리드 동작 시 상기 메모리 스트링에 포함된 메모리 셀의 문턱전압 레벨에 따라 상기 메모리 셀에 저장된 데이터를 센싱하되, 센싱 신호의 전위 레벨에 따라 상기 메모리 셀에 저장된 데이터를 센싱하기 위한 센싱 전류량 레벨이 조절되는 페이지 버퍼, 및 상기 센싱 신호의 전위 레벨을 상기 프로그램 검증 동작과 리드 동작시 서로 다르게 설정하여 출력하는 센싱 제어 회로를 포함한다.

본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치는 비트라인과 연결된 메모리 스트링과, 프로그램 검증 동작 또는 리드 동작 시 상기 메모리 스트링에 포함된 메모리 셀의 문턱전압 레벨에 따라 상기 메모리 셀에 저장된 데이터를 센싱하되, 센싱 신호의 활성화 구간에 따라 상기 메모리 셀에 저장된 데이터를 센싱하기 위한 센싱 전류량 레벨이 조절되는 페이지 버퍼, 및 상기 센싱 신호의 활성화 구간을 상기 프로그램 검증 동작 또는 리드 동작에 의해 변경하여 출력하는 센싱 제어 회로를 포함한다.

본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법은 프로그램 동작 후 메모리 셀과 연결된 비트라인을 통해 흐르는 센싱 전류가 제1 레벨로 설정되어 상기 메모리 셀에 저장된 데이터를 검증하는 프로그램 검증 동작 단계, 및 상기 프로그램 검증 동작 단계 후, 상기 비트라인을 통해 흐르는 센싱 전류가 상기 제1 레벨보다 낮은 제2 레벨로 설정되어 상기 메모리 셀에 저장된 데이터를 리드하는 리드 동작 단계를 포함한다.

본 발명에 따르면, 프로그램 검증 동작시의 센싱 전류 레벨과 리드 동작시의 센싱 전류 레벨을 서로 다르게 함으로써, 패스트 검증 방식을 이용하는 프로그램 검증 동작의 센싱 전류가 감소하는 것을 보상하여 프로그램 동작시 정확한 문턱 전압 분포를 갖도록 프로그램할 수 있다.

도 1은 본 발명의 일실시 예에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 2는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.

도 1은 본 발명의 반도체 메모리 장치를 설명하기 위한 도면이다.

도 1을 참조하면, 반도체 메모리 장치는 메모리 어레이(110), 제어 회로(120), 전압 공급 회로(130, 140), 비트라인 선택 회로(150), 페이지 버퍼(160), 센싱 제어 회로(170, 180)를 포함한다.

메모리 어레이(110)는 다수의 메모리 블록들을 포함한다. 각각의 메모리 블록은 비트라인들(BLe, BLo)과 각각 연결되고 공통 소스 라인(CS)과 병렬로 연결되는 메모리 스트링들(STe, STo)을 포함한다. 편의상, 하나의 메모리 블록에 포함된 두 개의 메모리 스트링들(STe, STo)만을 도시하였다.

메모리 스트링(STe)은 비트라인(BLe)과 공통 소스 라인(CSL) 사이에 직렬로 연결된 드레인 셀렉트 트랜지스터(DST), 셀 스트링(Co 내지 Cn) 및 소스 셀렉트 트랜지스터(SST)를 포함한다. 셀 스트링은 드레인 셀렉트 트랜지스터(DST)와 소스 셀렉트 트랜지스터(SST) 사이에 직렬로 연결된 메모리 셀들(Co 내지 Cn)을 포함한다.

구체적으로, 드레인 셀렉트 트랜지스터(DST)는 비트라인(BLe)과 셀 스트링(C0 내지 Cn) 사이에 연결되고, 드레인 셀렉트 라인(DSL)에 인가되는 전압에 따라 셀 스트링(C0 내지 Cn)을 비트라인(BLe)과 연결시킨다. 메모리 셀들(C0 내지 Cn)은 워드라인들(WL0 내지 WLn)에 인가되는 전압들에 따라 동작한다. 소스 셀렉트 트랜지스터(SST)는 셀 스트링(C0 내지 Cn)과 공통 소스 라인(CS) 사이에 연결되며, 소스 셀렉트 라인(SSL)에 인가되는 전압에 따라 셀 스트링(C0 내지 Cn)을 공통 소스 라인(CS)과 연결시킨다.

한편, 하나의 워드라인(WL0)에 연결된 메모리 셀들은 페이지가 된다. 또한, 하나의 워드라인(WL0)에 연결된 메모리 셀들 중 짝수 번째 비트라인(BLe)과 연결되는 짝수 번째 메모리 셀들은 이븐 페이지가 되고, 홀수 번째 비트라인(BLo)과 연결되는 홀수 번째 메모리 셀들은 오드 페이지가 된다. 페이지는 프로그램 동작의 기본 단위가 되고, 메모리 블록은 소거 동작의 기본 단위가 된다.

제어 회로(120)는 명령 신호(CMD)에 응답하여 내부적으로 프로그램 동작 신호(PGM), 리드 동작 신호(READ) 또는 소거 동작 신호(ERASE)를 출력하고, 동작 종류에 따라 페이지 버퍼(160)와 같은 내부 회로를 제어하기 위한 제어 신호들(PB SIGNALS)(예, PRECHb, PTRAN, LAT, RESET)을 출력한다. 또한, 제어 회로(120)는 어드레스 신호(ADD)에 응답하여 내부적으로 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(미도시)를 출력한다.

전압 공급 회로(130, 140)는 제어부(120)의 신호(READ, PGE, ERASE, RADD)에 따라 메모리 셀들의 프로그램 동작, 소거 동작 또는 리드 동작에 필요한 동작 전압들을 선택된 메모리 블록으로 공급한다. 이러한 전압 공급 회로는 전압 발생 회로(130) 및 로우 디코더(140)를 포함하며, 이들의 구체적인 설명은 다음과 같다.

전압 발생 회로(130)는 제어 회로(120)의 내부 명령 신호인 동작 신호들(PGM, READ)에 응답하여 메모리 셀들의 프로그램 동작 또는 리드 동작을 위한 전압들(예, Vpgm, Vpass, Vpv, Vread, 0V)을 글로벌 라인들로 출력한다.

로우 디코더(140)는 전압 발생 회로(130)에서 발생된 동작 전압들을 제어 회로(120)의 로우 어드레스 신호들(RADD)에 응답하여 메모리 어레이(110)의 메모리 블록들 중 선택된 메모리 블록의 스트링들(STe, STo)로 전달한다. 즉, 동작 전압들은 선택된 메모리 블록의 로컬 라인들(DSL, WL[n:0], SSL)로 인가된다.

비트라인 선택 회로(150)는 비트라인 선택 신호들(BSELe, BSELo)에 응답하여 이븐 비트라인(BLe)과 오드 비트라인(BLo) 중 하나의 비트라인을 선택하고, 선택된 비트라인은 센싱 제어 회로의 센싱 회로(170)를 통해 페이지 버퍼(160)와 연결된다. 또한, 비트라인 선택 회로(150)는 이븐 비트라인(BLe)과 오드 비트라인(BLo) 모두 또는 하나의 비트라인을 프리차지하거나 디스차지시키는 기능을 수행한다. 이를 위해, 비트라인 선택 회로(150)는 비트라인 연결 회로(N5, N6)와 디스차지 회로(N7, N8)를 포함하며, 구체적으로 설명하면 다음과 같다.

디스차지 회로(N7, N8)는 신호(DISe, DISo)에 따라 비트라인들(BLe, BLo)을 가상 전압원(VIRPWR)으로 각각 연결하는 스위칭 소자들(N7, N8)을 포함한다. 이러한 디스차지 회로는 두 개의 스위칭 소자들(N7, N8)을 모두 턴온시켜 비트라인들(BLe, BLo)을 모두 프리차지하거나 디스차지시킬 수 있으며, 하나의 스위칭 소자만을 동작시켜 하나의 비트라인을 프리차지하거나 디스차지할 수 있다.

비트라인 연결 회로(N5, N6)는 이븐 비트라인(BLe)과 연결되고 이븐 비트라인 선택 신호(BSLe)에 응답하여 동작하는 스위칭 소자(N5)와 오드 비트라인(BLo)과 연결되고 오드 비트라인 선택 신호(BSLo)에 응답하여 동작하는 스위칭 소자(N6)를 포함한다. 이러한 비트라인 연결 회로(N5, N6)는 비트라인 선택 신호들(BSLe, BSLo)에 응답하여 한 쌍의 비트라인들(BLe, BLo) 중 하나의 비트라인을 다른 회로(예, 센싱 회로)와 연결시킨다.

이러한 비트라인 선택 회로(150)는 한쌍의 이븐 비트라인(BLe)과 오드 비트라인(BLo)에 하나의 페이지 버퍼(160)가 할당된 경우 필요하며, 비트라인마다 페이지 버퍼(160)가 할당되는 경우 생략 가능하다.

페이지 버퍼(160)는 비트라인 선택 회로(150)에 의해 선택된 비트라인과 센싱 제어 회로의 센싱 회로(170)를 통해 전기적으로 연결되며, 프로그램 동작 시 제어부(120)의 제어 신호들(PS SIGNALS; PRECHb, PTRAN, LAT, RESET)에 응답하여 메모리 셀에 데이터를 입출력하는데 필요한 전압을 선택된 비트라인에 인가한다. 구체적으로, 페이지 버퍼(160)는 메모리 셀의 프로그램 동작 및 리드 동작에 필요한 프리치자 동작 시 비트라인(BLe)을 프리차지 하거나, 비트라인(BLe)의 전압 변화에 따라 검출된 메모리 셀의 문턱전압 레벨에 대응하는 데이터를 래치한다. 즉, 페이지 버퍼(150)는 메모리 셀에 저장되는 데이터에 따라 비트라인(BLe)의 전압을 조절하고, 메모리 셀에 저장된 데이터를 검출한다. 이러한 페이지 버퍼(160)의 구체적인 구성 및 동작을 설명하면 다음과 같다.

페이지 버퍼(160)는 프리차지 회로(164)와 래치 회로들(160A, 160B, 160C)을 포함한다.

프리차지 회로(164)는 전원전압 단자(VDD)와 감지 노드(SO) 사이에 접속되고 프리차지 신호(PRECHb)에 응답하여 동작하는 스위칭 소자(P1)를 포함한다. 이러한 프리차지 회로(161)는 프리차지 신호(PRECHb)에 응답하여 감지 노드(SO)를 프리차지한다.

각각의 래치 회로(160A)는 래치부(161), 리셋 회로(162), 래치 제어 회로(163), 및 전송 회로(165)를 포함한다. 래치부(161)는 2개의 인버터(INV1, INV2)로 구성되며, 메모리 셀에 저장될 데이터를 래치하거나 메모리 셀에 저장된 데이터를 래치한다.

센싱 회로(163)는 래치(161)의 제2 입력단자(QAb)와 접지 단자에 직렬로 접속된 스위칭 소자들(N1, N2)을 포함한다. 이 중에서 스위칭 소자(N1)는 감지 노드(SO)의 전압 레벨에 따라 동작하고, 스위칭 소자(N2)는 래치 신호(LAT)에 따라 동작한다. 즉, 센싱 회로(163)는 센싱된 메모리 셀의 데이터에 따라 달라지는 감지 노드(SO)의 전압 레벨과 래치 신호(LAT)에 응답하여 래치(161)의 데이터를 메모리 셀의 데이터로 변경한다.

리셋 회로(162)는 래치(161)의 제1 입력단자(QA)와 접지 단자 사이에 접속되고 리셋 신호(RESET)에 응답하여 동작하는 스위칭 소자(N3)를 포함한다. 이러한 리셋 회로(163)는 리셋 신호(RESET)에 응답하여 래치(161)에 저장된 데이터를 '0'상태로 설정하는 래치(161)의 초기화 동작을 수행한다.

전송 회로(165)는 래치(161)의 제1 입력단자(QA)와 감지 노드(SO) 사이에 접속되고 전송 신호(PTRAN)에 응답하여 동작하는 스위칭 소자(N4)를 포함한다. 이러한 전송 회로(165)는 메모리 셀의 프로그램 동작 시 메모리 셀에 저장하기 위하여 래치(161)에 래치되어 있는 데이터에 따라 비트라인(BLe)의 전압을 조절하기 위한 동작을 수행한다.

래치 회로들(160A, 160B, 160C)은 모두 동일한 구성으로 이루어지고 입력되는 신호만 다르게 입력될 수 있다. 각각의 래치 회로들(160A, 160B, 160C)은 메모리 셀에 저장될 데이터를 래치하거나, 검증 동작의 결과를 래치하거나, 메모리 셀로부터 리드된 데이터를 저장하기 위하여 서로 다른 구성으로 이루어질 수도 있다.

센싱 제어 회로(170, 180)는 메모리 셀의 데이터 또는 문턱전압을 센싱하기 위하여 비트라인을 프리차지하거나 센싱 동작시 비트라인에서 페이지 버퍼로 흐르는 센싱 전류(Itrip)를 조절하는 기능을 수행한다. 이러한 센싱 제어 회로는 제어 회로(120)의 센싱 제어 신호(SC SIGNALS)에 따라 동작하는 센싱 전압 생성 회로(180)와 센싱 전압 생성 회로에서 출력되는 전압들(V1, V2)에 응답하여 동작하는 센싱 회로(170)를 포함한다.

센싱 회로(170)는 비트라인과 페이지 버퍼(160)를 전기적으로 연결시키기 위한 스위칭 소자(N9)를 포함하며, 비트라인에 프리차지되는 전압과 페이지 버퍼(160)가 비트라인의 전압 레벨을 검출하기 위한 센싱 전류 레벨을 조절하는 기능을 수행한다. 구체적으로, 센싱 회로(170)는 비트라인을 프리차지 하기 위하여 센싱 전압 생성 회로(180)로부터 펄스 형태로 출력되는 제1 레벨의 제1 전압(V1)에 응답하여 페이지 버퍼(160)로부터 출력되는 전압을 비트라인으로 전달한다. 이어서, 전압 공급 회로(130, 140)가 선택된 메모리 셀에 검증 전압을 인가하고 나머지 메모리 셀들에 패스 전압을 인가하면, 선택된 메모리 셀의 문턱전압에 따라 비트라인에 프리차지된 전압이 유지되거나 디스차지된다. 이후, 비트라인의 전압을 센싱하기 위하여 센싱 전압 생성 회로(180)로부터 제1 레벨보다 낮은 제2 레벨의 펄스 형태로 출력되는 제2 전압(V2)에 응답하여 센싱 회로(170)는 비트라인의 전압을 페이지 버퍼(160)의 감지 노드(SO)로 전달하고, 페이지 버퍼(160)의 래치 제어 회로(163)는 감지 노드(SO)의 전위와 래치 신호(LAT)에 응답하여 래치부(161)의 데이터를 변경한다. 이로써 메모리 셀에 저장된 데이터가 센싱된다.

이러한 동작은 프로그램 검증 동작 및 리드 동작 시 적용될 수 있다.

한편, 도 2에서와 같이, 센싱 제어 회로(190)가 제1 레벨 또는 제1 레벨보다 낮은 제2 레벨의 비트라인 선택 신호들(BSELe, BSELo)을 비트라인 선택 회로(150)로 출력할 수 있다.

즉, 센싱 제어 회로(190)는 비트라인 프리차지 동작시 이븐 비트라인(BLe)이 선택되면 이븐 비트라인 선택 신호(BSELe)를 제1 레벨의 펄스 형태로 출력한다. 이 후 이벨류에이션 동작시 이븐 비트라인 선택 신호(BSELe)를 제1 레벨보다 낮은 제2 레벨의 펄스 형태로 출력한다.

또한, 센싱 제어 회로(190)는 비트라인 프리차지 동작시 오드 비트라인(BLo)이 선택되면 오드 비트라인 선택 신호(BSELo)를 제1 레벨의 펄스 형태로 출력한 후, 이벨류에이션 동작시 오드 비트라인 선택 신호(BSELo)를 제1 레벨보다 낮은 제2 레벨의 펄스 형태로 출력한다.

이 경우, 비트라인 선택 회로(150)(보다 구체적으로, 비트라인 선택 회로(150)의 스위칭 소자들(N5, N6))가 도 1에서 설명한 센싱 회로(170)의 기능을 수행하게 되므로, 센싱 회로(170)를 생략할 수 있다. 이하, 도 1에 도시된 센싱 제어 회로(170, 180)에 의해 센싱 전류의 레벨이 조절되는 경우를 설명하기로 한다. 센싱 제어 회로의 센싱 전압 발생 회로(180)에서 출력되는 전압들(V1, V2)의 펄스 레벨은 도 2의 센싱 제어 회로(190)로부터 출력되는 비트라인 선택 신호들(BSELe, BSELo)에 동일하게 적용될 수 있다.

한편, 프로그램 검증 동작 또는 리드 동작을 위해 비트라인의 전압을 센싱하는 동작에서 센싱 회로(170)의 스위칭 소자(N9)를 통해 흐르는 센싱 전류(Itrip)의 양은 센싱 전압 생성 회로(180)로부터 인가되는 제1 전압(V1)의 레벨 및 제2 전압(V2)의 레벨에 따라 달라지며, 제1 전압(V1)을 인가한 후 제2 전압(V2)이 인가될 때까지의 시간(이하, '이벨류에이션 타임')에 따라 달라질 수도 있다.

페이지 버퍼(160)는 센싱 회로(170)를 통해 흐르는 센싱 전류(Itrip)의 양에 따라 메모리 셀의 문턱전압 레벨을 센싱하는 기준이 달라진다. 예를 들어, 센싱 전류(Itrip)의 양이 적으면 페이지 버퍼(160)는 메모리 셀의 문턱전압이 검증 전압보다 낮은 것으로 판단하고 메모리 셀의 데이터를 '1'로 센싱하여 래치부(161)에 저장한다. 반대로, 센싱 전류(Itrip)의 양이 많으면 페이지 버퍼(160)는 메모리 셀의 문턱전압이 검증 전압보다 높은 것으로 판단하고 메모리 셀에 저장된 데이터를 '0'로 센싱하여 래치부(161)에 저장한다. 따라서, 센싱 제어 회로(170, 180)가 센싱 전류 레벨을 높이면 메모리 셀의 문턱전압이 실제보다 높게 센싱되고, 센싱 전류 레벨을 낮추면 메모리 셀의 문턱전압이 실제보다 낮게 센싱될 수 있다.

도 1을 참조하여 본 발명에 따른 반도체 메모리 장치의 프로그램 검증 동작을 설명하면 다음과 같다.

본 발명의 실시 예에 따른 반도체 메모리 장치의 프로그램 검증 동작은 패스트 검증 동작 방식을 사용하는 것이 바람직하다.

프로그램 동작이 실시된 후 제어 회로(120)에서 출력되는 센싱 제어 신호(SG SIGNAL)에 응답하여 센싱 전압 발생 회로(180)는 제1 전압(V1)을 출력한다. 센싱 전압 발생 회로(180)의 제1 전압(V1)에 응답하여 센싱 회로(170)는 페이지 버퍼(160)로부터 출력되는 프리차지 전압을 비트라인(BLe)으로 전달한다. 이로 인해, 비트라인(BLe)은 V1-Vth(Vth: 스위칭 소자(N9)의 문턱전압)에 해당하는 레벨까지 프리차지된다. 이어서, 제1 전압(V1)의 공급을 중단하고, 이벨류에이션 타임 동안 검증 동작에 필요한 전압들이 워드라인들(WL0 내지 WLn)에 인가되면, 검증 전압(Vvp)과 선택된 메모리 셀의 문턱전압에 따라 비트라인(BLe)의 전압이 변한다. 즉, 선택된 메모리 셀의 문턱전압이 검증 전압(Vvp)보다 높으면 비트라인(BLe)의 전압은 변하지 않고, 검증 전압(Vvp)보다 낮으면 비트라인(BLe)의 전압은 낮아진다. 이후, 워드라인들(WL0 내지 WLn)에 인가된 전압들의 공급을 중단한다.

센싱 전압 생성 회로(180)는 선택된 메모리 셀의 문턱전압 레벨에 따라 페이지 버퍼(160)가 메모리 셀에 저장된 데이터를 검증할 수 있도록 제2 전압(V2)을 출력한다. 제2 전압(V2)에 응답하여 센싱 회로(170)는 비트라인(BLe)의 프리차지 전압이나 변경된 전압에 따라 센싱 전류(Itrip)가 페이지 버퍼(160)로 공급될 수 있도록 비트라인(BLe)과 페이지 버퍼(160)를 연결한다. 센싱 회로(170)는 제2 전압(V2)에 따라 센싱 전류(Itrip)의 레벨을 조절할 수 있다. 구체적으로 설명하면 다음과 같다.

센싱 전압 발생 회로(180)는 리드 동작시 메모리 셀의 문턱 전압을 센싱할 때보다 프로그램 동작을 실시한 후 메모리 셀의 문턱전압 레벨을 검증할 때 제2 전압(V2)을 보다 높게 출력한다. 이러한 제2 전압(V2)에 응답하여 센싱 회로(170)는 리드 동작시 메모리 셀의 문턱 전압을 센싱할 때보다 프로그램 동작을 실시한 후 메모리 셀의 문턱전압을 검증할 때 센싱 전류(Itrip)의 레벨이 높아지게 한다.

또한 센싱 전압 발생 회로(180)는 이벨류에이션 타임을 제어하여 프로그램 동작을 실시한 후 메모리 셀의 문턱전압 레벨을 검증할 때의 센싱 전류(Itrip)의 레벨보다 리드 동작시 메모리 셀의 문턱 전압을 센싱할 때의 센싱 전류(Itrip)의 레벨이 낮아지게 한다. 즉, 리드 동작시 메모리 셀의 문턱 전압을 센싱할 때 인가되는 제2 전압(V2)의 활성화되는 타이밍을 프로그램 검증 동작시 메모리 셀의 문턱전압 레벨을 검증할 때 인가되는 제2 전압(V2)의 활성화 타이밍보다 더 늦도록 제어하여 센싱 전류(Itrip)의 레벨이 낮아지게 한다. 이는 제2 전압(V2)의 활성화 타이밍에 따라 이벨류에이션 구간이 제어되고, 이벨류에이션 구간이 길어질수록 프리차지된 비트라인이 메모리 셀의 문턱 전압에 따라 디스차지되는 전류량이 증가되어 제2 전압(V2)이 인가될 때 흐르는 전류량이 변화하기 때문이다.

상술한 센싱 전류(Itrip)의 레벨을 조절하는 두가지 방식은 각각 사용하거나 두가지 방식을 함께 사용할 수 있다.

상술한 바와 같이 프로그램 검증 동작시의 센싱 전류(Itrip)의 레벨을 높게하는 것은 프로그램 검증 동작시 패스트 검증 방식을 이용할 경우 비트라인 센싱 전류가 낮아지는 현상을 보상하기 위함이다. 즉, 패스트 검증 방식에 의해 센싱 전류가 낮아지더라도 센싱 전압 생성 회로(180)에서 출력되는 제2 전압(V2)의 레벨을 조절하여 센싱 회로(170)에서의 센싱 전류(Itrip)의 레벨을 보상하여 정확한 메모리 셀의 문턱 전압을 검증할 수 있다.

도 1을 참조하여 본 발명에 따른 반도체 메모리 장치의 리드 동작을 설명하면 다음과 같다.

리드 동작시 리드 명령어에 따라 제어 회로(120)에서 출력되는 센싱 제어 신호(SG SIGNAL)에 응답하여 센싱 전압 발생 회로(180)는 제1 전압(V1)을 출력한다. 센싱 전압 발생 회로(180)의 제1 전압(V1)에 응답하여 센싱 회로(170)는 페이지 버퍼(160)로부터 출력되는 프리차지 전압을 비트라인(BLe)으로 전달한다. 이로 인해, 비트라인(BLe)은 V1-Vth(Vth: 스위칭 소자(N9)의 문턱전압)에 해당하는 레벨까지 프리차지된다. 이어서, 제1 전압(V1)의 공급을 중단하고, 이벨류에이션 타임 동안 리드 동작에 필요한 전압들이 워드라인들(WL0 내지 WLn)에 인가되면, 리드 전압(Vread)과 선택된 메모리 셀의 문턱전압에 따라 비트라인(BLe)의 전압이 변한다. 즉, 선택된 메모리 셀의 문턱전압이 리드 전압(Vread)보다 높으면 비트라인(BLe)의 전압은 변하지 않고, 리드 전압(Vread)보다 낮으면 비트라인(BLe)의 전압은 낮아진다. 이후, 워드라인들(WL0 내지 WLn)에 인가된 전압들의 공급을 중단한다.

센싱 전압 발생 회로(180)는 프로그램 검증 동작시 메모리 셀의 문턱전압 레벨을 검증할 때보다 리드 동작시 메모리 셀의 문턱 전압을 센싱할때 제2 전압(V2)을 보다 낮게 출력한다.

또한 센싱 전압 발생 회로(180)는 이벨류에이션 타임을 제어하여 프로그램 검증 동작시의 이벨류에이션 타임보다 리드 동작시의 이벨류에이션 타임이 더 길도록 제어한다. 즉. 리드 동작시 메모리 셀의 문턱 전압을 센싱할 때 인가되는 제2 전압(V2)의 활성화되는 타이밍을 프로그램 검증 동작시 메모리 셀의 문턱전압 레벨을 검증할 때 인가되는 제2 전압(V2)의 활성화 타이밍보다 더 늦도록 제어하여 센싱 전류(Itrip)의 레벨이 낮아지게 한다.

상술한 바와 같이 본원 발명에서는 프로그램 검증 동작시의 센싱 전류 레벨과 리드 동작시의 센싱 전류 레벨을 이원화함으로써, 패스트 검증 방식을 이용하는 프로그램 검증 동작시 센싱 전류가 낮아져 메모리 셀의 문턱 전압이 낮게 프로그램되는 문제점을 개선할 수 있다.

본원 발명의 동작 설명에서는 도 1에 도시된 반도체 메모리 장치를 이용한 동작 방법만을 설명하였으나, 도 2에 도시된 반도체 메모리 장치를 이용하여 프로그램 검증 동작시 센싱 제어 회로(190)에서 제1 레벨보다 낮은 제2 레벨의 비트라인 선택 신호들(BSELe, BSELo)을 출력하도록 제어하고, 리드 동작시 센싱 제어 회로(190)에서 제2 레벨보다 낮은 제3 레벨의 비트라인 선택 신호들(BSELe, BSELo)을 출력하도록 제어할 수 있다.

이로 인하여 프로그램 검증 동작시의 센싱 전류 레벨과 리드 동작시의 센싱 전류 레벨을 이원화함으로써, 패스트 검증 방식을 이용하는 프로그램 검증 동작시 센싱 전류가 낮아져 메모리 셀의 문턱 전압이 낮게 프로그램되는 문제점을 개선할 수 있다.

110 : 메모리 어레이 120 : 제어 회로
130 : 전압 생성 회로 140 : 로우 디코더
150 : 비트라인 선택 회로 160 : 페이지 버퍼
160A, 160B, 160C : 래치 회로 161 : 래치부
162 : 리셋 회로 163 : 래치 제어 회로
164 : 프리차지 회로 165 : 전송 회로
170 : 센싱 회로 180 : 센싱 전압 생성 회로
190 : 센싱 제어 회로

Claims

비트라인과 연결된 메모리 스트링;
프로그램 검증 동작 또는 리드 동작 시 상기 메모리 스트링에 포함된 메모리 셀의 문턱전압 레벨에 따라 상기 메모리 셀에 저장된 데이터를 센싱하기 위한 페이지 버퍼; 및
상기 비트라인의 전압 변화를 판단하기 위한 센싱 전류량을 상기 프로그램 검증 동작과 상기 리드 동작에서 서로 다르게 설정하기 위한 센싱 제어 회로를 포함하는 반도체 메모리 장치.
제 1 항에 있어서,
상기 비트라인의 전압은 상기 메모리 셀의 상기 문턱전압 레벨에 비례하여 조절되는 반도체 메모리 장치.
제 1 항에 있어서,
상기 센싱 제어 회로는 상기 리드 동작시의 메모리 셀의 데이터를 센싱할 때보다 상기 프로그램 검증 동작시 메모리 셀의 데이터를 센싱할 때 상기 센싱 전류량 레벨을 높게 설정하는 반도체 메모리 장치.
제 1 항에 있어서,
상기 센싱 제어 회로는 상기 비트라인을 프리차지할 때 제1 전압을 출력하고, 상기 비트라인으로부터 상기 센싱 전류를 상기 페이지 버퍼로 공급할 때 상기 제1 전압보다 낮은 제2 전압을 출력하도록 구성된 센싱 전압 생성부; 및
상기 제1 전압 또는 상기 제2 전압에 응답하여 상기 비트라인과 상기 페이지 버퍼의 연결 저항을 조절하는 센싱 회로를 포함하는 반도체 메모리 장치.
제 4 항에 있어서,
상기 프로그램 검증 동작시 생성되는 상기 제2 전압은 상기 리드 동작시 생성되는 상기 제2 전압보다 전위가 높은 반도체 메모리 장치.
제 4 항에 있어서,
상기 리드 동작시 생성되는 상기 제2 전압의 활성화 타이밍은 상기 프로그램 검증 동작시 생성되는 상기 제2 전압의 활성화 타이밍보다 늦도록 제어되는 반도체 메모리 장치.
제 1 항에 있어서,
상기 프로그램 검증 동작은 패스트 검증 동작 방식인 반도체 메모리 장치.
비트라인과 연결된 메모리 스트링;
프로그램 검증 동작 또는 리드 동작 시 상기 메모리 스트링에 포함된 메모리 셀의 문턱전압 레벨에 따라 상기 메모리 셀에 저장된 데이터를 센싱하되, 센싱 신호의 전위 레벨에 따라 상기 메모리 셀에 저장된 데이터를 센싱하기 위한 센싱 전류량 레벨이 조절되는 페이지 버퍼; 및
상기 센싱 신호의 전위 레벨을 상기 프로그램 검증 동작과 리드 동작시 서로 다르게 설정하여 출력하는 센싱 제어 회로를 포함하는 반도체 메모리 장치.
제 8 항에 있어서,
상기 메모리 셀의 상기 문턱전압 레벨에 비례하여 상기 비트라인에서 상기 페이지 버퍼로 흐르는 상기 센싱 전류의 양이 조절되는 반도체 메모리 장치.
제 8 항에 있어서,
상기 프로그램 검증 동작시 생성되는 상기 센싱신호는 상기 리드 동작시 생성되는 상기 센싱신호보다 전위가 높은 반도체 메모리 장치.
제 8 항에 있어서,
상기 센싱 제어 회로는 상기 비트라인을 프리차지할 때 제1 전압의 상기 센싱 신호를 출력하고, 상기 비트라인으로부터 상기 센싱 전류를 상기 페이지 버퍼로 공급할 때 상기 제1 전압보다 낮은 제2 전압의 상기 센싱 신호를 출력하도록 구성된 센싱 전압 생성부를 포함하는 반도체 메모리 장치.
제 8 항에 있어서,
상기 리드 동작시 생성되는 상기 제2 전압의 활성화 타이밍은 상기 프로그램 검증 동작시 생성되는 상기 제2 전압의 활성화 타이밍보다 늦도록 제어되는 반도체 메모리 장치.
제 8 항에 있어서,
상기 프로그램 검증 동작은 패스트 검증 동작 방식인 반도체 메모리 장치.
비트라인과 연결된 메모리 스트링;
프로그램 검증 동작 또는 리드 동작 시 상기 메모리 스트링에 포함된 메모리 셀의 문턱전압 레벨에 따라 상기 메모리 셀에 저장된 데이터를 센싱하되, 센싱 신호의 활성화 구간에 따라 상기 메모리 셀에 저장된 데이터를 센싱하기 위한 센싱 전류량 레벨이 조절되는 페이지 버퍼; 및
상기 센싱 신호의 활성화 구간을 상기 프로그램 검증 동작 또는 리드 동작에 의해 변경하여 출력하는 센싱 제어 회로를 포함하는 반도체 메모리 장치.
제 14 항에 있어서,
상기 메모리 셀의 상기 문턱전압 레벨에 비례하여 상기 비트라인에서 상기 페이지 버퍼로 흐르는 상기 센싱 전류의 양이 조절되는 반도체 메모리 장치.
제 14 항에 있어서,
상기 리드 동작시 생성되는 상기 제2 전압의 활성화 타이밍은 상기 프로그램 검증 동작시 생성되는 상기 제2 전압의 활성화 타이밍보다 늦도록 제어되는 반도체 메모리 장치.
제 14 항에 있어서,
상기 센싱 제어 회로는 상기 비트라인을 프리차지할 때 제1 전압의 상기 센싱 신호를 출력하고, 상기 비트라인으로부터 상기 센싱 전류를 상기 페이지 버퍼로 공급할 때 상기 제1 전압보다 낮은 제2 전압의 상기 센싱 신호를 출력하도록 구성된 센싱 전압 생성부를 포함하는 반도체 메모리 장치.
제 14 항에 있어서,
상기 프로그램 검증 동작시 생성되는 상기 센싱 신호의 전위는 상기 리드 동작시 생성되는 상기 센싱 신호의 전위보다 높은 반도체 메모리 장치.
제 14 항에 있어서,
상기 프로그램 검증 동작은 패스트 검증 동작 방식인 반도체 메모리 장치.
프로그램 동작 후 메모리 셀과 연결된 비트라인을 통해 흐르는 센싱 전류가 제1 레벨로 설정되어 상기 메모리 셀에 저장된 데이터를 검증하는 프로그램 검증 동작 단계; 및
상기 프로그램 검증 동작 단계 후, 상기 비트라인을 통해 흐르는 센싱 전류가 상기 제1 레벨보다 낮은 제2 레벨로 설정되어 상기 메모리 셀에 저장된 데이터를 리드하는 리드 동작 단계를 포함하는 반도체 메모리 장치의 동작 방법.
제 20 항에 있어서,
상기 프로그램 검증 동작은 패스트 검증 동작 방식인 반도체 메모리 장치의 동작 방법.