JPH087586A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH087586A JPH087586A JP13074094A JP13074094A JPH087586A JP H087586 A JPH087586 A JP H087586A JP 13074094 A JP13074094 A JP 13074094A JP 13074094 A JP13074094 A JP 13074094A JP H087586 A JPH087586 A JP H087586A
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- 239000004065 semiconductor Substances 0.000 title claims description 20
- 230000015654 memory Effects 0.000 claims abstract description 91
- 239000011159 matrix material Substances 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 4
- 239000002784 hot electron Substances 0.000 claims description 3
- 238000003491 array Methods 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 3
- 230000002950 deficient Effects 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- QCWQUWUCARNNRI-UHFFFAOYSA-N 3-ethyl-5,5,8,8-tetramethyl-6,7-dihydronaphthalene-2-carbaldehyde Chemical compound CC1(C)CCC(C)(C)C2=C1C=C(C=O)C(CC)=C2 QCWQUWUCARNNRI-UHFFFAOYSA-N 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 メモリセルを複数のブロックに分割した不揮
発性メモリにおいて、書き込み、消去時のディスターブ
によるメモリセルの特性変動を防止する。 【構成】 不揮発性メモリのメモリアレイをワード線
（Ｗ）方向およびデータ線（Ｄ）方向に沿って複数のブ
ロックＢ［０，０］、［１，０］、［０，１］、［１，
１］・・・に分割する。ブロックＢの選択は、ブロック
選択線ＤＢとブロック選択線ＷＢとにより行い、選択さ
れたブロックＢのメモリセルにのみワード線電位、デー
タ線電位、ソース電位を供給し、非選択のブロックＢに
はこれらの電位が供給されない構成とする。
発性メモリにおいて、書き込み、消去時のディスターブ
によるメモリセルの特性変動を防止する。 【構成】 不揮発性メモリのメモリアレイをワード線
（Ｗ）方向およびデータ線（Ｄ）方向に沿って複数のブ
ロックＢ［０，０］、［１，０］、［０，１］、［１，
１］・・・に分割する。ブロックＢの選択は、ブロック
選択線ＤＢとブロック選択線ＷＢとにより行い、選択さ
れたブロックＢのメモリセルにのみワード線電位、デー
タ線電位、ソース電位を供給し、非選択のブロックＢに
はこれらの電位が供給されない構成とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、電気的に書き込みおよび消去が可能な不揮
発性メモリを有する半導体集積回路装置に適用して有効
な技術に関する。
関し、特に、電気的に書き込みおよび消去が可能な不揮
発性メモリを有する半導体集積回路装置に適用して有効
な技術に関する。
【０００２】
【従来の技術】図７は、電気的に書き込みおよび消去が
可能な不揮発性メモリの構成の一例である。
可能な不揮発性メモリの構成の一例である。
【０００３】この不揮発性メモリは、電気的に書き込み
および消去が可能な不揮発性メモリをマトリクス状に配
置したメモリセルを備えている。
および消去が可能な不揮発性メモリをマトリクス状に配
置したメモリセルを備えている。
【０００４】上記メモリセルには、行方向に配置した複
数本のワード線Ｗ（Ｗ0 〜ＷM ) と列方向に配置した複
数本のサブデータ線ｄ（ｄ0 〜ｄK ) とが接続されてい
る。ワード線Ｗの一端は、Ｘデコーダ（Ｘ−ＤＥＣ）に
接続され、サブデータ線ｄの一端は、スイッチＭＩＳＦ
ＥＴＴ3 を介してデータ線Ｄ（Ｄ0 〜ＤK ) に接続され
ている。データ線Ｄの一端は、Ｙ−セレクト（Ｙ−ＳＥ
ＬＥＣＴ）を介してＹデコーダ（Ｙ−ＤＥＣ）に接続さ
れている。
数本のワード線Ｗ（Ｗ0 〜ＷM ) と列方向に配置した複
数本のサブデータ線ｄ（ｄ0 〜ｄK ) とが接続されてい
る。ワード線Ｗの一端は、Ｘデコーダ（Ｘ−ＤＥＣ）に
接続され、サブデータ線ｄの一端は、スイッチＭＩＳＦ
ＥＴＴ3 を介してデータ線Ｄ（Ｄ0 〜ＤK ) に接続され
ている。データ線Ｄの一端は、Ｙ−セレクト（Ｙ−ＳＥ
ＬＥＣＴ）を介してＹデコーダ（Ｙ−ＤＥＣ）に接続さ
れている。
【０００５】上記メモリセルは、ワード線Ｗ方向に沿っ
て複数のブロックＢに分割されている。なお、図７では
これら複数のブロックＢを２つのブロックＢ［０］、Ｂ
［１］で代表して示している。
て複数のブロックＢに分割されている。なお、図７では
これら複数のブロックＢを２つのブロックＢ［０］、Ｂ
［１］で代表して示している。
【０００６】上記それぞれのブロックＢには、スイッチ
ＭＩＳＦＥＴＴ3 のゲート電極を介してブロック選択線
ＤＢが接続されている。たとえばブロックＢ［０］には
ブロック選択線ＤＢ0 が接続され、ブロックＢ［１］に
はブロック選択線ＤＢ1 が接続されている。スイッチＭ
ＩＳＦＥＴＴ3 のソース、ドレインの一方はデータ線Ｄ
に接続され、他方はサブデータ線ｄに接続されているの
で、データ線Ｄは、ブロック選択線ＤＢによりブロック
Ｂ毎に選択される。
ＭＩＳＦＥＴＴ3 のゲート電極を介してブロック選択線
ＤＢが接続されている。たとえばブロックＢ［０］には
ブロック選択線ＤＢ0 が接続され、ブロックＢ［１］に
はブロック選択線ＤＢ1 が接続されている。スイッチＭ
ＩＳＦＥＴＴ3 のソース、ドレインの一方はデータ線Ｄ
に接続され、他方はサブデータ線ｄに接続されているの
で、データ線Ｄは、ブロック選択線ＤＢによりブロック
Ｂ毎に選択される。
【０００７】
【発明が解決しようとする課題】データ線の選択をブロ
ック毎に行う前記の不揮発性メモリにおいては、選択さ
れたブロック内のメモリセルのうち、非選択のワード線
に接続されたメモリセルには書き込み時にデータ線電圧
のみが印加されるので、データ線ディスターブが発生
し、メモリセルのしきい値電圧が低下するという問題が
ある。
ック毎に行う前記の不揮発性メモリにおいては、選択さ
れたブロック内のメモリセルのうち、非選択のワード線
に接続されたメモリセルには書き込み時にデータ線電圧
のみが印加されるので、データ線ディスターブが発生
し、メモリセルのしきい値電圧が低下するという問題が
ある。
【０００８】その結果、“１”状態のメモリセルでは、
例えば１Ｖ程度の低いしきい値電圧が０Ｖ以下にまで低
下してリーク不良が発生し、“０”状態のメモリセルで
は、例えば５Ｖ程度の高いしきい値電圧が２Ｖ程度にま
で低下して“０”が“１”と誤判定されてしまう。
例えば１Ｖ程度の低いしきい値電圧が０Ｖ以下にまで低
下してリーク不良が発生し、“０”状態のメモリセルで
は、例えば５Ｖ程度の高いしきい値電圧が２Ｖ程度にま
で低下して“０”が“１”と誤判定されてしまう。
【０００９】本発明の目的は、メモリセルを複数のブロ
ックに分割した不揮発性メモリにおいて、ディスターブ
によるメモリセルの特性変動を防止することのできる技
術を提供することにある。
ックに分割した不揮発性メモリにおいて、ディスターブ
によるメモリセルの特性変動を防止することのできる技
術を提供することにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１２】電気的に書き込みおよび消去が可能な不揮
発性メモリをマトリクス状に配置したメモリアレイをワ
ード線方向およびデータ線方向に沿ってそれぞれ複数の
アレイブロックに分割し、書き込み電圧および消去電圧
のそれぞれを選択された１つのアレイブロックにのみ印
加するようにした半導体集積回路装置である。
発性メモリをマトリクス状に配置したメモリアレイをワ
ード線方向およびデータ線方向に沿ってそれぞれ複数の
アレイブロックに分割し、書き込み電圧および消去電圧
のそれぞれを選択された１つのアレイブロックにのみ印
加するようにした半導体集積回路装置である。
【００１３】
【作用】上記した手段によれば、選択されたアレイブロ
ックのメモリセルにのみ書き込み、消去の電圧が印加さ
れ、非選択ブロックには書き込み、消去の電圧が印加さ
れないので、ディスターブによるメモリセルの特性変動
を確実に防止することができる。
ックのメモリセルにのみ書き込み、消去の電圧が印加さ
れ、非選択ブロックには書き込み、消去の電圧が印加さ
れないので、ディスターブによるメモリセルの特性変動
を確実に防止することができる。
【００１４】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
に説明する。
【００１５】（実施例１）図１は、本実施例の不揮発性
メモリの構成を示すブロック図である。
メモリの構成を示すブロック図である。
【００１６】この不揮発性メモリのメモリアレイは、マ
トリクス状に配置した複数のブロックＢで構成されてい
る。それぞれのブロックＢの容量は、たとえば５１２バ
イトbite である。なお、図１ではこれら複数のブロッ
クＢを４つのブロックＢ［０，０］、Ｂ［０，１］、Ｂ
［１，０］、Ｂ［１，１］で代表して示している。
トリクス状に配置した複数のブロックＢで構成されてい
る。それぞれのブロックＢの容量は、たとえば５１２バ
イトbite である。なお、図１ではこれら複数のブロッ
クＢを４つのブロックＢ［０，０］、Ｂ［０，１］、Ｂ
［１，０］、Ｂ［１，１］で代表して示している。
【００１７】上記それぞれのブロックＢには、行方向に
配置した複数本のワード線Ｗと、列方向に配置した複数
本のデータ線Ｄとが接続されている。たとえばブロック
Ｂ［０，０］には、ワード線Ｗ0 〜ＷL とデータ線Ｄ0
〜ＤK とが接続されている。また、それぞれのブロック
Ｂには、ブロック選択線ＤＢとブロック選択線ＷＢとが
接続されている。たとえばブロックＢ［０，０］には、
ブロック選択線ＤＢ0とブロック選択線ＷＢ0 とが接続
されている。
配置した複数本のワード線Ｗと、列方向に配置した複数
本のデータ線Ｄとが接続されている。たとえばブロック
Ｂ［０，０］には、ワード線Ｗ0 〜ＷL とデータ線Ｄ0
〜ＤK とが接続されている。また、それぞれのブロック
Ｂには、ブロック選択線ＤＢとブロック選択線ＷＢとが
接続されている。たとえばブロックＢ［０，０］には、
ブロック選択線ＤＢ0とブロック選択線ＷＢ0 とが接続
されている。
【００１８】上記ワード線Ｗの一端は、Ｘデコーダ（Ｘ
−ＤＥＣ）に接続され、データ線Ｄの一端は、Ｙ−セレ
クト（Ｙ−ＳＥＬＥＣＴ）を介してＹデコーダ（Ｙ−Ｄ
ＥＣ）に接続されている。また、Ｙ−セレクト（Ｙ−Ｓ
ＥＬＥＣＴ）には、読み出し回路（ＳＡ）、書き込み回
路（ＷＲＩＴＥ）、データ入出力回路（ＤＩＯ−ＢＵ
Ｆ）が接続され、さらにこのデータ入出力回路（ＤＩＯ
−ＢＵＦ）を介して入出力端子ＤＩＯ（ＤＩＯ−０〜Ｄ
ＩＯ−７）が接続されている。本実施例の場合、それぞ
れのブロックＢは、入出力端子ＤＩＯに共通に接続され
ており、Ｙ−セレクト（Ｙ−ＳＥＬＥＣＴ）によってそ
れぞれのブロックＢと入出力端子ＤＩＯとの接続が制御
されている。
−ＤＥＣ）に接続され、データ線Ｄの一端は、Ｙ−セレ
クト（Ｙ−ＳＥＬＥＣＴ）を介してＹデコーダ（Ｙ−Ｄ
ＥＣ）に接続されている。また、Ｙ−セレクト（Ｙ−Ｓ
ＥＬＥＣＴ）には、読み出し回路（ＳＡ）、書き込み回
路（ＷＲＩＴＥ）、データ入出力回路（ＤＩＯ−ＢＵ
Ｆ）が接続され、さらにこのデータ入出力回路（ＤＩＯ
−ＢＵＦ）を介して入出力端子ＤＩＯ（ＤＩＯ−０〜Ｄ
ＩＯ−７）が接続されている。本実施例の場合、それぞ
れのブロックＢは、入出力端子ＤＩＯに共通に接続され
ており、Ｙ−セレクト（Ｙ−ＳＥＬＥＣＴ）によってそ
れぞれのブロックＢと入出力端子ＤＩＯとの接続が制御
されている。
【００１９】前記ブロック選択線ＤＢの一端には、デー
タブロックデコーダ（ＤＢ−ＤＥＣ）が接続されてい
る。また、前記ブロック選択線ＷＢの一端には、ワード
ブロックデコーダ（ＷＢ−ＤＥＣ）が接続されている。
タブロックデコーダ（ＤＢ−ＤＥＣ）が接続されてい
る。また、前記ブロック選択線ＷＢの一端には、ワード
ブロックデコーダ（ＷＢ−ＤＥＣ）が接続されている。
【００２０】ワード線Ｗ、データ線Ｄおよびブロック選
択用のアドレス信号は、アドレス端子（Ａ0 〜Ａ16）か
ら入力され、アドレスバッファ（ＡＤＢ）を介して前記
Ｘデコーダ（Ｘ−ＤＥＣ）、Ｙデコーダ（Ｙ−ＤＥ
Ｃ）、データブロックデコーダ（ＤＢ−ＤＥＣ）、ワー
ドブロックデコーダ（ＷＢ−ＤＥＣ）に入力される。
択用のアドレス信号は、アドレス端子（Ａ0 〜Ａ16）か
ら入力され、アドレスバッファ（ＡＤＢ）を介して前記
Ｘデコーダ（Ｘ−ＤＥＣ）、Ｙデコーダ（Ｙ−ＤＥ
Ｃ）、データブロックデコーダ（ＤＢ−ＤＥＣ）、ワー
ドブロックデコーダ（ＷＢ−ＤＥＣ）に入力される。
【００２１】データの書き込み、消去および読み出しの
制御は、制御回路（ＣＯＮＴ）によって行われる。本実
施例の場合、制御回路（ＣＯＮＴ）には、動作電圧Ｖcc
などの電源電圧やライトイネーブル（バーＷＥ）などの
制御信号が入力され、書き込み電圧Ｖpp、不揮発性メモ
リのソース電圧Ｖs などの電圧や種々の制御信号が形成
される。
制御は、制御回路（ＣＯＮＴ）によって行われる。本実
施例の場合、制御回路（ＣＯＮＴ）には、動作電圧Ｖcc
などの電源電圧やライトイネーブル（バーＷＥ）などの
制御信号が入力され、書き込み電圧Ｖpp、不揮発性メモ
リのソース電圧Ｖs などの電圧や種々の制御信号が形成
される。
【００２２】次に、本実施例の不揮発性メモリの回路動
作を説明する。
作を説明する。
【００２３】まず、制御回路（ＣＯＮＴ）によってデー
タブロックデコーダ（ＤＢ−ＤＥＣ）とワードブロック
デコーダ（ＷＢ−ＤＥＣ）とが動作状態にされ、アドレ
ス端子（Ａ0 〜Ａ16）からのアドレス信号によって所定
のブロックＢが選択される。たとえばブロックＢ［０，
０］の選択は、ブロック選択線ＤＢ0 とブロック選択線
ＷＢ0 とによって行われる。
タブロックデコーダ（ＤＢ−ＤＥＣ）とワードブロック
デコーダ（ＷＢ−ＤＥＣ）とが動作状態にされ、アドレ
ス端子（Ａ0 〜Ａ16）からのアドレス信号によって所定
のブロックＢが選択される。たとえばブロックＢ［０，
０］の選択は、ブロック選択線ＤＢ0 とブロック選択線
ＷＢ0 とによって行われる。
【００２４】次に、制御回路（ＣＯＮＴ）によってＸデ
コーダ（Ｘ−ＤＥＣ）とＹデコーダ（Ｙ−ＤＥＣ）とが
動作状態にされ、アドレス端子（Ａ0 〜Ａ16）からのア
ドレス信号によって所定のワード線Ｗとデータ線Ｄ、た
とえばブロックＢ［０，０］に接続されたワード線Ｗ0
とデータ線Ｄ0 とが選択される。本実施例の場合、アド
レス信号のうち、上位アドレスがブロック選択に使用さ
れ、下位アドレスがワード線Ｗとデータ線Ｄとの選択に
使用される。
コーダ（Ｘ−ＤＥＣ）とＹデコーダ（Ｙ−ＤＥＣ）とが
動作状態にされ、アドレス端子（Ａ0 〜Ａ16）からのア
ドレス信号によって所定のワード線Ｗとデータ線Ｄ、た
とえばブロックＢ［０，０］に接続されたワード線Ｗ0
とデータ線Ｄ0 とが選択される。本実施例の場合、アド
レス信号のうち、上位アドレスがブロック選択に使用さ
れ、下位アドレスがワード線Ｗとデータ線Ｄとの選択に
使用される。
【００２５】ワード線Ｗ、データ線Ｄは、それぞれのブ
ロックＢに共通に接続されているので、たとえばワード
線Ｗ0 を選択するとブロックＢ［０，０］だけでなく非
選択のブロックＢ［０，１］も同時に選択され、データ
線Ｄ0 を選択するとブロックＢ［０，０］だけでなく非
選択のブロックＢ［１，０］も同時に選択される。
ロックＢに共通に接続されているので、たとえばワード
線Ｗ0 を選択するとブロックＢ［０，０］だけでなく非
選択のブロックＢ［０，１］も同時に選択され、データ
線Ｄ0 を選択するとブロックＢ［０，０］だけでなく非
選択のブロックＢ［１，０］も同時に選択される。
【００２６】しかし、本実施例においては以下に説明す
るように、選択されたブロックＢ［０，０］のメモリセ
ルにのみワード線電位、データ線電位、ソース電位が供
給され、非選択のブロックＢ［１，０］、［０，１］に
はこれらの電位が供給されない構成となっている。従っ
て、たとえば５１２バイト bite 単位でデータの書き込
み、消去を行う場合は、選択された一つのブロックＢ内
のメモリセルにのみ書き込み、消去の電圧が印加され
る。この結果、非選択ブロックには書き込み、消去の電
圧が印加されないので、ディスターブによるメモリセル
の特性変動を確実に防止することができる。
るように、選択されたブロックＢ［０，０］のメモリセ
ルにのみワード線電位、データ線電位、ソース電位が供
給され、非選択のブロックＢ［１，０］、［０，１］に
はこれらの電位が供給されない構成となっている。従っ
て、たとえば５１２バイト bite 単位でデータの書き込
み、消去を行う場合は、選択された一つのブロックＢ内
のメモリセルにのみ書き込み、消去の電圧が印加され
る。この結果、非選択ブロックには書き込み、消去の電
圧が印加されないので、ディスターブによるメモリセル
の特性変動を確実に防止することができる。
【００２７】次に、メモリマットをＮＯＲ型で構成した
場合のブロックＢの内部構成を図２、図３を用いて説明
する。なお、ここではブロックＢ［０，０］を代表とし
て説明するが、他のブロックＢ［１，０］、［０，
１］、［１，１］の内部構成も同じである。
場合のブロックＢの内部構成を図２、図３を用いて説明
する。なお、ここではブロックＢ［０，０］を代表とし
て説明するが、他のブロックＢ［１，０］、［０，
１］、［１，１］の内部構成も同じである。
【００２８】図２に示すように、ブロックＢ［０，０］
は、電気的に書き込みおよび消去が可能なメモリセルを
マトリクス状に配置したメモリマットＭＡＴ、ワード線
選択スイッチＳＷＷおよびデータ線選択スイッチＳＷＤ
で構成されている。メモリマットＭＡＴ内のメモリセル
は、図３に示すように、たとえばｐ型の半導体基板１に
形成された一対のｎ型半導体領域２，２からなるソー
ス、ドレイン、半導体基板１上に形成された第１ゲート
絶縁膜３、フローティングゲート４、第２ゲート絶縁膜
５およびコントロールゲート６からなるＭＩＳＦＥＴＱ
で構成されている。
は、電気的に書き込みおよび消去が可能なメモリセルを
マトリクス状に配置したメモリマットＭＡＴ、ワード線
選択スイッチＳＷＷおよびデータ線選択スイッチＳＷＤ
で構成されている。メモリマットＭＡＴ内のメモリセル
は、図３に示すように、たとえばｐ型の半導体基板１に
形成された一対のｎ型半導体領域２，２からなるソー
ス、ドレイン、半導体基板１上に形成された第１ゲート
絶縁膜３、フローティングゲート４、第２ゲート絶縁膜
５およびコントロールゲート６からなるＭＩＳＦＥＴＱ
で構成されている。
【００２９】特に限定はされないが、本実施例の場合、
上記ＭＩＳＦＥＴＱの第１ゲート絶縁膜３は１０nmと薄
く形成されており、データの書き込みは、コントロール
ゲート６に１０〜１２Ｖ、ドレインに５〜７Ｖをそれぞ
れ印加し、ソースを０Ｖにしてドレイン端で発生するチ
ャネル・ホットエレクトロンをフローティングゲート４
に注入して行う。また、データの消去は、コントロール
ゲート６を０Ｖ、ドレインをフローティング状態にし、
ソースに１２Ｖを印加してファウラー・ノルトハイム・
トンネルによってフローティングゲート４からソースに
エレクトロンを引き抜いて行う。
上記ＭＩＳＦＥＴＱの第１ゲート絶縁膜３は１０nmと薄
く形成されており、データの書き込みは、コントロール
ゲート６に１０〜１２Ｖ、ドレインに５〜７Ｖをそれぞ
れ印加し、ソースを０Ｖにしてドレイン端で発生するチ
ャネル・ホットエレクトロンをフローティングゲート４
に注入して行う。また、データの消去は、コントロール
ゲート６を０Ｖ、ドレインをフローティング状態にし、
ソースに１２Ｖを印加してファウラー・ノルトハイム・
トンネルによってフローティングゲート４からソースに
エレクトロンを引き抜いて行う。
【００３０】図２に示すように、ＭＩＳＦＥＴＱのコン
トロールゲートはサブワード線ｗ（ｗ0 〜ｗL ) に接続
され、ドレインはサブデータ線ｄ（ｄ0 〜ｄK ) に接続
されている。サブワード線ｗは、前記ワード線選択スイ
ッチＳＷＷを介してワード線Ｗに接続され、サブデータ
線ｄは、前記データ線選択スイッチＳＤＷを介してデー
タ線Ｄに接続されている。
トロールゲートはサブワード線ｗ（ｗ0 〜ｗL ) に接続
され、ドレインはサブデータ線ｄ（ｄ0 〜ｄK ) に接続
されている。サブワード線ｗは、前記ワード線選択スイ
ッチＳＷＷを介してワード線Ｗに接続され、サブデータ
線ｄは、前記データ線選択スイッチＳＤＷを介してデー
タ線Ｄに接続されている。
【００３１】ワード線選択スイッチＳＷＷは、行方向に
配置した複数のＭＩＳＦＥＴＴ1 で構成されている。こ
れらのＭＩＳＦＥＴＴ1 は、それぞれのワード線Ｗとサ
ブワード線ｗとに一つずつ接続され、そのソース、ドレ
インの一方がワード線Ｗ、他方がサブワード線ｗに接続
されている。
配置した複数のＭＩＳＦＥＴＴ1 で構成されている。こ
れらのＭＩＳＦＥＴＴ1 は、それぞれのワード線Ｗとサ
ブワード線ｗとに一つずつ接続され、そのソース、ドレ
インの一方がワード線Ｗ、他方がサブワード線ｗに接続
されている。
【００３２】また、データ線選択スイッチＳＤＷは、列
方向に配置した複数のＭＩＳＦＥＴＴ3 で構成されてい
る。これらのＭＩＳＦＥＴＴ3 は、それぞれのデータ線
Ｄとサブデータ線ｄとに一つずつ接続され、そのソー
ス、ドレインの一方がデータ線Ｄ、他方がサブデータ線
ｄに接続されている。
方向に配置した複数のＭＩＳＦＥＴＴ3 で構成されてい
る。これらのＭＩＳＦＥＴＴ3 は、それぞれのデータ線
Ｄとサブデータ線ｄとに一つずつ接続され、そのソー
ス、ドレインの一方がデータ線Ｄ、他方がサブデータ線
ｄに接続されている。
【００３３】メモリマットＭＡＴ内のＭＩＳＦＥＴＱ
（メモリセル）のソースは互いに接続され、そのゲート
電極がワード線Ｗ方向のブロック選択線ＷＢ0 に接続さ
れたＭＩＳＦＥＴＴ2 を介して共通のソース線Ｓ0 に接
続されている。ソース線Ｓ0 は、ワード線Ｗ方向のブロ
ックＢに共通して設けられている。本実施例の場合、ソ
ース線Ｓ0 は、ワード線Ｗ方向のブロックＢ［０，
０］、ブロックＢ［０，１］に共通して設けられてい
る。また、ソース線Ｓ0 には、そのゲート電極がデータ
線Ｄ方向のブロック選択線ＤＢ0 に接続されたＭＩＳＦ
ＥＴＴ4 を介してソース電位Ｖs が供給される。
（メモリセル）のソースは互いに接続され、そのゲート
電極がワード線Ｗ方向のブロック選択線ＷＢ0 に接続さ
れたＭＩＳＦＥＴＴ2 を介して共通のソース線Ｓ0 に接
続されている。ソース線Ｓ0 は、ワード線Ｗ方向のブロ
ックＢに共通して設けられている。本実施例の場合、ソ
ース線Ｓ0 は、ワード線Ｗ方向のブロックＢ［０，
０］、ブロックＢ［０，１］に共通して設けられてい
る。また、ソース線Ｓ0 には、そのゲート電極がデータ
線Ｄ方向のブロック選択線ＤＢ0 に接続されたＭＩＳＦ
ＥＴＴ4 を介してソース電位Ｖs が供給される。
【００３４】次に、メモリセルの書き込み、消去および
読み出し動作を順次説明する。なお、ここではブロック
Ｂ［０，０］内のメモリセルを代表として説明する。
読み出し動作を順次説明する。なお、ここではブロック
Ｂ［０，０］内のメモリセルを代表として説明する。
【００３５】データの書き込みは、まずブロック選択線
ＤＢ0 とブロック選択線ＷＢ0 とを“Ｈ”にし、ＭＩＳ
ＦＥＴＴ1 〜Ｔ4 をＯＮにしてブロックＢ［０，０］を
選択した後、Ｘデコーダ（Ｘ−ＤＥＣ）とＹデコーダ
（Ｙ−ＤＥＣ）とにより、例えばワード線Ｗ0 とデータ
線Ｄ0 とを選択し、図２の○印で囲んだメモリセル（Ｍ
ＩＳＦＥＴＱ）に前述した方法で書き込みを行う。
ＤＢ0 とブロック選択線ＷＢ0 とを“Ｈ”にし、ＭＩＳ
ＦＥＴＴ1 〜Ｔ4 をＯＮにしてブロックＢ［０，０］を
選択した後、Ｘデコーダ（Ｘ−ＤＥＣ）とＹデコーダ
（Ｙ−ＤＥＣ）とにより、例えばワード線Ｗ0 とデータ
線Ｄ0 とを選択し、図２の○印で囲んだメモリセル（Ｍ
ＩＳＦＥＴＱ）に前述した方法で書き込みを行う。
【００３６】ブロックＢ［０，０］においては、ＭＩＳ
ＦＥＴＴ1 およびＭＩＳＦＥＴＴ3がＯＮになっている
ので、サブワード線ｗ0 とサブデータ線ｄ0 とが選択さ
れ、選択されたメモリセル（ＭＩＳＦＥＴＱ）のコント
ロールゲートとドレインとにそれぞれ書き込み電圧が印
加される。また、同時にＭＩＳＦＥＴＴ2 およびＭＩＳ
ＦＥＴＴ3 もＯＮになっているので、選択されたメモリ
セルを含むブロックＢ［０，０］内のすべてのメモリセ
ルのソースがソース電位Ｖs に接続される。書き込み時
には、このソース電位Ｖs は接地（ＧＮＤ）電位に設定
される。
ＦＥＴＴ1 およびＭＩＳＦＥＴＴ3がＯＮになっている
ので、サブワード線ｗ0 とサブデータ線ｄ0 とが選択さ
れ、選択されたメモリセル（ＭＩＳＦＥＴＱ）のコント
ロールゲートとドレインとにそれぞれ書き込み電圧が印
加される。また、同時にＭＩＳＦＥＴＴ2 およびＭＩＳ
ＦＥＴＴ3 もＯＮになっているので、選択されたメモリ
セルを含むブロックＢ［０，０］内のすべてのメモリセ
ルのソースがソース電位Ｖs に接続される。書き込み時
には、このソース電位Ｖs は接地（ＧＮＤ）電位に設定
される。
【００３７】ブロックＢ［０，０］とワード線Ｗ0 を共
通にする非選択のブロックＢ［０，１］においては、ワ
ード線Ｗ方向のブロック選択線ＷＢ1 が“Ｌ”であるた
めにＭＩＳＦＥＴＴ1 はＯＦＦになり、サブワード線ｗ
0 には書き込み電圧が供給されない。また、ブロックＢ
［０，０］とデータ線Ｄ0 を共通にする非選択のブロッ
クＢ［１，０］においては、データ線Ｄ方向のブロック
選択線ＤＢ1 が“Ｌ”になっているためにＭＩＳＦＥＴ
Ｔ3 はＯＦＦになり、サブデータ線ｄ0 には書き込み電
圧が供給されない。
通にする非選択のブロックＢ［０，１］においては、ワ
ード線Ｗ方向のブロック選択線ＷＢ1 が“Ｌ”であるた
めにＭＩＳＦＥＴＴ1 はＯＦＦになり、サブワード線ｗ
0 には書き込み電圧が供給されない。また、ブロックＢ
［０，０］とデータ線Ｄ0 を共通にする非選択のブロッ
クＢ［１，０］においては、データ線Ｄ方向のブロック
選択線ＤＢ1 が“Ｌ”になっているためにＭＩＳＦＥＴ
Ｔ3 はＯＦＦになり、サブデータ線ｄ0 には書き込み電
圧が供給されない。
【００３８】非選択のブロックＢ［０，１］において
は、ＭＩＳＦＥＴＴ3 がＯＮになっているが、データ線
ＤK+1 〜ＤN が非選択の状態にあるために書き込み電圧
は供給されない。また、非選択のブロックＢ［１，０］
においては、ＭＩＳＦＥＴＴ1がＯＮになっているが、
ワード線ＷL+1 〜ＷM が非選択の状態にあるために書き
込み電圧は供給されない。
は、ＭＩＳＦＥＴＴ3 がＯＮになっているが、データ線
ＤK+1 〜ＤN が非選択の状態にあるために書き込み電圧
は供給されない。また、非選択のブロックＢ［１，０］
においては、ＭＩＳＦＥＴＴ1がＯＮになっているが、
ワード線ＷL+1 〜ＷM が非選択の状態にあるために書き
込み電圧は供給されない。
【００３９】以上のような動作により、書き込み電圧
は、選択されたブロックＢにのみ供給され、非選択のブ
ロックＢには供給されないので、非選択のブロックＢ内
のメモリセルにはディスターブによる特性不良が発生す
ることはない。
は、選択されたブロックＢにのみ供給され、非選択のブ
ロックＢには供給されないので、非選択のブロックＢ内
のメモリセルにはディスターブによる特性不良が発生す
ることはない。
【００４０】次に、データの消去は、ブロックＢを単位
として一括して行われる。ブロックＢの選択は、前述し
た書き込み動作と同様に行われ、ＭＩＳＦＥＴＴ1 〜Ｔ
4 がＯＮになる。例えばブロックＢ［０，０］を選択
し、その内部のメモリセルを一括消去する場合は、ワー
ド線Ｗ0 〜ＷL が接地（ＧＮＤ）電位に設定される。こ
のとき、ＭＩＳＦＥＴＴ1 がＯＮになっているので、サ
ブワード線ｗ0 〜ｗL も接地（ＧＮＤ）電位となる。
として一括して行われる。ブロックＢの選択は、前述し
た書き込み動作と同様に行われ、ＭＩＳＦＥＴＴ1 〜Ｔ
4 がＯＮになる。例えばブロックＢ［０，０］を選択
し、その内部のメモリセルを一括消去する場合は、ワー
ド線Ｗ0 〜ＷL が接地（ＧＮＤ）電位に設定される。こ
のとき、ＭＩＳＦＥＴＴ1 がＯＮになっているので、サ
ブワード線ｗ0 〜ｗL も接地（ＧＮＤ）電位となる。
【００４１】データ線Ｄは、すべてフローティング状態
にされる。これにより、ＭＩＳＦＥＴＴ3 のＯＮ／ＯＦ
Ｆにかかわらず、ブロックＢ［０，０］のサブデータ線
ｄ0〜ｄK もフローティング状態となる。また、ＭＩＳ
ＦＥＴＴ2 およびＭＩＳＦＥＴＴ4 がＯＮになっている
ので、ブロックＢ［０，０］内のすべてのメモリセル
（ＭＩＳＦＥＴＱ）のソースにソース電圧Ｖs が印加さ
れ、これにより、一括消去が行われる。
にされる。これにより、ＭＩＳＦＥＴＴ3 のＯＮ／ＯＦ
Ｆにかかわらず、ブロックＢ［０，０］のサブデータ線
ｄ0〜ｄK もフローティング状態となる。また、ＭＩＳ
ＦＥＴＴ2 およびＭＩＳＦＥＴＴ4 がＯＮになっている
ので、ブロックＢ［０，０］内のすべてのメモリセル
（ＭＩＳＦＥＴＱ）のソースにソース電圧Ｖs が印加さ
れ、これにより、一括消去が行われる。
【００４２】ここで、非選択のブロックＢ［０，１］に
は、ブロックＢ［０，０］と共通のソース線Ｓ0 が配置
されているが、ＭＩＳＦＥＴＴ2 がＯＦＦであるために
消去用のソース電圧Ｖs は印加されず、従って、消去は
行われない。また、非選択のブロックＢ［１，０］は、
ＭＩＳＦＥＴＴ4 がＯＮであるために、ブロックＢ
［０，１］と同様、消去用のソース電圧Ｖs は印加され
ず、従って、消去は行われない。
は、ブロックＢ［０，０］と共通のソース線Ｓ0 が配置
されているが、ＭＩＳＦＥＴＴ2 がＯＦＦであるために
消去用のソース電圧Ｖs は印加されず、従って、消去は
行われない。また、非選択のブロックＢ［１，０］は、
ＭＩＳＦＥＴＴ4 がＯＮであるために、ブロックＢ
［０，１］と同様、消去用のソース電圧Ｖs は印加され
ず、従って、消去は行われない。
【００４３】なお、本実施例では、消去に先立ってすべ
てのメモリセル（またはフローティングゲート中にエレ
クトロンのない“１”状態のメモリセル）に対して書き
込み（プレライト）を行い、消去時にメモリセル（ＭＩ
ＳＦＥＴＱ）のしきい値電圧がディプレッション状態に
なる過消去を防止するようにしている。
てのメモリセル（またはフローティングゲート中にエレ
クトロンのない“１”状態のメモリセル）に対して書き
込み（プレライト）を行い、消去時にメモリセル（ＭＩ
ＳＦＥＴＱ）のしきい値電圧がディプレッション状態に
なる過消去を防止するようにしている。
【００４４】次に、データの読出し動作は、選択された
メモリセル（ＭＩＳＦＥＴＱ）のコントロールゲートと
ドレインとに（書き込み電圧に代えて）読出し電圧を印
加する点を除けば、データの書き込み動作と同じであ
る。
メモリセル（ＭＩＳＦＥＴＱ）のコントロールゲートと
ドレインとに（書き込み電圧に代えて）読出し電圧を印
加する点を除けば、データの書き込み動作と同じであ
る。
【００４５】なお、本実施例においては、選択されたブ
ロックＢ内においても、ワード線Ｗまたはデータ線の一
方が非選択状態にあるメモリセルにはディスターブのス
トレスが加わるが、一つのブロックＢの容量が小さい
（本実施例では５１２バイト）ため、このストレスの影
響は僅かである。
ロックＢ内においても、ワード線Ｗまたはデータ線の一
方が非選択状態にあるメモリセルにはディスターブのス
トレスが加わるが、一つのブロックＢの容量が小さい
（本実施例では５１２バイト）ため、このストレスの影
響は僅かである。
【００４６】また、書き込み、消去をブロックＢ単位で
行い、書き込み前および消去前には必ず初期化を行うの
で、過消去などが発生し難い。すなわち、消去前には必
ずプレライトによりすべてのメモリセルを“０”状態に
してから消去を行い“１”状態にするので、書き込み前
には必ず“１”状態になっているからである。
行い、書き込み前および消去前には必ず初期化を行うの
で、過消去などが発生し難い。すなわち、消去前には必
ずプレライトによりすべてのメモリセルを“０”状態に
してから消去を行い“１”状態にするので、書き込み前
には必ず“１”状態になっているからである。
【００４７】図４は、メモリマットをコンタクトアレイ
（ＣＡ）型で構成した場合のブロックＢの内部構成であ
る。
（ＣＡ）型で構成した場合のブロックＢの内部構成であ
る。
【００４８】この場合、メモリマットＭＡＴは、図５に
示すように、ワード線Ｗ方向に沿って隣接する複数のメ
モリセル（ＭＩＳＦＥＴＱ）間でソースまたはドレイン
となるｎ型半導体領域２が共有され、このｎ型半導体領
域２で埋込み型のサブデータ線ｄ（ｄ0 〜ｄK ) が構成
される。
示すように、ワード線Ｗ方向に沿って隣接する複数のメ
モリセル（ＭＩＳＦＥＴＱ）間でソースまたはドレイン
となるｎ型半導体領域２が共有され、このｎ型半導体領
域２で埋込み型のサブデータ線ｄ（ｄ0 〜ｄK ) が構成
される。
【００４９】ブロックＢの選択方法は、メモリマットＭ
ＡＴを前記ＮＯＲ型で構成した場合と同じである。
ＡＴを前記ＮＯＲ型で構成した場合と同じである。
【００５０】（実施例２）図６は、本実施例の不揮発性
メモリの構成を示すブロック図である。ここでは主とし
てブロックＢ［０，０］について説明するが、他のブロ
ックＢ［１，０］、［０，１］、［１，１］の内部構成
も同じである。
メモリの構成を示すブロック図である。ここでは主とし
てブロックＢ［０，０］について説明するが、他のブロ
ックＢ［１，０］、［０，１］、［１，１］の内部構成
も同じである。
【００５１】図６に示すように、ブロックＢ［０，０］
は、電気的に書き込みおよび消去が可能なメモリセル
（ＭＩＳＦＥＴＱ）をマトリクス状に配置したメモリマ
ットＭＡＴ、第１スイッチ回路ＳＷ1 および第２スイッ
チ回路ＳＷ2 で構成されている。
は、電気的に書き込みおよび消去が可能なメモリセル
（ＭＩＳＦＥＴＱ）をマトリクス状に配置したメモリマ
ットＭＡＴ、第１スイッチ回路ＳＷ1 および第２スイッ
チ回路ＳＷ2 で構成されている。
【００５２】上記ＭＩＳＦＥＴＱのコントロールゲート
は、サブワード線ｗ（ｗ0 〜ｗ3)に接続され、さらに第
１スイッチ回路ＳＷ1 を介してワード線Ｗ（Ｗ0 〜Ｗ3)
に接続されている。この第１スイッチ回路ＳＷ1 は、前
記実施例１のワード線選択スイッチＳＷＷと同様、行方
向に配置した複数のＭＩＳＦＥＴＴ1 で構成されてい
る。また、ＭＩＳＦＥＴＱのドレインは、データ線Ｄ
（Ｄ0 〜Ｄ3)に直接接続されており、前記実施例１のよ
うなデータ線選択スイッチＳＤＷやサブデータ線ｄは設
けられていない。
は、サブワード線ｗ（ｗ0 〜ｗ3)に接続され、さらに第
１スイッチ回路ＳＷ1 を介してワード線Ｗ（Ｗ0 〜Ｗ3)
に接続されている。この第１スイッチ回路ＳＷ1 は、前
記実施例１のワード線選択スイッチＳＷＷと同様、行方
向に配置した複数のＭＩＳＦＥＴＴ1 で構成されてい
る。また、ＭＩＳＦＥＴＱのドレインは、データ線Ｄ
（Ｄ0 〜Ｄ3)に直接接続されており、前記実施例１のよ
うなデータ線選択スイッチＳＤＷやサブデータ線ｄは設
けられていない。
【００５３】それぞれのブロックＢのメモリセル（ＭＩ
ＳＦＥＴＱ）のソースは共通に接続され、第２スイッチ
回路ＳＷ2 を介して共通ソース線ＳＬ（ＳＬ0,ＳＬ1)に
接続されている。この第２スイッチ回路ＳＷ2 は、その
ゲート電極がワード線Ｗ方向のブロック選択線ＷＢ（Ｗ
Ｂ0,ＷＢ1)によって制御されるＭＩＳＦＥＴＴ2 で構成
されている。共通ソース線ＳＬには第３スイッチ回路Ｓ
Ｗ3 を介して所定の電位が供給される。
ＳＦＥＴＱ）のソースは共通に接続され、第２スイッチ
回路ＳＷ2 を介して共通ソース線ＳＬ（ＳＬ0,ＳＬ1)に
接続されている。この第２スイッチ回路ＳＷ2 は、その
ゲート電極がワード線Ｗ方向のブロック選択線ＷＢ（Ｗ
Ｂ0,ＷＢ1)によって制御されるＭＩＳＦＥＴＴ2 で構成
されている。共通ソース線ＳＬには第３スイッチ回路Ｓ
Ｗ3 を介して所定の電位が供給される。
【００５４】上記メモリセルにデータを書き込む際、ワ
ード線Ｗ方向のブロックＢの選択は前記実施例１と同様
に行われる。すなわち、ブロックＢ［０，０］を選択す
る場合には、ブロック選択線ＷＢ0 を“Ｈ”にしてＭＩ
ＳＦＥＴＴ1 をＯＮにし、サブワード線ｗ0,ｗ1 に書き
込み電圧を印加する。データ線Ｄは、選択されたブロッ
クＢ［０，０］に接続されているデータ線Ｄ0,Ｄ1 のみ
が選択される。
ード線Ｗ方向のブロックＢの選択は前記実施例１と同様
に行われる。すなわち、ブロックＢ［０，０］を選択す
る場合には、ブロック選択線ＷＢ0 を“Ｈ”にしてＭＩ
ＳＦＥＴＴ1 をＯＮにし、サブワード線ｗ0,ｗ1 に書き
込み電圧を印加する。データ線Ｄは、選択されたブロッ
クＢ［０，０］に接続されているデータ線Ｄ0,Ｄ1 のみ
が選択される。
【００５５】選択されたブロックＢ［０，０］に接続さ
れている共通ソース線ＳＬ0 は、第３スイッチ回路ＳＷ
3 によって接地（ＧＮＤ）電位に設定される。このと
き、第２スイッチ回路ＳＷ2 のＭＩＳＦＥＴＴ2 がＯＮ
になっているので、ブロックＢ［０，０］内のすべての
メモリセルのソースも接地（ＧＮＤ）電位に設定され
る。このとき、ブロックＢ［０，０］とデータ線Ｄ0 を
共通にする非選択のブロックＢ［１，０］には、第３ス
イッチ回路ＳＷ3 によってデータ線ディスターブ防止電
圧Ｖdis が供給される。
れている共通ソース線ＳＬ0 は、第３スイッチ回路ＳＷ
3 によって接地（ＧＮＤ）電位に設定される。このと
き、第２スイッチ回路ＳＷ2 のＭＩＳＦＥＴＴ2 がＯＮ
になっているので、ブロックＢ［０，０］内のすべての
メモリセルのソースも接地（ＧＮＤ）電位に設定され
る。このとき、ブロックＢ［０，０］とデータ線Ｄ0 を
共通にする非選択のブロックＢ［１，０］には、第３ス
イッチ回路ＳＷ3 によってデータ線ディスターブ防止電
圧Ｖdis が供給される。
【００５６】また、ブロックＢ［０，０］とワード線Ｗ
0 を共通にする非選択のブロックＢ［０，１］において
は、ワード線Ｗ方向のブロック選択線ＷＢ1 が“Ｌ”で
あるために、第１スイッチ回路ＳＷ1 のＭＩＳＦＥＴＴ
1 はＯＦＦになり、サブワード線ｗ0,ｗ1 には書き込み
電圧が印加されないので、ワード線Ｗのディスターブは
発生しない。
0 を共通にする非選択のブロックＢ［０，１］において
は、ワード線Ｗ方向のブロック選択線ＷＢ1 が“Ｌ”で
あるために、第１スイッチ回路ＳＷ1 のＭＩＳＦＥＴＴ
1 はＯＦＦになり、サブワード線ｗ0,ｗ1 には書き込み
電圧が印加されないので、ワード線Ｗのディスターブは
発生しない。
【００５７】また、ブロックＢ［０，０］とデータ線Ｄ
0 を共通にする非選択のブロックＢ［１，０］において
は、メモリセル（ＭＩＳＦＥＴＱ）のドレインにデータ
線電位が供給されるが、ソースにディスターブ防止電圧
Ｖdis が印加されるので、データ線Ｄのディスターブも
発生しない。
0 を共通にする非選択のブロックＢ［１，０］において
は、メモリセル（ＭＩＳＦＥＴＱ）のドレインにデータ
線電位が供給されるが、ソースにディスターブ防止電圧
Ｖdis が印加されるので、データ線Ｄのディスターブも
発生しない。
【００５８】データの消去は、前記実施例１と同様、ブ
ロックＢを単位として一括して行われる。
ロックＢを単位として一括して行われる。
【００５９】サブワード線ｗは、実施例１と同様にして
接地（ＧＮＤ）電位に設定される。ブロックＢ［０，
０］を選択する場合は、ワード線Ｗ0,Ｗ1 を接地（ＧＮ
Ｄ）電位にしてＭＩＳＦＥＴＴ1 をＯＮにし、データ線
Ｄをすべてフローティング状態にし、第３スイッチ回路
ＳＷ3 によって共通ソース線ＳＬ0 に消去電圧ＶE を供
給する。このとき、ブロックＢ［０，０］においては、
第２スイッチ回路ＳＷ2のＭＩＳＦＥＴＴ2 がＯＮにな
っているので、ブロックＢ［０，０］内のすべてのメモ
リセルのソースに共通ソース線ＳＬ0 の消去電圧ＶE が
印加され、一括消去が行われる。
接地（ＧＮＤ）電位に設定される。ブロックＢ［０，
０］を選択する場合は、ワード線Ｗ0,Ｗ1 を接地（ＧＮ
Ｄ）電位にしてＭＩＳＦＥＴＴ1 をＯＮにし、データ線
Ｄをすべてフローティング状態にし、第３スイッチ回路
ＳＷ3 によって共通ソース線ＳＬ0 に消去電圧ＶE を供
給する。このとき、ブロックＢ［０，０］においては、
第２スイッチ回路ＳＷ2のＭＩＳＦＥＴＴ2 がＯＮにな
っているので、ブロックＢ［０，０］内のすべてのメモ
リセルのソースに共通ソース線ＳＬ0 の消去電圧ＶE が
印加され、一括消去が行われる。
【００６０】ここで、ワード線Ｗ方向の隣接する非選択
のブロックＢ［０，１］には、ブロックＢ［０，０］と
共通の共通ソース線ＳＬ0 が接続されているが、第２ス
イッチ回路ＳＷ2 のＭＩＳＦＥＴＴ2 がＯＦＦであるた
めに、すべてのメモリセルのソースには消去電圧ＶE が
印加されず、従って、消去は行われない。また、他のブ
ロックＢ［１，０］、Ｂ［１，１］の共通ソース線ＳＬ
1 は、第３スイッチ回路ＳＷ3 によって接地（ＧＮＤ）
電位にされるので、消去は行われない。
のブロックＢ［０，１］には、ブロックＢ［０，０］と
共通の共通ソース線ＳＬ0 が接続されているが、第２ス
イッチ回路ＳＷ2 のＭＩＳＦＥＴＴ2 がＯＦＦであるた
めに、すべてのメモリセルのソースには消去電圧ＶE が
印加されず、従って、消去は行われない。また、他のブ
ロックＢ［１，０］、Ｂ［１，１］の共通ソース線ＳＬ
1 は、第３スイッチ回路ＳＷ3 によって接地（ＧＮＤ）
電位にされるので、消去は行われない。
【００６１】以上のような動作により、前記実施例１と
同様、非選択のブロックＢ内のメモリセルにはディスタ
ーブによる特性不良が発生することはない。
同様、非選択のブロックＢ内のメモリセルにはディスタ
ーブによる特性不良が発生することはない。
【００６２】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００６３】例えば前記実施例では、データの書き込み
は、チャネル・ホットエレクトロンをフローティングゲ
ートに注入して行ったが、ファウラー・ノルトハイム・
トンエレクトロンをフローティングゲートに注入してデ
ータの書き込みを行ってもよい。
は、チャネル・ホットエレクトロンをフローティングゲ
ートに注入して行ったが、ファウラー・ノルトハイム・
トンエレクトロンをフローティングゲートに注入してデ
ータの書き込みを行ってもよい。
【００６４】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００６５】本発明の半導体集積回路装置によれば、選
択されたアレイブロックのメモリセルにのみ書き込み、
消去の電圧が印加され、非選択ブロックには書き込み、
消去の電圧が印加されないので、ディスターブによるメ
モリセルの特性変動を確実に防止することができる。ま
た、書き込み、消去をブロック単位で行うことにより、
選択ブロックにおいてもディスターブの発生を防止する
ことができる。
択されたアレイブロックのメモリセルにのみ書き込み、
消去の電圧が印加され、非選択ブロックには書き込み、
消去の電圧が印加されないので、ディスターブによるメ
モリセルの特性変動を確実に防止することができる。ま
た、書き込み、消去をブロック単位で行うことにより、
選択ブロックにおいてもディスターブの発生を防止する
ことができる。
【００６６】これにより、不揮発性メモリの信頼性が向
上し、書き込みおよび消去の回数を増加することができ
る。また、書き込みおよび消去の単位あたりメモリセル
数を増加することができるので、不揮発性メモリの高速
動作を図ることができる。
上し、書き込みおよび消去の回数を増加することができ
る。また、書き込みおよび消去の単位あたりメモリセル
数を増加することができるので、不揮発性メモリの高速
動作を図ることができる。
【図１】本発明の一実施例である不揮発性メモリの構成
を示すブロック図である。
を示すブロック図である。
【図２】メモリマットをＮＯＲ型で構成した場合のブロ
ックの内部構成を示すブロック図である。
ックの内部構成を示すブロック図である。
【図３】図２のメモリマットを構成するＭＩＳＦＥＴの
概略構成図である。
概略構成図である。
【図４】メモリマットをコンタクトアレイ型で構成した
場合のブロックの内部構成を示すブロック図である。
場合のブロックの内部構成を示すブロック図である。
【図５】図４のメモリマットを構成するＭＩＳＦＥＴの
概略構成図である。
概略構成図である。
【図６】本発明の他の実施例である不揮発性メモリの構
成を示すブロック図である。
成を示すブロック図である。
【図７】電気的に書き込みおよび消去が可能な不揮発性
メモリの構成の一例を示すブロック図である。
メモリの構成の一例を示すブロック図である。
１ 半導体基板 ２ ｎ型半導体領域 ３ 第１ゲート絶縁膜 ４ フローティングゲート ５ 第２ゲート絶縁膜 ６ コントロールゲート ＡＤＢ アドレスバッファ Ｂ ブロック ＣＯＮＴ 制御回路 Ｄ データ線 ｄ サブデータ線 ＤＢ ブロック選択線 ＤＢ−ＤＥＣ データブロックデコーダ ＤＩＯ 入出力端子 ＤＩＯ−ＢＵＦ データ入出力回路 ＭＡＴ メモリマット Ｑ ＭＩＳＦＥＴ（メモリセル） Ｓ0 ソース線 ＳＡ 読み出し回路 ＳＬ 共通ソース線 ＳＷ1 第１スイッチ回路 ＳＷ2 第２スイッチ回路 ＳＷ3 第３スイッチ回路 ＳＷＤ データ線選択スイッチ ＳＷＷ ワード線選択スイッチ Ｔ1 〜Ｔ4 ＭＩＳＦＥＴ Ｗ ワード線 ｗ サブワード線 ＷＢ ブロック選択線 ＷＢ−ＤＥＣ ワードブロックデコーダ ＷＲＩＴＥ 書き込み回路 Ｘ−ＤＥＣ Ｘデコーダ Ｙ−ＤＥＣ Ｙデコーダ Ｙ−ＳＥＬＥＣＴ Ｙ−セレクト
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 Ｈ０１Ｌ 29/78 ３７１ (72)発明者 松尾 章則 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内
Claims (6)
- 【請求項１】 電気的に書き込みおよび消去が可能な不
揮発性メモリをマトリクス状に配置したメモリセルと、
複数本のワード線と、複数の第１スイッチ回路のいずれ
かを介して前記ワード線に接続され、かつ前記ワード線
と並行して配置された複数本のサブワード線と、前記複
数本のワード線と交差して配置された複数本のデータ線
と、複数の第２スイッチ回路のいずれかを介して前記デ
ータ線に接続され、かつ前記データ線と並行して配置さ
れた複数本のサブデータ線とを備え、前記不揮発性メモ
リを構成するＭＩＳＦＥＴのゲート電極が前記サブワー
ド線に接続され、ソース、ドレインの少なくとも一方が
前記サブデータ線に接続されていることを特徴とする半
導体集積回路装置。 - 【請求項２】 前記第１スイッチ回路は、ソース、ドレ
インの一方が前記ワード線に接続され、他方が前記サブ
ワード線に接続されたＭＩＳＦＥＴで構成され、前記第
２スイッチ回路は、ソース、ドレインの一方が前記デー
タ線に接続され、他方が前記サブデータ線に接続された
ＭＩＳＦＥＴで構成されていることを特徴とする請求項
１記載の半導体集積回路装置。 - 【請求項３】 前記不揮発性メモリを構成するＭＩＳＦ
ＥＴは、フローティングゲートと前記サブワード線に接
続されたコントロールゲートとを備え、データの書き込
みは、チャネル・ホットエレクトロンまたはファウラー
・ノルトハイム・トンネルで行い、データの消去は、フ
ァウラー・ノルトハイム・トンネルで行うことを特徴と
する請求項１または２記載の半導体集積回路装置。 - 【請求項４】 第１導電型の半導体基板の主面に第１ゲ
ート絶縁膜を介して設けられたフローティングゲート
と、前記フローティングゲート上に第２ゲート絶縁膜を
介して設けられたコントロールゲートと、前記フローテ
ィングゲートを挟むように設けられた一対のソース、ド
レインからなる第２導電型の半導体領域とを備え、前記
コントロールゲートがワード線に接続され、前記ソー
ス、ドレインの少なくとも一方がデータ線に接続された
ＭＩＳＦＥＴで構成された電気的に書き込みおよび消去
が可能な不揮発性メモリをマトリクス状に配置したメモ
リアレイを有し、前記メモリアレイを前記ワード線方向
および前記データ線方向に沿ってそれぞれ複数のアレイ
ブロックに分割し、書き込み電圧および消去電圧のそれ
ぞれを選択された１つのアレイブロックにのみ印加する
ようにしたことを特徴とする半導体集積回路装置。 - 【請求項５】 前記それぞれのアレイブロック内の不揮
発性メモリのコントロールゲートはサブワード線に接続
され、ドレインはサブデータ線に接続され、ソースは前
記アレイブロック内の一つの共通ソースに接続されてお
り、ワード線方向に隣接する前記それぞれのアレイブロ
ック内の前記サブワード線は、第１スイッチ回路を介し
て前記それぞれのアレイブロックに共通のワード線に接
続され、ワード線方向に隣接する前記それぞれのアレイ
ブロック内の前記共通ソースは、第２スイッチ回路を介
して前記ワード線方向に共通する共通ソース線に接続さ
れ、データ線方向に隣接する前記それぞれのアレイブロ
ック内の前記共通ソース線は、第３スイッチ回路を介し
てソース電位に接続されていることを特徴とする請求項
４記載の半導体集積回路装置。 - 【請求項６】 データの書き込み時には、選択されたア
レイブロック内の前記サブワード線にのみ前記第１スイ
ッチ回路から書き込み電圧を供給すると共に、少なくと
も前記選択されたアレイブロック内の共通ソースを前記
第２および第３スイッチ回路により接地電位にし、デー
タの消去時には、少なくとも前記選択されたアレイブロ
ック内の前記サブワード線を前記第１スイッチ回路によ
り接地電位にすると共に、前記選択されたアレイブロッ
ク内の共通ソースに前記第２および第３スイッチ回路か
ら消去電圧を供給することを特徴とする請求項５記載の
半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13074094A JPH087586A (ja) | 1994-06-14 | 1994-06-14 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13074094A JPH087586A (ja) | 1994-06-14 | 1994-06-14 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH087586A true JPH087586A (ja) | 1996-01-12 |
Family
ID=15041500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13074094A Withdrawn JPH087586A (ja) | 1994-06-14 | 1994-06-14 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH087586A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100328359B1 (ko) * | 1999-06-22 | 2002-03-13 | 윤종용 | 기판 전압 바운싱을 최소화할 수 있는 플래시 메모리 장치 및그것의 프로그램 방법 |
-
1994
- 1994-06-14 JP JP13074094A patent/JPH087586A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100328359B1 (ko) * | 1999-06-22 | 2002-03-13 | 윤종용 | 기판 전압 바운싱을 최소화할 수 있는 플래시 메모리 장치 및그것의 프로그램 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010904 |