JPH0314272A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、不揮発性半導体記憶装置に関し、さらに特
定的には、メモリセルとしていわゆるフローティングゲ
ート型のトランジスタを用いた電気的に書換え可能な不
揮発性半導体記憶装置に関する。

［従来の技術］ 第６図は、１９８８　　ＳＹＭＰＯ８ＩＵＭ　　ＯＮ　
　ＶＬＳＩ　　ＣＩＲＣＵＩＴＳ、ＤＩＧＥＳＴＯＦ　
　ＴＥＣＨＮＩＣＡＬ　　ＰＡＰＥＲ３，第８１頁〜第
８２頁に示された従来の不揮発性半導体記憶装置のメモ
リセルアレイの中の４つのメモリセルの回路図とその書
込電圧印加条件を示す図である。また、第７図は、第６
図に用いられているメモリセルの断面図である。このメ
モリセルは、選択トランジスタとメモリトランジスタを
１つにしているため、コントロールゲートがソース方向
に延びて選択トランジスタの役目を果たしている。

また、２つのトランジスタを１つにしたため、プログラ
ム時に書込阻止電圧を印加する必要がある。

第６図において、メモリセル１．　２．　３および４は
、行方向および列方向に沿ってマトリクス状に配置され
、メモリセルアレイを構成している。

このメモリセルアレイの各列には、ビット線が設けられ
、各行にはワード線が設けられる。第６図には、メモリ
セル１，３の列に対してビット線５が設けられ、メモリ
セル２．４の列に対してビット線６が設けられる。そし
て、ビット線５にはメモリセル１，３の各ドレインが接
続され、ビット線６にはメモリセル２，４の各ドレイン
が接続される。また、メモリセル１．２の行に対しては
ワド線７が設けられ、メモリセル３，４の列に対しては
ワード線８が設けられる。そして、ワード線７はメモリ
セル１，２の各コントロールゲートに接続され、ワード
線８はメモリセル３，４の各コントロールゲートに接続
される。メモリセル１〜４の各ソースは、ソース線９に
接続される。なお、第６図に示す書込電圧印加条件は、
消去（“１”書込み）をメモリセル１〜４に対して行な
い、プログラム（“０“書込み）をメモリセル２に対し
て行なった場合について示しである。

第６図に示すメモリセル１〜４は、第７図に示すように
、それぞれ、コントロールゲート１０と、フローティン
グゲート１１と、ドレイン１２と、ソース１３と、半導
体基板１４と、トンネル酸化膜１５と、ドレイン電極１
６と、コントロールゲート電極１７と、ソース電極１８
とを備えている。

前述したように、ドレイン電極１６はビット線５または
６に接続され、コントロールゲート電極１７はワード線
７または８に接続され、ソース電極１８はソース線９に
接続される。

次に、第６図に示す従来の不揮発性半導体記憶装置の動
作を説明する。不揮発性半導体記憶装置においては、一
般に、消去、プログラム、読出しの３つの基本動作があ
る。

まず、消去動作について説明する。この第６図の従来回
路では、消去動作をチップ単位で行なう。

すなわち、１チツプの不揮発性半導体記憶装置に含まれ
る全メモリセルに対して一括して消去動作を行なうので
ある。そこで、チップ内の全ワード線７，８に高電圧Ｖ
Ｔ）Ｔ）を印加し、全ビット線５゜６にＯＶを印加し、
ソース線９をフローティング状態に保つ。この状態で、
メモリセル１．　２．　３および４のそれぞれのドレイ
ン１２とコントロールゲート１０との間に高電圧Ｖｌ）
ｐが印加されるため、ドレイン１２とフローティングゲ
ート１１との間のトンネル酸化膜１５に高電界が生じる
。

この高電界によりドレイン１２からフローティングゲー
ト１１にトンネル酸化膜を通して電子がトンネルし、フ
ローティングゲート１１に蓄積される。この結果、コン
トロールゲート１０から見た全メモ１八セル１，２．３
および４のしきい値電圧は消去動作前に比べて高くなる
（”１”が書込まれる）。

次に、プログラム動作について説明する。この第６図の
従来回路では、プログラム動作をページ１１１位（ワー
ド線中位）で行なう。ここでは、ワド線７か選択され、
それにつながるメモリセル２に０”が書込まれ、他のメ
モリセル１，３および４は状態が変化しない場合につい
て説明する。

選択ワード線７にＯｖが印加され、非選択ワード線８に
書込阻止電圧ｖ、　Ｎ　１１が印加され、ビット線５に
書込阻止電圧Ｖ＋　Ｎ　Ｈが印加され、ビット線６に高
電圧Ｖｐｐが印加され、ソース線９がフローティングゲ
ート状態に保たれる。この状態で、メモリセル２のコン
トロールゲート１０とドレイン１２との間に高電圧ｖｐ
ｐが印加されるため、フローティングゲート１１とドレ
イン１２との間に高電界が生じる。この高電界によりフ
ローティングゲート１１からドレイン１２にトンネル酸
化膜１５を通して電子がトンネルし、フローティングゲ
ート１１は電子の空乏状態になる。この結果、コントロ
ールゲートから見たメモリセル２のしきい値電圧はプロ
グラム前に比べて低くなる（“０”、が書込まれる）。

また、メモリセル１，４のコントロールゲート１０とド
レイン１２との間にはそれぞ°れ（ＶＩＮＮ　　０Ｖ）
ｌ　　（Ｖｌ）Ｔ）　　ＶＩＮＨ）の電圧が印加される
が、メモリセル２における高電圧ＶｐＴ）に比べると十
分小さいため、しきい値電圧の変動は無視できるほど小
さい。メモリセル３ではコントロールゲート１０および
ドレイン１２ともに書込阻止電圧ＶＩＮ□が印加される
ため、電位差がなく、シきい値電圧の変動はない。つま
り、メモリセル１，３および４は状態が変化しない。

次に、読出動作について説明する。読出しは、メモリセ
ルのドレインからソースに電流が流れるかどうかをビッ
ト線に接続されたセンスアンプ（図示せず）で検出する
ことにより行なう。電流が流れる場合が“０”、流れな
い場合が１”である。ここでは、メモリセル２に書込ま
れている情報を読出す場合について説明する。選択ワー
ド線７に電源電圧程度の電圧が印加され、非選択ワード
線８にＯＶが印加され、ビット線６に１〜２■程度の続
出電圧が印加され、ビット線５にＯＶが印加され、ソー
ス線９にＯＶが印加される。メモリセル２に０”が書込
まれている場合（メモリセルのしきい値電圧が低い場合
）は、フローティングゲート１１の下にチャネルが形成
されており、選択ワード線７の電圧によりコントロール
ゲト１０の下にもチャネルが形成されるため、ビット線
６に続出電圧が印加されれば、ドレイン１２よりソース
１３に電流が流れる。メモリセル２に“１”が書込まれ
ている場合（メモリセルのしきい値電圧が高い場合）は
、フローティングゲート１］−の下にチャネルが形成さ
れておらず、選択ワード線７の電圧によりコントロール
ゲートの下にチャネルが形成されても、電流は流れない
。

以上のように、従来の不揮発性半導体記憶装置では、消
去をチップ−括に行ない、その後プログラムをページ単
位で行なっている。たとえば、５１２本のワード線を持
つメモリセルアレイを考えた場合、消去を５１２ワード
線−括に行なった後、プログラムを１ページ（ワード線
）単位で行なうため、非選択メモリセルは最大５１２回
の書込阻止ができなければならない。つまり、第６図に
お０ けるメモリセル４の条件（Ｖｐｐ−ＶＩ　Ｎ　Ｈ）か５
１１回、メモリセル１の条件（ＶＩＮＮ　　ＯＶ）が１
回である。

［発明が解決しようとする課題］ 上記のごとく、従来の不揮発性半導体記憶装置は、消去
がチップ単位でしか行なえず、また、非選択メモリセル
の書込阻止回数もワード線の本数分必要であることから
非常に多い。そのため、書込阻止電圧の変動に対するマ
ージンが極めて小さいという問題点があった。すなわち
、非選択メモリセルの書込阻止回数のうちの１回でも書
込阻止電圧が変動すると、非選択メモリセルの情報が破
壊されてしまうので、書込阻止電圧の電圧値を極めて正
確に規定する必要があった。

この発明は、上記のような問題点を解消するためになさ
れたもので、消去がセクタ単位（ワード線数本分単位）
で行なえるとともに、プログラム時の非選択メモリセル
の書込阻止回数を減少することができる不揮発性半導体
記憶装置を提供することを目的とする。

１ ［課題を解決するための手段］ この発明に係る不揮発性半導体記憶装置は、行方向およ
び列方向に沿ってマトリクス状に配置された複数のメモ
リセルトランジスタを有し、かつ所定行ごとに複数のセ
クタに分割されたメモリセルアレイを備えている。各メ
モリセルトランジスタは、ドレインと、ソースと、コン
トロールゲートと、フローティングゲートとを有してい
る。さらに、この発明に係る不揮発性半導体記憶装置は
、メモリセルアレイの各行ごとに設けられ対応する行の
メモリトランジスタのコントロールゲートに接続された
複数のワード線と、メモリセルアレイの各列ごとに設け
られた複数の主ビット線と、メモリセルアレイの各セク
タの各列ごとに設けられ、対応するセクタおよび列のメ
モリセルトランジスタのドレインか接続された複数の副
ビット線と、副ビット線ごとに所定個ずつ設けられ、そ
のドレインが対応する列の主ビット線に接続されそのソ
スか対応する副ビット線に接続された複数のセクタ選択
用トランジスタと、メモリセルアレイの２ 各セクタごとに設けられ対応するセクタのセクタ選択用
トランジスタのゲートに接続された複数のセクタ選択線
を備えている。

この発明の他の局面においては、上記副ビット線は、対
応するセクタおよび列のメモリセルトランジスタのドレ
インに接続されるとともに、隣接する列のメモリセルト
ランジスタのソースに接続される。

［作用］ この発明においては、１チツプ上のメモリセルアレイを
所定行ごとに複数のセクタに分割し、各セクタにセクタ
選択用トランジスタを設けてセクタ単位で消去ができる
ようにするとともに、書込阻止電圧を選択メモリセルの
属するセクタの非選択メモリセルにのみ印加できるよう
にし、それによって各メモリセルの書込阻止回数を減少
させるようにしている。

［実施例］ 第１図は、この発明の一実施例におけるメモリセルアレ
イの一部の構成を示す図である。具体的３ には、第１図は、８つのメモリセルの回路図とその書込
電圧条件を示している。図において、メモリセル１．　
２．　３．４．　２８．２９．　３０および３１は、行
方向および列方向に沿ってマ！・リクス状に配置されて
いる。各メモリセルは、第７図に示すようなフローティ
ングゲート型のトランジスタによって構成されている。

このメモリセルアレイには、各行ごとにワード線７．　
８．　３２および３３が設けられている。各ワード線は
、対応する行の各メモリセルのコントロールゲートに接
続されている。また、メモリセルアレイの各列には主ビ
ット線２３および２４が設けられている。ここで、第１
図のメモリセルアレイは、所定の行ごとに複数のセクタ
に分けられている。第１図では、ワード線７および８を
含む第１のセクタと、ワード線３２および３３を含む第
２のセクタの２つのセクタを示している。各セクタには
、各列ごとにセクタ選択用トランジスタ１９，２０．３
４および３５が設けられている。また、各セクタの各列
には副ビット線２１，２２．３６および３７が設置４ けられている。各セクタ選択用ｌ・ランジスタは、それ
ぞれ、そのドレインが対応する列の主ビット線に接続さ
れ、そのソースが対応する列の副ビット線に接続される
。たとえば、セクタ選択用トランジスタ１９は、そのド
レインか対応する列の主ビット線２３に接続され、その
ソースが対応する列の副ビット線２］に接続される。ま
た、各セクタには、セクタ選択線２５および３８が設け
られ、対応するセクタに属するセクタ選択用トランジス
タのゲートに接続されている。すなわち、セクタ選択線
２５はセクタ選択用トランジスタ１９および２０の各ゲ
ートに接続され、セクタ選択線３８はセクタ選択用トラ
ンジスタ３４および３５の各ゲートに接続されている。

なお、全メモリセルのソースは、ソース線９に共通接続
されている。

次に、第１図に示す実施例の動作を説明する。

ここでは、メモリセル１．　２．　３および４を含むセ
クタを選択セクタ、メモリセル２８，２９．３０および
３］を含むセクタを非選択セクタとして説明する。

５ まず、消去動作について説明する。消去は、セクタ単位
で行なうことができる。そこで、選択セクタのセクタ選
択線２５に高電圧ＶＴ）Ｔ）あるいは５Ｖが印加され、
選択セクタ内の全ワード線７および８に高電圧ｖｐｐが
印加され、主ビット線２３および２４にＯＶか印加され
、ソース線９がフローティングゲート状態あるいはＯＶ
に保たれる。

このとき、非選択セクタのセクタ選択線３８および非選
択セクタの全ワード線３２および３３にはＯｖが印加さ
れる。この状態で、セクタ選択用トランジスタ］９およ
び２０はオン状態であるため、副ビット線２１および２
２は主ビット線２３および２４と同電位のＯＶになる。

そこで、メモリセル１，２．３および４のドレイン１２
とコントロールゲート１０の間に高電圧ＶｐＩ）が印加
されるため、従来例と同様に、メモリセル１．　２．　
３および４のしきい値電圧は消去動作前に比べて高くな
る。また、非選択セクタはセクタ選択線３８がＯＶであ
り、ワード線３２および３３もＯＶであるため、メモリ
セルの状態に変化はない。

６ 次に、プログラム動作について説明する。プログラムは
、従来例と同様にページ単位（ワード線単位）で行なわ
れる。そこで、ここではメモリセル２に”Ｏ”を書込み
、他のメモリセル１，３および４は状態が変化しない場
合について説明する。

セクタ選択線２５に高電圧ｖｐｐが印加され、選択ワー
ド線７にＯｖが印加され、非選択ワード線８に書込阻止
電圧ＶＩ　Ｎ　Ｈが印加され、主ビット線２３に書込阻
止電圧Ｖ、Ｎ□が印加され、主ビット線２４に高電圧ｖ
ｐｐが印加され、ソース線９がフローティング状態に保
たれる。このとき、非選択セクタのセクタ選択線３８お
よび非選択セクタの全ワード線３２および３３はＯＶで
ある。

この状態で、セクタ選択トランジスタ１９および２０は
オン状態であるため、副ビット線２１は主ビット線２３
と同じ電圧ＶＩ　Ｎ　Ｈになり、副ビット線２２は主ビ
ット線２４と同じ電圧ＶｐＴ）になる。そこで、メモリ
セル２のコントロールゲート１０とドレイン１２との間
に高電圧ＶｐＩ）が印加されるため、従来例と同様に、
メモリセル２のし７ きい値電圧は低くなる。他のメモリセル１，３および４
も従来例と同じ電圧条件になるため、しきい値電圧の変
動はない。また、非選択セクタのセクタ選択線３８はＯ
Ｖ、ワード線３２および３３もＯｖであるため、メモリ
セルの状態に変化はない。

次に、読出動作について説明する。ここでは、メモリセ
ル２の情報を読出す場合について説明する。セクタ選択
線２５に電源電圧程度の電圧が印加され、選択ワード線
７に電源電圧程度の電圧が印加され、非選択ワード線８
にＯｖが印加され、主ビット線２３にＯＶが印加され、
副ビット線２４に１〜２■程度の続出電圧が印加され、
ソース線９にＯｖが印加される。この状態で、セクタ選
択トランジスタはオン状態であるため、副ビット線２２
には主ビット線２４と同じ続出電圧が印加される。この
ため、従来例と同様にメモリセル２の情報が読出される
。また、非選択のセクタでは、セクタ選択線３８か０■
であるため、非選択セクタの副ビット線３６および３７
は主ビット線２３８ および２４につながらない。

以上説明したように第１図の実施例によれば、選択され
たセクタだけに消去、プログラムが行なわれるため、セ
クタ単位の消去が可能になり、また、非選択セクタの副
ビット線とワード線には電圧が一切印加されないため、
非選択セクタ内のメモリセルの書込阻止回数は１セクタ
に含まれるワード線の本数分だけになる。たとえば、１
セクタのワード線の本数が８本であれば、非選択メモリ
セルは最大８回の書込阻止ができればよいため、書込阻
止電圧の電圧変動に対するマージンが２桁程度拡がる。

また、読出しのときに主ビット線につながる副ビット線
の本数は１本だけであるため、ビット線の浮遊容量は従
来に比べて減少する。そのため、読出速度が速くなる。

ところで、第１図の実施例において、主ビット線２３お
よび２４はアルミニウム等の金属線あるいは多結晶シリ
コンによって構成されるが、副ビット線２］、、２２．
３６および３７は、不純物拡散層で構成されるのが集積
度を向上させる点で好　９ ましい。しかしながら、副ビット線を不純物拡散層で構
成した場合、その抵抗値が金属線等に比べて大きいため
、メモリセルの読出速度が、その配置される位置によっ
て差が生じるという問題点がある。すなわち、メモリセ
ルの読出速度は、セクタ選択用トランジスタから離れて
配置されるものほど遅くなる。

第２図は、第１図の実施例において生じる上記のような
問題点を解消するために考案されたこの発明の第２の実
施例の構成を示す図である。なお、この第２図は、メモ
リセルアレイにおける１つのセクタの構成を示している
。図において、セクタ内の各列には、セクタ選択用トラ
ンジスタが２個ずつ設けられている。すなわち、メモリ
セル１および３対応する列には２つのセクタ選択用トラ
ンジスタ１９および１９′が設けられ、メモリセル２お
よび４に対応する列にはセクタ選択用トランジスタ２０
および２０′が設けられている。セクタ内の各列におい
て、これら２個のセクタ選択用トランジスタは、好まし
くは、対応する副ビット０ 線の一端および他端に配置される。たとえば、セクタ選
択用トランジスタ１９は副ビット線２１の一端に配置さ
れ、セクタ選択用トランジスタ１９′は副ビット線２１
の他端に配置される。また、セクタ選択用トランジスタ
２１は副ビット線２２の一端に配置され、セクタ選択用
トランジスタ２０′は副ビット線２２の他端に配置され
る。そして、新たに追加されたセクタ選択用トランジス
タ１９′および２０′に対してセクタ選択線２５′が設
けられ、このセクタ選択線２５′は対応するセクタ選択
用トランジスタ１９′および２０′の各ゲートに接続さ
れる。なお、同一セクタ内におけるセクタ選択線２５お
よび２５′　は、図示しないが１本にまとめられ、同一
のセクタ選択信号が与えられる。その他の構成は、第１
図に示す実施例と同様であり、相当する部分には同一の
参照番号を付しておく。

第２図に示すような構成にすれば、選択メモリセルがど
の位置にあっても対応する主ビット線と当該選択メモリ
セルとの間に生じる副ビット線に１ よる抵抗値がほぼ同一になるため、続出速度のばらつき
が緩和される。なお、この第２図に示す実施例は、前述
した第１図の実施例が奏する効果と同様の効果ももちろ
ん奏する。

なお、第２図の実施例では、同一セクタ内の１列に対し
て２個のセクタ選択用トランジスタを設けるようにした
が、３個以上のセクタ選択用トランジスタを設けるよう
にしてもよい。また、第２図の実施例では、同一セクタ
内の同一列について、２個のセクタ選択用トランジスタ
を対応する副ビット線の一端および他端に配置するよう
にした。

これによって続出速度のばらつき低減効果を最も期待す
ることができるが、もちろんその他の位置に配置しても
よく、この場合であっても続出速度のばらつき低減効果
を得ることができる。このことは、同一セクタ内の同一
列に３個以上のセクタ選択用トランジスタを設ける場合
についても同様である。

第３図は、第１図および第２図に示す実施例のメモリセ
ルアレイを駆動するための周辺回路の構２ 成を示すブロック図である。なお、これらの構成は、１
チツプに搭載されている。図において、外部から入力さ
れたアドレスデータは、アドレスバッファ４０を介して
ロウデコーダ４１およびコラムデコーダ４２に与えられ
る。これによって、メモリセルアレイ４３におけるワー
ド線、主ビット線およびセクタの選択が行なわれる。な
お、Ｓ１図または第２図に示す実施例は、このメモリセ
ルアレイ４３内の一部の構成を示したものである。

一方、外部から入力されたデータは、Ｉ１０バッファ４
４を介して書込ドライバ４５に与えられる。

書込ドライバ４５は、コラムデコーダ４２によって選択
された主ビット線に当該データを与える。

これによって、選択されたメモリセルにデータが書込ま
れる。このとき、高電圧スイッチ４１および４６は、高
電圧発生回路４７によって発生される高電圧ＶｐＩ）を
、アドレスバッファ４０からのアドレスによって指定さ
れる特定のワード線および主ビット線に印加する。続出
時においては、ロウデコーダ４１およびコラムデコーダ
４２によっ３ て選択されたメモリセルに記憶されたデータがセンスア
ンプ４５によって増幅された後、■１０バッファ４４を
介して外部へ出力される。なお、制御回路４８は、バッ
ファ４９を介して外部から与えられるコントロール信号
に基づいて、種々のタイミング信号を発生し、それによ
ってアドレスバッファ４０．ロウデコーダ／高電圧スイ
ッチ４１゜Ｉ１０バッファ４４．センスアンプ／書込ド
ライバ４５および高電圧発生回路４７の動作を制御する
。

ところで、第１図または第２図に示す実施例においては
、各メモリセルトランジスタのソースを１本のソース線
９に接続するための配線を施さなければならない。その
ため、配線工程か複雑になるとともに、その配線によっ
て回路面積の増大を招くという問題点がある。

第４図は、第１図または第２図に示す実施例において生
じる上記のような問題点を解消するために考案されたこ
の発明の第３の実施例の構成を示す図である。なお、こ
の第４図は、メモリセルア４ レイ内の１セクタの構成を示している。図において、こ
の実施例では第１図または第２図に示されるようなソー
ス線９は設けられていない。その代わりに、各メモリセ
ル１．　２．　３および４は、それぞれそのソースが、
隣接する列の副ビット線に接続されている。たとえば、
第４図では、メモリセル１および３の各ソースは、同一
セクタ内で隣接する列の副ビット線２２に接続されてい
る。もちろん、この副ビット線２２は、対応する列のメ
モリセル２および４の各ドレインが接続されている。そ
の他の構成は、第２図に示す実施例と同様であり、相当
する部分には同一の参照番号を付しておく。

上記のような構成を有する第４図の実施例においては、
同一セクタ内の成る列のメモリセルが選択されたときは
、その列に属する副ビット線のみが副ビット線として作
用し、その他の副ビット線はソース線として作用する。

そのために、副ビット線を副ビット線として機能させる
か、あるいはソース線として機能させるかを切換えるた
めの切５ 換回路が必要になる。

第５図は、第４図に示す実施例のメモリセルアレイを駆
動するだめの周辺回路の構成を示すブロック図である。

この第５図の構成も、第３図に示す装置と同様に１チツ
プ内に搭載されている。この第５図に示す装置は、選択
されたセクタ内における各副ビット線を副ビット線とし
て機能させるかソース線として機能させるかを切換える
ためのソース線／ビット線切換回路５０か設けられてい
る。その他の構成は、第３図に示す装置と同様である。

ソース線／ビット線切換回路５０は、コラムデコーダ４
２によって選択された主ビット線をフローティング状態
にし、かつその他の非選択主ビット線を接地することに
より、上記の切換えを行なう。具体的には、各主ビット
線と接地との間に介挿され、かつコラムデコーダ４２の
出力に応答してオン、オフするトランジスタによって構
成されている。

第４図および第５図に示す実施例によれば、各メモリセ
ルトランジスタのソースに対しては配線６

Claims (2)

【特許請求の範囲】
1. （１）不揮発態様で情報を記憶し、かつ電気的に書換え
   可能な不揮発性半導体記憶装置であって、 行方向および列方向に沿ってマトリクス状に配置された
   複数のメモリセルトランジスタを有し、かつ所定行ごと
   に複数のセクタに分割されたメモリセルアレイを備え、 前記メモリセルトランジスタは、ドレインと、ソースと
   、コントロールゲートと、フローティングゲートとを有
   しており、 さらに、前記メモリセルアレイの各行ごとに設けられ、
   対応する行の前記メモリセルトランジスタの前記コント
   ロールゲートに接続された複数のワード線、 前記メモリセルアレイの各列ごとに設けられた複数の主
   ビット線、 前記メモリセルアレイの前記各セクタの各列ごとに設け
   られ、対応するセクタおよび列の前記メモリセルトラン
   ジスタのドレインが接続された複数の副ビット線、 前記副ビット線ごとに所定個ずつ設けられ、そのドレイ
   ンが対応する列の前記主ビット線に接続され、そのソー
   スが対応する前記副ビット線に接続された複数のセクタ
   選択用トランジスタ、および 前記メモリセルアレイの前記各セクタごとに設けられ、
   対応するセクタの前記セクタ選択用トランジスタのゲー
   トに接続された複数のセクタ選択線を備える、不揮発性
   半導体記憶装置。
2. （２）不揮発態様で情報を記憶し、かつ電気的に書換え
   可能な不揮発性半導体記憶装置であって、 行方向および列方向に沿ってマトリクス状に配置された
   複数のメモリセルトランジスタを有し、かつ所定行ごと
   に複数のセクタに分割されたメモリセルアレイを備え、 前記メモリセルトランジスタは、ドレインと、ソースと
   、コントロールゲートと、フローティングゲートとを有
   しており、 さらに、前記メモリセルアレイの各行ごとに設けられ、
   対応する行の前記メモリセルトランジスタの前記コント
   ロールゲートに接続された複数のワード線、 前記メモリセルアレイの各列ごとに設けられた複数の主
   ビット線、 前記メモリセルアレイの前記各セクタの各列ごとに設け
   られ、対応するセクタおよび列の前記メモリセルトラン
   ジスタのドレインおよび隣接する列の前記メモリセルト
   ランジスタのソースが接続された複数の副ビット線、 前記副ビット線ごとに所定個ずつ設けられ、そのドレイ
   ンが対応する列の前記主ビット線に接続され、そのソー
   スが対応する前記副ビット線に接続された複数のセクタ
   選択用トランジスタ、および 前記メモリセルアレイの前記各セクタごとに設けられ対
   応するセクタの前記セクタ選択用トランジスタのゲート
   に接続された複数のセクタ選択線を備える、不揮発性半
   導体記憶装置。