JP2625298B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体記憶装
置、特にＦＬＯＴＯＸ（フローティングゲート・トンネ
ルオキサイド）型やＭＮＯＳ（メタル・ナイトライドオ
キサイド・セミコンダクタ）型の記憶素子を使用する不
揮発性半導体記憶装置に関する。一般に、ＣＰＵ等の外
部記憶装置として磁気ディスクが多用されるが、磁気デ
ィスクは機械的にヘッドをシークさせてデータの読み書
きを行うために、読み書きの速度向上に限界がある。そ
こで、純電気的に読み書きができるとともに、電源バッ
クアップがなくても長期間のデータ保持が可能な不揮発
性半導体記憶装置が求められる。
置、特にＦＬＯＴＯＸ（フローティングゲート・トンネ
ルオキサイド）型やＭＮＯＳ（メタル・ナイトライドオ
キサイド・セミコンダクタ）型の記憶素子を使用する不
揮発性半導体記憶装置に関する。一般に、ＣＰＵ等の外
部記憶装置として磁気ディスクが多用されるが、磁気デ
ィスクは機械的にヘッドをシークさせてデータの読み書
きを行うために、読み書きの速度向上に限界がある。そ
こで、純電気的に読み書きができるとともに、電源バッ
クアップがなくても長期間のデータ保持が可能な不揮発
性半導体記憶装置が求められる。
【０００２】
【従来の技術】図５は、かかる不揮発性半導体記憶装置
に使用して好適なスタックゲート型フラッシュメモリの
記憶素子の構造図であり、１は一導電型（例えばｐ導電
型）の半導体基板、２はトンネル酸化膜、３はフローテ
ィングゲート（以下、ＦＧとも言う）、４は絶縁膜、５
はコントロールゲート、６は他導電型（例えばｎ導電
型）のソース、７は同じく他導電型のドレインであり、
コントロールゲート５、ソース６およびドレイン７から
は、それぞれコントロールゲート電極Ｇ、ソース電極Ｓ
およびドレイン電極Ｄが引き出されている。なお、図で
は１個の記憶素子を示しているが、実際には、多数個の
記憶素子が行（ロウ）方向と列（コラム）方向にならべ
られ、行ごとのコントロールゲート電極同士、列ごとの
ドレイン電極同士、およびすべてのソース電極同士が共
通に接続されている。
に使用して好適なスタックゲート型フラッシュメモリの
記憶素子の構造図であり、１は一導電型（例えばｐ導電
型）の半導体基板、２はトンネル酸化膜、３はフローテ
ィングゲート（以下、ＦＧとも言う）、４は絶縁膜、５
はコントロールゲート、６は他導電型（例えばｎ導電
型）のソース、７は同じく他導電型のドレインであり、
コントロールゲート５、ソース６およびドレイン７から
は、それぞれコントロールゲート電極Ｇ、ソース電極Ｓ
およびドレイン電極Ｄが引き出されている。なお、図で
は１個の記憶素子を示しているが、実際には、多数個の
記憶素子が行（ロウ）方向と列（コラム）方向にならべ
られ、行ごとのコントロールゲート電極同士、列ごとの
ドレイン電極同士、およびすべてのソース電極同士が共
通に接続されている。
【０００３】このような構造を有する記憶素子は、各電
極に与える電圧を制御することにより、ドレイン７から
フローティングゲート３へと電子を注入する「書き込み
動作」やフローティングゲート３からソース６へと電子
を引き抜く「消去動作」を実行することができ、フロー
ティングゲート３の電荷に応じてしきい電圧Ｖｔｈを変
化させることができる。
極に与える電圧を制御することにより、ドレイン７から
フローティングゲート３へと電子を注入する「書き込み
動作」やフローティングゲート３からソース６へと電子
を引き抜く「消去動作」を実行することができ、フロー
ティングゲート３の電荷に応じてしきい電圧Ｖｔｈを変
化させることができる。
【０００４】「読み出し動作」は、ＳにＶSS、ＧにＶCC
（例えば＋５Ｖ）、Ｄに読み出し電圧（例えば＋１Ｖ）
を与え、そのときのドレイン−ソース間の導通を調べて
そのオン／オフの状態を読み出し論理（０／１）に対応
させる。すなわち、フローティングゲート３が負電荷を
帯びている（しきいＶｔｈが高い）場合にはドレイン−
ソース間がオフとなって論理０が読み出され、一方、負
電荷を帯びていない（しきい値Ｖｔｈが低い）場合には
ドレイン−ソース間がオンとなって論理１が読み出され
る。
（例えば＋５Ｖ）、Ｄに読み出し電圧（例えば＋１Ｖ）
を与え、そのときのドレイン−ソース間の導通を調べて
そのオン／オフの状態を読み出し論理（０／１）に対応
させる。すなわち、フローティングゲート３が負電荷を
帯びている（しきいＶｔｈが高い）場合にはドレイン−
ソース間がオフとなって論理０が読み出され、一方、負
電荷を帯びていない（しきい値Ｖｔｈが低い）場合には
ドレイン−ソース間がオンとなって論理１が読み出され
る。
【０００５】今、基板１とＳにＶSS（例えば０Ｖ）を与
えると共に、ＧにＶPP（例えば＋１２Ｖ）、Ｄに書き込
み電圧（例えば＋６Ｖ）を与えると、ドレイン７と基板
１のｐｎ接合にいわゆるアバランシェブレイクダウン
（電子雪崩降伏）が発生し、ドレイン７近傍に多量に生
じた高エネルギーの電子と正孔のうちの電子の一部がト
ンネル酸化膜２を通り抜けてフローティングゲート３に
注入される。これにより、フローティングゲート３が負
の電荷（例えば−２Ｖ）を帯び、しきい値Ｖｔｈが高く
なる。
えると共に、ＧにＶPP（例えば＋１２Ｖ）、Ｄに書き込
み電圧（例えば＋６Ｖ）を与えると、ドレイン７と基板
１のｐｎ接合にいわゆるアバランシェブレイクダウン
（電子雪崩降伏）が発生し、ドレイン７近傍に多量に生
じた高エネルギーの電子と正孔のうちの電子の一部がト
ンネル酸化膜２を通り抜けてフローティングゲート３に
注入される。これにより、フローティングゲート３が負
の電荷（例えば−２Ｖ）を帯び、しきい値Ｖｔｈが高く
なる。
【０００６】一方、基板１とＧにＶSS、Ｄをオープン、
Ｓに消去電圧（例えば＋１２Ｖ）を与えると、いわゆる
トンネル現象によって、フローティングゲート３の電子
がソース６に引き抜かれる。電子の引抜き量を適正化す
れば、フローティングゲート３の電荷がほぼゼロとな
り、しきい値Ｖｔｈが低くなる。
Ｓに消去電圧（例えば＋１２Ｖ）を与えると、いわゆる
トンネル現象によって、フローティングゲート３の電子
がソース６に引き抜かれる。電子の引抜き量を適正化す
れば、フローティングゲート３の電荷がほぼゼロとな
り、しきい値Ｖｔｈが低くなる。
【０００７】
【発明が解決しようとする課題】ところで、フローティ
ングゲート３下の膜厚、すなわちトンネル酸化膜２の厚
さは、消去時の電子の通り抜け（トンネル）を円滑にす
るために、極めて薄く（例えば１２０オングストロー
ム）作られる。しかしながら、トンネル酸化膜２が薄く
なると、書き込み動作中の記憶素子のドレイン電圧によ
って既に書き込み済みの記憶素子のドレイン電圧が上昇
し、当該書き込み済みの記憶素子のフローティング蓄積
電荷がドレイン側に引き抜かれるといった現象、いわゆ
るドレインディスターブを招きやすくなるという不具合
がある。
ングゲート３下の膜厚、すなわちトンネル酸化膜２の厚
さは、消去時の電子の通り抜け（トンネル）を円滑にす
るために、極めて薄く（例えば１２０オングストロー
ム）作られる。しかしながら、トンネル酸化膜２が薄く
なると、書き込み動作中の記憶素子のドレイン電圧によ
って既に書き込み済みの記憶素子のドレイン電圧が上昇
し、当該書き込み済みの記憶素子のフローティング蓄積
電荷がドレイン側に引き抜かれるといった現象、いわゆ
るドレインディスターブを招きやすくなるという不具合
がある。
【０００８】特に、書き込み時におけるドレイン電圧が
ドレイン−基板間のゲーテッドジャンクション電圧Ｖ
JCTによって決まる場合には、この電圧ＶJCTが適正なド
レイン電圧（アバランシェブレークダウン電圧ＶABD）
よりも高くなる（一般に１Ｖ程度）ために、上記のドレ
インディスターブが起きやすくなり、したがって、トン
ネル酸化膜２を十分に薄くすることができなくなるとい
った問題点がある。
ドレイン−基板間のゲーテッドジャンクション電圧Ｖ
JCTによって決まる場合には、この電圧ＶJCTが適正なド
レイン電圧（アバランシェブレークダウン電圧ＶABD）
よりも高くなる（一般に１Ｖ程度）ために、上記のドレ
インディスターブが起きやすくなり、したがって、トン
ネル酸化膜２を十分に薄くすることができなくなるとい
った問題点がある。
【０００９】図６は上記記憶素子のドレイン電流ＩDと
ドレイン電圧ＶDの特性図であり、実線は好ましい動作
状態における特性である。ＶDを上昇していくと、
（１）まず、チャネル電流が流れ出し、このチャネル電
流に応じた量のドレイン電流ＩDが流れる。（２）次い
で、フローティングゲートへの電子の注入が始まり、そ
の注入量に応じたＩDの落ち込みが発生し、（３）その
後、ＶDがアバランシェブレークダウン電圧ＶABDを越え
た時点でＩDが急激に流れ出す。この場合のドレイン電
圧ＶDはＶABDを越えることはない。
ドレイン電圧ＶDの特性図であり、実線は好ましい動作
状態における特性である。ＶDを上昇していくと、
（１）まず、チャネル電流が流れ出し、このチャネル電
流に応じた量のドレイン電流ＩDが流れる。（２）次い
で、フローティングゲートへの電子の注入が始まり、そ
の注入量に応じたＩDの落ち込みが発生し、（３）その
後、ＶDがアバランシェブレークダウン電圧ＶABDを越え
た時点でＩDが急激に流れ出す。この場合のドレイン電
圧ＶDはＶABDを越えることはない。
【００１０】一方、破線は好ましくない動作状態におけ
る特性であり、ゲーテッドジャンクション電圧ＶJCTを
越えた時点でＩDが急激に流れ出している。ＶJCTは上記
のＶA BDよりも１Ｖ程度大きい電圧である。したがっ
て、このＶJCTによってドレイン電圧ＶDが規定されるか
ら、ＶJCTとＶABDの電圧差の分だけドレインディスター
ブが起きやすくなる。
る特性であり、ゲーテッドジャンクション電圧ＶJCTを
越えた時点でＩDが急激に流れ出している。ＶJCTは上記
のＶA BDよりも１Ｖ程度大きい電圧である。したがっ
て、このＶJCTによってドレイン電圧ＶDが規定されるか
ら、ＶJCTとＶABDの電圧差の分だけドレインディスター
ブが起きやすくなる。
【００１１】そこで、本発明は、コントロールゲート電
圧とドレイン電圧の印加タイミングを適切化して、ゲー
テッドジャンクション電圧に相当する高いドレイン電圧
の発生を回避し、常に、アバランシェブレークダウン電
圧に相当する適正なドレイン電圧とすることを目的とす
る。
圧とドレイン電圧の印加タイミングを適切化して、ゲー
テッドジャンクション電圧に相当する高いドレイン電圧
の発生を回避し、常に、アバランシェブレークダウン電
圧に相当する適正なドレイン電圧とすることを目的とす
る。
【００１２】
【課題を解決するための手段】本発明は、上記目的を達
成するために、コントロールゲート電圧、ソース電圧お
よびドレイン電圧の関係に従ってドレインからフローテ
ィングゲートへと電子を注入する書き込み動作、また
は、フローティングゲートからソースへと電子を引き抜
く消去動作を実行するＭＯＳ型記憶素子を有する不揮発
性半導体記憶装置において、前記書き込み動作時には、
コントロールゲート電圧の立ち上りから僅かに遅れてド
レイン電圧を立ち上げ、且つ、所定時間後にドレイン電
圧が立ち下ると、該立ち下りの時点から僅かに遅れてコ
ントロール電圧を立ち下げることを特徴とし、好ましく
は、前記コントロール電圧とドレイン電圧の間に与える
遅れ時間は、少なくとも各々の電圧の伝播遅延差に相当
する時間を越える時間であることを特徴とする。
成するために、コントロールゲート電圧、ソース電圧お
よびドレイン電圧の関係に従ってドレインからフローテ
ィングゲートへと電子を注入する書き込み動作、また
は、フローティングゲートからソースへと電子を引き抜
く消去動作を実行するＭＯＳ型記憶素子を有する不揮発
性半導体記憶装置において、前記書き込み動作時には、
コントロールゲート電圧の立ち上りから僅かに遅れてド
レイン電圧を立ち上げ、且つ、所定時間後にドレイン電
圧が立ち下ると、該立ち下りの時点から僅かに遅れてコ
ントロール電圧を立ち下げることを特徴とし、好ましく
は、前記コントロール電圧とドレイン電圧の間に与える
遅れ時間は、少なくとも各々の電圧の伝播遅延差に相当
する時間を越える時間であることを特徴とする。
【００１３】
【作用】本発明では、ドレイン電圧よりも「前に」コン
トロールゲート電圧が立ち上がるとともに、ドレイン電
圧よりも「後に」コントロールゲート電圧が立ち下が
る。したがって、ドレイン電圧の印加期間中は、常にコ
ントロールゲート電圧が加えられているために、ゲーテ
ッドジャンクション電圧を生じることがなく、アバラン
シェブレークダウン電圧に相当する適正なドレイン電圧
とすることができ、ドレインディスターブを回避でき
る。
トロールゲート電圧が立ち上がるとともに、ドレイン電
圧よりも「後に」コントロールゲート電圧が立ち下が
る。したがって、ドレイン電圧の印加期間中は、常にコ
ントロールゲート電圧が加えられているために、ゲーテ
ッドジャンクション電圧を生じることがなく、アバラン
シェブレークダウン電圧に相当する適正なドレイン電圧
とすることができ、ドレインディスターブを回避でき
る。
【００１４】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１〜図４は本発明に係る不揮発性半導体記憶装
置の一実施例を示す図である。まず、図１を参照しなが
ら本実施例の原理構成を説明する。１０はＭＯＳ型記憶
素子（多数個の１つを示す）であり、記憶素子１０のコ
ントロールゲート電極Ｇにはコントロールゲート電圧Ｖ
Gが、ドレイン電極Ｄにはドレイン電圧ＶDが、また、ソ
ース電極Ｓにはソース電圧ＶSが、それぞれ所定のタイ
ミングで印加される。なお、ＦＧはフローティング電極
である。
する。図１〜図４は本発明に係る不揮発性半導体記憶装
置の一実施例を示す図である。まず、図１を参照しなが
ら本実施例の原理構成を説明する。１０はＭＯＳ型記憶
素子（多数個の１つを示す）であり、記憶素子１０のコ
ントロールゲート電極Ｇにはコントロールゲート電圧Ｖ
Gが、ドレイン電極Ｄにはドレイン電圧ＶDが、また、ソ
ース電極Ｓにはソース電圧ＶSが、それぞれ所定のタイ
ミングで印加される。なお、ＦＧはフローティング電極
である。
【００１５】コントロールゲート電圧ＶGは、第１の制
御信号ＰＧＭＲの論理１期間にゲート電圧生成手段１１
によって作られ、また、ドレイン電圧ＶDは、第２の制
御信号ＰＧＭＣの論理１期間にドレイン電圧生成手段１
２によって作られる。１３は、第１および第２の制御信
号ＰＧＭＲ、ＰＧＭＣを発生する信号発生手段であり、
この信号発生手段１３は、書き込み制御信号ＰＧＭから
上記第１および第２の制御信号ＰＧＭＲ、ＰＧＭＣを作
り出す。
御信号ＰＧＭＲの論理１期間にゲート電圧生成手段１１
によって作られ、また、ドレイン電圧ＶDは、第２の制
御信号ＰＧＭＣの論理１期間にドレイン電圧生成手段１
２によって作られる。１３は、第１および第２の制御信
号ＰＧＭＲ、ＰＧＭＣを発生する信号発生手段であり、
この信号発生手段１３は、書き込み制御信号ＰＧＭから
上記第１および第２の制御信号ＰＧＭＲ、ＰＧＭＣを作
り出す。
【００１６】図２は信号発生手段１３の具体的な回路図
である。１３ａはＰＧＭの論理反転信号（ＰＧＭX）を
作る第１のインバータゲート、１３ｂはＰＧＭＲの論理
反転信号（ＰＧＭＲX）を作る第２のインバータゲー
ト、１３ｃはＰＧＭＣの論理反転信号（ＰＧＭＣX）を
作る第３のインバータゲート、１３ｄはＰＧＭXとＰＧ
ＭＣXの否定論理積（ＮＡＮＤ）をとってＰＧＭＲを出
力する２入力のナンドゲート、１３ｅはＰＧＭXとＰＧ
ＭＲXの否定論理和（ＮＯＲ）をとってＰＧＭＣを出力
する２入力のノアゲートである。
である。１３ａはＰＧＭの論理反転信号（ＰＧＭX）を
作る第１のインバータゲート、１３ｂはＰＧＭＲの論理
反転信号（ＰＧＭＲX）を作る第２のインバータゲー
ト、１３ｃはＰＧＭＣの論理反転信号（ＰＧＭＣX）を
作る第３のインバータゲート、１３ｄはＰＧＭXとＰＧ
ＭＣXの否定論理積（ＮＡＮＤ）をとってＰＧＭＲを出
力する２入力のナンドゲート、１３ｅはＰＧＭXとＰＧ
ＭＲXの否定論理和（ＮＯＲ）をとってＰＧＭＣを出力
する２入力のノアゲートである。
【００１７】図３は図２の動作波形図である。時点ｔａ
でＰＧＭが立ち上がると、ＰＧＭＲすなわちナンドゲー
ト１３ｄの出力が「直ち」に立ち上がるが、ＰＧＭＣす
なわちノアゲート１３ｅの出力は時点ｔａから所定の遅
延時間ｔｄ1の後に立ち上がる。これは、ノアゲート１
３ｅの２つの入力、すなわちＰＧＭXとＰＧＭＲXが共に
論理０に揃う必要があるからで、ナンドゲート１３ｄの
出力（ＰＧＭＲ）が論理１になった後、第２のインバー
タゲート１３ｂの出力（ＰＧＭＲX）が論理０に変化す
るまでの間に、微小な時間のずれ（ｔｄ1）が生じるか
らである。時間ｔｄ1（立ち上がりスキュー）は、第２
のインバータ１３ｂのドライブ能力を変えることにより
調節できる。
でＰＧＭが立ち上がると、ＰＧＭＲすなわちナンドゲー
ト１３ｄの出力が「直ち」に立ち上がるが、ＰＧＭＣす
なわちノアゲート１３ｅの出力は時点ｔａから所定の遅
延時間ｔｄ1の後に立ち上がる。これは、ノアゲート１
３ｅの２つの入力、すなわちＰＧＭXとＰＧＭＲXが共に
論理０に揃う必要があるからで、ナンドゲート１３ｄの
出力（ＰＧＭＲ）が論理１になった後、第２のインバー
タゲート１３ｂの出力（ＰＧＭＲX）が論理０に変化す
るまでの間に、微小な時間のずれ（ｔｄ1）が生じるか
らである。時間ｔｄ1（立ち上がりスキュー）は、第２
のインバータ１３ｂのドライブ能力を変えることにより
調節できる。
【００１８】他方、時点ｔｂでＰＧＭが立ち下がると、
ＰＧＭＣすなわちノアゲート１３ｅの出力が「直ち」に
立ち下がるが、ＰＧＭＲすなわちナンドゲート１３ｄの
出力は時点ｔｂから所定の遅延時間ｔｄ2の後に立ち下
がる。これは、ナンドゲート１３ｄの１つの入力、すな
わち第３のインバータゲート１３ｃの出力（ＰＧＭ
Ｃ X）が論理０に変化するまでの間に、微小な時間のず
れ（ｔｄ2）が生じるからである。時間ｔｄ2（立ち下が
りスキュー）は、第３のインバータ１３ｃのドライブ能
力を変えることにより調節できる。
ＰＧＭＣすなわちノアゲート１３ｅの出力が「直ち」に
立ち下がるが、ＰＧＭＲすなわちナンドゲート１３ｄの
出力は時点ｔｂから所定の遅延時間ｔｄ2の後に立ち下
がる。これは、ナンドゲート１３ｄの１つの入力、すな
わち第３のインバータゲート１３ｃの出力（ＰＧＭ
Ｃ X）が論理０に変化するまでの間に、微小な時間のず
れ（ｔｄ2）が生じるからである。時間ｔｄ2（立ち下が
りスキュー）は、第３のインバータ１３ｃのドライブ能
力を変えることにより調節できる。
【００１９】したがって、本実施例によれば、信号発生
手段１３によって作られたＰＧＭＲおよびＰＧＭＣが、
それぞれ適切なスキュー（ｔｄ1、ｔｄ2）をもって立ち
上がり、且つ、立ち下がるため、書き込み時における記
憶素子１０のコントロールゲート電圧ＶGとドレイン電
圧ＶDも、ＶGの立ち上り時点（ｔａに相当）からｔｄ1
に相当する僅かな時間だけ遅れてＶDが立ち上がり、且
つ、ＶDの立ち下がり時点（ｔｂに相当）からｔｄ2に相
当する僅かな時間だけ遅れてＶGが立ち下がる。
手段１３によって作られたＰＧＭＲおよびＰＧＭＣが、
それぞれ適切なスキュー（ｔｄ1、ｔｄ2）をもって立ち
上がり、且つ、立ち下がるため、書き込み時における記
憶素子１０のコントロールゲート電圧ＶGとドレイン電
圧ＶDも、ＶGの立ち上り時点（ｔａに相当）からｔｄ1
に相当する僅かな時間だけ遅れてＶDが立ち上がり、且
つ、ＶDの立ち下がり時点（ｔｂに相当）からｔｄ2に相
当する僅かな時間だけ遅れてＶGが立ち下がる。
【００２０】その結果、書き込み時における記憶素子１
０の電極電圧を適正化し、ゲーテッドジャンクション電
圧に相当する高いドレイン電圧の発生を回避して、常
に、アバランシェブレークダウン電圧に相当する適正な
ドレイン電圧とすることができ、トンネル酸化膜を十分
に薄くした場合のドレインディスターブを回避すること
ができる。
０の電極電圧を適正化し、ゲーテッドジャンクション電
圧に相当する高いドレイン電圧の発生を回避して、常
に、アバランシェブレークダウン電圧に相当する適正な
ドレイン電圧とすることができ、トンネル酸化膜を十分
に薄くした場合のドレインディスターブを回避すること
ができる。
【００２１】図４はゲート電圧生成手段、ドレイン電圧
生成手段および記憶素子を含む具体的な構成図である。
２０はＰＧＭＲの論理１期間に所定のコントロールゲー
ト電圧ＶGを発生するロウ電源回路、２１はロウアドレ
ス信号に従って複数のワード線ＷＬ1〜ＷＬnの１つを選
択し、その選択ワード線をロウ電源回路２０の出力（コ
ントロールゲート電圧ＶG）で駆動するロウデコータで
あり、これらのロウ電源回路２０とロウデコータ２１は
ゲート電圧生成手段を構成する。また、２２はＰＧＭＣ
の論理１期間にドレイン電圧ＶDを発生するドレイン電
圧供給回路、２３は同じくＰＧＭＣの論理１期間にコラ
ム選択電圧を発生するコラム電源回路、２４はコラムア
ドレス信号に従って複数のビット線ＢＬ1〜ＢＬmごとに
設けられたトランジスタＴ1〜Ｔmを選択し、その選択ト
ランジスタのゲートにコラム電源回路２３の出力（コラ
ム選択電圧）を与えるコラムデコータであり、これらの
ドレイン電圧供給回路２２、コラム電源回路２３および
コラムデコータ２４はドレイン電圧生成手段を構成す
る。
生成手段および記憶素子を含む具体的な構成図である。
２０はＰＧＭＲの論理１期間に所定のコントロールゲー
ト電圧ＶGを発生するロウ電源回路、２１はロウアドレ
ス信号に従って複数のワード線ＷＬ1〜ＷＬnの１つを選
択し、その選択ワード線をロウ電源回路２０の出力（コ
ントロールゲート電圧ＶG）で駆動するロウデコータで
あり、これらのロウ電源回路２０とロウデコータ２１は
ゲート電圧生成手段を構成する。また、２２はＰＧＭＣ
の論理１期間にドレイン電圧ＶDを発生するドレイン電
圧供給回路、２３は同じくＰＧＭＣの論理１期間にコラ
ム選択電圧を発生するコラム電源回路、２４はコラムア
ドレス信号に従って複数のビット線ＢＬ1〜ＢＬmごとに
設けられたトランジスタＴ1〜Ｔmを選択し、その選択ト
ランジスタのゲートにコラム電源回路２３の出力（コラ
ム選択電圧）を与えるコラムデコータであり、これらの
ドレイン電圧供給回路２２、コラム電源回路２３および
コラムデコータ２４はドレイン電圧生成手段を構成す
る。
【００２２】さらに、Ｍ1,1〜Ｍn,mはそれぞれが記憶素
子であり、これらの記憶素子は、ｎ行（ロウ）×ｍ列
（コラム）のマトリクス状に配列されており、各行の記
憶素子のコントロールゲート電極がワード線ＷＬ1〜Ｗ
Ｌnによって共通接続され、また、各列の記憶素子のド
レイン電極がビット線ＢＬ1〜ＢＬmによって共通接続さ
れ、さらに、すべての記憶素子のソース電極がソースラ
インＳＬによって共通接続されている。なお、２５はソ
ース電圧を発生するためのソース電源回路、２６はセン
スアンプである。
子であり、これらの記憶素子は、ｎ行（ロウ）×ｍ列
（コラム）のマトリクス状に配列されており、各行の記
憶素子のコントロールゲート電極がワード線ＷＬ1〜Ｗ
Ｌnによって共通接続され、また、各列の記憶素子のド
レイン電極がビット線ＢＬ1〜ＢＬmによって共通接続さ
れ、さらに、すべての記憶素子のソース電極がソースラ
インＳＬによって共通接続されている。なお、２５はソ
ース電圧を発生するためのソース電源回路、２６はセン
スアンプである。
【００２３】ＰＧＭＲが立ち上がると、コントロールゲ
ート電圧ＶGが直ちに出力された後にドレイン電圧ＶDが
出力され、また、ＰＧＭＲが立ち下がると、ドレイン電
圧ＶDが直ちに止められた後にコントロールゲート電圧
ＶGが止められる。すなわち、選択された記憶素子にド
レイン電圧ＶDが印加されている間は、そのコントロー
ルゲート電極に必ずコントロールゲート電圧ＶGが印加
されているため、常にアバランシェブレークダウン電圧
に相当する適正なドレイン電圧とすることができる。し
たがって、ビット線につながる他の記憶素子（書き込み
済み）のドレインディスターブを回避でき、トンネル酸
化膜を十分に薄くすることができる。
ート電圧ＶGが直ちに出力された後にドレイン電圧ＶDが
出力され、また、ＰＧＭＲが立ち下がると、ドレイン電
圧ＶDが直ちに止められた後にコントロールゲート電圧
ＶGが止められる。すなわち、選択された記憶素子にド
レイン電圧ＶDが印加されている間は、そのコントロー
ルゲート電極に必ずコントロールゲート電圧ＶGが印加
されているため、常にアバランシェブレークダウン電圧
に相当する適正なドレイン電圧とすることができる。し
たがって、ビット線につながる他の記憶素子（書き込み
済み）のドレインディスターブを回避でき、トンネル酸
化膜を十分に薄くすることができる。
【００２４】なお、コントロールゲート電圧とドレイン
電圧の伝播遅延は、コントロールゲート電圧の方が比較
的に大きい。これは、コントロールゲート電圧を供給す
るための線路（ワード線）の時定数が大きいからであ
る。前述の遅延時間ｔｄ1およびｔｄ2を設定する際に
は、両電圧の線路時定数の差（すなわち両電圧の伝播遅
延差）を十分に考慮して適切な値に設定することが望ま
しい。
電圧の伝播遅延は、コントロールゲート電圧の方が比較
的に大きい。これは、コントロールゲート電圧を供給す
るための線路（ワード線）の時定数が大きいからであ
る。前述の遅延時間ｔｄ1およびｔｄ2を設定する際に
は、両電圧の線路時定数の差（すなわち両電圧の伝播遅
延差）を十分に考慮して適切な値に設定することが望ま
しい。
【００２５】
【発明の効果】本発明によれば、コントロールゲート電
圧とドレイン電圧の印加タイミングを適切化したので、
ゲーテッドジャンクション電圧に相当するコントロール
ゲート電圧の発生を回避でき、常にアバランシェブレー
クダウン電圧に相当した正規のコントロールゲート電圧
を発生することができる。
圧とドレイン電圧の印加タイミングを適切化したので、
ゲーテッドジャンクション電圧に相当するコントロール
ゲート電圧の発生を回避でき、常にアバランシェブレー
クダウン電圧に相当した正規のコントロールゲート電圧
を発生することができる。
【図１】一実施例の原理図である。
【図２】一実施例の信号発生手段の構成図である。
【図３】一実施例の信号発生手段の波形図である。
【図４】一実施例の具体的な構成図である。
【図５】スタックゲート型フラッシュメモリの記憶素子
の構造図である。
の構造図である。
【図６】記憶素子のドレイン電流ＩDとドレイン電圧ＶD
の特性図である。
の特性図である。
ＶG：コントロールゲート電圧 ＶS：ソース電圧 ＶD：ドレイン電圧 ３：フローティングゲート ６：ソース ７：ドレイン １０：記憶素子（ＭＯＳ型記憶素子）
Claims (2)
- 【請求項１】コントロールゲート電圧、ソース電圧およ
びドレイン電圧の関係に従ってドレインからフローティ
ングゲートへと電子を注入する書き込み動作、または、
フローティングゲートからソースへと電子を引き抜く消
去動作を実行するＭＯＳ型記憶素子を有する不揮発性半
導体記憶装置において、 前記書き込み動作時には、コントロールゲート電圧の立
ち上りから僅かに遅れてドレイン電圧を立ち上げ、 且つ、所定時間後にドレイン電圧が立ち下ると、該立ち
下りの時点から僅かに遅れてコントロール電圧を立ち下
げることを特徴とする不揮発性半導体記憶装置。 - 【請求項２】前記コントロール電圧とドレイン電圧の間
に与える遅れ時間は、少なくとも各々の電圧の伝播遅延
差に相当する時間を越える時間であることを特徴とする
請求項１記載の不揮発性半導体記憶装置。
Priority Applications (18)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31668291A JP2625298B2 (ja) | 1991-11-29 | 1991-11-29 | 不揮発性半導体記憶装置 |
| DE69232949T DE69232949T2 (de) | 1991-11-20 | 1992-11-20 | Löschbare Flash-Halbleiterspeichervorrichtung |
| US07/978,976 US5761127A (en) | 1991-11-20 | 1992-11-20 | Flash-erasable semiconductor memory device having an improved reliability |
| EP92310606A EP0543656B1 (en) | 1991-11-20 | 1992-11-20 | Flash-erasable semiconductor memory device having an improved reliability |
| KR1019920021922A KR970001347B1 (ko) | 1991-11-20 | 1992-11-20 | 향상된 신뢰성을 갖는 섬광-소거가능 반도체 메모리 장치 |
| DE69232950T DE69232950T2 (de) | 1991-11-20 | 1992-11-20 | Halbleiterspeichervorrichtung |
| DE69227011T DE69227011T2 (de) | 1991-11-20 | 1992-11-20 | Löschbare Halbleiterspeicheranordnung mit verbesserter Zuverlässigkeit |
| EP01109361A EP1126472B1 (en) | 1991-11-20 | 1992-11-20 | Flash-erasable semiconductor memory device |
| DE69232470T DE69232470T2 (de) | 1991-11-20 | 1992-11-20 | Flash-löschbare Halbleiterspeicheranordnung mit verbesserter Zuverlässigkeit |
| DE69233305T DE69233305T2 (de) | 1991-11-20 | 1992-11-20 | Halbleiterspeichervorrichtung |
| EP01109363A EP1126474B1 (en) | 1991-11-20 | 1992-11-20 | Semiconductor memory device |
| EP01109362A EP1126473B1 (en) | 1991-11-20 | 1992-11-20 | Semiconductor memory device |
| EP97119754A EP0841667B1 (en) | 1991-11-20 | 1992-11-20 | Flash-erasable semiconductor memory device having an improved reliability |
| US08/986,338 US5835416A (en) | 1991-11-20 | 1997-12-05 | Flash-erasable semiconductor memory device having an improved reliability |
| US08/985,714 US5835408A (en) | 1991-11-20 | 1997-12-05 | Flash-erasable semiconductor memory device having an improved reliability |
| US08/986,339 US5910916A (en) | 1991-11-20 | 1997-12-05 | Flash-erasable semiconductor memory device having improved reliability |
| US08/986,575 US5870337A (en) | 1991-11-20 | 1997-12-05 | Flash-erasable semiconductor memory device having an improved reliability |
| US08/986,337 US6014329A (en) | 1991-11-20 | 1997-12-05 | Flash-erasable semiconductor memory device having an improved reliability |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31668291A JP2625298B2 (ja) | 1991-11-29 | 1991-11-29 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05151788A JPH05151788A (ja) | 1993-06-18 |
| JP2625298B2 true JP2625298B2 (ja) | 1997-07-02 |
Family
ID=18079738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31668291A Expired - Fee Related JP2625298B2 (ja) | 1991-11-20 | 1991-11-29 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2625298B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2504743B2 (ja) * | 1985-03-18 | 1996-06-05 | 日本電気株式会社 | 半導体記憶装置 |
| JPH07105150B2 (ja) * | 1988-09-29 | 1995-11-13 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
-
1991
- 1991-11-29 JP JP31668291A patent/JP2625298B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05151788A (ja) | 1993-06-18 |
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Legal Events
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|---|---|---|---|
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