JPH07142617A - 不揮発性半導体記憶装置の情報書込み方法 - Google Patents
不揮発性半導体記憶装置の情報書込み方法Info
- Publication number
- JPH07142617A JPH07142617A JP29200093A JP29200093A JPH07142617A JP H07142617 A JPH07142617 A JP H07142617A JP 29200093 A JP29200093 A JP 29200093A JP 29200093 A JP29200093 A JP 29200093A JP H07142617 A JPH07142617 A JP H07142617A
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- Japan
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- insulating film
- semiconductor memory
- gate
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Abstract
(57)【要約】
【目的】スプリットゲート型のフラッシュメモリの情報
書込み時の誤動作を抑止する方法に関する。 【構成】半導体基板（１１）上にドレイン領域層（１
２）とソース領域層（１３）とが形成され、該ドレイン
領域層（１２）とソース領域層（１３）との間の領域に
第１の絶縁膜（１４）を介してフローティングゲート
（１５）が形成され、第２の絶縁膜（１６）が前記フロ
ーティングゲート（１５）の上部に形成され、前記第２
の絶縁膜（１６）の上部から前記フローティングゲート
（１５）の側部にかけて第３の絶縁膜（１７）を介して
コントロールゲート（１８）が形成されてなる不揮発性
半導体記憶装置に記憶情報を書込む際に、一定の基板バ
イアス（Ｖsub ）を前記不揮発性半導体記憶装置の前記
半導体基板（１１）に印加すること。
書込み時の誤動作を抑止する方法に関する。 【構成】半導体基板（１１）上にドレイン領域層（１
２）とソース領域層（１３）とが形成され、該ドレイン
領域層（１２）とソース領域層（１３）との間の領域に
第１の絶縁膜（１４）を介してフローティングゲート
（１５）が形成され、第２の絶縁膜（１６）が前記フロ
ーティングゲート（１５）の上部に形成され、前記第２
の絶縁膜（１６）の上部から前記フローティングゲート
（１５）の側部にかけて第３の絶縁膜（１７）を介して
コントロールゲート（１８）が形成されてなる不揮発性
半導体記憶装置に記憶情報を書込む際に、一定の基板バ
イアス（Ｖsub ）を前記不揮発性半導体記憶装置の前記
半導体基板（１１）に印加すること。
Description
【０００１】
【産業上の利用分野】本発明は不揮発性半導体記憶装置
の情報書込み方法に関し、更に詳しく言えば、スプリッ
トゲート型のフラッシュメモリの情報書込み時の誤動作
を抑止する方法に関する。
の情報書込み方法に関し、更に詳しく言えば、スプリッ
トゲート型のフラッシュメモリの情報書込み時の誤動作
を抑止する方法に関する。
【０００２】
【従来の技術】以下で、従来例に係る不揮発性半導体記
憶装置の情報書き込み方法について図面を参照しながら
説明する。不揮発性半導体記憶装置のメモリセルの一例
として、図３に示すように、半導体基板（１）の上に第
一のゲート絶縁膜（４）を介してフローティングゲート
（５）が形成され、その上部に第二のゲート絶縁膜
（６）が形成され、それらの上部から側部にかけて第三
のゲート絶縁膜（７）を介してコントロールゲート
（８）が形成され、さらに、フローティングゲート
（５）とコントロールゲート（８）の両側にある半導体
基板（１）にドレイン領域（２）とソース領域（３）と
が形成された装置が提案されている。上記のようなスプ
リット型フラッシュメモリのメモリセルが図４の等価回
路図に示すようにマトリクス状に配置されることによ
り、一般にスプリット型フラッシュメモリと称するフラ
ッシュメモリが構成される。
憶装置の情報書き込み方法について図面を参照しながら
説明する。不揮発性半導体記憶装置のメモリセルの一例
として、図３に示すように、半導体基板（１）の上に第
一のゲート絶縁膜（４）を介してフローティングゲート
（５）が形成され、その上部に第二のゲート絶縁膜
（６）が形成され、それらの上部から側部にかけて第三
のゲート絶縁膜（７）を介してコントロールゲート
（８）が形成され、さらに、フローティングゲート
（５）とコントロールゲート（８）の両側にある半導体
基板（１）にドレイン領域（２）とソース領域（３）と
が形成された装置が提案されている。上記のようなスプ
リット型フラッシュメモリのメモリセルが図４の等価回
路図に示すようにマトリクス状に配置されることによ
り、一般にスプリット型フラッシュメモリと称するフラ
ッシュメモリが構成される。
【０００３】以下で上記のスプリット型フラッシュメモ
リのメモリセルに情報を書き込む（以下、プログラムす
る、という。）方法について説明する。プログラムをす
べきセル（以下選択セルと称する）にプログラムすると
きには、そのコントロールゲート（８）に約２Ｖのゲー
ト電圧（ＶG ）を印加する。すると、このメモリセルを
構成するトランジスタがＯＮされ、フローティングゲー
ト（５）の直下の不図示のチャネルを通ってキャリア
（e-）がドレイン領域（２）からソース領域（３）へと
通過するが、このとき、同時に図５に示すようにキャリ
ア（e-）がフローティングゲート（５）に注入されてプ
ログラムがなされる。（正常動作） プログラムしないセル（以下非選択セルと称する）にお
いては、ゲート電圧（ＶG ）を０Ｖにするのでメモリセ
ルを構成するトランジスタはＯＦＦされており、キャリ
ア（e-）がチャネルからフローティングゲート（５）に
注入されないので、プログラムされない。上記のような
処理を各々のメモリセルについて行うことによってスプ
リット型フラッシュメモリへのプログラムを行ってい
た。
リのメモリセルに情報を書き込む（以下、プログラムす
る、という。）方法について説明する。プログラムをす
べきセル（以下選択セルと称する）にプログラムすると
きには、そのコントロールゲート（８）に約２Ｖのゲー
ト電圧（ＶG ）を印加する。すると、このメモリセルを
構成するトランジスタがＯＮされ、フローティングゲー
ト（５）の直下の不図示のチャネルを通ってキャリア
（e-）がドレイン領域（２）からソース領域（３）へと
通過するが、このとき、同時に図５に示すようにキャリ
ア（e-）がフローティングゲート（５）に注入されてプ
ログラムがなされる。（正常動作） プログラムしないセル（以下非選択セルと称する）にお
いては、ゲート電圧（ＶG ）を０Ｖにするのでメモリセ
ルを構成するトランジスタはＯＦＦされており、キャリ
ア（e-）がチャネルからフローティングゲート（５）に
注入されないので、プログラムされない。上記のような
処理を各々のメモリセルについて行うことによってスプ
リット型フラッシュメモリへのプログラムを行ってい
た。
【０００４】なお、図５，６に示すように、書き込み時
に於いてドレイン電圧（ＶD ）は０．８Ｖであり、ソー
ス電圧（ＶPP）は１２Ｖに設定している。
に於いてドレイン電圧（ＶD ）は０．８Ｖであり、ソー
ス電圧（ＶPP）は１２Ｖに設定している。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来の不揮発性半導体記憶装置によると、図４の等価回路
図に示すように、選択セル（Ｍ１）と同一のビット線
（ＢＬ２）に接続される非選択セル（Ｍ２）のフローテ
ィングゲート（５）の電位が、ドレイン電圧（ＶPP）の
１２Ｖによって誘起されて１０Ｖ程度になっているの
で、図に示すようにコントロールゲート（８）のゲート
電圧（ＶG ）の０Ｖとの間の電位差が約１０Ｖ程度と大
きくなる。
来の不揮発性半導体記憶装置によると、図４の等価回路
図に示すように、選択セル（Ｍ１）と同一のビット線
（ＢＬ２）に接続される非選択セル（Ｍ２）のフローテ
ィングゲート（５）の電位が、ドレイン電圧（ＶPP）の
１２Ｖによって誘起されて１０Ｖ程度になっているの
で、図に示すようにコントロールゲート（８）のゲート
電圧（ＶG ）の０Ｖとの間の電位差が約１０Ｖ程度と大
きくなる。
【０００６】特に、コントロールゲートの角部（８Ａ）
においては、図７に示すように、フローティングゲート
に向かう電界の強度が強くなっている。なお、図７はコ
ントロールゲートとフローティングゲート間の電界の状
況を示した図であり、図中の等電位線が密なところでは
電界強度が強く、疎なところでは電界強度が弱いという
ことを示している。
においては、図７に示すように、フローティングゲート
に向かう電界の強度が強くなっている。なお、図７はコ
ントロールゲートとフローティングゲート間の電界の状
況を示した図であり、図中の等電位線が密なところでは
電界強度が強く、疎なところでは電界強度が弱いという
ことを示している。
【０００７】よって、非選択セル（Ｍ２）においても、
コントロールゲートの角部（８Ａ）からフローティング
ゲート（５）へ向かう強い電界によって図６に示すよう
に、コントロールゲート内のキャリアが、コントロール
ゲートの角部（８Ａ）からフローティングゲート（５）
へ向かって誤って注入されてしまうので、当該スプリッ
ト型フラッシュメモリに誤ったプログラムが行われてし
まうという問題が生じていた。
コントロールゲートの角部（８Ａ）からフローティング
ゲート（５）へ向かう強い電界によって図６に示すよう
に、コントロールゲート内のキャリアが、コントロール
ゲートの角部（８Ａ）からフローティングゲート（５）
へ向かって誤って注入されてしまうので、当該スプリッ
ト型フラッシュメモリに誤ったプログラムが行われてし
まうという問題が生じていた。
【０００８】
【課題を解決するための手段】本発明は上記従来の欠点
に鑑み成されたもので、図１に示すように、半導体基板
（１１）上にドレイン領域層（１２）とソース領域層
（１３）とが形成され、該ドレイン領域層（１２）とソ
ース領域層（１３）との間の領域に第１の絶縁膜（１
４）を介してフローティングゲート（１５）が形成さ
れ、第２の絶縁膜（１６）が前記フローティングゲート
（１５）の上部に形成され、前記第２の絶縁膜（１６）
の上部から前記フローティングゲート（１５）の側部に
かけて第３の絶縁膜（１７）を介してコントロールゲー
ト（１８）が形成されてなる不揮発性半導体記憶装置に
記憶情報を書込む際に、一定の基板バイアス（Ｖsub ）
を前記不揮発性半導体記憶装置の前記半導体基板（１
１）に印加することにより、コントロールゲート（１
８）の角部からフローティングゲート（１５）へ向かっ
て、キャリアが注入されてしまう現象（以下これをリバ
ーストンネリング現象と称する）を極力抑止し、半導体
記憶装置の誤書き込みを抑止することを可能にする不揮
発性半導体記憶装置の情報書込み方法を提供するもので
ある。
に鑑み成されたもので、図１に示すように、半導体基板
（１１）上にドレイン領域層（１２）とソース領域層
（１３）とが形成され、該ドレイン領域層（１２）とソ
ース領域層（１３）との間の領域に第１の絶縁膜（１
４）を介してフローティングゲート（１５）が形成さ
れ、第２の絶縁膜（１６）が前記フローティングゲート
（１５）の上部に形成され、前記第２の絶縁膜（１６）
の上部から前記フローティングゲート（１５）の側部に
かけて第３の絶縁膜（１７）を介してコントロールゲー
ト（１８）が形成されてなる不揮発性半導体記憶装置に
記憶情報を書込む際に、一定の基板バイアス（Ｖsub ）
を前記不揮発性半導体記憶装置の前記半導体基板（１
１）に印加することにより、コントロールゲート（１
８）の角部からフローティングゲート（１５）へ向かっ
て、キャリアが注入されてしまう現象（以下これをリバ
ーストンネリング現象と称する）を極力抑止し、半導体
記憶装置の誤書き込みを抑止することを可能にする不揮
発性半導体記憶装置の情報書込み方法を提供するもので
ある。
【０００９】
【作 用】本発明に係る不揮発性半導体記憶装置の情報
書込み方法によれば、不揮発性半導体記憶装置に情報を
書き込む際に、一定の基板バイアス（Ｖsub ）を不揮発
性半導体記憶装置の半導体基板（１１）に印加している
ので、非選択セルに於いて、コントロールゲート（１
５）とフローティングゲート（１８）との間の電位差が
大きくなっても、コントロールゲートの角部（１８Ａ）
でのフローティングゲート（１５）へ向かう電界の強度
が基板バイアス（Ｖsub ）によって生じるコントロール
ゲート（１８）と半導体基板（１１）間の電界によって
緩和されるので、非選択セルでのコントロールゲートの
角部からフローティングゲートへの誤った電子注入を極
力抑止することができ、誤ったプログラムが当該不揮発
性半導体記憶装置になされることを抑止することが可能
になる。
書込み方法によれば、不揮発性半導体記憶装置に情報を
書き込む際に、一定の基板バイアス（Ｖsub ）を不揮発
性半導体記憶装置の半導体基板（１１）に印加している
ので、非選択セルに於いて、コントロールゲート（１
５）とフローティングゲート（１８）との間の電位差が
大きくなっても、コントロールゲートの角部（１８Ａ）
でのフローティングゲート（１５）へ向かう電界の強度
が基板バイアス（Ｖsub ）によって生じるコントロール
ゲート（１８）と半導体基板（１１）間の電界によって
緩和されるので、非選択セルでのコントロールゲートの
角部からフローティングゲートへの誤った電子注入を極
力抑止することができ、誤ったプログラムが当該不揮発
性半導体記憶装置になされることを抑止することが可能
になる。
【００１０】
【実施例】以下に本発明の実施例に係る不揮発性半導体
記憶装置の情報書込み方法を図面を参照しながら説明す
る。上記装置は、図１に示すように、半導体基板（１
１）上にドレイン領域層（１２）とソース領域層（１
３）とが形成され、該ドレイン領域層（１２）とソース
領域層（１３）との間の領域に第１の絶縁膜（１４）を
介してフローティングゲート（１５）が形成され、第２
の絶縁膜（１６）が前記フローティングゲート（１５）
の上部に形成され、前記第２の絶縁膜（１６）の上部か
ら前記フローティングゲート（１５）の側部にかけて第
３の絶縁膜（１７）を介してコントロールゲート（１
８）が形成されてなるスプリット型フラッシュメモリで
ある。
記憶装置の情報書込み方法を図面を参照しながら説明す
る。上記装置は、図１に示すように、半導体基板（１
１）上にドレイン領域層（１２）とソース領域層（１
３）とが形成され、該ドレイン領域層（１２）とソース
領域層（１３）との間の領域に第１の絶縁膜（１４）を
介してフローティングゲート（１５）が形成され、第２
の絶縁膜（１６）が前記フローティングゲート（１５）
の上部に形成され、前記第２の絶縁膜（１６）の上部か
ら前記フローティングゲート（１５）の側部にかけて第
３の絶縁膜（１７）を介してコントロールゲート（１
８）が形成されてなるスプリット型フラッシュメモリで
ある。
【００１１】以下で上記の不揮発性半導体記憶装置にプ
ログラムする方法について説明する。 まず、プログラ
ムをする際に、図１に示すように、約−３Ｖの基板バイ
アス（Ｖsub ）を半導体基板（１１）に印加する。な
お、このときのドレイン電圧（ＶD ）は０．８Ｖであ
り、ソース電圧（ＶPP）は１２Ｖであり、約１２Ｖのソ
ース電圧（ＶPP）によって誘起されるフローティングゲ
ート（１５）の電位は約１０Ｖになる。
ログラムする方法について説明する。 まず、プログラ
ムをする際に、図１に示すように、約−３Ｖの基板バイ
アス（Ｖsub ）を半導体基板（１１）に印加する。な
お、このときのドレイン電圧（ＶD ）は０．８Ｖであ
り、ソース電圧（ＶPP）は１２Ｖであり、約１２Ｖのソ
ース電圧（ＶPP）によって誘起されるフローティングゲ
ート（１５）の電位は約１０Ｖになる。
【００１２】次に、選択セルのコントロールゲート（１
８）には２Ｖのゲート電圧（ＶG ）を印加する。する
と、従来と同様に選択セルを構成するトランジスタがＯ
Ｎされ、フローティングゲート（１５）直下のチャネル
を通ってキャリアがフローティングゲートがソース／ド
レイン領域（１２，１３）間を通過し、同時にキャリア
がフローティングゲート（１５）に注入されることによ
ってプログラムがなされる。
８）には２Ｖのゲート電圧（ＶG ）を印加する。する
と、従来と同様に選択セルを構成するトランジスタがＯ
Ｎされ、フローティングゲート（１５）直下のチャネル
を通ってキャリアがフローティングゲートがソース／ド
レイン領域（１２，１３）間を通過し、同時にキャリア
がフローティングゲート（１５）に注入されることによ
ってプログラムがなされる。
【００１３】一方、非選択セルには、ゲート電圧（ＶG
）を０Ｖにするのでメモリセルを構成するトランジス
タはＯＦＦされており、キャリア（e-）がチャネルから
フローティングゲート（１５）に注入されないので、プ
ログラムはされない。ところで、従来の不揮発性半導体
記憶装置では、非選択セルのコントロールゲート（８）
とフローティングゲート（５）との間の電位差が約１０
Ｖと大きく、その間の電界強度が強くなるので、図６に
示すように、コントロールゲートの角部（８Ａ）からフ
ローティングゲート（５）に電子が注入されやすく、誤
動作の原因となっていた。
）を０Ｖにするのでメモリセルを構成するトランジス
タはＯＦＦされており、キャリア（e-）がチャネルから
フローティングゲート（１５）に注入されないので、プ
ログラムはされない。ところで、従来の不揮発性半導体
記憶装置では、非選択セルのコントロールゲート（８）
とフローティングゲート（５）との間の電位差が約１０
Ｖと大きく、その間の電界強度が強くなるので、図６に
示すように、コントロールゲートの角部（８Ａ）からフ
ローティングゲート（５）に電子が注入されやすく、誤
動作の原因となっていた。
【００１４】しかし、本実施例での書き込み方法によれ
ば、約−３Ｖの基板バイアス（Ｖsub ）を半導体基板
（１１）に印加しているので、コントロールゲートの底
部から半導体基板へ電界が生じ、その等電位線の分布は
図２に示すようになる。このため、コントロールゲート
の角部（１８Ａ）において、フローティングゲート（１
５）へと向かう電界の強度が図７に示すような従来の電
界強度に比して緩和され、弱くなっていることがわか
る。なお、図２はコントロールゲートとフローティング
ゲート間の電界の状況を示した図であり、図中の等電位
線が密なところでは電界強度が強く、疎なところでは電
界強度が弱くなっている。
ば、約−３Ｖの基板バイアス（Ｖsub ）を半導体基板
（１１）に印加しているので、コントロールゲートの底
部から半導体基板へ電界が生じ、その等電位線の分布は
図２に示すようになる。このため、コントロールゲート
の角部（１８Ａ）において、フローティングゲート（１
５）へと向かう電界の強度が図７に示すような従来の電
界強度に比して緩和され、弱くなっていることがわか
る。なお、図２はコントロールゲートとフローティング
ゲート間の電界の状況を示した図であり、図中の等電位
線が密なところでは電界強度が強く、疎なところでは電
界強度が弱くなっている。
【００１５】これにより、コントロールゲートの角部
（１８Ａ）からフローティングゲート（１５）に向かう
電界が従来に比して弱くなるので、非選択セルにおいて
コントロールゲートの角部（１８Ａ）からフローティン
グゲート（１５）にキャリアが誤って注入されることを
極力抑止でき、上記のスプリット型フラッシュメモリに
誤ってプログラムがされることを抑止することが可能に
なる。
（１８Ａ）からフローティングゲート（１５）に向かう
電界が従来に比して弱くなるので、非選択セルにおいて
コントロールゲートの角部（１８Ａ）からフローティン
グゲート（１５）にキャリアが誤って注入されることを
極力抑止でき、上記のスプリット型フラッシュメモリに
誤ってプログラムがされることを抑止することが可能に
なる。
【００１６】
【発明の効果】以上説明したように、本発明に係る不揮
発性半導体記憶装置の情報書込み方法によれば、不揮発
性半導体記憶装置に情報を書き込む際に、一定の基板バ
イアス（Ｖsub ）を不揮発性半導体記憶装置の半導体基
板（１１）に印加しているので、非選択セルでのコント
ロールゲートからフローティングゲートへの誤った電子
注入を極力抑止することができ、当該不揮発性半導体記
憶装置に誤ってプログラムがされることを抑止すること
が可能になる。
発性半導体記憶装置の情報書込み方法によれば、不揮発
性半導体記憶装置に情報を書き込む際に、一定の基板バ
イアス（Ｖsub ）を不揮発性半導体記憶装置の半導体基
板（１１）に印加しているので、非選択セルでのコント
ロールゲートからフローティングゲートへの誤った電子
注入を極力抑止することができ、当該不揮発性半導体記
憶装置に誤ってプログラムがされることを抑止すること
が可能になる。
【図１】本発明の実施例に係る不揮発性半導体記憶装置
の情報書込み方法を説明する図である。
の情報書込み方法を説明する図である。
【図２】本発明の実施例に係る不揮発性半導体記憶装置
の情報書込み方法の作用効果を説明する図である。
の情報書込み方法の作用効果を説明する図である。
【図３】スプリット型フラッシュメモリのメモリセルの
構造を説明する断面図である。
構造を説明する断面図である。
【図４】スプリット型フラッシュメモリを説明する回路
図である。
図である。
【図５】スプリット型フラッシュメモリの選択セルの情
報書き込み状態を説明する図である。
報書き込み状態を説明する図である。
【図６】従来例に係る問題点を説明する図である。
【図７】従来例に係るスプリット型フラッシュメモリの
電界の状態を説明する図である。
電界の状態を説明する図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 16/02 16/04
Claims (1)
- 【請求項１】 半導体基板（１１）上にドレイン領域層
（１２）とソース領域層（１３）とが形成され、該ドレ
イン領域層（１２）とソース領域層（１３）との間の領
域に第１の絶縁膜（１４）を介してフローティングゲー
ト（１５）が形成され、第２の絶縁膜（１６）が前記フ
ローティングゲート（１５）の上部に形成され、 前記第２の絶縁膜（１６）の上部から前記フローティン
グゲート（１５）の側部にかけて第３の絶縁膜（１７）
を介してコントロールゲート（１８）が形成されてなる
不揮発性半導体記憶装置に記憶情報を書込む際に、一定
の基板バイアス（Ｖsub ）を前記不揮発性半導体記憶装
置の前記半導体基板（１１）に印加することを特徴とす
る不揮発性半導体記憶装置の情報書込み方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29200093A JP3172347B2 (ja) | 1993-11-22 | 1993-11-22 | 不揮発性半導体記憶装置の情報書込み方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29200093A JP3172347B2 (ja) | 1993-11-22 | 1993-11-22 | 不揮発性半導体記憶装置の情報書込み方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07142617A true JPH07142617A (ja) | 1995-06-02 |
| JP3172347B2 JP3172347B2 (ja) | 2001-06-04 |
Family
ID=17776233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29200093A Expired - Fee Related JP3172347B2 (ja) | 1993-11-22 | 1993-11-22 | 不揮発性半導体記憶装置の情報書込み方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3172347B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6429073B1 (en) | 1999-06-23 | 2002-08-06 | Seiko Epson Corporation | Methods for manufacturing semiconductor devices having a non-volatile memory transistor |
| US6537869B1 (en) | 1999-09-17 | 2003-03-25 | Seiko Epson Corporation | Semiconductor devices having a non-volatile memory transistor and methods for manufacturing the same |
| US6717204B1 (en) | 1999-06-23 | 2004-04-06 | Seiko Epson Corporation | Semiconductor devices having a non-volatile memory transistor |
| US6756629B1 (en) | 1999-08-20 | 2004-06-29 | Seiko Epson Corporation | Semiconductor devices including a multi-well and split-gate non-volatile memory transistor structure |
-
1993
- 1993-11-22 JP JP29200093A patent/JP3172347B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6429073B1 (en) | 1999-06-23 | 2002-08-06 | Seiko Epson Corporation | Methods for manufacturing semiconductor devices having a non-volatile memory transistor |
| US6717204B1 (en) | 1999-06-23 | 2004-04-06 | Seiko Epson Corporation | Semiconductor devices having a non-volatile memory transistor |
| US6756629B1 (en) | 1999-08-20 | 2004-06-29 | Seiko Epson Corporation | Semiconductor devices including a multi-well and split-gate non-volatile memory transistor structure |
| US6537869B1 (en) | 1999-09-17 | 2003-03-25 | Seiko Epson Corporation | Semiconductor devices having a non-volatile memory transistor and methods for manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3172347B2 (ja) | 2001-06-04 |
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