DE69227011T2 - Löschbare Halbleiterspeicheranordnung mit verbesserter Zuverlässigkeit - Google Patents

Löschbare Halbleiterspeicheranordnung mit verbesserter Zuverlässigkeit

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DE69227011T2
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Description

    HINTERGRUND DER ERFINDUNG
  • Die vorliegende Erfindung betrifft allgemein Halbleitervorrichtungen und spezieller eine löschbare Flash-EPROM- Vorrichtung oder einfach eine Flash-Speichervorrichtung, die eine verbesserte Zuverlässigkeit besitzt.
  • In bezug auf die Speichervorrichtung von Computern existiert ein fortwährender Bedarf nach einer nichtflüchtigen Halbleitervorrichtung mit einer großen Kapazität zum Speichern von Informationen. Speziell wurde die sog. löschbare Flash-Speichervorrichtung oder einfach Flash-Speichervorrichtung in den letzten Jahren intensiv studiert, und zwar als eine Alternative zu Harddisk-Vorrichtungen. Bei Flash-Speichervorrichtungen ist das Wiedereinschreiben von Daten möglich, ähnlich den herkömmlichen Speichern mit wahlfreiem Zugriff, wobei die Vorrichtung die eingeschriebenen Informationen selbst dann halten kann, wenn die elektrische Stromversorgung ausgeschaltet wird. Somit ist die Vorrichtung ideal für eine externe Speichervorrichtung von Computern, wie z. B. eine Hard-Disk. Ferner wurde die Anwendung von Speicherkarten studiert. In Relation zu verschiedenen Anwendungen der Flash-Speichervorrichtung sind intensive Anstrengungen im Gange, um die Zuverlässigkeit der Vorrichtung zu verbessern.
  • Fig. 1 zeigt eine Konstruktion eines typischen Speicherzellentransistors, der eine Flash-Speichervorrichtung bildet.
  • Gemäß Fig. 1 ist der Speicherzellentransistor auf einem Halbleitersubstrat ausgebildet und enthält eine Sourcezone 6 und eine Drainzone 7, die in dem Substrat 1 ausgebildet sind, ähnlich einem herkömmlichen MOS-Transistor. Auf der oberen Hauptfläche des Substrats 1 ist ein Gate- Isolierfilm 2 vorgesehen, um die Kanalzone zu bedecken, die sich zwischen der Sourcezone 6 und der Drainzone 7 erstreckt, und es ist eine Gateelektrode 3 auf dem Gate-Isolierfilm 2 in Entsprechung zu der Kanalzone der Vorrichtung ausgebildet. Ferner ist ein Kondensatorisolierfilm 4 vorgesehen, der die Gateelektrode 3 umschließt und die Gateelektrode 3 bildet dadurch eine schwimmende Gateelektrode. Ferner ist eine Elektrode 5 auf der schwimmenden Gateelektrode 3 derart vorgesehen, daß die Elektrode 5 von der Elektrode 3 durch den Kondensatorisolierfilm 4 isoliert ist. Dadurch wird die Elektrode 5 als eine Steuerelektrode verwendet.
  • Im folgenden wird die Betriebsweise des Flash-Speichers des NOR-Typs beschrieben.
  • Wenn Daten eingeschrieben werden, wird eine vorbestimmte Treiberspannung über der Sourcezone 6 und der Drainzone 7 in solcher Weise angelegt, daß die Elektronen veranlaßt werden, von der Sourcezone 6 zu der Drainzone 7 zu fließen. Gleichzeitig wird eine große positive Spannung an die Steuerelektrode 5 angelegt, um ein starkes elektrisches Feld zwischen der schwimmenden Gateelektrode 3 und dem Substrat 1 zu induzieren. Dadurch werden die Elektronen, die entlang der Kanalzone transportiert werden und in der Nähe der Drainzone 7 beschleunigt werden, in die schwimmende Gateelektrode 3 durch den Gate-Isolierfilm 2 als heiße Elektronen injiziert. Wenn die Elektroden einmal injiziert sind, steuern die elektrischen Ladungen, die den Elektronen zugeordnet sind, den Leitzustand der Kanalzone zwischen den Source- und Drainzonen 6 und 7. Mit anderen Worten kann man den Inhalt der Daten, die in den Speicher zellentransistor eingeschrieben wurden, dadurch lesen, indem man den Leitzustand desselben detektiert. Wenn Daten andererseits gelöscht werden, wird ein starkes elektrisches Feld zwischen dem schwimmenden Gate 3 und der Sourcezone 6 induziert, indem eine große positive Spannung an die Sourcezone 6 angelegt wird. Dadurch werden die Elektronen in dem schwimmenden Gate 3 in die Sourcezone 6 zerstreut, indem ein Tunneleffekt durch den Gate-Isolierfilm 2 hindurch verursacht wird.
  • Fig. 2 zeigt das zuvor erläuterte Steuerschema der Flash-Speichervorrichtung für den Einschreibmodus, um Daten in die Speicherzelle einzuschreiben, den Lesemodus zum Lesen von Daten aus der Speicherzelle und den Löschmodus zum Lösen von Daten in der Speicherzelle, wobei die Spannung VH in typischer Weise auf +12 Volt eingestellt wird, während die Spannung VM auf +6 Volt eingestellt werden kann. Ferner wird die Spannung VL auf etwa +5 Volt eingestellt.
  • Fig. 3 zeigt die Gesamtkonstruktion einer typischen Flash-Speichervorrichtung.
  • Gemäß Fig. 3 enthält die Vorrichtung ein Speicherzellenarray 11, in welchem eine Vielzahl von Speicherzellentransistoren, die je eine Konstruktion nach Fig. 1 besitzen in Reihen und Spalten angeordnet sind und wobei die Speicherzelle in dem Speicherzellenarray 11 in Abhängigkeit von Adressendaten ausgewählt wird, die einer Reihenadressenpufferschaltung 12 zugeführt werden, um einen Reihendecodierer 13 zu aktivieren, und werden einer Spaltenadressenpufferschaltung 14 zugeführt, um einen Spaltendecodierer 15 zu aktivieren. Dabei wählt der Reihendecodierer 13 eine Wortleitung WL in Abhängigkeit von den Reihenadressendaten aus, die in der Reihenadressenpufferschaltung 12 verriegelt sind, während der Spaltendecodierer 15 ein Spaltenwählgatter 16 steuert, um eine Bitleitung BL in Abhängigkeit von den Spaltenadressendaten auszuwählen, die in der Spaltenadressenpufferschaltung 14 verriegelt sind.
  • Um das Eingeben und Ausgeben von Daten zu erreichen, ist ein Datenbus 17 vorgesehen, der an eine Eingangs-/Ausgangspufferschaltung 16 angeschlossen ist und es werden Daten auf dem Bus 17 in eine ausgewählte Speicherzelle, wie beispielsweise die Speicherzelle 11a, über einen Schreibverstärker 19 und das Spaltenwählgatter 16 eingeschrieben. Andererseits werden die in der ausgewählten Speicherzelle gespeicherten Daten zu der Eingangs-/Ausgangspufferschaltung 18 über das Spaltenwählgatter 16 und einen Leseverstärker 20 übertragen. Um ferner die Lese-/Schreiboperation der Speichervorrichtung zu steuern, ist eine andere Pufferschaltung 21 vorgesehen, die mit einem Ausgabefreigabesignal/OE, einem Chipfreigabesignal/CE und ferner mit einem Schreibfreigabesignal /WE versorgt wird, wobei das Signal /OE dazu verwendet wird, um die Datenausgabe der Eingangs- /Ausgangspufferschaltung 18 zu ermöglichen bzw. freizugeben, das Signal/CE dazu verwendet wird eine Chipauswahl zu treffen und wobei das Signal/WE dazu verwendet wird, um das Einschreiben von Daten in die ausgewählte Speicherzelle zu ermöglichen.
  • Ferner ist eine Lösch-Stromversorgungseinheit 22 vorgesehen, welche die NOR-Typ-Flash-Speichervorrichtung kennzeichnet, wobei die Stromversorgungseinheit 22 eine vorbestimmte Löschspannung zuführt, wenn die Daten in dem Speicherzellenarray gelöscht werden. Wie dies gut bekannt ist, erfolgt das Löschen der Daten gleichzeitig für alle Speicherzellen in dem Speicherzellenarray 11 in der Flash-Speichervorrichtung. Um darüber hinaus die Operation der Speicherzellenvorrichtung, welche die Löschstromversorgung 22 enthält, zu steuern, ist eine Steuereinheit 23 vorgesehen. Dabei wird die Steuereinheit 23 mit Daten von dem Datenbus 17 als auch mit einer Ausgangsgröße der Pufferschaltung 21 versorgt und steuert das Lesen/Schreiben als auch die Löschoperation der Vorrichtung.
  • Fig. 4 zeigt das Einschreiben von Daten in den Speicherzellentransistor von Fig. 1, wobei die vertikale Achse den Drainstrom wiedergibt und die horizontale Achse die Drainspannung wiedergibt. Wie bereits unter Hinweis auf Fig. 2 erwähnt wurde, wird die Spannung VD an die Drainzone während des Einschreibprozesses von Daten angelegt, während die Spannung VE gleichzeitig an das Steuergate angelegt wird.
  • In Verbindung mit Fig. 4 sei darauf hingewiesen, daß der Drainstrom in einem Intervall zunimmt, der als "1" bezeichnet ist, und zwar mit zunehmender Drainspannung VD, während der Drainstrom plötzlich abfällt, und zwar in Entsprechung zu dem Intervall, der mit "2" bezeichnet ist, und zwar bei weiterem Anstieg der Drainspannung VD. In Entsprechung zu diesem negativen Abfall des Drainstroms tritt die Injektion der Elektronen in die schwimmende Gateelektrode auf. Wenn ferner die Drainspannung VD eine mittlere Spannung VABD erreicht hat, tritt ein Avalanche-Durchbruch in der Kanalzone des Speicherzellentransistors auf und der Drainstrom steigt steil an. Dadurch wird eine effiziente Injektion der Elektronen in das schwimmende Gate erreicht. Somit verwendet die Flash-Speichervorrichtung allgemein die Avalanche-Spannung VABD für die Spannung VM, die in Fig. 2 gezeigt ist, um ein effizientes Einschreiben der Daten zu erreichen. In der Tat wird, die Drainspannung VD auf den Pegel VABD festgeklemmt, wenn die zuvor erwähnte positive Steuerspannung VH an das Steuergate angelegt wird.
  • Wenn andererseits die Spannung des Steuergates niedrig liegt oder Null beträgt, und zwar in Entsprechung zu einem Betriebszustand der Vorrichtung, bei dem kein Einschreiben von Daten auftritt, ändert sich der Drainstrom, wie dies durch eine unterbrochene Linie in Fig. 4 angezeigt ist. Dabei bleibt der Drainstrom niedrig, bis die Abfallspannung VJCT erreicht ist. In Antwort auf die Spannung VJCT erfolgt an dem p-n-Übergang zwischen der Drainzone und dem Substrat ein Durchbruch. Im allgemeinen ist die Spannung VJCT größer als VABD oder größer als 1 Volt. Dadurch kann die Möglichkeit auftreten, daß das Einschreiben der Daten in einen ersten Speicherzellentransistor den Betrieb eines zweiten Speichertransistors beeinflußt, der die Stromversorgungsleitung gemeinsam mit dem Speicherzellentransistor teilt. Es sei darauf hingewiesen, daß die große Drainspannung, die an den ersten Speicherzellentransistor angelegt wird, um Daten einzuschreiben, ein starkes elektrisches Feld zwischen der Drainzone und dem schwimmenden Gate in dem zweiten Speicherzellentransistor induziert. Dadurch können sich die elektrischen Ladungen, die in dem zweiten Speicherzellentransistor gespeichert sind, in das Drain des gleichen Speicherzellentransistors zerstreuen und die darin gehaltenen Daten werden zerstreut oder zerstört. Diese Interferenz von Speicherzellentransistoren ist als Störung bekannt.
  • Ferner litt die herkömmliche Flash-Speichervorrichtung unter dem Problem einer begrenzten Flexibilität in der Konstruktion einer redundanten Ausführungsform insofern als lediglich eine Spaltenredundanz möglich ist, wie in Fig. 5 gezeigt ist.
  • Gemäß Fig. 5 entspricht die Zeichnung Fig. 3 und enthält des Speicherzellenarray 11, welches seinerseits eine Anzahl von Speicherzellen M1,1 - M2,3 enthält, die in Entsprechung zu den Schnittpunkten der Wortleitungen WL&sub1; - WL&sub2; und den Bitleitungen BL&sub1; - BL&sub3; vorgesehen sind. In Fig. 5 sind diejenigen Teile, die den an früherer Stelle beschriebenen Teilen entsprechen, mit den gleichen Bezugszeichen versehen und eine Beschreibung derselben ist weggelassen. Es sei erwähnt, daß das Spaltenwählgatter 16 Übertragungsgatetransistoren Tsw&sub1; - Tsw&sub3; enthält, um die jeweiligen Bitleitungen BL&sub1; - BL&sub3; auszuwählen.
  • In Verbindung mit dem Speicherzellenarray 11 von Fig. 5 sei erwähnt, daß dabei ein anderer Transfergatetransistor Tsw&sub4; vorgesehen ist, der in Abhängigkeit von einer Aus gangsgröße eines Decodierers 24 aktiviert wird, um eine andere Bitleitung BL&sub4; auszuwählen und daß ein redundantes Spaltenspeicherzellenarray 11CR in Verbindung mit der Bitleitung BL&sub4; vorgesehen ist. Dabei enthält das redundante Speicherzellenarray 11CR Speicherzellentransistoren M1,4 und M2,4, deren Drainanschlüsse jeweils gemeinsam mit der Bitleitung BL&sub4; verbunden sind und wobei das Speicherzellenarray 11CR in Abhängigkeit von einer Ausgangsgröße des redundanten Decodierers 24 aktiviert wird, der seinerseits durch eine Defekt-Detektorschaltung 25 gesteuert wird. Dabei wird die Schaltung 25 mit den Spaltenadreßdaten von einer Spaltenpufferschaltung 14 versorgt und diese werden mit den Adreßdaten für defekte Speicherzellen verglichen, die in einer nicht gezeigten Speichervorrichtung gespeichert sind. Wenn die Adreßdaten die Auswahl einer defekten Speicherzelle angeben, aktiviert die Schaltung 25 den redundanten Decodierer 24, der seinerseits die redundante Bitleitung BL&sub4; auswählt. Es sei darauf hingewiesen, daß solch ein redundantes Speicherzellenarray als ein Teil eines Dienst- oder Versorgungsspeicherzellenarray vorgesehen sein kann, welches getrennt von dem eigentlichen oder realen Speicherzellenarray für verschiedene Zwecke, beispielsweise Testzwecke, vorgesehen ist. Mit anderen Worten kann man solch ein Speicherzellenarray 11CR auch für Testzwecke verwenden, was an späterer Stelle unter Hinweis auf die Ausführungsform der vorliegenden Erfindung erläutert werden soll.
  • In solch einer herkömmlichen Flash-Speichervorrichtung ist es wünschenswert, ein redundantes Reihenspeicherzellenarray zusätzlich zu dem redundanten Spaltenspeicherzellenarray 11CR vorzusehen, und zwar zum Erhöhen des Freiheitsgrades, um den Defekt in den Speicherzellen aufzufangen. Jedoch war solch eine Konstruktion eines redundanten Reihenspeicherzellenarrays allgemein in den Flash-Speichervorrichtungen unmöglich. Im folgenden soll der Grund für diese unerwünschte Situation kurz überprüft werden.
  • Bei Flash-Speichervorrichtungen werden die elektrischen Ladungen von dem schwimmenden Gate jedesmal dann entfernt, wenn die in der Speicherzelle gespeicherten Daten gelöscht werden. Wie bereits erwähnt wurde, wird solch ein Löschprozeß dadurch ausgeführt, indem eine positive Spannung an die Sourcezone angelegt wird. Dadurch erfahren alle Speicherzellen, die gemeinsam an die Stromversorgungsspannung angehängt sind, eine Zerstreuung der elektrischen Ladungen von dem schwimmenden Gate. Mit anderen Worten werden die in den Speicherzellen gespeicherten Daten, die das Speicherzellenarray der Vorrichtung bilden gleichzeitig gelöscht.
  • Ein anderer Punkt, der eine spezielle Erwähnung bei den Flash-Speichervorrichtungen erfordert, besteht darin, daß die Zerstreuung von Elektronen von dem schwimmenden Gate in solcher Weise erreicht werden sollte, daß keine wesentlichen elektrischen Ladungen in dem schwimmenden Gate verbleiben, nachdem das Löschen der Daten in der Speicherzelle erfolgt ist. Wenn das Entfernen der Elektronen zu stark erfolgt, kann sich das schwimmende Gate positiv aufladen und es wird dann der Speicherzellentransistor permanent eingeschaltet. Um dieses Problem der "exzessiven Löschung" zu vermeiden, ist es allgemeine Praxis, Daten "0" in die Speicherzelle dadurch einzuschreiben, indem Elektronen in das schwimmende Gate injiziert werden, bevor der Löschprozeß der Daten durchgeführt wird.
  • Wenn somit ein redundantes Reihenspeicherzellenarray konstruiert wird, indem die Schaltung von Fig. 5 modifiziert wird, beispielsweise derart, daß die Wortleitung WL&sub2; anstelle der Wortleitung WL&sub1; zur Bewahrung von defekten Speicherzellen, die an die Wortleitung WL&sub1; angehängt sind, gewählt wird, tritt das Einschreiben der Daten "0" in die Speicherzellen, die an die Wortleitung WL&sub1; angeschlossen sind, nicht auf. Andererseits tritt das Entfernen der elektrischen Ladungen auch in diesen Speicherzellen in Abhän gigkeit von dem Löschprozeß auf, da diese Speicherzellen ebenfalls an die Lösch-Stromversorgungseinheit 22 angeschlossen sind. Dadurch werden die Speicherzellentransistoren M1,1 - M1,4, die an die Wortleitung WL&sub1; angeschaltet sind, unvermeidbar exzessive gelöscht, und zwar als ein Ergebnis der exzessiven Entfernung der Elektronen an der Drainzone. Wenn dies auftritt, werden in das schwimmende Gate Löcher injiziert und die Speicherzellentransistoren erreichen einen permanenten eingeschalteten Zustand. Da die Transistoren M1,1 - M1,4 an die Bitleitungen BL&sub1; - BL&sub4; angeschaltet sind, führt solch ein fehlerhaftes Einschalten der Speicherzellentransistoren zu einem fehlerhaften Spannungspegel der Bitleitungen und der Gesamtbetrieb der Flash-Speichervorrichtung wird fehlerhaft.
  • Bei den herkömmlichen Flash-Speichervorrichtungen mit einer Spaltenredundanz, wie dies in Fig. 5 gezeigt ist, wird vorgeschlagen, das Speicherzellenarray in eine Vielzahl von Blöcken aufzuteilen, von denen jeder durch eine unabhängige Stromversorgungseinheit getrieben wird, derart, daß das gleichzeitige Löschen der Daten lediglich in jedem Block anstatt in der Gesamtheit des Speicherzellenarrays auftritt. Wenn die Spaltenredundanz bei solch einer Vorrichtung angewendet wird, werden jedoch die redundanten Speicherzellenspalten in jedem Block vorgesehen und es entsteht ein Nachteil dahingehend, daß ein wesentlicher Vorrichtungsbereich durch die redundanten Speicherzellenspalten belegt wird. Es ergibt sich somit eine Forderung danach, den Bereich der Vorrichtung zu reduzieren, der durch die redundante Speicherzellenspalte belegt wird.
  • Bei den herkömmlichen Speichervorrichtungen, wie beispielsweise dynamischen Speichern mit wahlfreiem Zugriff oder statischen Speichern mit wahlfreiem Zugriff, war es üblich, einen Versorgungsspeicherzellenblock zum Testen der Vorrichtung vorzusehen. Solch ein Versorgungsblock wird beispielsweise für den Zweck verwendet, um eine vorbestimm te Zahl von Malen des Wiedereinschreibens von Daten in die Speicherzellentransistoren, die das Speicherzellenarray bilden, zu garantieren. Bei den Flash-Speichervorrichtungen wird jedoch das Löschen der Daten in dem gewöhnlichen "realen" Speicherzellenblock jedesmal dann erreicht, wenn die Daten aus dem Versorgungsspeicherzellenblock gelöscht werden, und zwar solange als die Speicherzellentransistoren in dem realen Speicherzellenblock sich die elektrische Stromversorgung mit den Speicherzellentransistoren in dem Versorgungsspeicherzellenblock teilen. Dadurch werden die Speicherzellentransistoren in dem realen Speicherzellenblock exzessive gelöscht und eine richtige Lese-/Schreiboperation der Vorrichtung ist nicht länger möglich. Mit anderen Worten sind die herkömmlichen Flash-Speichervorrichtungen mit dem Problem behaftet, daß der Test zum garantieren einer Anzahl von Malen der Schreiboperation, die in richtiger Weise erzielt werden kann, unmöglich ist.
  • Darüber hinaus ergab sich bei den herkömmlichen Flash- Speichervorrichtungen ein Problem dahingehend, daß man die Vorrichtung so konstruieren mußte, daß sie eine relativ große Kanallänge in Entsprechung zu der relativ großen Spannung besitzt, die an die Sourcezone angelegt wird, um Daten in den Speicherzellentransistoren zu löschen, so daß eine ausreichende Injektionsdurchbruchsspannung sichergestellt wird. Andererseits führt solch eine große Kanallänge unvermeidbar zu einem Problem in Verbindung mit der Miniaturisierung der Vorrichtung. Es ist daher wünschenswert, die Größe der Spannung zu reduzieren, die an den Speicherzellentransistor angelegt wird, um Informationen in diesem zu löschen.
  • Ein Beispiel eines herkömmlichen Flash-Speichers ist in der EP-A-0 392 895 offenbart. Dieses Dokument beschreibt einen Flash-EEPROM, bei dem irgendwelche Kombinationen von Flash-Sektoren zusammen gelöscht werden können.
  • Es ist daher eine allgemeine Aufgabe der vorliegenden Erfindung, eine neuartige und nützliche Flash-Speichervorrichtung zu schaffen, bei der die zuvor erläuterten Probleme beseitigt sind.
  • Ein anderes Ziel der vorliegenden Erfindung besteht darin, eine Flash-Speichervorrichtung zu schaffen, welche eine redundante Reihenkonstruktion möglich macht. Als ein Ergebnis der Reihenredundanz wird der Freiheitsgrad zur Realisierung der Redundanz wesentlich erhöht.
  • Gemäß der vorliegenden Erfindung wird eine löschbare Flash-Halbleiterspeichervorrichtung geschaffen, mit einem Speicherzellenarray, welches eine Vielzahl von Speicherzellentransistoren enthält, wobei jeder der Speicherzellentransistoren folgendes aufweist: ein isoliertes schwimmendes Gate, welches auf einem Halbleitersubstrat vorgesehen ist, und zwar mit einer Trennung von demselben, um Informationen in Form von elektrischen Ladungen zu speichern; einen Gate-Isolierfilm, der auf der oberen Hauptfläche des Halbleitersubstrats vorgesehen ist, um das schwimmende Gate von dem Halbleitersubstrat zu trennen; eine Kanalzone, die in dem Halbleitersubstrat in Entsprechung zu dem schwimmenden Gate festgelegt ist; eine Sourcezone und eine Drainzone, die in dem Halbleitersubstrat auf beiden Seiten des schwimmenden Gates festgelegt sind, wobei die Sourcezone Träger in die Kanalzone derart injiziert, daß die Träger entlang der Kanalzone transportiert werden, während die Drainzone die Träger sammelt, die in die Kanalzone bei der Sourcezone injiziert wurden und durch die Kanalzone transportiert wurden; und mit einer Steuerelektrode, die auf dem schwimmenden Gate vorgesehen ist, die von derselben durch einen Kondensatorisolierfilm getrennt ist, um eine Injektion der Träger von der Kanalzone zu dem schwimmenden Gate über den Gate-Isolierfilm zu steuern; einer Adressierungseinrichtung, die mit Adressendaten versorgt wird, um einen Speicherzellentransistor in dem Speicherzellenarray auszu wählen; einer Schreibeinrichtung zum Einschreiben von Informationen in den ausgewählten Speicherzellentransistor; einer Leseeinrichtung zum Lesen von Informationen aus dem ausgewählten Speicherzellentransistor; und einer Löscheinrichtung zum gleichzeitigen Löschen von Informationen einer Vielzahl von Speicherzellentransistoren, die in dem Speicherzellenarray enthalten sind, wobei die Löscheinrichtung die Informationen dadurch löscht, indem elektrische Ladungen von den schwimmenden Gateelektroden der Speicherzellentransistoren entfernt werden, indem das Fließen eines Tunnelstroms durch den Gate-Isolierfilm veranlaßt wird, dadurch gekennzeichnet, daß die Löscheinrichtung eine Wortleitungswähleinrichtung zum Auswählen einer Wortleitung umfaßt; und daß die Lösch-Steuereinrichtungen dafür vorgesehen sind, um die Wortleitungswähleinrichtung zu steuern, indem eine Gatespannung der Steuerelektrode mit einer Polarität und einer Größe zugeführt wird, die ausreichend ist, um das Fließen des Tunnelstroms der elektrischen Ladungen durch den Gate-Isolierfilm zu bewirken.
  • Andere Merkmale der vorliegenden Erfindung ergeben sich aus der folgenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen.
    • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Fig. 1 ist ein Diagramm, welches die Struktur und Operation eines typischen Flash-Speichertransistors zeigt;
  • Fig. 2 ist ein Diagramm, welches das Vorspannen des Flash-Speicherzellentransistors für verschiedene Operationen der Speichervorrichtung veranschaulicht;
  • Fig. 3 zeigt ein Schaltungsdiagramm, welches eine Gesamtkonstruktion einer typischen herkömmlichen Flash-Speichervorrichtung veranschaulicht;
  • Fig. 4 ist ein Diagramm, welches eine Injektion der Elektronen in ein schwimmendes Gate des Flash-Speichers zeigt;
  • Fig. 5 ist ein Blockschaltbild, welches die Struktur eines herkömmlichen Flash-Speichers mit einer Spaltenredundanz zeigt;
  • Fig. 6 ist ein Diagramm, welches einen Flash-Speicher zeigt, bei dem die vorliegende Erfindung angewendet werden kann;
  • Fig. 7 ist ein Diagramm, welches das Schaltungsdiagramm einer Steuerschaltung wiedergibt, welche in dem Flash-Speicher von Fig. 6 verwendet wird;
  • Fig. 8(A)-8(C) sind Diagramme, welche die Zeitsteuerung für die Vorspannung des Flash-Speichers von Fig. 6 zeigen;
  • Fig. 9 ist ein Blockschaltbild, welches die Gesamtkonstruktion eines Flash-Speichers zeigt, der die Steuerschaltung von Fig. 7 verwendet;
  • Fig. 10 ist ein Blockschaltbild, welches die Konstruktion eines Flash-Speichers zeigt, der eine Reihenredundanz gemäß einer Ausführungsform der vorliegenden Erfindung besitzt;
  • Fig. 11 ist ein Diagramm, welches das Vorspannschema zeigt, welches in dem Flash-Speicher von Fig. 10 verwendet wird, um Informationen zu löschen;
  • Fig. 12 ist ein Diagramm ähnlich der Fig. 11, um ein alternatives Vorspannschema zum Löschen von Informationen bei der Ausführungsform nach Fig. 10 zu zeigen;
  • Fig. 13 ist ein Schaltungsdiagramm, welches die Konstruktion einer Reihenpufferschaltung veranschaulicht, die in der Speichervorrichtung von Fig. 12 verwendet wird;
  • Fig. 14 ist ein Schaltungsdiagramm, welches die Konstruktion eines Reihendecodierers zeigt, der in der Speichervorrichtung von Fig. 12 verwendet wird;
  • Fig. 15 ist eine Treiberschaltung des Reihendecodierers zum Erzeugen von unterschiedlichen Wortleitungsspannungen;
  • Fig. 16 zeigt ein Blockschaltbild, welches den Flash- Speicher mit einer Spaltenredundanz zeigt, der zum Verständnis der vorliegenden Erfindung nützlich ist;
  • Fig. 17 ist ein Blockschaltbild, welches den wesentlichen Teil der Speichervorrichtung von Fig. 16 zeigt;
  • Fig. 18 ist ein Schaltungsdiagramm, welches eine Abwandlung der Speichervorrichtung von Fig. 16 veranschaulicht;
  • Fig. 19 ist ein Schaltungsdiagramm, welches eine Abwandlung der Speichervorrichtung von Fig. 16 veranschaulicht;
  • Fig. 20 ist ein Diagramm, welches die Löschcharakteristika eines typischen Flash-Speicherzellentransistors veranschaulicht;
  • Fig. 21 ist ein Diagramm, welches die Vorspannungsbedingung zeigt, die die Beziehung von Fig. 20 schafft;
  • Fig. 22(A)-22(D) sind Diagramme, welche die Optimierung der Stromversorgungsfähigkeit bei der Ausführungsform von Fig. 19 in Einklang mit der Zahl der Speicherzellentransistoren, die in dem Speicherzellenarray enthalten sind, zeigt;
  • Fig. 23 ist ein Blockschaltbild, welches das Prinzip eines Flash-Speichers zeigt, welches zum Verständnis der vorliegenden Erfindung nützlich ist;
  • Fig. 24 ist ein Blockschaltbild, welches die Konstruktion eines Flash-Speichers gemäß dem Prinzip von Fig. 23 wiedergibt;
  • Fig. 25 ist ein Schaltungsdiagramm, welches einen wesentlichen Teil der Speichervorrichtung von Fig. 24 veranschaulicht;
  • Fig. 26 ist ein Blockschaltbild, welches die Konstruktion eines Flash-Speichers zeigt, der zum Verständnis der vorliegenden Erfindung nützlich ist;
  • Fig. 27 ist ein Schaltungsdiagramm, welches einen Teil der Speichervorrichtung von Fig. 26 zeigt;
  • Fig. 28 ist ein Flußdiagramm, um den Testprozeß zum Ausstoßen von defekten Speichervorrichtungen zu veranschaulichen;
  • Fig. 29 ist ein Blockschaltbild, welches die Konstruktion eines Flash-Speichers zeigt, der zum Verständnis der vorliegenden Erfindung nützlich ist;
  • Fig. 30 ist ein Schaltungsdiagramm, welches einen wesentlichen Teil der Speichervorrichtung von Fig. 29 wiedergibt;
  • Fig. 31 ist ein Schaltungsdiagramm, welches einen Teil der Speichervorrichtung von Fig. 29 veranschaulicht;
  • Fig. 32 ist ein Blockschaltbild, welches eine Abwandlung des Flash-Speichers von Fig. 29 zeigt;
  • Fig. 33 ist ein Schaltungsdiagramm, welches einen Teil des Flash-Speichers von Fig. 32 veranschaulicht;
  • Fig. 34 ist ein Diagramm, welches die Struktur eines Flash-Speichers zeigt, die zum Verständnis der vorliegenden Erfindung nützlich ist;
  • Fig. 35 ist ein Diagramm, welches eine Abwandlung des Flash-Speichers von Fig. 34 zeigt;
  • Fig. 36(A)-36(F) sind Diagramme, welche den Herstellungsprozeß der Vorrichtung von Fig. 34 veranschaulichen; und
  • Fig. 37 zeigt ein Diagramm, welches die Struktur eines Speicherzellentransistors veranschaulicht, der bei der vorliegenden Erfindung verwendet wird.
    • DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • Fig. 6 zeigt das Prinzip eines Flash-Speichers, bei dem die vorliegende Erfindung anwendbar ist. Gemäß Fig. 6 enthält der Flash-Speicher ein Speicherzellenarray, welches schematisch in Form des Speicherzellentransistors 11a veranschaulicht ist, wobei die Steuerschaltung 23 des Flash- Speichers, die schematisch in Fig. 3 wiedergegeben ist, einen Signalgenerator 233 enthält, der mit dem Ausgangssignal PGM der Pufferschaltung 21 in Antwort auf ein Schreibfreigabesignal/WE beschickt wird, wenn Daten eingeschrieben werden. Dabei erzeugt die Schaltung 233 ein erstes Steuersignal PGMR und zweites Steuersignal PGMC in Antwort auf das Signal PGM, wobei das Signal PGM einen Übergang in einen hohen Pegelzustand während des Intervalls bewirkt, in welchem das Schreiben der Daten erzielt wird. Die Schaltung 231 erzeugt ihrerseits eine Gatespannung VG in Antwort auf das Signal PGMC und es wird der Spannungspegel des Steuergates, der als "G" in Fig. 6 wiedergegeben ist, auf einem hohen Pegelzustand gehalten, entsprechend der Spannung VH, und zwar während des Intervalls, in welchem das Signal PGMC den hohen Pegelzustand annimmt. Die Schaltung 232 erzeugt ihrerseits eine Drainspannung, die in Fig. 6 mit VD wiedergegeben ist, derart, daß die Drainspannung VD auf dem Pegel VM während des Hochpegelintervalls des Signals PGMC gehalten wird.
  • Bei der Vorrichtung nach Fig. 6 wird, um zu garantieren, daß die Drainspannung VD, die in Fig. 4 gezeigt ist, auf die Avalanche-Spannung VABD geklemmt wird, die Gatespannung VG auf einen hohen Pegelzustand VH eingestellt, bevor die Drainspannung VD auf den hohen Pegelzustand VM ansteigt, und die Gatespannung VG hält den hohen Pegelzustand selbst, nachdem die Drainspannung VD einen Übergang auf den Niedrigpegelzustand bewirkt hat. Dadurch wird das Problem, daß die Drainspannung VD die Spannung VWD überschreitet, erfolgreich vermieden und das Problem einer Störung oder Interferenz zwischen den Speicherzellentransistoren wird beseitigt.
  • Fig. 7 zeigt das Schaltungsdiagramm der Schaltung 233. Unter Hinweis auf Fig. 7 sei erwähnt, daß die Schaltung 233 einen Inverter 233a enthält, der mit dem Signal PGM versorgt wird, und eine Ausgangsgröße als eine logische Umkehrung des Signals PGM erzeugt. Die Ausgangsgröße des Inverters 233a wird einerseits einem NAND-Gatter 233d zuge führt und wird andererseits einem NOR-Gatter 233e zugeführt, wobei das NAND-Gatter 233d und das NOR-Gatter 233e eine Flip-Flop-Schaltung bilden, die einen ersten Rückkopplungspfad enthält, um die Ausgangsgröße des NAND-Gatters 233d auf einen anderen Eingangsanschluß des NOR-Gatters 233e über einen Inverter 233b rückzukoppeln, und enthalten einen zweiten Rückkopplungspfad, um die Ausgangsgröße des NOR-Gatters 233e auf einen anderen Eingangsanschluß des NAND-Gatters 233d über einen Inverter 233c rückzukoppeln. Dadurch werden die Ausgangssignale PGMR und PGMC jeweils am Ausgang des NAND-Gatters 233d und am Ausgang des NOR-Gatters 233e mit eine Zeitsteuerbeziehung erhalten, wie sie in den Fig. 8(A)-8(C) gezeigt ist, wobei Fig. 8(A) die Wellenform des Signals PGM, Fig. 8(B) die Wellenform des Signals PGMR und Fig. 8(C) die Wellenform des Signals PGMC zeigt.
  • Unter Hinweis auf die Fig. 8(A)-8(C) sei erwähnt, daß PGMR im wesentlichen synchron mit der Vorderflanke von PGM ansteigt, während die Hinterflanke von PGMC in bezug auf die Vorderflanke von PGM um einen Intervall td&sub1; verzögert ist, wobei der Intervall td&sub1; der Verzögerung entspricht, die durch das NAND-Gatter 233d und den Inverter 233b verursacht wird. Mit anderen Worten wird die Verzögerung td&sub1; derart eingestellt, daß der Anstieg der Drainspannung VD nach dem Anstieg der Gatespannung VG in der Schaltung 233 von Fig. 7 erfolgt. Es sei ferner darauf hingewiesen, daß PGMC einen Übergang in den Niedrigpegelzustand im wesentlichen synchron mit der Hinterflanke von PGM bewirkt, während die Hinterflanke von PGMR nach einer Verzögerung von td&sub2; in bezug auf die Hinterflanke von PGM erscheint, wobei die Verzögerung td&sub2; durch die Verzögerung bestimmt wird, die durch das NOR-Gatter 233e und den Inverter 233c verursacht wird. Auch hier wird die Verzögerung td&sub2; in solcher Weise bestimmt, daß die Gatespannung zurückkehrt, nachdem die Drainspannung auf den Niedrigpegelzustand zu rückgekehrt ist. Dies zeigt an, daß die Gatespannung VG auf einem Hochpegelzustand VH für eine Weile gehalten wird, selbst wenn die Drainspannung VD einen Übergang in den Niedrigpegelzustand bewirkt hat. Als ein Ergebnis dieser Zeitsteuerbeziehung, die in den Fig. 8(A)-8(C) gezeigt ist, sei darauf hingewiesen, daß in keinem Moment die Situation auftritt, bei der die Drainspannung VD ansteigt, während die Gatespannung VG auf einem Niedrigpegelzustand gehalten ist. Dadurch steigt der Spannungspegel VD niemals über die Avalanche-Spannung VABD und das Problem der Störung, welches an früherer Stelle beschrieben wurde, wird effektiv beseitigt.
  • Fig. 9 ist ein Blockschaltbild ähnlich Fig. 5 und zeigt die Konstruktion einer Speichervorrichtung, welche die zuvor erwähnte Schaltung 233 dazu verwendet, um die Signale PGMR und PGMC zu bilden. In Fig. 9 sind solche Teile, die denjenigen in Fig. 5 entsprechen, mit den gleichen Bezugszeichen versehen und eine Beschreibung wird daher weggelassen.
  • In Verbindung mit Fig. 9 sei darauf hingewiesen, daß PGMR einer Reihenwählstromversorgungsschaltung 13A zugeführt wird, die das Ausgangssignal VG in Antwort auf den Hochpegelzustand von PGMR erzeugt, und daß das Signal VG dem Reihendecodierer 13 zugeführt wird, welchem auch die Reihenadreßdaten gleichzeitig zugeführt werden. Dabei wählt der Reihendecodierer 13 eine Wortleitung, wie beispielsweise WL&sub1;, in Antwort auf die Reihenadreßdaten aus, die diesem zugeführt werden, und schickt die Gatespannung VG zu der ausgewählten Wortleitung WL&sub1;. Ferner ist eine Spaltenstromversorgungsschaltung 15A vorgesehen, die mit PGMC versorgt wird, wobei die Schaltung 15A den Spaltendecodierer 15 abhängig von dem Hochpegelintervall von PGMC aktiviert. Ferner wird PGMC auch einer Drainstromversorgungsschaltung 19A zugeführt, die einen Teil des Schreibverstärkers 20 bildet, und es wird die Drainspannung VD in der bereits unter Hin weis auf die Fig. 8(A)-8(C) beschriebenen Weise in Abhängigkeit von PGMC gesteuert. Da die Chance, daß die Gatespannung der ausgewählten Wortleitung, wie beispielsweise WL&sub1;, niedrig bleibt, während der Pegel der Spannung VD auf dem Hochpegelzustand VM gehalten wird, positiv bei der vorliegenden Konstruktion beseitigt wird, steigt die Drainspannung VD niemals über die Avalanche-Spannung VABD hinaus und das Problem einer Störung wird erfolgreich beseitigt.
  • Es sei erwähnt, daß die Verzögerungszeiten td&sub1; und td&sub2; so bestimmt werden, daß sie größer sind als die Differenz zwischen der Signalverzögerung, die in dem Leiterstreifen auftritt, der das Signal PGMR von der Schaltung 233 zu dem Steuergate des ausgewählten Speicherzellentransistors überträgt, und der Signalverzögerung, die in dem Leiterstreifen auftritt, um das Signal PGMC von der Schaltung 233 zu der Drainzone des ausgewählten Speicherzellentransistors zu übertragen. Es sei darauf hingewiesen, daß der Leiterstreifen, der dazu verwendet wird, das Signal PGMR zu führen, allgemein aus Polysilizium gebildet ist und daß die Verzögerung, die in dem Leiterstreifen zum Übertragen des Signals PGMR auftritt, im allgemeinen größer ist als die Verzögerung, die in dem Leiter auftritt, der das Signal PGMC überträgt. Indem man die Verzögerungszeiten td&sub1; und td&sub2; in solcher Weise einstellt, wird die Phasenbeziehung, die in den Fig. 8(B) und (C) gezeigt ist, auch an dem Steuergate garantiert und auch an der Drainzone des Speicherzellentransistors garantiert.
  • Als nächstes wird eine Ausführungsform der vorliegenden Erfindung unter Hinweis auf Fig. 10 beschrieben, wobei die vorliegende Ausführungsform eine Flash-Speichervorrichtung mit einer Reihenredundanz betrifft. In Fig. 10 sind diejenigen Teile, die den Teilen entsprechen, welche bereits unter Hinweis auf Fig. 5 oder auf Fig. 9 beschrieben wurden, mit den gleichen Bezugszeichen versehen und eine Beschreibung derselben wird daher weggelassen.
  • Gemäß Fig. 10 enthält das Speicherzellenarray 11 eine Reihen- und Spaltenformation von realen Speicherzellentransistoren M1,1-M3,3, die durch den Reihendecodierer 13 und den Spaltendecodierer 15 ähnlich der Ausführungsform von Fig. 5 ausgewählt werden, wobei darauf hingewiesen sei, daß ein zusätzliche Speicherzellenblock vorgesehen ist, der die Speicherzellentransistoren M3,1-M3,3 auch in dem Speicherzellenarray 11 als einen redundanten Reihenspeicherzellenblock enthält, und eine Defekt-Detektorschaltung 34 vorgesehen ist, um die Auswahl einer defekten Wortleitung und eines redundanten Wortdecodierers 35 zu detektieren, um eine redundante Wortleitung, wie beispielsweise WL&sub3;, in Antwort auf die Ausgangsgröße der Defekt-Detektorschaltung 34 auszuwählen, wobei diese Schaltungen vorgesehen sind, um den redundanten Reihenspeicherzellenblock zu aktivieren. Hierbei bedeutet der Ausdruck "defekte Wortleitung" eine Wortleitung, an die ein defekter Speicherzellentransistor angeschaltet ist. Zusätzlich ist ein zusätzlicher Versorgungsspeicherzellenblock vorgesehen, der an eine Wortleitung WL&sub4; angeschaltet ist, der durch einen Versorgungswortdecodierer 36 ausgewählt wird. Der Versorgungsspeicherzellenblock enthält Speicherzellentransistoren M4,1-M4,3 und wird zum Testen des Betriebes der Flash-Speichervorrichtung verwendet.
  • Um bei der vorliegenden Ausführungsform das Problem eines exzessiven Löschens von Informationen aus nicht ausgewählten Speicherzellen, was an früherer Stelle beschrieben wurde, in Relation zu dem Problem der Reihenredundanz in den Flash-Speichervorrichtungen als auch zu dem Problem des Lösch-Störphänomens zu vermeiden, verwendet die vorliegende Ausführungsform eine Konstruktion, um eine große negative Spannung -VE selektiv an die Steuerelektroden des Speicherzellentransistors anzulegen, aus welchem die Information zu löschen ist, derart, daß eine Zerstreuung der Elektronen von dem schwimmenden Gate zu dem Substrat hin erfolgt, wie in Fig. 11 gezeigt ist. Dabei wird eine positive Spannung VL, die der Spannung VL entspricht, die unter Hinweis auf Fig. 2 beschrieben wurde, an das Substrat der Vorrichtung angelegt. Zur gleichen Zeit wird eine Spannung von 0 oder eine positive Spannung an die Steuerelektrode der nicht ausgewählten Speicherzellen angelegt, um eine Zerstreuung der elektrischen Ladungen von dem schwimmenden Gate der nicht ausgewählten Speicherzellen zu dem Substrat hin zu vermeiden. In typischer Weise wird die Spannung VE auf -9 Volt eingestellt. Ferner kann das Zerstreuen der Elektronen von dem schwimmenden Gate zu der Sourcezone hin dadurch verursacht werden, indem die Spannung vfi an das Steuergate und die Spannung VL an den Sourceanschluß gleichzeitig angelegt werden, wie in Fig. 12 gezeigt ist. Durch Steuern der Löschoperation der Flash-Speichervorrichtung in solcher Weise, werden die Probleme eines exzessiven Löschens und einer Löschstörung, die einer Reihenredundanz zugeordnet ist, effektiv beseitigt. Zusätzlich ermöglicht es solch eine Konstruktion, den Versorgungsspeicherzellenblock zu verwenden, der zum Testen der Wiedereinschreiboperation verwendet werden kann. In herkömmlicher Form könnte solch ein Versorgungsspeicherzellenblock nicht auf dem gleichen Chip der Speicherzellenvorrichtung vorgesehen werden, und zwar aufgrund des Problems des exzessiven Löschens.
  • Um das zuvor erläuterte Ziel zu erreichen, verwendet die vorliegende Ausführungsform, die in Fig. 10 gezeigt ist, eine Konstruktion einer Reihenadressenpufferschaltung 12, wie in Fig. 13 gezeigt ist, wobei lediglich ein Teil der Schaltung veranschaulicht ist. Es sei andererseits darauf hingewiesen, daß die Stromversorgung 22 nicht mehr für Löschzwecke verwendet wird. Daher erzeugt die Stromversorgung 22 lediglich 0 Volt oder eine Spannung, die dem Pegel VH entspricht.
  • Gemäß Fig. 13 enthält die Schaltung 12 ein NOR-Gatter 12a, welches einerseits mit einem Steuersignal PD versorgt wird, welches auf den Niedrigpegelzustand während des Operationszustandes der Flash-Speichervorrichtung eingestellt ist, und wird andererseits mit einem Adressensignal beschickt, welches in den Vielfachbitadressendaten enthalten ist, wobei die Ausgangsgröße des NOR-Gatters 12a einen ersten Eingangsanschluß eines anderen NOR-Gatters 12c über einen Inverter 12b zugeführt wird. Ferner wird die Ausgangsgröße des NOR-Gatters 12a einem Eingangsanschluß eines NOR-Gatters 12d zugeführt. Dabei werden sowohl das NOR-Gatter 12c als auch das NOR-Gatter 12d mit einer Ausgangsgröße der Defekt-Detektorschaltung 34 gleichzeitig versorgt, wobei die Defekt-Detektorschaltung 34 eine Ausgangsgröße in solcher Weise erzeugt, daß die Ausgangsgröße der Schaltung 34 einen hohen Pegelzustand annimmt, wenn eine Auswahl der defekten Wortleitung getroffen wird. Wenn die Defekt-Frei- Wortleitung ausgewählt wird, wird andererseits die Ausgangsgröße der Schaltung 34 natürlich auf den Niedrigpegelzustand eingestellt. Wenn die Ausgangsgröße der Schaltung 34 den Hochpegelzustand einnimmt, sei erwähnt, daß sowohl das Ausgangssignal AD des NOR-Gatters 12c als auch das Ausgangssignal/AD des NOR-Gatters 12d auf den Niedrigpegelzustand eingestellt werden. Es sei darauf hingewiesen, daß die Schaltung von Fig. 13 in einer Anzahl vorgesehen ist, die der Anzahl der Hits der Adressendaten entspricht, um die Adressenpufferschaltung 12 zu bilden.
  • Fig. 14 zeigt die Konstruktion des Reihendecodierers 13, wobei der Reihendecodierer 13 ein NAND-Gatter 13a enthält, welches die Adressendaten von der Reihenadressenpufferschaltung 12 empfängt. Dabei wird die Ausgangsgröße des Reihendecodierers 12 über einen n-Kanal-MOS-Transistor 13b und einen p-Kanal-MOS-Transistor 13g, die beide in einen Einschaltzustand durch die Versorgungsspannungen VCC und VSS jeweils gezwungen sind, einer Verriegelungsschaltung zuge führt, die einen p-Kanal-MOS-Transistor 13h und einen n- Kanal-MOS-Transistor 13c enthält, die zwischen einer Stromversorgungsspannung VDD2 und einer anderen Stromversorgungsspannung VDS2 in Reihe geschaltet sind. Die Verriegelungsschaltung enthält ferner einen p-Kanal-MOS-Transistor 131 und einen n-Kanal-MOS-Transistor 13d, die zwischen die zuvor genannten Stromversorgungsspannungen VDD2 und VDS2 in Reihe geschaltet sind, wobei die Transistoren 13h und 131 als auch die Transistoren 13c und 13d so geschaltet sind, daß die Spannung an den Knotenpunkten zwischen den Transistoren 13h und 13c zu den jeweiligen Gateanschlüssen der Transistoren 131 und 13d zugeführt werden, und derart, daß die Spannung an dem Knotenpunkt zwischen den Transistoren 131 und 13d den jeweiligen Gateanschlüssen der Transistoren 13h und 13c zugeführt wird. Die Ausgangsgröße der Verriegelungsschaltung wird an den Knotenpunkt zwischen den Transistoren 131 und 13d erhalten und wird dem Gate eines n- Kanal-MOS-Transistors 33e zugeführt, der mit einem anderen n-Kanal-MOS-Transistor 13f in Reihe geschaltet ist. Dabei sind die Transistoren 13e und 13f zwischen einer Versorgungsspannung VDS1 und einer Versorgungsspannung VDS2 in Reihe geschaltet, wobei der Transistor 13f mit der Ausgangsgröße des Transistors 13g direkt versorgt wird. Dadurch wird die Steuerspannung, die von der Wortleitung Wl&sub1; (i = 1, 2, ...) auszugeben ist, an dem Knotenpunkt zwischen dem Transistor 13e und dem Transistor 13f erhalten.
  • Bei der Konstruktion nach Fig. 14 wird die Spannung VCC in typischer Weise auf +5 Volt eingestellt, während die Spannung VSS typisch auf 0 Volt eingestellt wird. Es sei ferner darauf hingewiesen, daß die Spannungen VDD1 und VDS2 in dem Löschmodus auf die zuvor genannte negative Spannung VE eingestellt werden, die dem Steuergate des Speicherzellentransistors zugeführt wird, um Daten in diesem zu löschen. Andererseits werden die Spannungen VDD2 und VDS1, die der Spannung VL entsprechen, an das Substrat bei dem Lösch schema von Fig. 11 angelegt. Bei dem Löschmodus, der in Fig. 12 gezeigt ist, wird die Spannung VL der Sourcezone zugeführt. In jedem Fall sei erwähnt, daß die Schaltung von Fig. 14 die Steuerspannung auf die ausgewählte Wortleitung Wli derart ausgibt, daß die Steuerspannung auf den Pegel VE in dem Löschmodus eingestellt wird. Es sei darauf hingewiesen, daß das NAND-Gatter 13a eine Niedrigpegelausgangsgröße in Abhängigkeit von den Adressendaten erzeugt, welche die Wortleitung Wli auswählen. Wenn andererseits die Wortleitung nicht ausgewählt wird, erzeugt das NAND-Gatter 13a eine Hochpegelausgangsgröße und ein Steuersignal mit dem Pegel VL wird auf die nicht ausgewählte Wortleitung in Antwort darauf ausgegeben.
  • Eine ähnliche Konstruktion wird für den redundanten Reihenwortleitungsdecodierer 35 und den Vorsorgungswortleitungsdecodierer 36 verwendet. Im Falle des redundanten Reihenwortleitungsdecodierers 35 ist das NAND-Gatter 13a durch einen Inverter 13j ersetzt, der mit dem Ausgangssignal von der Defekt-Detektorschaltung 34 versorgt wird. In ähnlicher Weise wird ein Inverter 13k anstelle des NAND-Gatters 13a in dem Versorgungswortleitungsdecodierer 36 verwendet, wobei der Inverter 13k eine Ausgangsgröße im Ansprechen auf ein diesem zugeführtes Testsignal erzeugt. Wenn somit der redundante Reihenwortleitungsdecodierer 35 in Abhängigkeit von der Auswahl einer defekten Wortleitung aktiviert wird, wird die redundante Wortleitung WL&sub3;, die in Fig. 10 gezeigt ist, ausgewählt und der Spannungspegel der redundanten Wortleitung WL&sub3; wird auf den Pegel VE gezogen, und zwar in Entsprechung zu der Versorgungsspannung VDD1, wenn Daten gelöscht werden. Gleichzeitig wird der Rest der Wortleitungen auf die Spannung VL in Entsprechung zu der Versorgungsspannung VDS1 gezogen. Mit anderen Worten bewirkt eine Flash- Löschoperation, die bei den redundanten Reihenspeicherzellenblocks angewendet wird, nicht ein nachteiliges Löschen in dem realen Speicherzellenblock. Ein ähnliches Argument trifft auch für den Versorgungsspeicherzellenblock zu, der die Wortleitung WL&sub4; angeschaltet ist. Dabei kann die Löschoperation, die bei dem Versorgungsspeicherzellenblock angewendet wird, um den Betrieb der Vorrichtung zu testen, unabhängig von dem Rest der Speicherzellen erreicht werden und das Problem eines exzessiven Löschens wird beseitigt.
  • Bei der zuvor erläuterten Konstruktion des Reihendecodierers 13, der in Fig. 14 gezeigt ist, sei darauf hingewiesen, daß man die Versorgungsspannung VDD1 und VDD2 auf einen anderen Spannungspegel einstellen muß, der von VE in dem Schreibmodus und dem Lesemodus verschieden ist. Wie in Fig. 2 gezeigt ist, muß man die Wortleitungsspannung der ausgewählten Wortleitung auf einen großen positiven Pegel VH im Schreibmodus einstellen, während die Wortleitungsspannung im Lesemodus auf den Pegel VL eingestellt werden muß.
  • Fig. 15 zeigt eine Schaltung 13X zum Bewirken der zuvor erläuterten Änderung der Versorgungsspannung VDD1 in Abhängigkeit vom Betriebsmodus der Flash-Speichervorrichtung.
  • Gemäß Fig. 15 bildet die Schaltung 13X einen Teil der Schaltung 13 als auch von 35 und 36 in der Darstellung von Fig. 10 und enthält einen p-Kanal-Transistor 191 mit einem Sourceanschluß, der mit der Versorgungsspannung Vcc verbunden ist, und einen p-Kanal-Transistor 192, der in Reihe mit dem Transistor 191 geschaltet ist. Ferner ist ein p-Kanal- Transistor 193 vorgesehen, dessen Sourceanschluß mit der Stromversorgungsspannung VPP verbunden ist, und ein anderer p-Kanal-Transistor vorgesehen ist, der in Reihe mit dem Transistor 193 geschaltet ist. Die jeweiligen Sourceanschlüsse der Transistoren 192 und 195 sind gemeinsam mit einem anderen p-Kanal-Transistor 195 verbunden, der abhängig von dem Lösch-Steuersignal E eingeschaltet wird. Dabei sind die jeweiligen Gateanschlüsse der Transistoren 191 und 192 mit dem Schreibsteuersignal W beschickt, während die Transistoren 193 und 194 Gateanschlüsse besitzen, die je weils mit dem komplementären Schreibsteuersignal/W beschickt werden.
  • Wenn somit ein Betrieb in dem Lesemodus stattfindet, bei dem das Signal W spannungsmäßig hoch liegt, werden die Transistoren 191 und 192 eingeschaltet, während die Transistoren 193 und 194 ausgeschaltet werden und wobei die Versorgungsspannung VCC dem Transistor 195 zugeführt wird. In dem Modus, der verschieden vom Löschvorgang ist, nimmt das Steuersignal E einen Niedrigpegelzustand an und die Versorgungsspannung VCC, die auf diese Weise den Transistoren 191 und 192 zugeführt wird, wird ferner über den Transistor 195 dem Versorgungsanschluß VDD1 der Schaltung 13 zugeführt, die in Fig. 14 gezeigt ist. Wenn in ähnlicher Weise das Signal W in Entsprechung zu dem Schreibmodus hoch liegt, werden die Transistoren 193 und 194 eingeschaltet, während der Transistor 191 und 192 ausgeschaltet werden, und es wird die hohe positive Versorgungsspannung Vpp dem Anschluß VDD1 über den Transistor 195 zugeführt, der in Abhängigkeit von dem Nicht-Löschmodus eingeschaltet wird.
  • Ferner enthält die Schaltung von Fig. 15 eine Anzahl von p-Kanal-Transistoren 196, 197, 198, ..., die so geschaltet sind, um eine Diode zu bilden, wobei die Transistoren 196, ... in Reihe mit der Versorgungsspannung VSS über einen n-Kanal-Transistor 195A geschaltet sind, der in Abhängigkeit von dem Lösch-Steuersignal E eingeschaltet und ausgeschaltet wird. In dem Nicht-Löschmodus wird der Transistor 195A ausgeschaltet, und zwar abhängig von dem Niedrigpegelzustand des Steuersignals E, und die Transistoren 196, 197, 198, ... werden von der Versorgungsspannung Vss abgetrennt.
  • Andererseits nimmt in dem Löschmodus das Signal E einen Hochpegelzustand ein und der Transistor 195 wird ausgeschaltet, während der Transistor 195A eingeschaltet wird. Dadurch wird die Versorgungsspannung VSS nach dem Spannungsabfall zugeführt, der durch die Diodenverbindung oder Schaltung der Transistoren 196, ... verursacht wird und es erscheint eine große negative Spannung entsprechend VE an dem Anschluß VDD1 der Schaltung 13 von Fig. 14. Bei der Schaltung von Fig. 15 sei darauf hingewiesen, daß die Transistoren 196, 197, ... mit einem Taktsignal φ und einem logischen Umkehrsignal/φ versorgt werden.
  • Als nächstes wird eine Flash-Speichervorrichtung, zu dem Verständnis der Erfindung nützlich ist, unter Hinweis auf Fig. 16 beschrieben, wobei Fig. 16 eine Vorrichtung zeigt, die eine Spaltenredundanz besitzt. In Fig. 16 sind solche Teile, die an früherer Stelle beschrieben wurden, mit den gleichen Bezugszeichen versehen und eine Beschreibung derselben ist weggelassen.
  • Bei der Vorrichtung nach Fig. 16 ist das Speicherzellenarray 11 aufgeteilt in eine Anzahl von Speicherzellenblöcken 11&sub1;... 11m, wobei jeder Speicherzellenblock eine entsprechende Löschstromversorgung 22l... 22m besitzt, um die Sourcetreiberspannung der Flash-Speicherzellen zuzuführen, derart, daß ein Flash-Löschvorgang der Informationen in jedem Speicherzellenblock unabhängig erfolgt. Ferner ist eine redundante Speicherzellenspalte 11CR entsprechend dem redundanten Spaltenspeicherzellenarray, welches in Fig. 5 gezeigt ist, vorgesehen und die redundante Speicherzellenspalte 11CR empfängt die Sourcetreiberspannung von einer unabhängigen Löschstromversorgung 22CR. Ähnlich der Vorrichtung, die in Fig. 5 gezeigt ist, wird der redundante Speicherzellenblock 11CR in Abhängigkeit von der Ausgangsgröße der Defekt-Detektorschaltung 25 ausgewählt. Bei der Darstellung nach Fig. 16 ist der redundante Decodierer 24 in dem Spaltendecodierer 15 enthalten. Zusätzlich kann eine Versorgungsspeicherzellenspalte 11UT zum Testen der Vorrichtung vorgesehen sein, wobei die Speicherzellenspalte 11UT in Abhängigkeit von einem Testsignal ausgewählt wird, welches dem Spaltendecodierer 18 zugeführt wird, wenn die Flash-Speichervorrichtung getestet wird. Auch bei der Spei cherzellenspalte 11UT ist eine Stromversorgung 22UT vorgesehen. In Verbindung mit der Vorrichtung von Fig. 16 sei darauf hingewiesen, daß jeder der Speicherzellenblöcke 11&sub1;- 11m lediglich die realen Speicherzellen enthält. Mit anderen Worten enthalten die Speicherzellenblöcke 11&sub1;-11m nicht die redundante Speicherzellenspalte oder Versorgungsspeicherzellenspalte.
  • Fig. 17 zeigt ein Schaltungsdiagramm, welches einen Teil der Vorrichtung von Fig. 16 in Einzelheiten wiedergibt. In Fig. 17 sind solche Teile, die bereits an früherer Stelle beschrieben wurden, mit den gleichen Bezugszeichen angezeigt und eine Beschreibung derselben ist weggelassen.
  • Gemäß Fig. 17 sei erwähnt, daß n Bitleitungen, wie beispielsweise die Bitleitungen BL&sub1;-Bln, in Gruppen vorgesehen sind, um einen Speicherzellenblock zu bilden, wie beispielsweise 11&sub1;, ... 11m, wobei keine redundante Speicherzellenspalte in jedem Speicherzellenblock enthalten ist. Dabei wird jeder Speicherzellenblock durch eine entsprechende Stromversorgungseinheit, wie 22&sub1;, ... 22m, über die Sourceversorgungsleitungen SL&sub1;-Slm aktiviert und eine Flash-Löschung oder gleichzeitige Löschung von Informationen wird innerhalb jedes Speicherzellenblocks erreicht. Gemäß der Konstruktion nach Fig. 17 kann der Bereich, der durch die redundante Speicherzellenspalte belegt wird, reduziert werden, und zwar verglichen mit der herkömmlichen redundanten Konstruktion, bei der die redundante Speicherzellenspalte in jedem der Speicherzellenblöcke vorgesehen ist. Da die redundante Speicherzellenspalte explizit durch die Stromversorgungseinheit 22CR aktiviert wird, verursacht der Löschvorgang des redundanten Speicherzellenblocks 11CR nicht das Problem eines exzessiven Löschvorganges in dem realen Speicherzellenarray 11. Es können natürlich eine Vielzahl von Speicherzellenspalten in der redundanten Speicherzellenspalte 11CR enthalten sind.
  • Fig. 18 zeigt eine Abwandlung der Vorrichtung von Fig. 16, wobei das Speicherzellenarray 11 aus einer einzelnen Reihen- und Spaltenformation der Speicherzellentransistoren M1,1-Mm,m gebildet ist, wobei die Vorrichtung ferner eine Versorgungsspeicherzellenspalte 11UT enthält. Wie in Fig. 18 gezeigt ist, enthält die Versorgungsspeicherzellenspalte 11UT Speicherzellen M1,U, M2,U,..., wobei jede Speicherzelle M1,U, ... eine Sourcezone besitzt, die gemeinsam durch die Stromversorgungsleitung SLU mit der Stromversorgungseinheit 22UT verbunden ist, die unabhängig von der Stromversorgungseinheit 22 vorgesehen ist, die die Sourcespannung den Speicherzellentransistoren in dem Speicherzellenarray 11 zuführt. Dabei ändert die Stromversorgungseinheit 22UT die Versorgungsspannung in Abhängigkeit von dem Betriebsmodus, speziell dem Löschmodus, wie bereits unter Hinweis auf die Grundbetriebsweise der Flash-Speichervorrichtung beschrieben wurde, so die Versorgungsspannung abhängig von der Versorgungsspannung geändert wird, die dem Sourceanschluß der Speicherzellentransistoren M1,1-Mm,m der Stromversorgungseinheit 22 zugeführt wird.
  • Die Versorgungsspeicherzellenspalte 11UT der Fig. 18 kann beispielsweise für Testzwecke verwendet werden, um die Zahl von Malen sicherzustellen, die die Vorrichtung wieder beschrieben werden kann, wie dies bereits beschrieben wurde, wobei die Vorrichtung nach Fig. 16 in dem Punkt vorteilhaft ist, daß der Löschvorgang der Versorgungsspeicherzellenspalte 11UT in keiner Weise den Zustand des realen Speicherzellenarrays 11 beeinflußt, und zwar aufgrund der Verwendung der getrennten unabhängigen Stromversorgungseinheit 22UT, um eine Verbindung der Bitleitung BLU mit dem Leseverstärker 20 zu bewirken. Im Betrieb wird ein Teststeuersignal dem Gate des Spaltengatetransistors (Tsw)UT zugeführt. Es sei darauf hingewiesen, daß solch ein Testvorgang der Vorrichtung bei der herkömmlichen Vorrichtung unmöglich war, die lediglich eine Stromversorgungseinheit verwendet hat, da solch ein Test zum Wiedereinschreiben von Daten in die Versorgungsspeicherzellenspalte unvermeidbar einen exzessiven Löschvorgang in dem realen Speicherzellenarray verursachte, wenn nicht das Wiedereinschreiben der Daten gleichzeitig bei der Versorgungsspeicherzellenspalte realisiert wurde bzw. erreicht wurde. Natürlich führt solch ein gleichzeitiges Wiedereinschreiben von Daten in das reale Speicherzellenarray unvermeidbar zu einer verkürzten Lebensdauer der Vorrichtung bevor die Vorrichtung tatsächlich zum Verbraucher verschickt wird. Die Anordnung nach Fig. 16 kann dieses Problem erfolgreich lösen, ohne die Konstruktion der Vorrichtung zu komplizieren.
  • Als nächstes wird eine andere Flash-Speichervorrichtung, die zum Verständnis der Erfindung nützlich ist, unter Hinweis auf Fig. 19 beschrieben, wobei solche Teile, die den Teilen entsprechen, welche bereits früher beschrieben wurden, mit den gleichen Bezugszeichen versehen sind und wobei eine Beschreibung derselben weggelassen ist.
  • Gemäß Fig. 19 ist das Speicherzellenarray 11 in eine Vielzahl von Speicherzellenblöcken 11&sub1;-11m unterteilt, wobei die Vorrichtung ferner eine redundante Speicherzellenspalte 11CR und eine Versorgungsspeicherzellenspalte 11 enthält. Jeder Speicherzellenblock enthält eine Vielzahl von Bitleitungen, die gemeinsam mit einem Sourceanschluß eines MOS-Transistors verbunden sind, der den Schalter S&sub1;, welcher im folgenden beschrieben werden soll, bildet. Dabei sind die Speicherzellenblöcke 11&sub1;-11m als auch die Speicherzellenspalten 11CR und 11UT mit dem Leseverstärker 20 und dem Schreibverstärker 19 über eine gemeinsame Ausgangsleitung DL verbunden, wobei Schalter SW&sub1;-SWCR vorgesehen sind, um die Verbindung zwischen den Bitleitungen in den Speicherzellenblöcken 11&sub1;-11m und der Ausgangsleitung DL als auch die Verbindung zwischen den Bitleitungen, die in den Speicherzellenspalten 11UT und 11CR enthalten sind, und der Ausgangsleitung DL zu steuern. Dabei werden die Schal ter SW&sub1;-SWCR mit einem Steuersignal S&sub1;-SCR versorgt und werden abhängig davon aktiviert. Ferner besitzt jeder der Speicherzellenblöcke und die Speicherzellenspalten 11&sub1;- 11CR eine entsprechende Stromversorgungseinheit 22&sub1;-22CR zum Zuführen der Sourcespannung zu den Speicherzellentransistoren, die darin enthalten sind.
  • Es sei in Verbindung mit der vorliegenden Vorrichtung darauf hingewiesen, daß die Stromversorgungseinheiten 22&sub1; - 22CR so konstruiert sind, daß sie jeweils eine Ausgangsleistung oder Versorgungsstrom liefern, der basierend auf der Zahl der Speicherzellen optimiert ist, die in dem entsprechenden Speicherzellenblock oder Speicherzellenspalte enthalten sind. Im folgenden soll kurz die Optimierung der Stromausgabefähigkeit der Stromversorgungseinheiten beschrieben werden.
  • Bei den Flash-Speichervorrichtungen wird das Löschen von Informationen dadurch erreicht, indem elektrische Ladungen von dem schwimmenden Elektrodengate in Form eines Tunnelstromes beseitigt werden. Dadurch entsteht eine Neigung dafür, daß Löcher erzeugt werden, und zwar als ein Ergebnis der Ausbildung des Tunnelstroms und die auf diese Weise erzeugten Löcher dringen in den Gate-Isolierfilm ein, der unter dem schwimmenden Gate gelegen ist. Dadurch werden die Betriebseigenschaften des Speicherzellentransistors verschlechtert. In der Tat stellt solch eine Ansammlung von Löchern in dem Gate-Isolierfilm einen der Hauptgründe dafür dar, daß Grenzen der Lebensdauer einer Flash-Speichervorrichtung gesetzt sind.
  • Fig. 20 zeigt die Änderung des Sourcestromes mit der Sourcespannung, die an den Speicherzellentransistor angelegt wird, der in Fig. 1 gezeigt ist, und zwar während der Löschoperation, wobei Fig. 21 den Zustand zeigt, bei dem die Löscheigenschaften von Fig. 20 erhalten werden.
  • Gemäß Fig. 21 wird zuerst der Speicherzellentransistor, der in Fig. 1 gezeigt ist, gemäß dem Löschzustand vorgespannt, der in Fig. 2 erläutert ist, und es wird ein Gatestrom, der von dem schwimmenden Gate 3 zum Sourceanschluß 6 fließt, gemessen, und zwar durch Anlegen einer Gleichspannung an das schwimmende Gate. Wie bei dem Ergebnis von Fig. 2 gezeigt ist, nimmt der Sourcestrom IS allmählich mit zunehmender Sourcespannung VS zu, bis eine kritische Spannung VSC erreicht ist, oberhalb welcher der Sourcestrom IS steil ansteigt, und zwar aufgrund das Avalanche-Durchbruchs. Das Löschen der Information wird während dieses Intervalls erreicht, wo der Sourcestrom IS allmählich mit der Sourcespannung VS zunimmt. Wenn einmal die kritische Spannung VSC erreicht ist, so sei erwähnt, daß ein Gatestrom anfängt, von der schwimmenden Gateelektrode 3 zur Sourcezone 6 zu fließen, wie dies in Fig. 20 veranschaulicht ist. Es sei darauf hingewiesen, daß solch ein Gatestrom anzeigt, und zwar bei dem gewöhnlichen Löschvorgang der Flash-Speichervorrichtung, bei dem keine externe Versorgungsspannung an das schwimmende Gate 3 angeschlossen ist, daß positive elektrische Ladungen erzeugt werden. Mit anderen Worten tritt ein Problem eines übermäßigen Löschens auf. Darüber hinaus dringen Löcher, die auf diese Weise erzeugt wurden, in den Gate-Isolierfilm ein und verursachen eine Verschlechterung desselben.
  • Um daher eine Verschlechterung des Gate-Isolierfilms zu vermeiden und um die Lebensdauer der Vorrichtung maximal zu gestalten, ist es wesentlich, die Sourcespannung zu optimieren und damit auch den Sourcestrom, der während des Löschbetriebes verwendet wird. Speziell ist die Optimierung des Sourcestromes in jedem der Speicherzellenblöcke und der Speicherzellenspalten in der Konfiguration, wie sie in Fig. 19 gezeigt ist, wesentlich. Bei der Versorgungsspeicherzellenspalte 11UT ist es insbesondere wesentlich, die Sourcespannung derart zuzuführen, daß der gleiche Sourcestrom in jedem Speicherzellentransistor fließt, und zwar während der Löschoperation, wie bei den Speicherzellentransistoren in den Speicherzellenblöcken 11&sub1;-11m. Im anderen Fall wird das Ergebnis des Wiederbeschreibtests, der an der Versorgungsspeicherzellenspalte durchgeführt wird, nutzlos.
  • Die Fig. 22(A)-22(D) zeigen die Konstruktion der Stromversorgungseinheiten 22&sub1;-22UT, wobei die darin gezeigten Schaltungen eine allgemein ähnliche Verbindung oder Verschaltung aufweisen. Beispielsweise besitzt die Stromversorgungseinheit 221 einen Eingangsanschluß 22a, dem ein Lösch-Steuersignal ERS3 zugeführt wird. Das auf diese Weise zugeführte Lösch-Steuersignal ERS3 wird ferner zu dem Gate eines p-Kanal-MOS-Transistors 22d und einem n-Kanal-MOS- Transistor 22c zugeführt, die zwischen einer Stromversorgungsquelle VPP und Masse oder Erde über einen Übertragungsgatetransistor 22b in Reihe geschaltet sind, welcher in den Einschaltzustand durch eine Versorgungsspannung Vac gezwungen ist, die dem Gate desselben zugeführt wird. Dabei wird die Ausgangsgröße, die an dem Zwischenknotenpunkt zwischen den Transistoren 22c und 22d erhalten wird, einerseits dem Gate eines p-Kanal-MOS-Transistors 22c zugeführt, der zwischen die Versorgungsspannungsquelle und einen Knotenpunkt 22g, der mit dem Gate der Transistoren 22c und 22d verbunden ist, geschaltet ist und andererseits dem Gate der Transistoren 22h und 22j zugeführt, die zwischen der Stromversorgung VPP und Masse oder Erde mit einem dazwischen eingefügten Transistor (22i)&sub1; in Reihe geschaltet sind. Dabei besitzt der Transistor (22i)&sub1; einen Gateanschluß und einen Sourceanschluß, die miteinander verbunden sind, um eine Konstantstromschaltung zu bilden und die Ausgangsgröße der Schaltung 22&sub1; wird an dem Knotenpunkt erhalten, wo der Transistor (22i)&sub1; mit dem Transistor 22j verbunden ist. Wie an späterer Stelle noch erläutert wird, besitzt der Ausgangstransistor (22i)1 eine Gatebreite W&sub1;, die so eingestellt ist, um einen optimierten Ausgangsstrom der Sourceleitung SL&sub1; zuzuführen, die an den Sourceanschluß der Speicherzellentransistoren angeschaltet ist.
  • Bei dem normalen Betrieb zum Lesen oder Schreiben von Daten hat der Knotenpunkt 22g einen niedrigen Pegelzustand in Abhängigkeit von dem Niedrigpegelzustand des Lösch- Steuersignals ERS&sub1;, welches den Nicht-Löschmodus anzeigt, und der p-Kanal-Transistor 22d ist eingeschaltet, während der n-Kanal-Transistor 33c ausgeschaltet ist. Dadurch wird der Knotenpunkt 22f auf den Pegel VPP gezwungen und die p- Kanal-Transistoren 22e und 22h werden ausgeschaltet, während der n-Kanal-MOS-Transistor 41 eingeschaltet wird. Als ein Ergebnis wird die Sourceleitung SL&sub1; auf 0 Volt gesetzt.
  • Wenn das Löschsignal ERS&sub1; auf den Hochpegelzustand in Abhängigkeit von der Löschoperation gesetzt wird, wird der Pegel des Knotenpunkts 22g andererseits auf den Vcc-Pegel gezwungen und der Transistor 22c wird eingeschaltet. Als ein Ergebnis erreicht der Pegel des Knotenpunkts 22f den Wert von Null und es werden die p-Kanal-Transistoren 22e und 22h eingeschaltet, während der n-Kanal-Transistor 22j ausgeschaltet wird.
  • In Abhängigkeit von dem Einschalten des p-Kanal-Transistors 22e steigt der Pegel des Knotenpunktes 22g auf den Pegel VPP an und der p-Kanal-Transistor 22d wird ausgeschaltet. Als ein Ergebnis wird der Pegel des Knotenpunktes 22f auf 0 Volt gezwungen und die Versorgungsspannung VPP wird der Sourceleitung SL&sub1; über den p-Kanal-Transistor 22h und den n-Kanal-Transistor (22i)&sub1; zugeführt. Dadurch wird das Löschen der Information erreicht. Eine ähnliche Operation wird in den anderen Schaltungen erzielt, die in den Fig. 20(B)-20(D) gezeigt sind. Da die Betriebsweise in Verbindung mit diesen Schaltungen offensichtlich ist, wird eine weitere Beschreibung der Versorgungsschaltungen von den Fig. 20 (B)-20 (D) hier weggelassen.
  • In Verbindung mit der Schaltung von Fig. 20(A) sei darauf hingewiesen, daß der Transistor (22i)&sub1;, der als eine Konstantstromquelle wirkt, eine Gatebreite W&sub1; besitzt, die so eingestellt ist, um einen Sourcestrom zu erzeugen, der ausreichend ist, um die Informationen in den Speicherzellentransistoren, die in dem Speicherzellenblock 11&sub1; enthalten sind, zu löschen. Andererseits ist die Gatebreite W1 in Einklang mit der Zahl der Speicherzellentransistoren eingestellt, die in dem Speicherzellenblock enthalten sind. Spezieller gesagt, ist die Gatebreite W&sub1; derart eingestellt, daß die Stromversorgungsschaltung 22&sub1; eine Kapazität zum Zuführen des Stromes ISC besitzt, entsprechend der kritischen Sourcespannung VSC, und zwar an jeden der Speicherzellentransistoren, die in dem Speicherzellenblock 11&sub1; enthalten sind. Siehe hierzu Fig. 20. Dadurch wird ein optimaler Sourcestrom den Speicherzellentransistoren in dem Speicherzellenblock 11&sub1; zugeführt, wenn Informationen gelöscht werden. In ähnlicher Weise besitzen die Ausgangstransistoren (22i)m, (22i)UT, und (22i)CR jeweilige optimale Gatebreiten Wm, WUT und WCR. Dadurch gilt dann die folgende Beziehung:
  • W&sub1;/N&sub1; = Wm/Nm = WUT/NUT = WCR/NCR,
  • worin N&sub1;, Nm, NUT und NCR jeweils die Zahl der Speicherzellentransistoren wiedergeben, die in den Speicherzellenblökken 11&sub1; und 11m und in den Speicherzellenspalten 11UT und 11CR enthalten sind. In Entsprechung zu der zuvor angegebenen Beziehung sind die Stromzuführfähigkeiten P&sub1;, Pm, PUT und PCR der Schaltungen 22&sub1;, 22m, 22UT und 22CR entsprechend der folgenden Beziehung aufeinander bezogen:
  • P&sub1;/N&sub1; = P&sub2;/N&sub2; = P&sub3;/N&sub3; = P&sub4;/N&sub4;.
  • Als nächstes wird eine andere Flash-Speichervorrichtung, die zum Verständnis der Erfindung nützlich ist, unter Hinweis auf Fig. 23 beschrieben, die das Prinzip dieser Vorrichtung veranschaulicht.
  • Gemäß Fig. 23 verwendet die Flash-Speichervorrichtung den redundanten Speicherzellenblock 11CR und den Versorgungsspeicherzellenblock 11UT, wobei jeder der Blöcke 11CR und 11UT eine Vielzahl von Speicherzellen enthält, die so angeordnet sind, daß sie eine Matrix bilden. Mit anderen Worten enthalten die Speicherzellenblöcke 11CR und 11UT eine Anzahl von Speicherzellenspalten. Es sei dabei darauf hingewiesen, daß der Spaltendecodierer 15 gemeinsam für die Speicherzellenblöcke 11CR und 11UT vorgesehen ist, um eine Spaltenwählleitung, wie beispielsweise BL&sub1;, auszuwählen, wobei die Auswahl der Spaltenwählleitung BL&sub1; gleichzeitig in dem Speicherzellenblock 11CR und 11UT erreicht wird. Dadurch wird die aus der ausgewählten Speicherzellenspalte ausgelesene Information dem Leseverstärker 20 entweder über eine Schalterschaltung SW&sub1; oder SW&sub2; zugeführt, wobei die Schalterschaltung SW&sub1; geschlossen wird, wenn der redundante Speicherzellenblock 11CR aktiviert wird. Wenn andererseits der Versorgungsspeicherzellenblock 11UT ausgewählt wird, wird die Schalterschaltung SW&sub2; geschlossen. Dadurch wird die Ausgangsgröße des Speicherzellenblocks 11~ und des Speicherzellenblocks 11CR dem Leseverstärker 20 selektiv zugeführt.
  • Fig. 24 zeigt eine detailliertere Wiedergabe der Schaltung von Fig. 23.
  • Gemäß Fig. 24 sei erwähnt, daß das redundante Speicherzellenarray 11CR Speicherzellentransistoren MCR(1, 1), ... enthält, die in Reihen und Spalten angeordnet sind, während das Versorgungsspeicherzellenarray 11UT Speicherzellentransistoren MUT(1, 1), ... enthält. Dabei sind die redundanten Speicherzellentransistoren MCR(1, 1), ... in Spaltenlinien (CL&sub1;)CR, ... verbunden, während die Versorgungsspeicherzellentransistoren MUT(1, 1), ... in Spaltenlinien (CL&sub1;)UT verbunden sind. Die Spaltenleitungen (CL&sub1;)CR, ... werden durch Spaltengatetransistoren (Tsw1)CR, ... in Abhängigkeit von der Ausgangsgröße ausgewählt, die durch eine letzte Stufenschaltung oder Treiberschaltung 15a des Spaltendecodierers 15 den Spaltenwählleitungen BL"... zugeführt werden, während die Spaltenleitungen (CL&sub1;)UT, durch Spaltengatetransistoren (Tsw1)UT, in Abhängigkeit von der Ausgangsgröße der gleichen Treiberschaltung 15a ... ausgewählt werden, die auf den Spaltenwählleitungen BL&sub1;, ausgegeben wird. Es sei dabei darauf hingewiesen, daß sie Spaltenwählleitungen BL&sub1;, ... gemeinsam mit den entsprechenden Spaltengatetransistoren (Tsw1)CR, ... verbunden sind, und zwar für das redundante Speicherzellenarray 11CR und mit den Spaltengatetransistoren (Tsw1)UT, ...verbunden sind, und zwar für das Versorgungsspeicherarray 11UT. In jedem der Speicherzellenarrays 11CR und 11UT sind die Drainanschlüsse der Spaltengatetransistoren mit einer gemeinsamen Drainleitung (DL)CR und einer gemeinsamen Drainleitung (DL)UT verbunden, wobei die Drainleitung (DL)CR mit dem Leseverstärker 20 über einen Transfergatetransistor Tr&sub1; verbunden ist, der mit einem Steuersignal RED versorgt wird, um das redundante Speicherzellenarray zu aktivieren und der als Schalter SW&sub1; wirkt, während die Drainleitung (DL)UT mit dem Leseverstärker 20 über einen Transfergatetransistor Tr&sub2; verbunden wird, der mit einem Steuersignal TEST versorgt wird, um den Testvorgang in dem Versorgungsspeicherzellenarray zu aktivieren und der als Schalter SW&sub2; arbeitet. Wie dies bei redundanten Spaltenspeicherschaltungen üblich ist, wird das Steuersignal RED in Abhängigkeit von Spaltenadreßdaten nach der Auswahl einer defekten Bitleitung erzeugt. Sie hierzu beispielsweise das Beispiel der Schaltung von Fig. 5, wobei das Signal RED durch den redundanten Decodierer 24 erzeugt wird. Andererseits wird das Steuersignal TEST extern nach dem Lauf der Testprozedur erzeugt.
  • Bei der vorliegenden Konstruktion werden Speicherzellentransistoren gleichzeitig in dem redundanten Speicherzellenarray 11CR und dem Versorgungsspeicherzellenarray 11UT ausgewählt, wobei die Informationssignale, die auf diese Weise von den ausgewählten Speicherzellentrans·istoren ausgelesen werden, ferner durch die Transistoren Tr, und Tr&sub2; in Abhängigkeit von den Steuersignalen RED und TEST ausgewählt werden, welche diesen zugeführt werden.
  • In Verbindung mit Fig. 24 sei darauf hingewiesen, daß die Steuersignale RED und TEST auch dem Spaltentreiber 15a über ein ODER-Gatter 15b zugeführt werden, um dasselbe zu aktivieren. Fig. 25 zeigt die Konstruktion des ODER-Gatters 15b als Teil der Treiberschaltung 15a.
  • Es sei in Verbindung mit Fig. 25 darauf hingewiesen, daß die Treiberschaltung 15a eine Anzahl von Schaltungsblöcken 40&sub0;-40&sub3; enthält, die in Entsprechung zu den Spaltenwählleitungen BL&sub1;-BL&sub4; vorgesehen sind, wobei jeder der Schaltungsblöcke 40&sub0;-40&sub3; die gleiche Konstruktion besitzt und wobei lediglich der Schaltungsblock 40&sub0; beschrieben wird.
  • Der Schaltungsblock 40&sub0; enthält einen n-Kanal-MOS- Transistor 41&sub0; vom Verarmungsmodus und einen n-Kanal-MOS- Transistor 43&sub0; vom Anreicherungsmodus, die in Reihe geschaltet sind, wobei der Drainanschluß des Transistors 41&sub0; mit der Versorgungsspannung VCC verbunden ist, während der Sourceanschluß und der Drainanschluß des Transistors 41&sub0; miteinander an dem Knotenpunkt 47&sub0; verbunden sind. Ferner wird ein Wählsignal/(An + Am), welches als ein Ergebnis der Decodierung in dem Decodierungsteil des Spaltendecodierers 15 erzeugt wurde, dem Gate des Transistors 43&sub0; zugeführt, wobei der Transistor 43&sub0; einen Sourceanschluß besitzt, der mit Masse oder Erde entweder über einen Transfergatetransistor 45 oder einen Transfergatetransistor 46 verbunden wird. Es sei hierbei darauf hingewiesen, daß die Transistoren 45 und 56 einen Teil der ODER-Gatterschaltung 15b bilden. In Abhängigkeit von dem Steuersignal RED oder TEST wird der Transistor 45 oder 46 eingeschaltet und der Transistor 43&sub0; schickt ein Ausgangssignal zu dem zuvor er wähnten Knotenpunkt 47&sub0; in Abhängigkeit von dem Wählsignal /(An + An+1), welches dem Gate des Transistors 43&sub0; zugeführt wird unter der Voraussetzung, daß natürlich der Transistor 45 oder 46 eingeschaltet ist.
  • Das Ausgangssignal am Knotenpunkt 47&sub0; wird ferner dem Gate des p-Kanal-Transistors 42&sub0; und gleichzeitig dem Gate des n-Kanal-Transistors 44&sub0; zugeführt, die in Reihe geschaltet sind, wobei die Transistoren 42&sub0; und 44&sub0; eine Ausgangsstufenschaltung des Schaltungsblocks 40&sub0; bilden und zwischen der Versorgungsspannung VCC und Masse oder Erde geschaltet sind. Dabei gibt die Ausgangsstufenschaltung das Spaltenwählsignal auf der Spaltenwählleitung BL&sub1; aus, die mit dem Zwischenknotenpunkt verbunden ist, und zwar zwischen den Transistoren 42&sub0; und 44&sub0;.
  • Es sei erwähnt, daß jeder der Schaltungsblöcke 40&sub1;- 40&sub3; die gleiche Operation in Abhängigkeit von verschiedenen Kombinationen der Eingangssignale durchführt, wie beispielsweise/(An + An+1),/(An + An+1) und /(An + An+1), worin die Drainanschlüsse der Transistoren 43&sub0;- 43&sub3; gemeinsam mit den Transistoren 45 und 46 verbunden sind.
  • Gemäß der Vorrichtung, die in Fig. 24 gezeigt ist, kann der Bereich des Halbleiterchips, der durch den Spaltendecodierer belegt wurde, wesentlich reduziert werden, da nämlich das redundante Speicherzellenarray 11CR und das Versorgungsspeicherzellenarray 11UT den gleichen Spaltendecodierer verwenden. Es sei ferner darauf hingewiesen, daß dieses Merkmal nicht nur seine Gültigkeit bei den Flash- Speichervorrichtungen hat, sondern auch bei anderen herkömmlichen Halbleiterspeichern, wie beispielsweise bei dynamischen Speichern mit wahlfreiem Zugriff.
  • Als nächstes wird eine andere Flash-Speichervorrichtung, die zum Verständnis der Erfindung nützlich ist, unter Hinweis auf Fig. 26 beschrieben, die eine Abwandlung der Konstruktion der Schaltung von Fig. 5 entspricht.
  • Gemäß Fig. 26 zielt die hier angesprochene Schaltung darauf ab, die Löschoperation der Flash-Speichervorrichtung zu testen und sie enthält eine Schreibsteuerschaltung 25a.
  • In Verbindung mit der herkömmlichen spaltenredundanten Flash-Speichervorrichtung, die in Fig. 5 gezeigt ist, sei darauf hingewiesen, daß die herkömmliche Schaltung von Fig. 5 eine redundante Speicherzellenspalte auswählt, wenn eine defekte Speicherzellenspalte adressiert wird. Dadurch wird das Beschreiben der defekten Speicherzellenspalte nicht durchgeführt und die Speicherzellen, die in der defekten Speicherzellenspalte enthalten sind, gelangen in den übermäßigen Löschzustand nach dem Flash-Löschprozeß. Bei der Schaltung von Fig. 5 bewirkt dieser übermäßige Löschvorgang der defekten Spalte keinerlei Problem, da die Auswahl solch einer defekten Spalte durch den Spaltengatetransistor, wie beispielsweise Tsw&sub3;, verhindert wird.
  • Wenn eine neu hergestellte Vorrichtung getestet wird, um defekte Speicherzellen zu identifizieren, und zwar in bezug auf die Löschqualität, ist die zuvor erwähnte Konstruktion andererseits mit einem Nachteil dahingehend behaftet, daß das Einschreiben der Information in die redundante Speicherzellenspalte nicht bei Abwesenheit der Information über die defekten Speicherzellen möglich ist. Spezieller gesagt, kann das Einschreiben von Daten "0" in die Speicherzellen vor dem Löschvorgang zum Vermeiden eines übermäßigen Löschens für die redundanten Speicherzellen nicht durchgeführt werden. Dadurch verursacht der Löschtest, der hinsichtlich der realen Speicherzellen durchgeführt wird, die an die realen Bitleitungen BL&sub1;-BLn angeschlossen sind, unvermeidbar einen exzessiven Löschzustand in den redundanten Speicherzellen, die an die redundanten Bitleitungen (BL&sub1;)CR-(BL&sub2;&sub1;)CR angeschlossen sind.
  • Um das zuvor erläuterte Problem zu vermeiden, verwendet die Schaltung von Fig. 26 eine Schreibsteuerschaltung 25a, die den redundanten Spaltendecodierer 24 über ein ODER-Gatter 25b in Abhängigkeit von einem redundanten Wählsignal RED ACTIV aktiviert. Gleichzeitig deaktiviert die Schaltung 25a den Spaltendecodierer 15 ebenfalls über das ODER-Gatter als auch über eine Inverter 25b. Wenn somit das Signal RED ACTIV spannungsmäßig hoch liegt, wird der Decodierer 24 aktiviert und das Einschreiben von Daten in die redundanten Speicherzellenspalten wird möglich, während dann, wenn das Signal RED ACTIV auf einen niedrigen Wert gesetzt ist, der Decodierer 24 deaktiviert wird und das Einschreiben der Daten in die redundanten Speicherzellenspalten verhindert wird. Es sei darüber hinaus darauf hingewiesen, daß die Schaltung von Fig. 26 die gewöhnliche Spaltenredundanz erreicht, gesteuert durch die Defekt-Detektorschaltung 25 über das ODER-Gatter 25b.
  • Wenn somit der zuvor erläuterte Löschtest durchgeführt wird, wird ein Steuersignal W den Decodierern 13, 15 und 24 in solcher Weise zugeführt, daß das Signal W einen hohen Pegelzustand besitzt entsprechend der Spannung Vpp zum Einstellen der Speicherzellentransistoren in den realen Speicherzellenarray als auch in dem redundanten Speicherzellenarray auf den Zustand gemäß einer Bereitschaft zum Einschreiben von Informationen. Ferner wird das Steuersignal RED ACTIV auf den Niedrigpegelzustand eingestellt und das Einschreiben der Daten "0" in die Speicherzellentransistoren in dem realen Speicherzellenarray wird erreicht, während das Einschreiben von Daten "0" in die redundanten Speicherzellenarrays verhindert wird. Als nächstes wird das Steuersignal RED ACTIV auf den Hochpegelzustand eingestellt und das Einschreiben der Daten "0" in die redundanten Speicherzellentransistoren wird durchgeführt, während das Einschreiben in die realen Speicherzellentransistoren verhindert wird. Nachdem ferner die realen Speicherzellentransistoren und die redundanten Speicherzellentransistoren mit den Daten "0" beschrieben worden sind, wird die Löschstromversorgung 22 in Abhängigkeit von dem Lösch-Steuersignal aktiviert und es wird ein Flash-Löschvorgang der Informationen für die Gesamtheit der Speicherzellen erreicht, inklusive der realen Speicherzellen und der redundanten Speicherzellen.
  • Fig. 27 zeigt ein Beispiel der Konstruktion der Schaltung 25a, die in Fig. 26 gezeigt ist, wobei die Schaltung p-Kanal-MOS-Transistoren 251 und 252 als auch einen n-Kanal-MOS-Transistor 253 enthält, die zwischen den zwei Versorgungsspannungen VCC und VSS in Reihe geschaltet sind, wobei die Transistoren 252 und 253 jeweils Gateanschlüsse besitzen, die je mit der Versorgungsspannung VCC verbunden sind. Dadurch wird das Steuersignal RED ACTIV einem Anschluß Pin zugeführt, der mit dem Drain des Transistors 251 verbunden ist, und erreicht einen Spannungspegel Ver, der die Versorgungsspannung VCC überschreitet, wenn das Signal RED ACTIV sich in dem Hochpegelzustand befindet. Wenn somit das Signal RED ACTIV spannungsmäßig hoch liegt, wird der p- Kanal-Transistor 252 eingeschaltet und der n-Kanal-Transistor 253 wird eingeschaltet und eine Spannung an dem Knotenpunkt zwischen den Transistoren 252 und 253 wird einer Inverterschaltung zugeführt, die eine Reihenschaltung aus dem p-Kanal-Transistor 254 und einem n-Kanal-Transistor 255 enthält. Ferner wird die Ausgangsgröße des Inverters einem nächsten Inverter zugeführt, der eine Reihenschaltung aus einem p-Kanal-Transistor 256 und einem n-Kanal-Transistor 257 enthält, und es wird das Ausgangssteuersignal, welches dem ODER-Gatter 25b zuzuführen ist, an dem zwischenliegenden Knotenpunkt zwischen den Transistoren 256 und 257 erhalten.
  • Fig. 28 zeigt ein Flußdiagramm zum Trennen der defekten Produkte von guten Produkten basierend auf der zuvor erläuterten Lösch-Testoperation.
  • Gemäß Fig. 28 wird das Einschreiben der Daten "0" in die realen Speicherzellen bei einem ersten Schritt 1 durchgeführt, indem die Spaltenadressenpufferschaltung 14 und der Spaltendecodierer 15 aktiviert werden. Als nächstes wird das Einschreiben der Daten "0" in die redundanten Speicherzellen bei einem Schritt 2 durchgeführt, indem der redundante Decodierer 24 über die Schreibsteuerschaltung 25a aktiviert wird.
  • Nachdem in die Speicherzellen in den realen und in den redundanten Speicherzellenarrays alle mit den Daten "0" beschrieben wurden, wird bei einem Schritt 3 ein Löschprozeß erreicht, in dem die Lösch-Stromversorgungseinheit 22 aktiviert wird. Dadurch wird die Flash-Löschung von Informationen für die Gesamtheit der Speicherzellen in dem realen und in dem redundanten Speicherzellenarray erreicht.
  • Als nächstes wird das Ergebnis des Flash-Löschprozesses des Schrittes 3 dadurch verifiziert, indem der Inhalt der Informationen der Speicherzellen in dem realen und dem redundanten Speicherzellenarray gelesen wird. Wenn bei einem Schritt S diskriminiert wird, daß alle Speicherzellen einem richtigen Löschprozeß unterworfen worden sind, wird die Vorrichtung bei einem Schritt 6 als ein gutes Produkt beurteilt.
  • Wenn andererseits ein fehlerhafter Löschvorgang gefunden wird, werden die Adressen der defekten Speicherzellen, die einen fehlerhaften Löschvorgang gezeigt haben, in einen Speicher geschrieben, der in der Defekt-Detektorschaltung 25 enthalten ist, was bei einem Schritt 7 erfolgt. Ferner wird ein Verifizierungsprozeß bei einem Schritt 8 durchgeführt, um die Spaltenredundantoperation der Vorrichtung basierend auf der Adresse der defekten Speicherzellen zu verifizieren.
  • Wenn bei einem Schritt 9 bestätigt wird, daß die Spaltenredundantoperation zufriedenstellend ist, wird der Schritt 6 durchgeführt und die Vorrichtung wird als ein gutes Produkt identifiziert. Wenn andererseits das Ergebnis der Diskriminierung bei dem Schritt 9 unbefriedigend ist, wird ein Schritt 10 durchgeführt, um die Löschprozedur er neut zu erreichen. Ferner wird die Operation der Vorrichtung bei einem Schritt 11 verifiziert, indem der Inhalt der Speicherzellen gelesen wird. Ferner wird das Ergebnis des Verifizierungsprozesses des Schrittes 11 bei einem Diskriminierungsschritt 12 geprüft, um zu diskriminieren, ob die Vorrichtung die zufriedenstellende Operation erreicht hat oder nicht. Wenn bei dem Schritt 12 das Ergebnis JA lautet, wird der Schritt 6 durchgeführt und die Vorrichtung wird dann als ein gutes Produkt identifiziert. Wenn andererseits das Ergebnis bei dem Schritt 12 NEIN lautet, wird ein Schritt 13 durchgeführt, wobei dann die Vorrichtung als defektes Produkt identifiziert wird.
  • Als nächstes wird ein andere Flash-Speichervorrichtung, die zum Verständnis der Erfindung nützlich ist, unter Hinweis auf Fig. 29 beschrieben, welche das Prinzip dieser Vorrichtung veranschaulicht.
  • Gemäß Fig. 29 basiert diese Vorrichtung auf einem Konzept ähnlich dem Konzept der Vorrichtung, die in Fig. 23 gezeigt ist, und verwendet einen gemeinsamen Spaltendecodierer für das reale Speicherzellenarray 11 und das redundante Speicherzellenarray 11CR1-11CRn. Dadurch wird die Konstruktion zur Realisierung der Spaltenredundanz wesentlich vereinfacht. Da die Schaltung von Fig. 29 für eine Spaltenredundanz konstruiert ist, anstatt der Schaltung von Fig. 23, die dafür konstruiert ist, um die redundante Speicherzellenspalte und die Versorgungsspeicherzellenspalte zu testen, existiert ein Unterschied zwischen der Schaltung von Fig. 29 und der Schaltung von Fig. 23, was im folgenden beschrieben werden soll.
  • In Verbindung mit Fig. 29 sei darauf hingewiesen, daß der redundante Decodierer 24, der in der Konstruktion von Fig. 5 verwendet ist, nicht mehr bei dieser Vorrichtung Verwendung findet. Dadurch wird der Spaltendecodierer 15 gemeinsam für das reale Speicherzellenarray 11 und das red- undante Speicherzellenarray 11CR1-11CRn, verwendet und die Auswahl einer Bitleitung, wie beispielsweise B&sub1; in dem Speicherzellenarray 11, bewirkt eine gleichzeitige Auswahl der Bitleitungen in den redundanten Speicherzellenarrays. Um daher die in einer ausgewählten Speicherzelle gespeicherte Information zu dem Leseverstärker 20 zu übertragen, ist eine Schalterschaltung 16A vorgesehen, derart, daß die Schalterschaltung 16A in Abhängigkeit von einem Steuersignal Scomp aktiviert wird, welches Signal von der Defekt-Detektorschaltung 25 ausgegeben wird.
  • Fig. 30 zeigt den wesentlichen Teil der Schaltung von Fig. 29, wobei darauf hingewiesen sei, daß der Spaltendecodierer 15 eine Anzahl von Decodierschaltungen DC&sub0;, DC&sub1;,. enthält, die jeweils den Spaltengätetransistoren Ta, Tb, Tc, Td, ... entsprechen, wobei die Decodierschaltung DC&sub0; die Bitleitung B&sub0; auswählt, während die Decodierschaltung DC&sub1; die Bitleitung B&sub1; auswählt. Dabei entsprechen die Transistoren Ta, Tb, ... den an früherer Stelle beschriebenen Spaltengatetransistoren Tsw&sub1;, ... und bilden die 16, 16CR1, 16CR2... Ferner hebt die Defekt-Detektorschaltung 25 den Pegel von einem der Steuersignale SB0, 5B1, ... an, die von dort den Decodierschaltungen DC&sub0;, DC&sub1;, ... zugeführt werden, und zwar selektiv basierend auf dem Ergebnis des Vergleiches der zugeführten Spaltenadreßdaten mit den Adreßdaten der defekten Speicherzellenspalten. Wenn somit eine Adressierung eines defekten Speichers erfolgt, wird ein Decodieren, wie beispielsweise DC&sub1;, selektiv aktiviert. In diesem Fall werden die Bitleitungen B&sub1; und B1s gleichzeitig ausgewählt.
  • Gleichzeitig mit der zuvor erwähnten Steuerung des Spaltendecodierers 15 schickt die Defekt-Detektorschaltung 25 das Steuersignal Scomp zu der Schalterschaltung 16A. Es sei darauf hingewiesen, daß die Schalterschaltung 16A Transfergatetransistoren Te und Tf enthält, wobei die Transistoren Te und Tf komplementär in Abhängigkeit von dem Steuersignal Scomp eingeschaltet und ausgeschaltet werden.
  • Es sei erwähnt, daß der Transistor Te in Entsprechung zu dem realen Speicherzellenarray 11 vorgesehen ist und daß die Bitleitungen B&sub0;, B&sub1;, ... in dem realen Speicherzellenarray 11 gemeinsam mit dem Transistor Te über die jeweiligen Spaltengatetransistoren Ta, Tb, ... angeschaltet sind. In ähnlicher Weise sind die redundanten Bitleitungen B0s, B1s der redundanten Speicherzellenarrays zusammen an den Transistor Tf angeschaltet, der dem redundanten Speicherzellenarray entspricht.
  • Fig. 31 zeigt die Konstruktion der Decodierschaltung, wie beispielsweise DCo, wobei darauf hingewiesen sei, daß p-Kanal-Transistoren Tj, Tg, Tn, ... Ti in Reihe zwischen die Versorgungsspannung VCC und der Versorgungsspannung Vss geschaltet sind, wobei die Transistoren Tg, Tn, ... Ti mit einer logischen Kombination der Spaltenadressensignale versorgt werden und einen Übergang in den Einschaltzustand in Entsprechung zu einer bestimmten logischen Kombination derselben bewirken, während der Transistor Tj als eine Konstantstromquelle wirkt und einen Treiberstrom zu einem Knotenpunkt N zuführt, wo der Transistor Tj und der Transistor Tg miteinander verbunden sind. Hierbei wird die Ausgangsgröße, die an dem Knotenpunkt N als ein Ergebnis der zuvor erwähnten Decodieraktion der Transistoren Tg-Ti erhalten wird, einem Ausgangsinverter zugeführt, der eine Reihenschaltung aus einem p-Kanal-MOS-Transistor TUUT und einem n- Kanal-MOS-Transistor TOUT' in der üblichen Weise enthält, wobei ein zusätzlicher Transistor Tk derart vorgesehen ist, daß der Transistor Tk zwischen den Knotenpunkt N und Masse oder Erde G geschaltet ist. Dabei wird der Transistor Tk mit dem zuvor genannten Signal SB0 oder SB1 von der Defekt- Detektorschaltung 25 am Gate desselben beschickt und er zieht den Pegel des Knotenpunktes N auf den Niedrigpegelzustand in Abhängigkeit von dem Hochpegelzustand des Steuersignals SB0 oder SB1, und zwar ungeachtet der logischen Kombination des Spaltenadressensignals. Dadurch wird der Aus gangspegel des Ausgangsinverters auf den Hochpegelzustand gezwungen. Mit anderen Worten übersteuern die Steuersignale SB0 und SB1 von der Defekt-Detektorschaltung 25 das Ergebnis der Decodierung in dem Spaltendecodierer und die Auswahl der redundanten Bitleitung erfolgt ungeachtet der Decodieroperation in dem Spaltendecodierer 15, solange als die Spaltenadreßdaten eine defekte Speicherzellenspalte spezifizieren.
  • Fig. 32 zeigt eine Abwandlung der Vorrichtung von Fig. 29, wobei das reale Speicherzellenarray 11 in eine Vielzahl von Speicherzellenblöcken 11&sub1; und 11&sub2; aufgeteilt ist. In Entsprechung dazu sind die redundanten Speicherzellenblöcke 11CR1 und 11CR2 vorgesehen. Hierbei werden die Bitleitungen in dem Speicherzellenblock 11&sub1; durch eine Spaltengateschalterschaltung 16&sub1; ausgewählt, die Bitleitungen in dem Speicherzellenblock 11&sub2; werden durch eine Spaltengateschalterschaltung 16&sub2; ausgewählt, während die Bitleitungen in dem Speicherzellenblock 11CR1 durch eine Spaltengateschalterschaltung 16CR1 ausgewählt werden und die Bitleitungen in dem Speicherzellenblock 11CR2 durch eine Spaltengateschalterschaltung 16CR2 ausgewählt werden.
  • Bei dieser Konstruktion wird ein redundanter Decodierer 24A ähnlich dem redundanten Decodierer 24 von Fig. 5 dafür verwendet, um die Spaltengateschalter 16&sub1;, 16&sub2;, 16CR1 und 16CR2 zu aktivieren, wobei die Spaltengateschalter 16&sub1; und 16&sub2; durch den Spaltendecodierer in der üblichen Weise gesteuert werden. Andererseits werden die Spaltengateschalter 16CR1 und 16CR2 gemeinsam durch ein Steuersignal SRSEL aktiviert, welches durch einen redundanten Decodierer 24A erzeugt wird. Dabei wird der redundante Decodierer 24A mit den Spaltenadreßdaten von dem Spaltenpuffer 14 versorgt, und zwar gleichzeitig mit dem Spaltendecodierer 15, und steuert den Decodierer 15 durch Zuführen eines Steuersignals SINH derart, daß die Operation des Decodierers 15 verhindert wird, wenn eine Bitleitung in der realen Speicher zelle 11&sub1; oder 11&sub2; existiert und eine Bitleitung in der redundanten Speicherzelle 11CR1 und 11CR2 in Entsprechung zu einer gegebenen Spaltenadresse existiert. Wenn beispielsweise eine defekte Spaltenleitung ausgewählt wird, verhindert der Decodierer 24A den Betrieb des Decodierers 15 und wählt redundante Bitleitungen in den Speicherzellenarrays 11CR1 und 11CR2 aus. Dadurch wird das Lesen von Information entweder von dem realen Speicherzellenarray oder von dem redundanten Speicherzellenarray erzielt. Beispielsweise wird das Lesen erreicht entweder aus dem Speicherzellenarray 11&sub1; oder 11CR1 und die so ausgelesenen Informationen werden zu dem Transistor Te geschickt, der einen Teil der Schalterschaltung 16A darstellt. Alternativ wird das Lesen der Informationen entweder aus dem Speicherzellenarray 11&sub2; oder aus dem redundanten Speicherzellenarray 11CR2 erzielt und die so ausgelesenen Informationen werden zu dem Transistor Tf, der in der Schalterschaltung 16A enthalten ist, zugeführt.
  • Dabei erzeugt der Decodierer 24A ferner Steuersignale SR&sub1; und SR&sub2; und aktiviert entweder den Transistor Te oder den Transistor Tf in Abhängigkeit von logischen Kombinationen der Signale SR&sub1; und SR&sub2;, und zwar über eine Steuerschaltung 24B. Als ein Ergebnis wird das Lesen der Informationen selektiv aus einem Speicherzellenarrays 11&sub1;, 11&sub2;, 11CR1 und 11CR2 erreicht.
  • Fig. 33 zeigt die Konstruktion der Schaltung 24B.
  • Gemäß Fig. 33 enthält die Schaltung 24B ein NOR-Gatter 241 und ein NAND-Gatter 242, die in Reihe geschaltet sind, wobei die Versorgungsspannung VSS zu einem Eingangsanschluß des NOR-Gatters 241 zugeführt wird, während das höchstwertige Bit AMSB der Spaltenadreßdaten dem anderen Eingangsanschluß zugeführt wird. Die Ausgangsgröße des NAND-Gatters 242 wird einem NOR-Gatter 243 zugeführt, wobei das NOR-Gatter 243 mit dem Steuersignal SR&sub1; an dem anderen Eingangsanschluß beschickt wird. Ferner wird die Ausgangsgröße des NOR-Gatters 243 einem ersten Eingangsanschluß eines NOR- Gatters 244 zugeführt, welches auch mit dem Steuersignal SR&sub2; an dem anderen Eingangsanschluß beschickt wird. Ferner wird die Ausgangsgröße des NOR-Gatters 244 dem Transistor Te als Steuersignal SEL zugeführt und ferner über einen Inverter 245 dem Transistor Tf als ein Steuersignal SELx. Es sei dabei darauf hingewiesen, daß die Ausgangssignale SEL und SELx als ein Ergebnis der logischen Kombination der Signale AMSB, SR&sub1; und SR&sub2; erzeugt werden. Dabei nimmt das Signal SEL den gleichen logischen Pegel wie das Signal AMSB ein, wenn die Signale SR&sub1; und SR&sub2; beide einen Niedrigpegelzustand in Entsprechung zu der nicht redundanten Operation haben. Andererseits wird der logische Pegel des Ausgangssignals SEL auf den Hochpegelzustand gezwungen, wenn das Signal SR&sub1; einen Hochpegelzustand hat. Ferner wird das Signal SEL auf den Niedrigpegelzustand gezwungen, wenn das Signal SR&sub2; den Hochpegelzustand hat.
  • Die vorliegende Abwandlung, wie sie unter Hinweis auf die Fig. 32 und 33 beschrieben wurde, ist auch zur Vereinfachung der Konstruktion der Speichervorrichtung effektiv, indem die redundanten Speicherzellenarray 11CR1 und 11CR2 durch das gleiche Steuersignal SRSEL gesteuert werden, welches durch die gleiche Decodierschaltung 24A erzeugt wurde.
  • Als nächstes wird eine andere Flash-Speichervorrichtung, die zum Verständnis der Erfindung nützlich ist, unter Hinweis auf Fig. 34 beschrieben.
  • Bei den Flash-Speichervorrichtungen wurden Versuche unternommen, die Spannung zu reduzieren, die an die Sourcezone des Speicherzellentransistors angelegt wird. In Verbindung mit dem herkömmlichen Löschprozeß, der unter Hinweis auf Fig. 2 erläutert wurde, sei darauf hingewiesen, daß eine sehr hohe Spannung (VH), wie beispielsweise 12 Volt, an die Drainzone des Speicherzellentransistors angelegt werden muß. Andererseits führt das Anlegen solch einer hohen Spannung an die n&spplus;-leitfähige Sourcezone zu einem Durchbruch an dem p-n-Übergang zwischen der Sourcezone und dem Substrat. Ferner neigt das Anlegen solch einer sehr hohen Spannung an die Sourcezone dazu, eine Verarmungszone in dem Substrat zu induzieren, und zwar unmittelbar unter dem Gate-Isolierfilm, und das mit solch einer Verarmungszone verbundene starke elektrische Feld kann bewirken, daß ein Tunnelstrom von dem Valenzband zu dem Leitungsband fließt. Dadurch fließt ein unnötig großer Strom in Form des Sourcestromes, wenn Informationen gelöscht werden. Darüber hinaus neigt solch ein starkes elektrisches Feld dazu, eine Injektion von Löchern in den Gate-Isolierfilm zubewirken und die Injektion von Löchern verschlechtert die Betriebseigenschaften und auch die Lebensdauer der Flash-Speichervorrichtung.
  • Der Löschprozeß, der bereits unter Hinweis auf die Fig. 11 und 12 erläutert wurde, und zwar für die Ausführungsform nach Fig. 11, vermeidet dieses Problem durch Anlegen einer starken negativen Spannung an die Steuergateelektrode in solcher Weise, daß das Erfordernis, eine hohe Spannung an die Sourcezone anzulegen, beseitigt wird.
  • Bei der Vorrichtung nach Fig. 34 wird der gleiche Trick wie bei der Ausführungsform nach Fig. 11 erreicht, und zwar durch gleichzeitiges Anlegen einer positiven Spannung an das Substrat und einer negativen Spannung an die Steuergateelektrode, wenn Informationen gelöscht werden, und zwar mit der gleichen Größe, so daß keine übermäßig große Spannung zwischen den aktiven Teilen der Speicherzellentransistoren als auch den peripheren Transistoren, welche die periphere Schaltung bilden, erscheint.
  • Fig. 34 zeigt das zuvor erläuterte Prinzip des Flash- Speichers als auch die Konstruktion der Vorrichtung, die dafür ausgelegt ist, um das zuvor erläuterte Prinzip zu realisieren.
  • Gemäß Fig. 34 ist der Flash-Speicher auf einem p-leitenden Substrat 110 hergestellt, welches mit einer Spei cherzellenzone ausgestattet ist, wobei die Speichertransistoren A und B an einer peripheren Zone ausgebildet sind, wobei ein peripherer Transistor gebildet ist. Dabei enthält die Speicherzellenzone n&spplus;-leitende Diffusionszonen 126a und 128a, die jeweils als Source und Drain des Speicherzellentransistors A dienen, und Diffusionszonen 126b und 128b, die jeweils als Source und Drain des Speicherzellentransistors B dienen. Ferner sind die Speicherzellentransistoren A und B voneinander durch eine Feldoxidzone 116 isoliert und ein Gate-Isolierfilm 118 bedeckt die Oberfläche der Vorrichtungszone für die Transistoren A und B, wie dies bei MOS-Transistoren üblich ist.
  • Auf dem Gate-Isolierfilm 118 ist eine schwimmende Gateelektrode 120a in Entsprechung zu dem Speicherzellentransistor A vorgesehen, während eine schwimmende oder schwebende Gateelektrode 120b auf dem Gate-Isolierfilm 118 in Entsprechung zu dem Speicherzellentransistor B vorgesehen ist. Auf den schwimmenden oder schwebenden Gateelektroden 120a und 120b sind Kondensatorisolierfilme 122a und 122b jeweils ausgebildet und es sind Steuergateelektroden 124a und 124b jeweils auf den Kondensatorisolierfilmen 122a und 122b vorgesehen.
  • Es sei ferner darauf hingewiesen, daß eine p-leitende Wanne 114, die durch eine externe Wanne 112 umgeben ist, in dem Substrat 110 in Entsprechung zu der peripheren Zone ausgebildet ist und daß n&spplus;-leitende Diffusionszonen 132 und 134 in der Wanne 114 als Source und Drain des peripheren Transistors ausgebildet sind. Wie dies üblich ist, ist der Gate-Isolierfilm 118 auch auf der Oberfläche des Substrats 110 in Entsprechung zu dem peripheren Transistor ausgebildet und eine Gateelektrode 130 ist darauf vorgesehen.
  • Wenn Informationen aus dem Speicherzellentransistor A beispielsweise gelöscht werden, legt die vorliegende Vorrichtung eine Gatespannung von -10 Volt an die Steuergateelektrode 124a an, während sie gleichzeitig eine Sub stratspannung von +10 Volt anlegt. Dadurch wird eine Spannungsdifferenz von 20 Volt zwischen der Steuergateelektrode 124a und dem Substrat 110 hergestellt und die Elektronen, die sich in dem schwebenden Gate 120a angesammelt haben, werden zu dem Substrat 110 in Form des Fowler-Nordheim- Tunnelstroms ausgestoßen. Um das unerwünschte Löschen von Informationen zu vermeiden, wird gleichzeitig eine positive Spannung von +10 Volt an das Steuergate 124b des Speicherzellentransistors angelegt. Es sei erwähnt, daß dadurch die Spannungsdifferenz zwischen dem Steuergate 124b und dem Substrat 110 zu Null wird.
  • Um das zuvor erläuterte Prinzip zum Löschen einer Information zu realisieren, sei erwähnt, daß der Spannungspegel des Substrats 110 positiv zunimmt, und zwar auch in der peripheren Zone, wenn das Substrat der peripheren Zone nicht gegenüber dem Rest des Substratteiles in Form einer Doppelwannenstruktur isoliert wird, die in Fig. 34 gezeigt ist. Dabei induziert der positive Spannungspegel, der an das p-leitende Substrat angelegt wird, unvermeidbar eine vorwärts gerichtete Vorspannung an dem p-n-Übergang zwischen dem Substrat und den Diffusionszonen 132, 134.
  • Die vorliegende Erfindung vermeidet dieses Problem der gegenläufigen, vorwärts gerichteten Vorspannung durch Vorsehen einer n-leitenden Wanne 112 in dem Substrat 110 in Entsprechung zu der peripheren Zone und ferner durch Ausbilden einer p-leitenden Wanne 114 innerhalb der n-leitenden Wanne 112. Dadurch sind die Diffusionszonen 132 und 134 innerhalb der p-leitenden Wanne 114 ausgebildet.
  • Im Betrieb wird eine positive Spannung, die gleich der positiven Spannung eingestellt ist, welche an das Substrat 112 angelegt wird, an die n-leitende Wanne 112 derart angelegt, daß dort keine wesentliche Vorspannung zwischen dem p-leitenden Substrat 110 und der n-leitenden Wanne auftritt. Ferner wird der Spannungspegel der p-leitenden Wanne 114 bei 0 Volt gehalten. Dadurch wird der p-n-Übergang an der Zwischenschicht zwischen der n-leitenden Wanne 112 und der p-leitenden Wanne 114 umgekehrt vorgespannt und die Verarmungszone, die sich entlang dem p-n-Übergang entwikkelt, isoliert effektiv die p-leitende Wanne 114 gegenüber dem p-leitenden Substrat 110. Somit ermöglicht die Struktur nach Fig. 34 das effektive Löschen einer Information, ohne dabei eine übermäßige elektrische Spannung an irgendeinem Teil der Vorrichtung vorzusehen.
  • Bei der Struktur, die in Fig. 34 gezeigt ist, wird das Lesen und das Einschreiben von Informationen ähnlich dem herkömmlichen Prozeß erreicht, der in Fig. 2 gezeigt ist. Wenn ferner eine Information gelöscht wird, kann man die gleiche positive Spannung wie die Substratspannung an die Source- und Drainzone des Speicherzellentransistors anlegen.
  • Fig. 35 ist eine Abwandlung der Vorrichtung von Fig. 34, wobei die Speicherzellenzone von der peripheren Zone durch eine Doppelwannenisolierstruktur isoliert ist. Es sei hier darauf hingewiesen, daß die Doppelwanne eine äußere nleitende Wanne 136 und eine innere p-leitende Wanne 138 enthält und daß die Diffusionszonen der Speicherzellentransistoren A und B innerhalb der inneren p-leitenden Wanne 138 ausgebildet sind. Da der Rest der Konstruktion identisch mit der Vorrichtung von Fig. 34 ist, wird eine weitere Beschreibung der Struktur von Fig. 35 weggelassen.
  • Als nächstes wird der Herstellungsprozeß der Vorrichtung von Fig. 34 unter Hinweis auf die Fig. 36(A)-36(F) beschrieben.
  • Gemäß Fig. 36(A) wird die n-leitende Wanne 112 in dem Substrat 110 in Entsprechung zu der peripheren Zone mit Hilfe eines Ionenimplantationsprozesses eines n-leitenden Dotierstoffes ausgebildet, wie beispielsweise As oder P, gefolgt von einem thermischen Anlaßprozeß. Als nächstes wird die p-leitende Wanne 114 in der n-leitenden Wanne 112 mit Hilfe eines Ionenimplantationsprozesses eines p-leitenden Dotierstoffes, wie beispielsweise B, ausgebildet.
  • Als nächstes wird die Oberfläche des Substrats 110 durch eine Oxidationswiderstandsmaske (nicht gezeigt), wie beispielsweise Siliziumnitrid in Entsprechung zu der Zone geschützt, wo der aktive Teil der Vorrichtung ausgebildet ist, und das in solcher Weise maskierte Substrat 110 wird einem thermischen Oxidationsprozeß unterworfen, der in einer feuchten O&sub2;-Umgebung durchgeführt wird. Dadurch wird die Feldoxidzone 16 hergestellt. Als nächstes wird die Maske entfernt und der Gateoxidfilm 118 wird durch einen thermischen Oxidationsprozeß ausgebildet, der in einer trockenen O&sub2;-Umgebung durchgeführt wird. Dadurch wird die Struktur, die in Fig. 36(B) gezeigt ist, ausgebildet.
  • Als nächstes wird eine erste Polysiliziumschicht niedergeschlagen und nachfolgend in ein Muster gebracht, um die schwimmenden oder schwebenden Gateelektroden 120a und 120b jeweils in Entsprechung zu den Speicherzellentransistoren A und B auszubilden, wie dies in Fig. 36(C) gezeigt ist. Ferner wird die Struktur, die in Fig. 36(C) gezeigt ist, einem thermischen Oxidationsprozeß unterworfen, um die Kondensatorisolierfilme 122a und 122b auf den jeweiligen schwebenden Elektroden 120a und 120b auszubilden, und es wird eine zweite Polysiliziumschicht 124 ferner darauf niedergeschlagen. Dadurch wird die in Fig. 36(D) gezeigte Struktur erhalten.
  • Als nächstes wird bei dem Schritt nach Fig. 36(E) die Polysiliziumschicht 124 in ein Muster gebracht, um die Steuergateelektroden 124a und 124b als auch die Gateelektrode 130 auszubilden. Ferner wird bei dem Schritt nach Fig. 36(F) einen Ionenimplantation des n-leitenden Dotierungsstoffes durchgeführt, wie beispielsweise As oder P, um die Diffusionszonen 126a, 126b, 128a und 128b herzustellen, während die Gatestruktur als eine Selbstausrichtmaske in jeder der Speicherzellenzonen und peripheren Zonen herzustellen.
  • Bei irgendeiner der zuvor erläuterten Vorrichtungen kann man eine laminierte Struktur von Siliziumnitrid, die durch ein Paar von Siliziumoxidfilmen eingefaßt ist, für den Kondensatorisolierfilm 4 verwenden, der in dem Speicherzellentransistor von Fig. 1 gezeigt ist. Durch die Verwendung solch einer laminierten Struktur wird es möglich, die Dicke des Kondensatorisolierfilms ohne nachteilige Beeinflussung der Zuverlässigkeit und der Anti-Leck-Eigenschaften der Vorrichtung zu reduzieren. Dadurch wird eine effiziente Kondensatorkopplung zwischen der Steuerelektrode und der schwimmenden Gateelektrode erzielt. Es sei darauf hingewiesen, daß der Siliziumoxidfilm, der auf dem schwimmenden Polysiliziumgate ausgebildet ist, welches in Fig. 1 gezeigt ist, dazu neigt Pinholes auszubilden, wenn die Dikke reduziert wird, und zwar aufgrund des Effektes der Korngrenzen in der Gateelektrode. Durch Bedecken des dünnen Siliziumoxidfilms durch einen Siliziumnitridfilm und durch Ausbilden eines dünnen Siliziumoxidfilms auf dem Siliziumnitridfilm kann man erfolgreich das Lecken aus dem schwimmenden Gate beseitigen, während man gleichzeitig die Dicke des Kondensatorisolierfilms reduzieren kann.
  • Fig. 37 zeigt die Struktur solch eines Speicherzellentransistors, der die laminierte Struktur für den Kondensatorisolierfilm 4 besitzt. In Fig. 37 sind solche Teile, die den Teilen entsprechen, welche in Fig. 1 gezeigt sind, mit den gleichen Bezugszeichen wiedergegeben. Es sei hier darauf hingewiesen, daß der Kondensatorisolierfilm 4 einen Siliziumoxidfilm 4a enthält, der direkt auf der schwimmenden Gateelektrode 3 ausgebildet ist, ein Siliziumnitridfilm 4b auf dem Siliziumoxidfilm 4a niedergeschlagen ist und ein Siliziumoxidfilm 4c auf dem Siliziumnitridfilm 4b ausgebildet ist.
  • In Verbindung mit den zuvor beschriebenen Vorrichtungen sei darauf hingewiesen, daß die Stromversorgungseinheit 22 als auch die Stromversorgungseinheiten 22&sub1;... aus einer schaltenden Schaltung bestehen können, um die Sourcespannung zwischen einem hohen Spannungspegel, wie beispielsweise +12 Volt, und einem niedrigen Spannungspegel, wie beispielsweise +5 Volt, umzuschalten, und zwar anstelle der Spannungsgeneratorschaltung, die die hohe Ausgangsspannung und die niedrige Ausgangsspannung erzeugt. Bei solch einer Konstruktion werden zwei Spannungsquellen, die erste zum Vorsehen der hohen Spannung und die zweite zum Vorsehen der niedrigen Spannung, verwendet und die Stromversorgungseinheit schaltet lediglich die Ausgangsspannung in Abhängigkeit von einem Steuersignal.
  • Ferner ist die vorliegende Erfindung nicht auf das zuvor beschriebene Ausführungsbeispiel beschränkt, sondern es sind verschiedene Abwandlungen und Modifikationen möglich, ohne dadurch den Rahmen der vorliegenden Erfindung zu verlassen.

Claims (11)

1. Löschbare Flash-Halbleiterspeichervorrichtung mit:
einem Speicherzellenarray (11), welches eine Vielzahl von Speicherzellentransistoren (11a) enthält, wobei jeder der Speicherzellentransistoren folgendes aufweist: ein isoliertes schwimmendes Gate (3), welches auf einem Halbleitersubstrat (1) mit einer Trennung von demselben vorgesehen ist, um Informationen in Form von elektrischen Ladungen zu speichern; einen Gate-Isolierfilm (2), der auf der oberen Hauptfläche des Halbleitersubstrats (1) vorgesehen ist, um das schwimmende Gate (3) von dem Halbleitersubstrat zu trennen; eine Kanalzone, die in dem Halbleitersubstrat in Entsprechung zu dem schwimmenden Gate (3) festgelegt ist;
eine Sourcezone (6) und eine Drainzone (7), die in dem Halbleitersubstrat auf beiden Seiten des schwimmenden Gates (3) festgelegt sind, wobei die Sourcezone (6) Träger in die Kanalzone derart injiziert, daß die Träger entlang der Kanalzone transportiert werden, während die Drainzone (7) die Träger sammelt, die in die Kanalzone bei der Sourcezone injiziert wurden und durch die Kanalzone transportiert wurden; eine Steuerelektrode (5), die auf dem schwimmenden Gate (3) vorgesehen ist und von diesem durch einen Kondensatorisolierfilm (4) getrennt ist, um eine Injektion der Trä ger von der Kanalzone zu dem schwimmenden Gate (3) über den Gate-Isolierfilm (4) zu steuern;
einer Adressierungseinrichtung (12-16), die mit Adressendaten versorgt wird, um einen Speicherzellentransistor (11a) in dem Speicherzellenarray (11) auszuwählen;
einer Schreibeinrichtung (19) zum Einschreiben von Informationen in den ausgewählten Speicherzellentransistor;
einer Leseeinrichtung (20) zum Lesen von Informationen aus dem ausgewählten Speicherzellentransistor; und
einer Löscheinrichtung (22) zum gleichzeitigen Löschen von Informationen aus einer Vielzahl von Speicherzellentransistoren (11a), die in dem Speicherzellenarray enthalten sind, wobei die Löscheinrichtung die Informationen dadurch löscht, indem elektrische Ladungen von den schwimmenden Gateelektroden der Speicherzellentransistoren entfernt werden, indem das Fließen eines Tunnelstroms durch den Gate-Isolierfilm veranlaßt wird;
dadurch gekennzeichnet, daß die Löscheinrichtung (22) eine Wortleitungswähleinrichtung zum Auswählen einer Wortleitung umfaßt; und daß Lösch-Steuereinrichtungen vorgesehen sind, um die Wortleitungswähleinrichtung zu steuern, indem eine Gatespannung (VG) der Steuerelektrode (5) mit einer Polarität und einer Größe zugeführt wird, die ausreichend ist, um das Fließen des Tunnelstroms der elektrischen Ladungen durch den Gate-Isolierfilm (2) zu bewirken.
2. Löschbare Flash-Halbleiterspeichervorrichtung nach Anspruch 1, bei der die Polarität der Gatespannung (VG) so eingestellt ist, daß sie mit der Polarität der elektrischen Ladungen, die in dem schwimmenden Gate (3) gespeichert sind, identisch ist.
3. Löschbare Flash-Halbleiterspeichervorrichtung nach Anspruch 2, bei der die Löschsteuereinrichtung (23) ferner eine Löschvorspannungsspannung (VL) dem Substrat mit einer Polarität zuführt, die entgegengesetzt der Polarität der Gatespannung (VG) ist.
4. Löschbare Flash-Halbleiterspeichervorrichtung nach Anspruch 3, bei der die Löschvorspannungsspannung (VL) eine Größe hat, die wesentlich kleiner ist als die Größe der Gatespannung (VG).
5. Löschbare Flash-Halbleiterspeichervorrichtung nach Anspruch 3, bei der die Löschvorspannungsspannung (VL) eine Größe hat, die im wesentlichen gleich ist der Größe der Gatespannung (VG).
6. Löschbare Flash-Halbleiterspeichervorrichtung nach irgendeinem der vorhergehender. Ansprüche, bei der das Speicherzellenarray folgendes aufweist: ein Hauptspeicherzellenarray (11) und ein redundantes Speicherzellenarray, von denen jedes eine Vielzahl von Speicherzellentransistoren (11a) enthält, wobei das Hauptspeicherzellenarray eine Vielzahl von Hauptwortleitungen (WL1, WL2) in Entsprechung zu der Vielzahl der Speicherzellentransistoren enthält, die in einer Vielzahl von Reihen angeordnet sind, das redundante Speicherzellenarray wenigstens eine redundante Wortleitung (WL3) in Entsprechung zu der Vielzahl der Speicherzellentransistoren enthält, die in einer oder in mehreren Reihen angeordnet sind; wobei die Wortleitungswähleinrichtungen (22) folgendes aufweisen: eine Reihenadressiereinrichtung (12, 13), die mit Reihenadressendaten beschickt wird, die einen Teil der Adressendaten zum Auswählen einer Wortleitung in der Hauptspeichereinrichtung bilden; eine Diskriminiereinrichtung (34) die mit den Reihenadressendaten beschickt wird, um eine Diskriminierung durchzuführen, ob die Reihenadressendaten eine defekte Wortleitung in dem Hauptspeicherzellenarray auswählen; und eine redundante Adressiereinrichtung (35), die mit Reihenadressendaten und einer Ausgangsgröße der Diskriminiereinrichtung (34) beschickt wird, um eine redundante Wortleitung (WL3) in Abhängigkeit von der Ausgangsgröße der Diskriminiereinrichtung auszuwählen.
7. Löschbare Flash-Halbleiterspeichervorrichtung nach irgendeinem der vorhergehenden Ansprüche, bei der der Kondensatorisolierfilm (4) eine laminierte Struktur besitzt, die eine Siliziumnitridschicht (4b) enthält, welche durch ein Paar von Siliziumoxidschichten (4a, 4c) eingefaßt ist.
8. Löschbare Flash-Halbleiterspeichervorrichtung nach irgendeinem der vorhergehenden Ansprüche, bei der die Löschsteuereinrichtung (23) ferner eine Löschvorspannungsspannung (VE) an den Sourceanschluß mit einer Polarität zuführt, die der Polarität der Gatespannung (VG) entgegengesetzt ist, und mit einer Größe, die identisch der Gatespannung (VG) ist.
9. Löschbare Flash-Halbleiterspeichervorrichtung nach irgendeinem der vorhergehenden Ansprüche, bei der die Löschsteuereinrichtung (23) ferner eine Löschvorspannungsspannung an den Drainanschluß mit einer Polarität zuführt, die der Polarität der Gatespannung entgegengesetzt ist, und mit einer Größe, die identisch der Gatespannung ist.
10. Löschbare Flash-Halbleiterspeichervorrichtung nach Anspruch 6, bei der das Speicherzellenarray eine Vielzahl von Bitleitungen (BL&sub1;, BL&sub2;, BL&sub3;) enthält, die gemeinsam in dem Hauptspeicherzellenarray (11) und dem redundanten Speicherzellenarray verlaufen, derart, daß sich jede Bitleitung durch das Hauptspeicherzellenarray und ferner durch das redundante Speicherzellenarray erstreckt, wobei jede der Bitleitungen mit einem Drainanschluß einer Vielzahl von Speicherzellentransistoren verbunden ist, die so angeordnet sind, daß sie eine Spalte bilden, wobei die Sourceanschlüsse der Speicherzellentransistoren gemeinsam an eine Stromversorgungseinheit (22) angeschlossen werden, wenn Informationen gelöscht werden.
11. Löschbare Flash-Halbleiterspeichervorrichtung nach irgendeinem der Ansprüche 6 bis 10, bei der die löschbare Flash-Halbleiterspeichervorrichtung ferner ein zweites red- undantes Speicherzellenarray (11CR) umfaßt, das eine Vielzahl von Bitleitungen (BLR) enthält, von denen jede mit einer Vielzahl von Speicherzellentransistoren (11a) verbunden ist, wobei die Speicherzellentransistoren in dem zweiten redundanten Speicherzellenarray (11CR) ausgewählt werden, wenn der Speicherzellentransistor, der in dem Hauptspeicherzellenarray (11) ausgewählt wurde, defekt ist.
DE69227011T 1991-11-20 1992-11-20 Löschbare Halbleiterspeicheranordnung mit verbesserter Zuverlässigkeit Expired - Fee Related DE69227011T2 (de)

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